JP2000156094A

JP2000156094A - メモリモジュール

Info

Publication number: JP2000156094A
Application number: JP32974598A
Authority: JP
Inventors: Kenji Ujiie; 健二氏家; Junichi Arita; 順一有田; Seiichiro Tsukui; 誠一郎津久井; Atsushi Nakamura; 淳中村
Original assignee: Hitachi Ltd; Hitachi Tohbu Semiconductor Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1998-11-19
Filing date: 1998-11-19
Publication date: 2000-06-06

Abstract

(57)【要約】（修正有）【課題】部分良品チップを含む複数のＤＲＡＭ等を搭
載するメモリのモジュール基板の所要パターン数を削減
し、その実装密度を高めメモリモジュールの低コスト化
を図る。【解決手段】ＤＲＡＭ等を基本素子とするメモリモジ
ュールを、例えば３個の良品チップＲＡＭ１〜ＲＡＭ３
と２個の部分良品チップＲＡＭ４〜ＲＡＭ５とをもとに
構成し、ＲＡＭ４及びＲＡＭ５の使用可能とされ又は実
際に使用されるＩ／Ｏブロックの数を２個に限定する。
また、ＲＡＭ４及びＲＡＭ５の内側に、使用可能なＩ／
Ｏブロックのデータ端子に対応する３個のボンディング
リードブロックＬＢ４５〜ＬＢ４７あるいはＬＢ５５〜
ＬＢ５７をそれぞれ配置し、このうち外側に配置される
２個のボンディングリードブロックＬＢ４５及びＬＢ４
７あるいはＬＢ５５及びＬＢ５７の対応するボンディン
グリードのそれぞれをワイヤドＯＲ結合する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリモジュー
ルに関し、例えば、部分良品チップを含む複数のシンク
ロナスＤＲＡＭ（ダイナミック型ランダムアクセスメモ
リ）をチップ状態で１個のモジュール基板に搭載するメ
モリモジュールならびにその実装密度の向上及び低コス
ト化に利用して特に有効な技術に関する。

【０００２】

【従来の技術】ダイナミック型メモリセルが格子配列さ
れてなるメモリアレイをその基本構成要素とし、所定の
クロック信号に従って同期動作するいわゆるシンクロナ
スＤＲＡＭがある。また、このようなシンクロナスＤＲ
ＡＭ等のメモリチップを、パッケージ封入しないままい
わゆるベア（ｂａｒｅ）チップ状態で１個のモジュール
基板上に複数個搭載してなるメモリモジュールがある。
メモリモジュールのモジュール基板には、メモリモジュ
ールを例えばパーソナルコンピュータ等のコネクタに装
着するためのモジュール端子が設けられ、さらにモジュ
ール端子とシンクロナスＤＲＡＭのチップ面上に形成さ
れたボンディングパッドとの間をワイヤボンディング接
続するためのボンディングリードが設けられる。

【０００３】一方、シンクロナスＤＲＡＭ等のメモリ集
積回路装置は、いわゆる多ビット構成とされることが多
く、例えば×８ビット又は×１６ビット等の各種ビット
構成をとるシンクロナスＤＲＡＭがすでに開発され、市
販されている。多ビット構成とされるシンクロナスＤＲ
ＡＭ等は、そのビット構成に応じて、記憶データが入力
又は出力される例えば８個又は１６個のデータ端子を備
える。これらのシンクロナスＤＲＡＭ等の製造工程で
は、特にその開発初期において、データ端子の一部が使
用不能な状態にある部分良品チップが所定の割合で発生
するが、このような部分良品チップを有効活用すること
でシンクロナスＤＲＡＭ等の製品歩留りを高め、その低
コスト化を図る方法が各種提案されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、例えば×１６ビット構成とされる複数
のシンクロナスＤＲＡＭを、部分良品チップを含めてベ
アチップ状態で搭載するメモリモジュールの開発に従事
し、その過程で次のような問題点に気付いた。すなわ
ち、このメモリモジュールに搭載されるシンクロナスＤ
ＲＡＭは、１６個のデータ端子を備え、その部分良品チ
ップは、例えば１個のデータ端子のみ使用可能なものか
ら１５個のデータ端子が使用可能なものまで、膨大な組
み合わせが存在するため、これに対応した様々な配線パ
ターンを持つ膨大な種類のモジュール基板を用意しなく
てはならない。これに対処するため、シンクロナスＤＲ
ＡＭのデータ端子に対応して設けられるボンディングパ
ッドを、例えば４個ずつグループ化して４個のＩ／Ｏブ
ロックを構成し、これらのＩ／Ｏブロックを単位として
部分良品チップ化することで、部分良品チップにおける
Ｉ／Ｏブロックの組み合わせ数を例えば１４通りに削減
し、これによってメモリモジュールのモジュール基板の
パターン数を削減する方法をとっている。

【０００５】一方、部分良品チップを搭載するこのメモ
リモジュールでは、使用不能な状態にあるデータ端子を
例えばプルアップ抵抗を介して電源電圧ＶＤＤに接続
し、これらのデータ端子に対応する入力回路で大きな直
流電流が流れ、あるいは不本意な高電圧の印加によって
寄生サイリスタを介するラッチアップが生ずるのを防止
する方法をとっている。したがって、モジュール基板上
には、部分良品チップの使用可能なデータ端子と対応す
るモジュール端子との間を接続するためのボンディング
リード及びプリント配線に加えて、使用不能なデータ端
子とプルアップ抵抗との間を接続するためのボンディン
グリードが設けられる。周知のように、ボンディングワ
イヤによる接続は、所定のボンディングルールに則って
行われ、各ボンディングリードの配置位置と対応するデ
ータ端子つまりそのボンディングパッドの配置位置との
間には、所定の制約が設けられる。

【０００６】このメモリモジュールでは、上記のよう
に、シンクロナスＤＲＡＭのデータ端子つまりボンディ
ングパッドが４個のＩ／Ｏブロックとしてグループ化さ
れ、部分良品チップにおけるＩ／Ｏブロックの組み合わ
せが例えば１４通りに削減される。しかし、これらのす
べてに組み合わせに対応してモジュール基板を個別に用
意しようとした場合、その所要パターン数が組み合わせ
に応じて多くなり、これを共通のモジュール基板で実現
しようとすると、モジュール基板のサイズが相当に大き
なものとなる。また、各組み合わせに対応して、使用可
能なデータ端子に対応するボンディングリードと使用不
能なデータ端子に対応するボンディングリードとをそれ
ぞれ設けなくてはならず、そのために比較的大きなレイ
アウト所要面積が必要となる。この結果、モジュール基
板の実装密度が低下し、そのサイズが大型化して、メモ
リモジュールの低コスト化が阻害される。

【０００７】この発明の目的は、部分良品チップを含む
複数のシンクロナスＤＲＡＭ等をベアチップ状態で搭載
するメモリモジュールのモジュール基板の所要パターン
数を削減し、その実装密度を高め、そのサイズを縮小し
て、メモリモジュールの低コスト化を図ることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、シンクロナスＤＲＡＭ等を基
本素子とするメモリモジュールを、例えばｍ個つまり例
えば３個の良品チップとｎ個つまり例えば２個の部分良
品チップとをもとに構成し、部分良品チップの使用可能
とされ又は実際に使用されるＩ／Ｏブロックの数を２個
に限定するとともに、これらの部分良品チップの内側
に、使用可能なＩ／Ｏブロックのデータ端子に対応する
４個の第１のボンディングリードをそれぞれ含む３個の
ボンディングリードブロックを配置し、このうち外側に
配置される２個のボンディングリードブロックの対応す
るボンディングリードのそれぞれを結線論理和結合す
る。また、２個の部分良品チップの外側に、使用不能な
Ｉ／Ｏブロックのデータ端子とプルアップ又はプルダウ
ン抵抗との間を接続するための第２のボンディングリー
ドを配置する。

【００１０】上記した手段によれば、１種類のモジュー
ル基板で、しかも所定のボンディングルールを満たしつ
つ、部分良品チップの使用可能な２個のＩ／Ｏブロック
のすべての組み合わせに対応できるとともに、ボンディ
ングリードの所要数と、特にデータ端子及びモジュール
端子間のプリント配線の所要数とを削減できる。この結
果、モジュール基板の所要パターン数を削減し、その実
装密度を高めサイズを縮小して、メモリモジュールの低
コスト化を図ることができる。

【００１１】

【発明の実施の形態】図１には、この発明が適用された
メモリモジュールの一実施例の外観構造図が示されてい
る。同図をもとに、まずこの実施例のメモリモジュール
の外観構造及びその構成の概要について説明する。な
お、この実施例のメモリモジュールは、モジュール端子
ＭＴを介してパーソナルコンピュータ等の対応するコネ
クタに装着され、その増設メモリとして使用される。ま
た、以下の構造図及び配置図等では、各図の位置関係を
もって、基板及びチップ等の上下左右を表す。

【００１２】図１において、この実施例のメモリモジュ
ールは、モジュール基板ＰＣＢの長手方向に配置される
５個のシンクロナスＤＲＡＭ（ＲＡＭ１〜ＲＡＭ５）を
備える。これらのシンクロナスＤＲＡＭは、ウエハ状態
での試験工程を経た後、チップに切断され、パッケージ
封入されないままのいわゆるベアチップとされる。ま
た、各シンクロナスＤＲＡＭは、後述するように、×１
６ビット構成とされてそれぞれｋ個つまり１６個のデー
タ端子、すなわちデータ入出力端子ＤＱ０〜ＤＱ１５を
備え、これらのデータ入出力端子は、所定の組み合わせ
で４個ずつグループ化されて４個のＩ／ＯブロックＩＯ
Ｂ１〜ＩＯＢ４を構成する。

【００１３】この実施例において、メモリモジュールを
構成する５個のシンクロナスＤＲＡＭ（ＲＡＭ１〜ＲＡ
Ｍ５）のうち、ｍ個つまり３個のシンクロナスＤＲＡＭ
（ＲＡＭ１〜ＲＡＭ３）は、４個のＩ／ＯブロックＩＯ
Ｂ１〜ＩＯＢ４がすべて使用可能な良品チップとされ、
残りｎ個つまり２個のシンクロナスＤＲＡＭ（ＲＡＭ４
〜ＲＡＭ５）は、４個のＩ／ＯブロックＩＯＢ１〜ＩＯ
Ｂ４のうち少なくとも２個が使用可能な部分良品チップ
とされる。また、これらの部分良品チップの使用可能な
Ｉ／Ｏブロックのうち、実際に使用されるＩ／Ｏブロッ
クの数は２個に限定され、部分良品チップが使用可能な
Ｉ／Ｏブロックを３個以上備える場合、残りの使用可能
なＩ／Ｏブロックはあえて使用されない。

【００１４】メモリモジュールは、さらに、モジュール
基板ＰＣＢの一方の長辺に沿って形成される複数のモジ
ュール端子ＭＴを備える。また、各シンクロナスＤＲＡ
Ｍのチップ面上には、長辺方向の中心線に沿って多数の
ボンディングパッドが形成され、各メモリチップの両側
には、そのデータ入出力端子を含む入力用又は出力用の
外部端子つまりボンディングパッドと対応するモジュー
ル端子ＭＴあるいはプルアップ抵抗との間を接続するた
めの多数のボンディングリードＢＬが形成される。これ
らのボンディングリードＢＬは、その一方で対応するボ
ンディングワイヤＢＷを介して各メモリチップの対応す
るボンディングパッドに結合されるとともに、その他方
で対応する図示されないプリント配線を介して互いに結
合され、あるいは対応するモジュール端子ＭＴにそれぞ
れ結合される。

【００１５】前述のように、モジュール端子ＭＴは、所
定のコネクタを介してパーソナルコンピュータに接続さ
れる。また、特に制限されないが、シンクロナスＤＲＡ
Ｍ（ＲＡＭ１〜ＲＡＭ５）の上部は、ボンディング処理
が施された後、所定のプラスチック材料によってパッケ
ージ封入され、保護される。

【００１６】なお、メモリモジュールを構成するシンク
ロナスＤＲＡＭ（ＲＡＭ１〜ＲＡＭ５）のブロック構成
については、後記図２をもとに具体的に説明し、そのボ
ンディングパッドの配置については、後記図３をもとに
具体的に説明する。また、メモリモジュールの機能的ブ
ロック構成については、後記図４をもとに具体的に説明
し、その良品チップ周辺及び部分良品チップ周辺におけ
るボンディングリードＢＬの配置については、後記図５
及び図６をもとに具体的に説明する。さらに、メモリモ
ジュールの良品チップ周辺における接続形態について
は、後記図７をもとに具体的に説明し、その部分良品チ
ップ周辺における接続形態については、後記図８ないし
図１６をもとに具体的に説明する。

【００１７】図２には、図１のメモリモジュールに含ま
れるシンクロナスＤＲＡＭ（ＲＡＭ１〜ＲＡＭ５）の一
実施例のブロック図が示され、図３には、その一実施例
のパッド配置図が示されている。これらの図をもとに、
この実施例のメモリモジュールを構成するシンクロナス
ＤＲＡＭ（ＲＡＭ１〜ＲＡＭ５）のブロック構成及び動
作ならびにそのチップ面上におけるボンディングパッド
の配置について説明する。なお、図１の各ブロックを構
成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物半
導体型電界効果トランジスタ。この明細書では、ＭＯＳ
ＦＥＴをして絶縁ゲート型電界効果トランジスタの総称
とする）集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板面上に形成される。また、各シ
ンクロナスＤＲＡＭは、前述のように、ベアチップ状態
でモジュール基板ＰＣＢに搭載されるため、後述する各
端子は、すべてボンディングパッドとなる。

【００１８】図２において、この実施例のシンクロナス
ＤＲＡＭは、特に制限されないが、４個のバンクＢＮＫ
０〜ＢＮＫ３を備え、これらのバンクのそれぞれは、そ
のレイアウト面積の大半を占めて配置されるメモリアレ
イＭＡＲＹと、直接周辺回路たるロウアドレスデコーダ
ＲＤ，センスアンプＳＡ，カラムアドレスデコーダＣ
Ｄ，ライトアンプＷＡ及びメインアンプＭＡとを備え
る。

【００１９】この実施例において、シンクロナスＤＲＡ
Ｍは、前述のように、×１６ビット構成とされ、１６個
のデータ入出力端子ＤＱ０〜ＤＱ１５を備える。また、
シンクロナスＤＲＡＭのバンクＢＮＫ０〜ＢＮＫ３を構
成するメモリアレイＭＡＲＹ及びその直接周辺回路は、
実際にはデータ入出力端子ＤＱ０〜ＤＱ１５に対応して
それぞれ１６個のメモリマットに分割される。同様に、
ライトアンプＷＡ及びメインアンプＭＡは、データ入出
力端子ＤＱ０〜ＤＱ１５に対応して１６個の単位回路に
分割され、後述するデータ入力バッファＩＢ及びデータ
出力バッファＯＢも、それぞれ１６個の単位回路に分割
される。

【００２０】バンクＢＮＫ０〜ＢＮＫ３を構成するメモ
リアレイＭＡＲＹは、図の垂直方向に平行して配置され
る所定数のワード線と、水平方向に平行して配置される
所定数組の相補ビット線とをそれぞれ含む。これらのワ
ード線及び相補ビット線の交点には、情報蓄積キャパシ
タ及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナ
ミック型メモリセルがそれぞれ格子配置される。

【００２１】バンクＢＮＫ０〜ＢＮＫ３のメモリアレイ
ＭＡＲＹを構成するワード線は、対応するロウアドレス
デコーダＲＤに結合され、それぞれ択一的に選択状態と
される。これらのロウアドレスデコーダＲＤには、特に
制限されないが、ロウアドレスレジスタＲＡから１２ビ
ットの内部アドレス信号Ｘ０〜Ｘ１１が共通に供給さ
れ、タイミング発生回路ＴＧから図示されない内部制御
信号ＲＧが共通に供給される。また、ロウアドレスレジ
スタＲＡには、アドレスバッファＡＢを介してＸアドレ
ス信号ＡＸ０〜ＡＸ１１となるアドレス信号Ａ０〜Ａ１
１が供給され、タイミング発生回路ＴＧから内部制御信
号ＲＬが供給される。さらに、アドレスバッファＡＢに
は、アドレス入力端子Ａ０〜Ａ１１を介して１２ビット
のＸアドレス信号ＡＸ０〜ＡＸ１１ならびに８ビットの
Ｙアドレス信号ＡＹ０〜ＡＹ７が時分割的に供給され、
アドレス入力端子Ａ１２〜Ａ１３を介して２ビットのバ
ンクアドレス信号ＢＡ０〜ＢＡ１が供給される。

【００２２】アドレスバッファＡＢは、アドレス入力端
子Ａ０〜Ａ１３を介して入力されるＸアドレス信号ＡＸ
０〜ＡＸ１１，Ｙアドレス信号ＡＹ０〜ＡＹ７ならびに
バンクアドレス信号ＢＡ０〜ＢＡ１を取り込み、ロウア
ドレスレジスタＲＡ，カラムアドレスカウンタＣＣなら
びにバンクアドレスレジスタＢＡに伝達する。また、シ
ンクロナスＤＲＡＭがモードレジスタセットサイクルと
されるとき、アドレス入力端子Ａ０〜Ａ１３には所定ビ
ットのモード制御信号が供給されるが、これらのモード
制御信号は、モードレジスタＭＲに伝達される。バンク
アドレスレジスタＢＡには、さらにタイミング発生回路
ＴＧから内部制御信号ＢＬが供給され、モードレジスタ
ＭＲには図示されない内部制御信号ＭＳが供給される。

【００２３】モードレジスタＭＲは、モードレジスタセ
ットコマンドが実行されるとき、アドレス入力端子Ａ０
〜Ａ１３からアドレスバッファＡＢを介して入力される
モード制御信号を内部制御信号ＭＳに従って取り込み、
保持する。また、これらのモード制御信号をデコードし
て、シンクロナスＤＲＡＭの動作モードを決定し、図示
されない各種モード制御信号を選択的に形成する。

【００２４】バンクアドレスレジスタＢＡは、アドレス
バッファＡＢからアドレス信号Ａ１２〜Ａ１３として伝
達されるバンクアドレス信号ＢＡ０〜ＢＡ１を内部制御
信号ＢＬに従って取り込み、保持するとともに、内部バ
ンクアドレス信号Ｂ０〜Ｂ１としてバンク選択回路ＢＳ
に伝達する。また、バンク選択回路ＢＳは、内部バンク
アドレス信号Ｂ０〜Ｂ１をデコードして、バンク選択信
号ＢＳ０〜ＢＳ３の対応するビットを選択的にハイレベ
ルとする。バンク選択信号ＢＳ０〜ＢＳ３は、対応する
バンクＢＮＫ０〜ＢＮＫ３のロウアドレスデコーダＲ
Ｄ，カラムアドレスデコーダＣＤならびにセンスアンプ
ＳＡにそれぞれ供給される。

【００２５】ロウアドレスレジスタＲＡは、アドレスバ
ッファＡＢからアドレス信号Ａ０〜Ａ１１として伝達さ
れるＸアドレス信号ＡＸ０〜ＡＸ１１を内部制御信号Ｒ
Ｌに従って取り込み、保持するとともに、これらのＸア
ドレス信号をもとに内部アドレス信号Ｘ０〜Ｘ１１を形
成し、バンクＢＮＫ０〜ＢＮＫ３のロウアドレスデコー
ダＲＤに供給する。各バンクのロウアドレスデコーダＲ
Ｄは、内部制御信号ＲＧがハイレベルとされかつ対応す
るバンク選択信号ＢＳ０〜ＢＳ３がハイレベルとされる
ことでそれぞれ選択的に動作状態となり、ロウアドレス
レジスタＲＡから供給される内部アドレス信号Ｘ０〜Ｘ
１１をデコードして、対応するメモリアレイＭＡＲＹの
指定されたワード線を択一的に選択状態とする。

【００２６】次に、バンクＢＮＫ０〜ＢＮＫ３のメモリ
アレイＭＡＲＹを構成する相補ビット線は、対応するセ
ンスアンプＳＡにそれぞれ結合される。各バンクのセン
スアンプＳＡには、対応するカラムアドレスデコーダＣ
Ｄから所定数のビット線選択信号が供給されるととも
に、タイミング発生回路ＴＧから内部制御信号ＰＣ及び
ＰＡが共通に供給される。また、各バンクのカラムアド
レスデコーダＣＤには、カラムアドレスカウンタＣＣか
ら８ビットの内部アドレス信号Ｙ０〜Ｙ７が共通に供給
され、タイミング発生回路ＴＧから図示されない内部制
御信号ＹＳ及びＣＧが供給される。カラムアドレスカウ
ンタＣＣには、アドレスバッファＡＢからアドレス信号
Ａ０〜Ａ７としてＹアドレス信号ＡＹ０〜ＡＹ７が供給
され、タイミング発生回路ＴＧから内部制御信号ＣＬが
供給される。

【００２７】カラムアドレスカウンタＣＣは、図示され
ない内部制御信号ＣＣに従って歩進動作を行うバイナリ
ーカウンタを含む。このバイナリーカウンタは、アドレ
スバッファＡＢから供給されるＹアドレス信号ＡＹ０〜
ＡＹ７を内部制御信号ＣＬに従って取り込み、保持す
る。また、これらのＹアドレス信号ＡＹ０〜ＡＹ７を初
期値として歩進動作を行い、内部アドレス信号Ｙ０〜Ｙ
７を順次形成して、バンクＢＮＫ０〜ＢＮＫ３のカラム
アドレスデコーダＣＤに供給する。

【００２８】バンクＢＮＫ０〜ＢＮＫ３のカラムアドレ
スデコーダＣＤは、内部制御信号ＣＧがハイレベルとさ
れかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレ
ベルとされることでそれぞれ選択的に動作状態となり、
内部アドレス信号Ｙ０〜Ｙ７をデコードして、センスア
ンプＳＡに対するビット線選択信号の指定されたビット
を択一的にかつ内部制御信号ＹＳに同期してハイレベル
とする。

【００２９】バンクＢＮＫ０〜ＢＮＫ３のセンスアンプ
ＳＡは、対応するメモリアレイＭＡＲＹの各相補ビット
線に対応して設けられる所定数の単位回路を含み、これ
らの単位回路のそれぞれは、Ｎチャンネル型の３個のプ
リチャージＭＯＳＦＥＴが直並列結合されてなるビット
線プリチャージ回路と、一対のＣＭＯＳ（相補型ＭＯ
Ｓ）インバータが交差結合されてなる単位増幅回路と、
Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴとを含
む。このうち、各単位回路のビット線プリチャージ回路
を構成するプリチャージＭＯＳＦＥＴは、内部制御信号
ＰＣのハイレベルを受けて選択的にオン状態となり、対
応するメモリアレイＭＡＲＹの各相補ビット線の非反転
及び反転信号線を中間電圧にプリチャージする。

【００３０】一方、センスアンプＳＡの各単位回路の単
位増幅回路は、内部制御信号ＰＡがハイレベルとされか
つ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベル
とされることで選択的にかつ一斉に動作状態となり、対
応するメモリアレイＭＡＲＹの選択ワード線に結合され
る所定数のメモリセルから対応する相補ビット線を介し
て出力される微小読み出し信号を増幅して、ハイレベル
又はロウレベルの２値読み出し信号とする。また、各単
位回路のスイッチＭＯＳＦＥＴは、ビット線選択信号の
対応するビットが択一的にハイレベルとされることで１
６組ずつ選択的にオン状態となり、メモリアレイＭＡＲ
Ｙの対応する１６組の相補ビット線と相補共通データ線
ＣＤ０＊〜ＣＤＦ＊（ここで、例えば非反転共通データ
線ＣＤ０Ｔ及び反転共通データ線ＣＤ０Ｂを、合わせて
相補共通データ線ＣＤ０＊のように＊を付して表す。ま
た、それが有効とされるとき選択的にハイレベルとされ
るいわゆる非反転信号等についてはその名称の末尾にＴ
を付して表し、それが有効とされるとき選択的にロウレ
ベルとされる反転信号等についてはその名称の末尾にＢ
を付して表す。以下同様）との間を選択的に接続状態と
する。

【００３１】相補共通データ線ＣＤ０＊〜ＣＤＦ＊は、
対応するライトアンプＷＡの各単位ライトアンプの出力
端子にそれぞれ結合されるとともに、対応するメインア
ンプＭＡの各単位メインアンプの入力端子にそれぞれ結
合される。

【００３２】ライトアンプＷＡ及びメインアンプＭＡ
は、相補共通データ線ＣＤ０＊〜ＣＤＦ＊に対応して設
けられる１６個の単位ライトアンプ及び単位メインアン
プをそれぞれ含む。このうち、ライトアンプＷＡの各単
位ライトアンプの入力端子は、対応するライトデータバ
スＷＢ０Ｂ〜ＷＢＦＢに共通結合され、メインアンプＭ
Ａの各単位メインアンプの出力端子は、対応するリード
データバスＲＢ０Ｂ〜ＲＢＦＢに共通結合される。ライ
トアンプＷＡの各単位ライトアンプには、タイミング発
生回路ＴＧから内部制御信号ＷＰが共通に供給され、メ
インアンプＭＡの各単位メインアンプには内部制御信号
ＲＰが共通に供給される。

【００３３】ライトデータバスＷＢ０Ｂ〜ＷＢＦＢは、
データ入力バッファＩＢの対応する単位データ入力バッ
ファの出力端子に結合され、リードデータバスＲＢ０Ｂ
〜ＲＢＦＢは、データ出力バッファＯＢの対応する単位
データ出力バッファの入力端子に結合される。データ入
力バッファＤＩＢの各単位データ入力バッファの入力端
子及びデータ出力バッファＤＯＢの各単位データ出力バ
ッファの出力端子は、対応するデータ入出力端子ＤＱ０
〜ＤＱ１５にそれぞれ共通結合される。データ入力バッ
ファＩＢの各単位データ入力バッファには、タイミング
発生回路ＴＧから内部制御信号ＩＬが共通に供給され、
データ出力バッファＤＯＢの各単位データ出力バッファ
には、内部制御信号ＤＯＣが共通に供給される。

【００３４】データ入力バッファＤＩＢの各単位データ
入力バッファは、シンクロナスＤＲＡＭが書き込みモー
ドで選択状態とされるとき、データ入出力端子ＤＱ０〜
ＤＱ１５を介して入力される書き込みデータを取り込
み、保持するとともに、ライトデータバスＷＢ０Ｂ〜Ｗ
ＢＦＢを介してライトアンプＷＡの各単位ライトアンプ
に伝達する。このとき、ライトアンプＷＡの各単位ライ
トアンプは、内部制御信号ＷＰがハイレベルとされかつ
対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルと
されることで選択的に動作状態となり、データ入力バッ
ファＩＢの対応する単位データ入力バッファから伝達さ
れる書き込みデータを所定の相補書き込み信号に変換し
た後、相補共通データ線ＣＤ０＊〜ＣＤＦ＊を介して対
応するメモリアレイＭＡＲＹの選択状態にある１６個の
メモリセルに書き込む。

【００３５】一方、各バンクのメインアンプＭＡの各単
位メインアンプは、内部制御信号ＲＰがハイレベルとさ
れかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレ
ベルとされることで選択的に動作状態となり、対応する
メモリアレイＭＡＲＹの選択された１６個のメモリセル
から相補共通データ線ＣＤ０＊〜ＣＤＦ＊を介して出力
される読み出し信号をそれぞれ増幅した後、リードデー
タバスＲＢ０Ｂ〜ＲＢＦＢを介してデータ出力バッファ
ＯＢの各単位データ出力バッファに伝達する。このと
き、データ出力バッファＯＢの各単位データ出力バッフ
ァは、内部制御信号ＤＯＣのハイレベルを受けて選択的
に動作状態となり、メインアンプＭＡの対応する単位メ
インアンプからリードデータバスＲＢ０Ｂ〜ＲＢＦＢを
介して伝達される読み出し信号をデータ入出力端子ＤＱ
０〜ＤＱ１５に出力する。

【００３６】タイミング発生回路ＴＧは、起動制御信号
として供給されるチップ選択信号ＣＳＢ，ロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢ，ライトイネーブル信号ＷＥＢならびに入出
力マスク信号ＤＱＭＵ及びＤＱＭＬと、クロック信号Ｃ
ＬＫ及びクロックイネーブル信号ＣＫＥとをもとに上記
各種の内部制御信号を選択的に形成し、各部に供給す
る。

【００３７】この実施例において、シンクロナスＤＲＡ
Ｍには、端子ＶＲＥＦを介して所定の基準電圧ＶＲＥＦ
が供給される。また、端子ＶＤＤ，ＶＤＤｉ，ＶＤＤＱ
ならびにＶＤＤＡを介して電源電圧ＶＤＤ，ＶＤＤｉ，
ＶＤＤＱならびにＶＤＤＡがそれぞれ供給され、端子Ｖ
ＳＳ，ＶＳＳｉ，ＶＳＳＱならびにＶＳＳＡを介して接
地電位ＶＳＳ，ＶＳＳｉ，ＶＳＳＱならびにＶＳＳＡが
それぞれ供給される。このうち、基準電圧ＶＲＥＦは、
所定のレベル判定に供される。また、電源電圧ＶＤＤ及
び接地電位ＶＳＳは、シンクロナスＤＲＡＭの直接周辺
部の動作電源として供され、電源電圧ＶＤＤｉ及び接地
電位ＶＳＳｉは、その入力部の動作電源として供され
る。さらに、電源電圧ＶＤＤＱ及び接地電位ＶＳＳＱ
は、シンクロナスＤＲＡＭの出力部の動作電源として供
され、電源電圧ＶＤＤＡ及び接地電位ＶＳＳＡは、その
メモリアレイ部の動作電源として供される。

【００３８】なお、端子ＶＤＤ及びＶＳＳは、特に制限
されないが、実際にはそれぞれ３個の端子ＶＤＤ１〜Ｖ
ＤＤ３ならびにＶＳＳ１〜ＶＳＳ３からなり、端子ＶＤ
Ｄｉ及びＶＳＳｉも、実際にはそれぞれ３個の端子ＶＤ
Ｄｉ１〜ＶＤＤｉ３ならびにＶＳＳｉ１〜ＶＳＳｉ３か
らなる。また、端子ＶＤＤＱ及びＶＳＳＱは、実際には
それぞれ４個の端子ＶＤＤＱ１〜ＶＤＤＱ４ならびにＶ
ＳＳＱ１〜ＶＳＳＱ４からなり、端子ＶＤＤＡ及びＶＳ
ＳＡは、実際にはそれぞれ５個の端子ＶＤＤＡ１〜ＶＤ
ＤＡ５ならびにＶＳＳＡ１〜ＶＳＳＡ５からなる。

【００３９】ところで、シンクロナスＤＲＡＭの各端子
に対応するボンディングパッドは、図３に示されるよう
に、チップＣＨＩＰの長辺方向の中心線に沿って直線状
に配置される。これらのボンディングパッドの両側に
は、図示されない４個のバンクＢＮＫ０〜ＢＮＫ３とそ
の各ブロックが配置される。また、ボンディングパッド
のうち３５個のボンディングパッドＶＤＤ３，ＶＤＤｉ
３，ＶＳＳｉ３，ＶＳＳ３，ＶＤＤＡ５，ＶＳＳＡ５，
Ａ４，Ａ３，Ａ５，Ａ２，Ａ６，Ａ１，Ａ７，Ａ０，Ａ
８，Ａ１０，Ａ９，Ａ１２，ＶＤＤＡ４，ＶＳＳＡ４，
Ａ１１，Ａ１３，ＣＳＢ，ＲＡＳＢ，ＣＫＥ，ＣＡＳ
Ｂ，ＣＬＫ，ＷＥＢ，ＤＱＭＵ，ＤＱＭＬ，ＶＲＥＦ，
ＶＤＤ２，ＶＤＤｉ２，ＶＳＳｉ２ならびにＶＳＳ２が
配置されるチップＣＨＩＰの上半分は、アドレス・クロ
ック領域とされる。

【００４０】チップＣＨＩＰの下半分には、残り３４個
のボンディングパッドＶＳＳＡ３，ＶＤＤＡ３，ＤＱ
８，ＤＱ７，ＶＤＤＱ４，ＶＳＳＱ４，ＤＱ９，ＤＱ
６，ＤＱ１０，ＤＱ５，ＶＳＳＱ３，ＶＤＤＱ３，ＤＱ
１１，ＤＱ４，ＶＳＳＡ２，ＶＤＤＡ２，ＤＱ１２，Ｄ
Ｑ３，ＶＤＤＱ２，ＶＳＳＱ２，ＤＱ１３，ＤＱ２，Ｄ
Ｑ１４，ＤＱ１，ＶＳＳＱ１，ＶＤＤＱ１，ＤＱ１５，
ＤＱ０，ＶＳＳＡ１，ＶＤＤＡ１，ＶＳＳ１，ＶＳＳｉ
１，ＶＤＤｉ１ならびにＶＤＤ１が配置され、データ入
出力端子たるボンディングパッドＤＱ０〜ＤＱ１５は、
４個ずつグループ化されて４個のＩ／ＯブロックＩＯＢ
１〜ＩＯＢ４を構成する。

【００４１】周知のように、半導体集積回路では、特に
その開発当初において種々の障害が発生する場合があ
り、この実施例のシンクロナスＤＲＡＭでも、データ入
出力端子ＤＱ０〜ＤＱ１５からみて記憶データの書き込
み及び読み出し動作を正常に実行できるいわゆる使用可
能な部分と、正常に実行できない使用不能な部分とが含
まれる。したがって、データ入出力端子ＤＱ０〜ＤＱ１
５を単位としてシンクロナスＤＲＡＭの正常性を判定し
た場合、部分良品チップのデータ入出力端子からみた組
み合わせ数は、使用不能なデータ入出力端子を１個含む
場合の組み合わせ数から１５個含む場合の組み合わせ数
の合計、つまり₁₆Ｃ₁＋₁₆Ｃ₂＋₁₆Ｃ₃＋ ₁₆Ｃ₄＋₁₆Ｃ
₅＋₁₆Ｃ₆＋₁₆Ｃ₇＋₁₆Ｃ₈＋₁₆Ｃ₉＋₁₆Ｃ₁₀＋₁₆Ｃ₁₁
＋₁₆Ｃ₁₂＋ ₁₆Ｃ₁₃＋₁₆Ｃ₁₄＋₁₆Ｃ₁₅となって膨大なもの
となり、そのそれぞれに対応してメモリモジュールの配
線パターンを用意することは非現実的となる。

【００４２】これに対処するため、この実施例では、シ
ンクロナスＤＲＡＭの正常性を、それぞれ４個のデータ
入出力端子を含むＩ／ＯブロックＩＯＢ１〜ＩＯＢ４を
単位として判定するとともに、実際にメモリモジュール
に組み込める部分良品チップの使用可能なＩ／Ｏブロッ
クの数を２に限定する方法をとっている。このため、部
分良品チップの使用可能なＩ／Ｏブロックからみた組み
合わせの数は、₄Ｃ₂すなわち６となり、その具体的な
組み合わせは、ＩＯＢ１とＩＯＢ２，ＩＯＢ１とＩＯＢ
３，ＩＯＢ１とＩＯＢ４，ＩＯＢ２とＩＯＢ３，ＩＯＢ
２とＩＯＢ４ならびにＩＯＢ３とＩＯＢ４の６通りとな
る。

【００４３】言うまでもなく、Ｉ／Ｏブロックが使用可
能であるということは、これを構成する４個のデータ入
出力端子がすべて正常に機能できることを意味し、Ｉ／
Ｏブロックが使用不能であるということは、これを構成
する４個のデータ入出力端子のいずれかに正常に機能で
きないものが含まれることを意味する。また、メモリモ
ジュールは、前述のように、３個の良品チップと２個の
部分良品チップを搭載するが、このうち、良品チップと
は、４個のＩ／ＯブロックＩＯＢ１〜ＩＯＢ４がすべて
使用可能な状態にあるチップを意味し、部分良品チップ
とは、その少なくとも２個が使用可能な状態にあるチッ
プを意味するものである。

【００４４】図４には、図１のメモリモジュールの一実
施例のブロック図が示されている。同図をもとに、この
実施例のメモリモジュールの機能的なブロック構成とシ
ンクロナスＤＲＡＭ（ＲＡＭ１〜ＲＡＭ５）の論理的な
接続形態について説明する。なお、図４では、その内部
が白い四角をもって各シンクロナスＤＲＡＭ（ＲＡＭ１
〜ＲＡＭ５）の端子つまりボンディングパッドが示さ
れ、その内部が黒く塗りつぶされた四角をもってメモリ
モジュールのモジュール端子ＭＴが示される。また、同
図には、メモリモジュールならびにシンクロナスＤＲＡ
Ｍ（ＲＡＭ１〜ＲＡＭ５）の機能的な端子及びボンディ
ングパッドのみが示され、各種の電源電圧や接地電位な
らびに基準電圧ＶＲＥＦ等に関する端子は割愛される。

【００４５】図４において、この実施例のメモリモジュ
ールは、前述のように、良品チップからなる３個のシン
クロナスＤＲＡＭ（ＲＡＭ１〜ＲＡＭ３）と、部分良品
チップからなる２個のシンクロナスＤＲＡＭ（ＲＡＭ４
〜ＲＡＭ５）とを備える。これらのシンクロナスＤＲＡ
Ｍのアドレス入力端子Ａ０〜Ａ１３には、アドレス入力
用の共通のモジュール端子ＭＴＡ０〜ＭＴＡ１３を介し
て、２ビットのバンクアドレス信号ＢＡ０〜ＢＡ１と、
１２ビットのＸアドレス信号ＡＸ０〜ＡＸ１１ならびに
８ビットのＹアドレス信号ＡＹ０〜ＡＹ７が時分割的に
供給される。また、各シンクロナスＤＲＡＭの制御信号
用入力端子ＣＬＫ，ＣＫＥ，ＣＳＢ，ＲＡＳＢ，ＣＡＳ
Ｂ，ＷＥＢならびにＤＱＭＵ及びＤＱＭＬには、モジュ
ール端子ＭＴＣＬＫ，ＭＴＣＫＥ，ＭＴＣＳＢ，ＭＴＲ
ＡＳＢ，ＭＴＣＡＳＢ，ＭＴＷＥＢ，ＭＴＤＱＭＵなら
びにＤＱＭＬを介して、クロック信号ＣＬＫ，クロック
イネーブル信号ＣＫＥ，チップ選択信号ＣＳＢ，ロウア
ドレスストローブ信号ＲＡＳＢ，カラムアドレスストロ
ーブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢならび
にデータマスク信号ＤＱＭＵ及びＤＱＭＬが共通に供給
される。

【００４６】一方、良品チップたるシンクロナスＤＲＡ
Ｍ（ＲＡＭ１）のデータ入出力端子ＤＱ０〜ＤＱ１５
は、対応する１６個のモジュール端子ＭＴＤＱ０〜ＭＴ
ＤＱ１５にそれぞれ結合され、シンクロナスＤＲＡＭ
（ＲＡＭ２及びＲＡＭ３）のデータ入出力端子ＤＱ０〜
ＤＱ１５は、対応する１６個のモジュール端子ＭＴＤＱ
１６〜ＭＴＤＱ３１ならびにＭＴＤＱ３２〜ＭＴＤＱ４
７にそれぞれ結合される。また、部分良品チップたるシ
ンクロナスＤＲＡＭ（ＲＡＭ４）のデータ入出力端子Ｄ
Ｑ０〜ＤＱ１５は、その使用可能な状態にある８個が選
択的にモジュール端子ＭＴＤＱ４８〜ＭＴＤＱ５５に結
合され、シンクロナスＤＲＡＭ（ＲＡＭ５）のデータ入
出力端子ＤＱ０〜ＤＱ１５は、その使用可能な状態にあ
る８個が選択的にモジュール端子ＭＴＤＱ５６〜ＭＴＤ
Ｑ６３に結合される。

【００４７】上記記述から明らかなように、良品チップ
からなる３個のシンクロナスＤＲＡＭ（ＲＡＭ１〜ＲＡ
Ｍ５）は、２²×２¹²×２⁸つまりいわゆる４メガワー
ドのアドレス空間を有する×１６ビット構成のメモリ、
すなわちいわゆる６４メガビットの記憶容量を有するメ
モリとしてそれぞれ機能し、部分良品チップからなる２
個のシンクロナスＤＲＡＭ（ＲＡＭ４及びＲＡＭ５）
は、その半分つまり３２メガビットの記憶容量を有する
メモリとしてそれぞれ機能する。したがって、メモリモ
ジュールは、４メガワード×６４ビットなるアドレス構
成を有し、合計２５６メガビットの記憶容量を有するメ
モリとして機能する。

【００４８】図５には、図１のメモリモジュールの良品
チップたるシンクロナスＤＲＡＭ（ＲＡＭ１）周辺に設
けられるボンディングリードの一実施例の部分的な配置
図が示され、図６には、その部分良品チップたるシンク
ロナスＤＲＡＭ（ＲＡＭ４）周辺に設けられるボンディ
ングリードの一実施例の部分的な配置図が示されてい
る。これらの図をもとに、この実施例のメモリモジュー
ルの良品チップ及び部分良品チップ周辺におけるボンデ
ィングリードの具体的レイアウトについて説明する。な
お、図５及び図６では、各シンクロナスＤＲＡＭ（ＲＡ
Ｍ１又はＲＡＭ４）の搭載位置が、実際より横方向に圧
縮して点線で示される。また、良品チップたる他の２個
のシンクロナスＤＲＡＭ（ＲＡＭ２及びＲＡＭ３）周辺
におけるボンディングリードの配置は、図５のシンクロ
ナスＤＲＡＭ（ＲＡＭ１）と同一の配置形態とされ、部
分良品チップたるもう１個のシンクロナスＤＲＡＭ（Ｒ
ＡＭ５）周辺におけるボンディングリードの配置は、図
６のシンクロナスＤＲＡＭ（ＲＡＭ４）と左右対称な配
置形態とされる。

【００４９】図５において、モジュール基板ＰＣＢ上の
良品チップたるシンクロナスＤＲＡＭ（ＲＡＭ１）の搭
載位置の左上部には、前記アドレス・クロック領域に含
まれるボンディングパッドＶＤＤｉ３，ＶＳＳ３，ＶＳ
ＳＡ５，Ａ３，Ａ２，Ａ１，Ａ０，Ａ１０，Ａ１２，Ｖ
ＳＳＡ４，Ａ１３，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＤＱ
ＭＬ，ＶＤＤ２，ＶＳＳｉ２ならびにＶＳＳＡ３に対応
する計１８個のボンディングリードＢＬＶＤｉ３，ＢＬ
ＶＳ３，ＢＬＶＳＡ５，ＢＬＡ３，ＢＬＡ２，ＢＬＡ
１，ＢＬＡ０，ＢＬＡ１０，ＢＬＡ１２，ＢＬＶＳＡ
４，ＢＬＡ１３，ＢＬＲＡＳＢ，ＢＬＣＡＳＢ，ＢＬＷ
ＥＢ，ＢＬＤＱＭＬ，ＢＬＶＤ２，ＢＬＶＳｉ２ならび
にＢＬＶＳＡ３が、ほぼ等間隔で配置される。

【００５０】また、ＲＡＭ１の搭載位置の右上部には、
やはりアドレス・クロック領域に含まれるボンディング
パッドＶＤＤ３，ＶＳＳｉ３，ＶＤＤＡ５，Ａ４，Ａ
５，Ａ６，Ａ８，Ａ９，ＶＤＤＡ４，Ａ１１，ＣＳＢ，
ＣＫＥ，ＣＬＫ，ＤＱＭＵ，ＶＲＥＦ，ＶＤＤｉ２，Ｖ
ＳＳ２ならびにＶＤＤＡ３に対応する計１９個のボンデ
ィングリードＢＬＶＤ３，ＢＬＶＳｉ３，ＢＬＶＤＡ
５，ＢＬＡ４，ＢＬＡ５，ＢＬＡ６，ＢＬＡ８，ＢＬＡ
９，ＢＬＶＤＡ４，ＢＬＡ１１，ＢＬＣＳＢ，ＢＬＣＫ
Ｅ，ＢＬＣＬＫ，ＢＬＤＱＭＵ，ＢＬＶＲＥＦ，ＢＬＶ
Ｄｉ２，ＢＬＶＳ２ならびにＢＬＶＤＡ３が同様にほぼ
等間隔で配置される。

【００５１】一方、ＲＡＭ１の搭載位置の左下部には、
Ｉ／ＯブロックＩＯＢ１〜ＩＯＢ４等に含まれるボンデ
ィングパッドＤＱ８，ＶＤＤＱ４，ＤＱ９，ＤＱ１０，
ＶＳＳＱ３，ＤＱ１１，ＶＳＳＡ２，ＤＱ１２，ＶＤＤ
Ｑ２，ＤＱ１３，ＤＱ１４，ＶＳＳＱ１，ＤＱ１５，Ｖ
ＳＳＡ１，ＶＳＳ１ならびにＶＤＤｉ１に対応する合計
１６個のボンディングリードＢＬＤＱ８，ＢＬＶＤＱ
４，ＢＬＤＱ９，ＢＬＤＱ１０，ＢＬＶＳＱ３，ＢＬＤ
Ｑ１１，ＢＬＶＳＡ２，ＢＬＤＱ１２，ＢＬＶＤＱ２，
ＢＬＤＱ１３，ＢＬＤＱ１４，ＢＬＶＳＱ１，ＢＬＤＱ
１５，ＢＬＶＳＡ１，ＢＬＶＳ１ならびにＢＬＶＤｉ１
がほぼ等間隔で配置される。

【００５２】また、ＲＡＭ１の搭載位置の右下部には、
やはりＩ／ＯブロックＩＯＢ１〜ＩＯＢ４等に含まれる
ボンディングパッドＤＱ７，ＶＳＳＱ４，ＤＱ６，ＤＱ
５，ＶＤＤＱ３，ＤＱ４，ＶＤＤＡ２，ＤＱ３，ＶＳＳ
Ｑ２，ＤＱ２，ＤＱ１，ＶＤＤＱ１，ＤＱ０，ＶＤＤＡ
１，ＶＳＳｉ１ならびにＶＤＤ１に対応する計１６個の
ボンディングリードＢＬＤＱ７，ＢＬＶＳＱ４，ＢＬＤ
Ｑ６，ＢＬＤＱ５，ＢＬＶＤＱ３，ＢＬＤＱ４，ＢＬＶ
ＤＡ２，ＢＬＤＱ３，ＢＬＶＳＱ２，ＢＬＤＱ２，ＢＬ
ＤＱ１，ＢＬＶＤＱ１，ＢＬＤＱ０，ＢＬＶＤＡ１，Ｂ
ＬＶＳｉ１ならびにＢＬＶＤ１が同様にほぼ等間隔で配
置される。

【００５３】次に、図６の場合、モジュール基板ＰＣＢ
上の部分良品チップたるシンクロナスＤＲＡＭ（ＲＡＭ
４）の搭載位置の左上部には、良品チップの場合と同
様、アドレス・クロック領域に関する計１８個のボンデ
ィングリードＢＬＶＤｉ３，ＢＬＶＳ３，ＢＬＶＳＡ
５，ＢＬＡ３，ＢＬＡ２，ＢＬＡ１，ＢＬＡ０，ＢＬＡ
１０，ＢＬＡ１２，ＢＬＶＳＡ４，ＢＬＡ１３，ＢＬＲ
ＡＳＢ，ＢＬＣＡＳＢ，ＢＬＷＥＢ，ＢＬＤＱＭＬ，Ｂ
ＬＶＤ２，ＢＬＶＳｉ２ならびにＢＬＶＳＡ３がほぼ等
間隔で配置され、その右上部には、アドレス・クロック
領域に関する計１９個のボンディングリードＢＬＶＤ
３，ＢＬＶＳｉ３，ＢＬＶＤＡ５，ＢＬＡ４，ＢＬＡ
５，ＢＬＡ６，ＢＬＡ８，ＢＬＡ９，ＢＬＶＤＡ４，Ｂ
ＬＡ１１，ＢＬＣＳＢ，ＢＬＣＫＥ，ＢＬＣＬＫ，ＢＬ
ＤＱＭＵ，ＢＬＶＲＥＦ，ＢＬＶＤｉ２，ＢＬＶＳ２な
らびにＢＬＶＤＡ３がほぼ等間隔で配置される。

【００５４】一方、ＲＡＭ４の搭載位置の左下部には、
ボンディングリードブロックＬＢ４１〜ＬＢ４４の関係
分を含む計２５個のボンディングリードＢＬＱ４１１，
ＢＬＱ４１２，ＢＬＶＤＰ１，ＢＬＱ４１３，ＢＬＱ４
１４，ＢＬＱ４２１，ＢＬＱ４２２，ＢＬＶＤＰ２，Ｂ
ＬＱ４２３，ＢＬＱ４２４，ＢＬＶＳＰＢ（１０を超え
る追番には、アルファベットを用いる。以下同様），Ｂ
ＬＶＤＰ３，ＢＬＱ４３１，ＢＬＱ４３２，ＢＬＶＤＰ
４，ＢＬＱ４３３，ＢＬＱ４３４，ＢＬＱ４４１，ＢＬ
Ｑ４４２，ＢＬＶＤＰ５，ＢＬＱ４４３，ＢＬＱ４４
４，ＢＬＶＤＰ６ないしＢＬＶＤＰ８がやや短い間隔で
ほぼ等間隔に配置され、その右下部には、ボンディング
リードブロックＬＢ４５〜ＬＢ４７の関係分を含む計２
２個のボンディングリードＢＬＶＳＰ１，ＢＬＱ４５
１，ＢＬＱ４５２，ＢＬＶＳＰ２，ＢＬＱ４５３，ＢＬ
Ｑ４５４，ＢＬＶＳＰ３，ＢＬＱ４６１，ＢＬＱ４６
２，ＢＬＶＳＰ４，ＢＬＱ４６３，ＢＬＱ４６４，ＢＬ
ＶＳＰ５，ＢＬＶＳＰ６，ＢＬＱ４７１，ＢＬＱ４７
２，ＢＬＶＳＰ７，ＢＬＱ４７３，ＢＬＱ４７４，ＢＬ
ＶＳＰ８ないしＢＬＶＳＰＡがやや短い間隔でほぼ等間
隔に配置される。

【００５５】なお、部分良品チップからなるシンクロナ
スＤＲＡＭ（ＲＡＭ４）の搭載位置の左下部に配置され
る４個のボンディングリードブロックＬＢ４１〜ＬＢ４
４の計１６個のボンディングリードＢＬＱ４１１〜ＢＬ
Ｑ４１４，ＢＬＱ４２１〜ＢＬＱ４２４，ＢＬＱ４３１
〜ＢＬＱ４３４ならびにＢＬＱ４４１〜ＢＬＱ４４４
は、いわゆる第２のボンディングリードであって、シン
クロナスＤＲＡＭ（ＲＡＭ４）の使用不能な状態にある
データ入出力端子と対応するプルアップ抵抗との間のボ
ンディング接続に供される。また、シンクロナスＤＲＡ
Ｍ（ＲＡＭ４）の搭載位置の右下部に配置される３個の
ボンディングリードブロックＬＢ４５〜ＬＢ４７の計１
２個の第１のボンディングリードＢＬＱ４５１〜ＢＬＱ
４５４，ＢＬＱ４６１〜ＢＬＱ４６４ならびにＢＬＱ４
７１〜ＢＬＱ４７４は、いわゆる第１のボンディングリ
ードであって、シンクロナスＤＲＡＭ（ＲＡＭ４）の使
用可能な状態にあるデータ入出力端子と対応するモジュ
ール端子との間のボンディング接続に供される。このこ
とについては、後で詳細に説明する。

【００５６】上記説明から明らかなように、この実施例
では、部分良品チップたるシンクロナスＤＲＡＭ（ＲＡ
Ｍ４及びＲＡＭ５）の使用可能なデータ入出力端子に対
応して、それぞれ３個のボンディングリードブロックＬ
Ｂ４５〜ＬＢ４７の１２個のボンディングリードＢＬＱ
４５１〜ＢＬＱ４５４，ＢＬＱ４６１〜ＢＬＱ４６４な
らびにＢＬＱ４７１〜ＢＬＱ４７４が設けられ、ｋ個つ
まり２個の部分良品チップに対応して設けられるデータ
入出力用ボンディングリードの総数２４は、これらの部
分良品チップにｋ個つまり１６個ずつ設けられるデータ
入出力端子の総数ｎ×ｋつまり３２に比較して少なくさ
れる。しかし、各ボンディングリードとシンクロナスＤ
ＲＡＭ（ＲＡＭ４及びＲＡＭ５）のチップ面上に設けら
れるボンディングパッドとの間のボンディング処理は、
所定のボンディングルールを満たしつつ行われる。この
ことについては、後で詳細に説明する。

【００５７】図７には、図１のメモリモジュールのシン
クロナスＤＲＡＭ（ＲＡＭ１）周辺における具体的な接
続形態を説明するための一実施例の部分的な接続図が示
されている。同図をもとに、この実施例のメモリモジュ
ールの良品チップ周辺の具体的な接続形態について説明
する。なお、以下の接続図には、各シンクロナスＤＲＡ
Ｍのチップ面の下半分つまりデータ入出力端子に関する
部分のみが示され、そのアドレス・クロック領域に関す
る部分は割愛される。また、残り２個の良品チップつま
りシンクロナスＤＲＡＭ（ＲＡＭ２及びＲＡＭ３）につ
いては、図７のシンクロナスＤＲＡＭ（ＲＡＭ１）と同
様な接続形態とされる。さらに、各チップに設けられる
Ｉ／Ｏブロックの符号には、Ｉ／Ｏブロック自体の符号
ＩＯＢ１〜ＩＯＢ４に対してチップの追番が追加され、
ＩＯＢ１１〜ＩＯＢ１４，ＩＯＢ４１〜ＩＯＢ４４ある
いはＩＯＢ５１〜ＩＯＢ５４のように示される。

【００５８】図１において、シンクロナスＤＲＡＭ（Ｒ
ＡＭ１）のＩ／ＯブロックＩＯＢ１１を構成するデータ
入出力用のボンディングパッドＤＱ８及びＤＱ９は、対
応するボンディングワイヤＢＷを介して、チップ左側に
設けられるＩ／Ｏ用のボンディングリードＢＬＤＱ８及
びＢＬＤＱ９にそれぞれ結合され、ボンディングパッド
ＤＱ７及びＤＱ６は、対応するボンディングワイヤＢＷ
を介して、チップ右側に設けられるボンディングリード
ＢＬＤＱ７及びＢＬＤＱ６にそれぞれ結合される。Ｉ／
ＯブロックＩＯＢ１１に含まれる電源電圧用のボンディ
ングパッドＶＤＤＱ４は、チップ左側に設けられる電源
電圧用のボンディングリードＢＬＶＤＱ４に結合され、
接地電位用のボンディングパッドＶＳＳＱ４は、チップ
右側に設けられる接地電位用のボンディングリードＢＬ
ＶＳＱ４に結合される。

【００５９】同様に、Ｉ／ＯブロックＩＯＢ１２を構成
するデータ入出力用のボンディングパッドＤＱ１０及び
ＤＱ１１は、チップ左側に設けられるＩ／Ｏ用のボンデ
ィングリードＢＬＤＱ１０及びＢＬＤＱ１１にそれぞれ
結合され、ボンディングパッドＤＱ５及びＤＱ４は、チ
ップ右側に設けられるボンディングリードＢＬＤＱ５及
びＢＬＤＱ４にそれぞれ結合される。また、Ｉ／Ｏブロ
ックＩＯＢ１３を構成するボンディングパッドＤＱ１２
及びＤＱ１３は、チップ左側に設けられるボンディング
リードＢＬＤＱ１２及びＢＬＤＱ１３にそれぞれ結合さ
れ、ボンディングパッドＤＱ３及びＤＱ２は、チップ右
側に設けられるボンディングリードＢＬＤＱ３及びＢＬ
ＤＱ２にそれぞれ結合される。さらに、Ｉ／Ｏブロック
ＩＯＢ１４を構成するボンディングパッドＤＱ１４及び
ＤＱ１５は、チップ左側に設けられるボンディングリー
ドＢＬＤＱ１０及びＢＬＤＱ１１にそれぞれ結合され、
ボンディングパッドＤＱ５及びＤＱ４は、チップ右側に
設けられるボンディングリードＢＬＤＱ５及びＤＱ４に
それぞれ結合される。

【００６０】Ｉ／ＯブロックＩＯＢ１２に含まれる電源
電圧用のボンディングパッドＶＤＤＱ３は、チップ右側
に設けられるボンディングリードＢＬＶＤＱ３に結合さ
れ、接地電位用のボンディングパッドＶＳＳＱ３は、チ
ップ左側に設けられるボンディングリードＢＬＶＳＱ３
に結合される。また、Ｉ／ＯブロックＩＯＢ１３に含ま
れる電源電圧用のボンディングパッドＶＤＤＱ２は、チ
ップ左側に設けられるボンディングリードＢＬＶＤＱ２
に結合され、接地電位用のボンディングパッドＶＳＳＱ
２は、チップ右側に設けられるボンディングリードＢＬ
ＶＳＱ２に結合される。さらに、Ｉ／ＯブロックＩＯＢ
１４に含まれる電源電圧用のボンディングパッドＶＤＤ
Ｑ１は、チップ右側に設けられるボンディングリードＢ
ＬＶＤＱ１に結合され、接地電位用のボンディングパッ
ドＶＳＳＱ１は、チップ左側に設けられるボンディング
リードＢＬＶＳＱ１に結合される。

【００６１】Ｉ／ＯブロックＩＯＢ１４の下側に設けら
れる電源電圧用又は接地電位用のボンディングパッドＶ
ＳＳＡ１，ＶＳＳ１ならびにＶＤＤｉ１は、チップ左側
に設けられるボンディングリードＢＬＶＳＡ１，ＢＬＶ
Ｓ１ならびにＢＬＶＤｉ１にそれぞれ結合され、ボンデ
ィングパッドＶＤＤＡ１，ＶＳＳｉ１ならびにＶＤＤ１
は、チップ右側に設けられるボンディングリードＢＬＶ
ＤＡ１，ＢＬＶＳｉ１ならびにＢＬＶＤ１にそれぞれ結
合される。

【００６２】チップ右側に設けられるＩ／Ｏ用の８個の
ボンディングリードＢＬＤＱ０〜ＢＬＤＱ７は、さら
に、モジュール基板ＰＣＢにプリント配線として設けら
れるデータ入出力線ＩＯ０〜ＩＯ７を介して、図示され
ないモジュール端子ＭＴＤＱ０〜ＭＴＤＱ７にそれぞれ
結合される。また、チップ左側に設けられる８個のボン
ディングリードＢＬＤＱ８〜ＢＬＤＱ１５は、さらに、
やはりプリント配線として設けられるデータ入出力線Ｉ
Ｏ８〜ＩＯ１５を介して、図示されないモジュール端子
ＭＴＤＱ８〜ＭＴＤＱ１５にそれぞれ結合される。

【００６３】このように、シンクロナスＤＲＡＭ（ＲＡ
Ｍ１）に代表される良品チップの場合、各ボンディング
パッドに対応して設けられる同数のボンディングリード
が、チップの左右に二分して、しかも比較的大きなピッ
チで配置される。このため、ボンディングパッド及びボ
ンディングリード間のボンディング処理は、所定のボン
ディングルールを満たしつつ、言い換えるならば対応す
るボンディングワイヤＢＷが長くなり過ぎず、また対応
するボンディングリードＢＬの延長方向とボンディング
ワイヤＢＷとの間の角度が大きくなり過ぎず、隣接する
ボンディングワイヤと交差しないように、比較的余裕を
もって行われる。

【００６４】図８及び図９には、図１のメモリモジュー
ルのシンクロナスＤＲＡＭ（ＲＡＭ４及びＲＡＭ５）つ
まり部分良品チップ周辺の基本的な接続形態を説明する
ための第１及び第２の実施例の接続図がそれぞれ示さ
れ、図１０，図１１，図１２，図１３，図１４ならびに
図１５には、図１のメモリモジュールのシンクロナスＤ
ＲＡＭ（ＲＡＭ４）のＩ／ＯブロックＩＯＢ４１及びＩ
ＯＢ４２，ＩＯＢ４１及びＩＯＢ４３，ＩＯＢ４１及び
ＩＯＢ４４，ＩＯＢ４２及びＩＯＢ４３，ＩＯＢ４２及
びＩＯＢ４４ならびにＩＯＢ４３及びＩＯＢ４４が使用
可能な状態にある場合の具体的な接続形態を説明するた
めの一実施例の接続図がそれぞれ示されている。これら
の図をもとに、この実施例のメモリモジュールにおける
部分良品チップ周辺の具体的な接続形態とその特徴につ
いて説明する。なお、図１０ないし図１５では、シンク
ロナスＤＲＡＭ（ＲＡＭ４）に関する説明をもって、シ
ンクロナスＤＲＡＭ（ＲＡＭ５）の具体的な接続形態の
説明とする。

【００６５】まず、図８において、この実施例のメモリ
モジュールは、２個の部分良品チップつまりシンクロナ
スＤＲＡＭ（ＲＡＭ４及びＲＡＭ５）を備え、これらの
部分良品チップは、同じ２個のＩ／ＯブロックＩＯＢ４
１及びＩＯＢ４２が使用可能な状態とされる。シンクロ
ナスＤＲＡＭ（ＲＡＭ４及びＲＡＭ５）は、互いに対を
なし、両チップの内側には、３個ずつ計６個の動作Ｉ／
Ｏ用ボンディングリードブロックＬＢ４５〜ＬＢ４７な
らびにＬＢ５５〜ＬＢ５７が設けられ、その外側には、
４個ずつ計８個の非動作Ｉ／Ｏ用ボンディングリードブ
ロックＬＢ４１〜ＬＢ４４ならびにＬＢ５１〜ＬＢ５４
が設けられる。

【００６６】ここで、シンクロナスＤＲＡＭ（ＲＡＭ
４）に対応して設けられる動作Ｉ／Ｏ用ボンディングリ
ードブロックＬＢ４５〜ＬＢ４７は、図６に示したよう
に、それぞれ４個のボンディングリードＢＬＱ４５１〜
ＢＬＱ４５４，ＢＬＱ４６１〜ＢＬＱ４６４ならびにＢ
ＬＱ４７１〜ＢＬＱ４７４を含み、非動作Ｉ／Ｏ用ボン
ディングリードブロックＬＢ４１〜ＬＢ４４は、それぞ
れ４個のボンディングリードＢＬＱ４１１〜ＢＬＱ４１
４，ＢＬＱ４２１〜ＢＬＱ４２４，ＢＬＱ４３１〜ＢＬ
Ｑ４３４ならびにＢＬＱ４４１〜ＢＬＱ４４４を含む。

【００６７】３個の動作Ｉ／Ｏ用ボンディングリードブ
ロックのうちの外側２個つまりボンディングリードブロ
ックＬＢ４５及びＬＢ４７を構成するＩ／Ｏ用ボンディ
ングリードＢＬＱ４５１〜ＢＬＱ４５４ならびにＢＬＱ
４７１〜ＢＬＱ４７４は、図１０に示されるように、対
応する組み合わせつまりＢＬＱ４５１及びＢＬＱ４７
１，ＢＬＱ４５２及びＢＬＱ４７２，ＢＬＱ４５３及び
ＢＬＱ４７３ならびにＢＬＱ４５４及びＢＬＱ４７４な
る組み合わせでそれぞれ結線論理和（ワイヤドＯＲ）結
合された後、プリント配線として設けられるデータ入出
力線ＩＯ４８〜ＩＯ５１を介して、図示されないモジュ
ール端子ＭＴＤＱ４８〜ＭＴＤＱ５１にそれぞれ結合さ
れる。また、残りのボンディングリードブロックＬＢ４
６を構成するボンディングリードＢＬＱ４６１〜ＢＬＱ
４６４は、やはりプリント配線として設けられるデータ
入出力線ＩＯ５２〜ＩＯ５５を介して、図示されないモ
ジュール端子ＭＴＤＱ５２〜ＭＴＤＱ５５にそれぞれ結
合される。

【００６８】動作Ｉ／Ｏ用ボンディングリードブロック
ＬＢ４５〜ＬＢ４７内あるいはその中間又は両端に設け
られる１０個の接地電位用ボンディングリードＢＬＶＳ
Ｐ１〜ＶＳＰＡは、接地電位ＶＳＳに論理的に共通結合
される。

【００６９】一方、非動作Ｉ／Ｏ用ボンディングリード
ブロックＬＢ４１〜ＬＢ４４を構成するＩ／Ｏ用ボンデ
ィングリードＢＬＱ４１１〜ＢＬＱ４１４，ＢＬＱ４２
１〜ＢＬＱ４２４，ＢＬＱ４３１〜ＢＬＱ４３４ならび
にＢＬＱ４４１〜ＢＬＱ４４４は、対応するプルアップ
抵抗Ｒ１１〜Ｒ１Ｇを介して電源電圧ＶＤＤに結合され
る。この電源電圧ＶＤＤには、非動作Ｉ／Ｏ用ボンディ
ングリードブロックＬＢ４１〜ＬＢ４４内あるいはその
中間又は両側に設けられる８個の電源電圧用ボンディン
グリードＢＬＶＤＰ１〜ＢＬＶＤＰ８が論理的に結合さ
れる。ボンディングリードブロックＬＢ４２及びＬＢ４
３間に設けられる接地電位ＶＳＳ用ボンディングリード
ＢＬＶＳＰＢは、接地電位ＶＳＳに結合される。

【００７０】図８の実施例のように、部分良品チップた
るシンクロナスＤＲＡＭ（ＲＡＭ４及びＲＡＭ５）で同
じ追番の２個のＩ／ＯブロックＩＯＢ４１及びＩＯＢ４
２ならびにＩＯＢ５１及びＩＯＢ５２が使用可能な状態
とされるとき、例えばシンクロナスＤＲＡＭ（ＲＡＭ
４）の使用可能なＩ／ＯブロックＩＯＢ４１及びＩＯＢ
４２を構成するデータ入出力用ボンディングパッドＤＱ
８，ＤＱ７，ＤＱ９ならびにＤＱ６と、ＤＱ１０，ＤＱ
５，ＤＱ１１ならびにＤＱ４は、図１０に例示されるよ
うに、対応するボンディングワイヤＢＷを介して、両Ｉ
／Ｏブロックに近接して配置される２個の動作Ｉ／Ｏ用
ボンディングリードブロックＬＢ４５及びＬＢ４６の対
応するＩ／Ｏ用ボンディングリードＢＬＱ４５１〜ＢＬ
Ｑ４５４ならびにＢＬＱ４６１〜ＢＬＱ４６４にそれぞ
れ結合される。

【００７１】ボンディングリードブロックＬＢ４５及び
ＬＢ４６を構成するこれらのＩ／Ｏ用ボンディングリー
ドは、前述のように、データ入出力線ＩＯ４８〜ＩＯ５
５を介して対応するモジュール端子ＭＴ４８〜ＭＴ５５
に結合される。また、ボンディングリードブロックＬＢ
４５の対応するＩ／Ｏ用ボンディングリードと結線論理
和結合されたボンディングリードブロックＬＢ４７の各
Ｉ／Ｏ用ボンディングリードは、ボンディングが施され
ず開放状態とされる。

【００７２】一方、シンクロナスＤＲＡＭ（ＲＡＭ４）
の使用不能な状態にあるＩ／ＯブロックＩＯＢ４３及び
ＩＯＢ４４のそれぞれ４個のデータ入出力用ボンディン
グパッドＤＱ１２，ＤＱ３，ＤＱ１３ならびにＤＱ２と
ＤＱ１４，ＤＱ１，ＤＱ１５ならびにＤＱ０は、対応す
るボンディングワイヤＢＷを介して、近接する例えば非
動作Ｉ／Ｏ用ボンディングリードブロックＬＢ４３及び
ＬＢ４４の対応するＩ／Ｏ用ボンディングリードＢＬＱ
４３１〜ＢＬＱ４３４ならびにＢＬＱ４４１〜ＢＬＱ４
４４にそれぞれ結合される。これらのＩ／Ｏ用ボンディ
ングリードは、前述のように、さらに対応するプルアッ
プ抵抗Ｒ１９〜Ｒ１ＣならびにＲ１Ｄ〜Ｒ１Ｇを介して
電源電圧ＶＤＤに結合され、プルアップされる。

【００７３】ところで、図６の実施例は、部分良品チッ
プたるシンクロナスＤＲＡＭ（ＲＡＭ４及びＲＡＭ５）
の対応する追番のＩ／ＯブロックＩＯＢ４１及びＩＯＢ
４２ならびにＩＯＢ５１及びＩＯＢ５２が使用可能な状
態とされ、いわゆるチップマウンタに使用可能なＩ／Ｏ
ブロックの組み合わせが同じである部分良品チップが収
納される場合に有効であるが、その一方で、使用可能な
Ｉ／Ｏブロックの組み合わせが限定されることによる制
約を受け、メモリモジュールの製品歩留りを思うように
高くすることができず、その製造工程も増える。

【００７４】したがって、チップマウンタをいわゆるマ
ルチチップマウンタとしうる場合、図９に例示されるよ
うに、例えばＩＯＢ４１及びＩＯＢ４２とＩＯＢ５２及
びＩＯＢ５３との組み合わせ等、異なる追番のＩ／Ｏブ
ロックを組み合わせることができ、使用可能な２個のＩ
／Ｏブロックのすべての組み合わせに対応することが可
能となって、メモリモジュールの製造工程を簡略化しつ
つ、その製品歩留りをさらに高めることができるものと
なる。

【００７５】すなわち、例えば部分良品チップたるシン
クロナスＤＲＡＭ（ＲＡＭ４）側でＩ／ＯブロックＩＯ
Ｂ４１及びＩＯＢ４２が使用可能な状態とされる場合、
前記図１０で示したように、使用可能なＩ／Ｏブロック
ＩＯＢ４１の各Ｉ／Ｏ用ボンディングパッドを、ボンデ
ィングリードブロックＬＢ４５１の対応するＩ／Ｏ用ボ
ンディングリードにそれぞれボンディング接続し、Ｉ／
ＯブロックＩＯＢ４２の各Ｉ／Ｏ用ボンディングパッド
を、ボンディングリードブロックＬＢ４５２の対応する
Ｉ／Ｏ用ボンディングリードにそれぞれ接続すればよ
い。

【００７６】一方、シンクロナスＤＲＡＭ（ＲＡＭ４）
側でＩ／ＯブロックＩＯＢ４１及びＩＯＢ４３が使用可
能な状態とされる場合、図１１に示されるように、Ｉ／
ＯブロックＩＯＢ４１のデータ入出力用ボンディングパ
ッドＤＱ８，ＤＱ７，ＤＱ９ならびにＤＱ６を、Ｉ／Ｏ
ブロックＩＯＢ４１に近接して配置される動作Ｉ／Ｏ用
ボンディングリードブロックＬＢ４５の対応するＩ／Ｏ
用ボンディングリードＢＬＱ４５１〜ＢＬＱ４５４にそ
れぞれボンディング接続し、Ｉ／ＯブロックＩＯＢ４３
のデータ入出力用ボンディングパッドＤＱ１２，ＤＱ
３，ＤＱ１３ならびにＤＱ２を、Ｉ／ＯブロックＩＯＢ
４３に近接して配置される動作Ｉ／Ｏ用ボンディングリ
ードブロックＬＢ４６の対応するＩ／Ｏ用ボンディング
リードＢＬＱ４６１〜ＢＬＱ４６４にボンディング接続
すればよい。

【００７７】また、シンクロナスＤＲＡＭ（ＲＡＭ４）
側でＩ／ＯブロックＩＯＢ４１及びＩＯＢ４４が使用可
能な状態とされる場合、図１２に示されるように、Ｉ／
ＯブロックＩＯＢ４１のデータ入出力用ボンディングパ
ッドＤＱ８，ＤＱ７，ＤＱ９ならびにＤＱ６を、Ｉ／Ｏ
ブロックＩＯＢ４１に比較的近接して配置される動作Ｉ
／Ｏ用ボンディングリードブロックＬＢ４６の対応する
Ｉ／Ｏ用ボンディングリードＢＬＱ４６１〜ＢＬＱ４６
４にそれぞれボンディング接続し、Ｉ／ＯブロックＩＯ
Ｂ４４のデータ入出力用ボンディングパッドＤＱ１４，
ＤＱ１，ＤＱ１５ならびにＤＱ０を、Ｉ／ＯブロックＩ
ＯＢ４４に近接して配置される動作Ｉ／Ｏ用ボンディン
グリードブロックＬＢ４７の対応するＩ／Ｏ用ボンディ
ングリードＢＬＱ４７１〜ＢＬＱ４７４にボンディング
接続すればよい。

【００７８】さらに、シンクロナスＤＲＡＭ（ＲＡＭ
４）側でＩ／ＯブロックＩＯＢ４２及びＩＯＢ４３が使
用可能な状態とされる場合、図１３に示されるように、
Ｉ／ＯブロックＩＯＢ４２のデータ入出力用ボンディン
グパッドＤＱ１０，ＤＱ５，ＤＱ１１ならびにＤＱ４
を、Ｉ／ＯブロックＩＯＢ４２に近接して配置される動
作Ｉ／Ｏ用ボンディングリードブロックＬＢ４５の対応
するＩ／Ｏ用ボンディングリードＢＬＱ４５１〜ＢＬＱ
４５４にそれぞれボンディング接続し、Ｉ／Ｏブロック
ＩＯＢ４３のデータ入出力用ボンディングパッドＤＱ１
２，ＤＱ３，ＤＱ１３ならびにＤＱ２を、Ｉ／Ｏブロッ
クＩＯＢ４３に近接して配置される動作Ｉ／Ｏ用ボンデ
ィングリードブロックＬＢ４６の対応するＩ／Ｏ用ボン
ディングリードＢＬＱ４６１〜ＢＬＱ４６４にボンディ
ング接続すればよい。

【００７９】同様に、シンクロナスＤＲＡＭ（ＲＡＭ
４）側でＩ／ＯブロックＩＯＢ４２及びＩＯＢ４４が使
用可能な状態とされる場合、図１４に示されるように、
Ｉ／ＯブロックＩＯＢ４２のデータ入出力用ボンディン
グパッドＤＱ１０，ＤＱ５，ＤＱ１１ならびにＤＱ４
を、Ｉ／ＯブロックＩＯＢ４２に近接して配置される動
作Ｉ／Ｏ用ボンディングリードブロックＬＢ４６の対応
するＩ／Ｏ用ボンディングリードＢＬＱ４６１〜ＢＬＱ
４６４にそれぞれボンディング接続し、Ｉ／Ｏブロック
ＩＯＢ４４のデータ入出力用ボンディングパッドＤＱ１
４，ＤＱ１，ＤＱ１５ならびにＤＱ０を、Ｉ／Ｏブロッ
クＩＯＢ４４に近接して配置される動作Ｉ／Ｏ用ボンデ
ィングリードブロックＬＢ４７の対応するＩ／Ｏ用ボン
ディングリードＢＬＱ４７１〜ＢＬＱ４７４にボンディ
ング接続すればよい。

【００８０】そして、シンクロナスＤＲＡＭ（ＲＡＭ
４）側でＩ／ＯブロックＩＯＢ４３及びＩＯＢ４４が使
用可能な状態とされる場合、図１５に示されるように、
Ｉ／ＯブロックＩＯＢ４３のデータ入出力用ボンディン
グパッドＤＱ１２，ＤＱ３，ＤＱ１３ならびにＤＱ２
を、Ｉ／ＯブロックＩＯＢ４３に比較的近接して配置さ
れる動作Ｉ／Ｏ用ボンディングリードブロックＬＢ４６
の対応するＩ／Ｏ用ボンディングリードＢＬＱ４６１〜
ＢＬＱ４６４にそれぞれボンディング接続し、Ｉ／Ｏブ
ロックＩＯＢ４４のデータ入出力用ボンディングパッド
ＤＱ１４，ＤＱ１，ＤＱ１５ならびにＤＱ０を、Ｉ／Ｏ
ブロックＩＯＢ４４に近接して配置される動作Ｉ／Ｏ用
ボンディングリードブロックＬＢ４７の対応するＩ／Ｏ
用ボンディングリードＢＬＱ４７１〜ＢＬＱ４７４にボ
ンディング接続すればよい。

【００８１】上記各組み合わせにおいて、シンクロナス
ＤＲＡＭ（ＲＡＭ４）の使用不能な状態にあるＩ／Ｏブ
ロックのデータ入出力用ボンディングパッドは、近接す
る非動作Ｉ／Ｏ用ボンディングリードブロックＬＢ４１
〜ＬＢ４４の対応するＩ／Ｏ用ボンディングリードにそ
れぞれ接続され、プルアップされる。

【００８２】以上のように、この実施例のメモリモジュ
ールは、良品チップからなる例えば３個のシンクロナス
ＤＲＡＭ（ＲＡＭ１〜ＲＡＭ３）と、部分良品チップか
らなる例えば２個のシンクロナスＤＲＡＭ（ＲＡＭ４〜
ＲＡＭ５）を備える。また、部分良品チップのそれぞれ
は、例えば２個以上の使用可能なＩ／Ｏブロックを備え
るが、実際に使用されるＩ／Ｏブロックは、２個に限定
される。２個の部分良品チップは互いに対をなし、その
内側には、部分良品チップに設けられるデータ入出力端
子の総数より少ない、つまり使用可能なＩ／Ｏブロック
に対応するそれぞれ３個、合計６個の動作Ｉ／Ｏ用ボン
ディングリードブロックが配置され、両チップの外側に
は、使用不能なＩ／Ｏブロックに対応するそれぞれ４
個、合計８個の非動作Ｉ／Ｏ用ボンディングリードブロ
ックが配置される。

【００８３】これらのことから、部分良品チップの使用
可能なＩ／Ｏブロックの組み合わせを６通りに削減でき
るとともに、１種類のモジュール基板で、しかも所定の
ボンディングルールを満たしつつ、上記６通りの組み合
わせのすべてに対応することができるとともに、ボンデ
ィングリードの所要数と、特にデータ端子及びモジュー
ル端子間のプリント配線の所要数とを削減することがで
きる。この結果、モジュール基板の所要パターン数を削
減し、その実装密度を高めサイズを縮小して、メモリモ
ジュールの低コスト化を図ることができるものである。

【００８４】図１６には、図１のメモリモジュールの部
分良品チップつまりシンクロナスＤＲＡＭ（ＲＡＭ４及
びＲＡＭ５）周辺の基本的な接続形態を説明するための
第３の実施例の接続図が示されている。なお、この実施
例は、図９の実施例を基本的に踏襲するものであるた
め、これと異なる部分について説明を追加する。

【００８５】図１６において、この実施例のメモリモジ
ュールは、４個のＩ／ＯブロックＩＯＢ４１〜ＩＯＢ４
４ならびにＩＯＢ５１〜ＩＯＢ５４をそれぞれ備える２
個の部分良品チップ、つまりシンクロナスＤＲＡＭ（Ｒ
ＡＭ４及びＲＡＭ５）をその基本素子として搭載する。
これらの部分良品チップは、互いに対をなし、その内側
には、それぞれ２個、合計４個の動作Ｉ／Ｏ用ボンディ
ングリードブロックＬＢ４５〜ＬＢ４６ならびにＬＢ５
５〜ＬＢ５６が配置される。

【００８６】この実施例において、シンクロナスＤＲＡ
Ｍ（ＲＡＭ４及びＲＡＭ５）に設けられるＩ／Ｏブロッ
クＩＯＢ４１〜ＩＯＢ４４ならびにＩＯＢ５１〜ＩＯＢ
５４は、その少なくとも２個が使用可能な状態とされる
が、実際に使用されるＩ／Ｏブロックの数は、やはり２
個に限定される。これらの使用可能なＩ／Ｏブロック
は、その組み合わせに応じて、近接する動作Ｉ／Ｏ用ボ
ンディングリードブロックＬＢ４５，ＬＢ４６あるいは
ＬＢ５５，ＬＢ５６に選択的に結合され、他の使用不能
なＩ／Ｏブロックは、両チップの外側に近接して配置さ
れる非動作Ｉ／Ｏ用ボンディングリードブロックＬＢ４
１〜ＬＢ４４あるいはＬＢ５１〜ＬＢ５４に選択的に接
続され、プルアップされる。

【００８７】つまり、この実施例では、前記図８の実施
例に比較してボンディングルールによる制約が少なく、
２個の動作Ｉ／Ｏ用ボンディングリードブロックを用意
することによって使用可能なＩ／Ｏブロックの６通りの
組み合わせに対応できるものとされる。この結果、ボン
ディングリードの所要数やデータ端子に関するプリント
配線の所要数をさらに削減することができ、これによっ
てモジュール基板ＰＣＢの実装密度をさらに高め、その
サイズを縮小して、メモリモジュールのさらなる低コス
ト化を図ることができるものである。

【００８８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）シンクロナスＤＲＡＭ等を基本素子とするメモリ
モジュールを、例えば３個の良品チップと２個の部分良
品チップとをもとに構成し、部分良品チップの使用可能
とされ又は実際に使用されるＩ／Ｏブロックの数を２個
に限定するとともに、２個の部分良品チップの内側に、
使用可能なＩ／Ｏブロックのデータ端子に対応する４個
の第１のボンディングリードをそれぞれ含む３個のボン
ディングリードブロックを配置し、このうち外側に配置
される２個のボンディングリードブロックの対応するボ
ンディングリードのそれぞれを結線論理和結合して、２
個の部分良品チップの外側に、使用不能のＩ／Ｏブロッ
クのデータ端子とプルアップ又はプルダウン抵抗との間
を接続するための第２のボンディングリードを配置する
ことで、１種類のモジュール基板で、しかも所定のボン
ディングルールを満たしつつ、部分良品チップの使用可
能な２個のＩ／Ｏブロックのすべての組み合わせに対応
することができるという効果が得られる。

【００８９】（２）上記（１）項により、メモリモジュ
ールのモジュール基板におけるボンディングリードの所
要数と、特にデータ端子及びモジュール端子間のプリン
ト配線の所要数を削減することができるという効果が得
られる。（３）上記（１）項及び（２）項により、モジュール基
板の所要パターン数を削減し、その実装密度を高めサイ
ズを縮小して、メモリモジュールの低コスト化を図るこ
とができるという効果が得られる。

【００９０】（４）上記（１）項〜（３）項において、
ボンディングルールによる制約が比較的少ない場合、部
分良品チップの使用可能なＩ／Ｏブロックに対応して設
けられるボンディングリードブロックの数を２個に削減
することで、メモリモジュールのモジュール基板におけ
るボンディングリード及びプリント配線の所要数をさら
に削減することができるという効果が得られる。（５）上記（４）項により、メモリモジュールのモジュ
ール基板の実装密度をさらに高め、そのサイズをさらに
縮小して、メモリモジュールのさらなる低コスト化を図
ることができるという効果が得られる。

【００９１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリモジュールは、それぞれ任意
数の良品チップ及び部分良品チップを搭載することがで
きるし、その搭載位置としてモジュール基板ＰＣＢの両
面を使用することも可能である。また、モジュール基板
ＰＣＢ及びモジュール端子ＭＴを含むメモリモジュール
の形状は、任意に設定することができるし、その全体を
例えば所定の材料からなるケースによって保護すること
も可能である。

【００９２】図２において、シンクロナスＤＲＡＭ（Ｒ
ＡＭ１〜ＲＡＭ５）は、任意のビット構成をとることが
できるし、任意数のバンクを備えることができる。ま
た、バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹ
は、その直接周辺回路を含めて任意数のメモリマットに
分割することができる。さらに、シンクロナスＤＲＡＭ
のブロック構成は種々の実施形態をとりうるし、アドレ
ス信号のビット数及び組み合わせ，起動制御信号及び内
部制御信号等の名称及び組み合わせならびに電源電圧の
極性及び絶対値等も、種々の実施形態をとりうる。図３
において、シンクロナスＤＲＡＭ（ＲＡＭ１〜ＲＡＭ
５）に設けられるボンディングパッドの配置位置ならび
にその順序等は、この発明による制約を受けないし、デ
ータ入出力端子をあえてＩ／Ｏブロックとしてグループ
化する必要もない。

【００９３】図４において、メモリモジュールにおける
シンクロナスＤＲＡＭ（ＲＡＭ１〜ＲＡＭ５）の接続形
態は、種々の実施形態をとりうる。すなわち、この実施
例では、シンクロナスＤＲＡＭ（ＲＡＭ１〜ＲＡＭ５）
のデータ入出力端子ＤＱ０〜ＤＱ１５を個別のデータ入
出力用モジュール端子に接続し、そのアドレス入力端子
Ａ０〜Ａ１５やチップ選択信号ＣＳＢ等の起動制御信号
入力端子をすべて共通結合することにより、４メガワー
ド×６４ビットなるアドレス構成のメモリモジュールを
実現しているが、逆に各シンクロナスＤＲＡＭのデータ
入出力端子ＤＱ０〜ＤＱ１５を共通結合し、シンクロナ
スＤＲＡＭ（ＲＡＭ１〜ＲＡＭ５）のそれぞれを、例え
ば対応するチップ選択信号ＣＳＢに従って択一的に活性
状態とすることにより、１６メガワード×１６ビットな
るアドレス構成のメモリモジュールを実現することが可
能となる。部分良品チップたるシンクロナスＤＲＡＭ
（ＲＡＭ４及びＲＡＭ５）に割り当てられるモジュール
端子の番号等は、この実施例による制約を受けることな
く種々の組み合わせをとりうる。

【００９４】図５及び図６において、メモリモジュール
の良品チップ及び部分良品チップ周辺に設けられるボン
ディングリードの組み合わせ及び配置は、種々の実施形
態をとりうるし、あえてボンディングリードブロックと
してグループ化する必要もない。図７ないし図１６にお
いて、各チップ及びその周辺に設けられるボンディング
パッド及びボンディングリードの接続関係及び組み合わ
せは、これらの発明によって制約されることなく種々の
実施形態をとりうる。また、各実施例では、使用不能な
データ入出力端子がプルアップ抵抗を介して電源電圧Ｖ
ＤＤに結合されるが、プルダウン抵抗を介して接地電位
ＶＳＳに結合してもよい。

【００９５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭを基本素子とするメモリモジュールに
適用した場合について説明したが、それに限定されるも
のではなく、例えば、通常のダイナミック型ＲＡＭやス
タティック型ＲＡＭを基本素子とする各種メモリモジュ
ールにも適用できる。この発明は、少なくとも部分良品
チップを含む複数のメモリチップを共通のモジュール基
板に搭載してなるメモリモジュールならびにこれを含む
装置又はシステムに広く適用できる。

【００９６】

【発明の効果】本願において開示される発明のうち代表
的なものにより得られる効果を簡単に説明すれば、下記
の通りである。すなわち、シンクロナスＤＲＡＭ等を基
本素子とするメモリモジュールを、例えばｍ個つまり３
個の良品チップとｎ個つまり２個の部分良品チップとを
もとに構成し、部分良品チップの使用可能とされ又は実
際に使用されるＩ／Ｏブロックの数を例えば２個に限定
するとともに、２個の部分良品チップの内側に、使用可
能なＩ／Ｏブロックのデータ端子に対応する４個の第１
のボンディングリードをそれぞれ含む３個のボンディン
グリードブロックを配置し、このうち外側に配置される
２個のボンディングリードブロックの対応するボンディ
ングリードのそれぞれを結線論理和結合して、両部分良
品チップの外側に、使用不能のＩ／Ｏブロックのデータ
端子とプルアップ又はプルダウン抵抗との間を接続する
ための第２のボンディングリードを配置する。

【００９７】これにより、１種類のモジュール基板で、
しかも所定のボンディングルールを満たしつつ、部分良
品チップの使用可能な２個のＩ／Ｏブロックのすべての
組み合わせに対応することができるとともに、ボンディ
ングリードの所要数と、特にデータ端子及びモジュール
端子間のプリント配線の所要数とを削減できる。この結
果、モジュール基板の所要パターン数を削減し、その実
装密度を高めサイズを縮小して、メモリモジュールの低
コスト化を図ることができる。

【００９８】ボンディングルールによる制約が比較的少
ない場合、部分良品チップの使用可能なＩ／Ｏブロック
に対応して設けられるボンディングリードブロックを例
えば２個に削減することで、メモリモジュールのモジュ
ール基板におけるボンディングリード及びプリント配線
の所要数をさらに削減できるため、メモリモジュールの
モジュール基板の実装密度をさらに高め、そのサイズを
さらに縮小して、メモリモジュールのさらなる低コスト
化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたメモリモジュールの一実
施例を示す外観構造図である。

【図２】図１のメモリモジュールに含まれるシンクロナ
スＤＲＡＭの一実施例を示すブロック図である。

【図３】図２のシンクロナスＤＲＡＭの一実施例を示す
パッド配置図である。

【図４】図１のメモリモジュールの一実施例を示すブロ
ック図である。

【図５】図１のメモリモジュールの良品チップ周辺に設
けられるボンディングリードの一実施例を示す部分的な
配置図である。

【図６】図１のメモリモジュールの部分良品チップ周辺
に設けられるボンディングリードの一実施例を示す部分
的な配置図である。

【図７】図１のメモリモジュールの良品チップ周辺の具
体的な接続形態を説明するための一実施例を示す部分的
な接続図である。

【図８】図１のメモリモジュールの部分良品チップ周辺
の基本的な接続形態を説明するための第１の実施例を示
す接続図である。

【図９】図１のメモリモジュールの部分良品チップ周辺
の基本的な接続形態を説明するための第２の実施例を示
す接続図である。

【図１０】図１のメモリモジュールの部分良品チップの
ＩＯブロックＩＯＢ４１及びＩＯＢ４２が使用可能な状
態にある場合の具体的な接続形態を説明するための一実
施例を示す部分的な接続図である。

【図１１】図１のメモリモジュールの部分良品チップの
ＩＯブロックＩＯＢ４１及びＩＯＢ４３が使用可能な状
態にある場合の具体的な接続形態を説明するための一実
施例を示す部分的な接続図である。

【図１２】図１のメモリモジュールの部分良品チップの
ＩＯブロックＩＯＢ４１及びＩＯＢ４４が使用可能な状
態にある場合の具体的な接続形態を説明するための一実
施例を示す部分的な接続図である。

【図１３】図１のメモリモジュールの部分良品チップの
ＩＯブロックＩＯＢ４２及びＩＯＢ４３が使用可能な状
態にある場合の具体的な接続形態を説明するための一実
施例を示す部分的な接続図である。

【図１４】図１のメモリモジュールの部分良品チップの
ＩＯブロックＩＯＢ４２及びＩＯＢ４４が使用可能な状
態にある場合の具体的な接続形態を説明するための一実
施例を示す部分的な接続図である。

【図１５】図１のメモリモジュールの部分良品チップの
ＩＯブロックＩＯＢ４３及びＩＯＢ４４が使用可能な状
態にある場合の具体的な接続形態を説明するための一実
施例を示す部分的な接続図である。

【図１６】図１のメモリモジュールの部分良品チップ周
辺の基本的な接続形態を説明するための第３の実施例を
示す接続図である。

【符号の説明】

ＰＣＢ……モジュール基板、ＲＡＭ１〜ＲＡＭ５……シ
ンクロナスＤＲＡＭ又はそのチップ（ＲＡＭ１〜ＲＡＭ
３……良品チップ、ＲＡＭ４〜ＲＡＭ５……部分良品チ
ップ）、ＢＬ……ボンディングリード、ＢＷ……ボンデ
ィングワイヤ、ＭＴ……モジュール端子。ＢＮＫ０〜Ｂ
ＮＫ３……バンク、ＭＡＲＹ……メモリアレイ、ＲＤ…
…ロウアドレスデコーダ、ＳＡ……センスアンプ、ＣＤ
……カラムアドレスデコーダ、ＷＡ……ライトアンプ、
ＭＡ……メインアンプ、ＡＢ……アドレスバッファ、Ｒ
Ａ……ロウアドレスレジスタ、ＢＡ……バンクアドレス
レジスタ、ＢＳ……バンク選択回路、ＣＣ……カラムア
ドレスカウンタ、ＭＲ……モードレジスタ、ＩＢ……デ
ータ入力バッファ、ＷＢ０Ｂ〜ＷＢＦＢ……反転ライト
データバス、ＲＢ０Ｂ〜ＲＢＦＢ……反転リードデータ
バス、ＯＢ……データ出力バッファ、ＴＧ……タイミン
グ発生回路。ＤＱ０〜ＤＱ１５……入力又は出力データ
あるいはその入出力端子又はボンディングパッド（以
下、同様に各信号又は電圧等の名称あるいはその入力端
子又はボンディングパッドを表す）、ＣＬＫ……クロッ
ク信号、ＣＫＥ……クロックイネーブル信号、ＣＳＢ…
…チップ選択信号、ＲＡＳＢ……ロウアドレスストロー
ブ信号、ＣＡＳＢ……カラムアドレスストローブ信号、
ＷＥＢ……ライトイネーブル信号、ＤＱＭＵ，ＤＱＭＬ
……データマスク信号、Ａ０〜Ａ１３……アドレス信
号、ＶＲＥＦ……基準電圧、ＶＤＤ，ＶＤＤｉ，ＶＤＤ
Ｑ，ＶＤＤＡ……電源電圧、ＶＳＳ，ＶＳＳｉ，ＶＳＳ
Ｑ，ＶＳＳＡ……接地電位。ＣＨＩＰ……チップ、ＩＯ
Ｂ１〜ＩＯＢ４……Ｉ／Ｏブロック、ＶＤＤ１〜ＶＤＤ
３，ＶＤＤｉ１〜ＶＤＤｉ３，ＶＤＤＱ１〜ＶＤＤＱ
４，ＶＤＤＡ１〜ＶＤＤＡ５……電源電圧、ＶＳＳ１〜
ＶＳＳ３，ＶＳＳｉ１〜ＶＳＳｉ３，ＶＳＳＱ１〜ＶＳ
ＳＱ４，ＶＳＳＡ１〜ＶＳＳＡ５……接地電位。ＭＴＣ
ＬＫ，ＭＴＣＫＥ，ＭＴＣＳＢ，ＭＴＲＡＳＢ，ＭＴＣ
ＡＳＢ，ＭＴＷＥＢ，ＭＴＤＱＭＵ，ＭＴＤＱＭＬ，Ｍ
ＴＤＱ０〜ＭＴＤＱ６３，ＭＴＡ０〜ＭＴＡ１３……モ
ジュール端子。ＢＬＣＬＫ，ＢＬＣＫＥ，ＢＬＣＳＢ，
ＢＬＲＡＳＢ，ＢＬＣＡＳＢ，ＢＬＷＥＢ，ＢＬＤＱＭ
Ｕ，ＢＬＤＱＭＬ，ＢＬＤＱ０〜ＢＬＤＱ１５，ＢＬＡ
０〜ＢＬＡ１３，ＢＬＶＲＥＦ，ＢＬＶＤ１〜ＢＬＶＤ
３，ＢＬＶＤｉ１〜ＢＬＶＤｉ３，ＢＬＶＤＱ１〜ＢＬ
ＶＤＱ４，ＢＬＶＤＡ１〜ＢＬＶＤＡ５，ＢＬＶＳ１〜
ＢＬＶＳ３，ＢＬＶＳｉ１〜ＢＬＶＳｉ３，ＢＬＶＳＱ
１〜ＢＬＶＳＱ４，ＢＬＶＳＡ１〜ＢＬＶＳＡ５……ボ
ンディングリード。ＬＢ４１〜ＬＢ４７……Ｉ／Ｏ用ボ
ンディングリードブロック、ＢＬＱ４１１〜ＢＬＱ４７
４，ＢＬＶＤＰ１〜ＢＬＶＤＰ７，ＢＬＶＳＰ１〜ＢＬ
ＶＳＰＢ……ボンディングリード。ＢＰ……ボンディン
グパッド、ＩＯ０〜ＩＯ６３……データ入出力線。ＩＯ
Ｂ１１〜ＩＯＢ１４，ＩＯＢ４１〜ＩＯＢ４４，ＩＯＢ
５１〜ＩＯＢ５４……Ｉ／Ｏブロック、Ｒ１〜Ｒ２，Ｒ
１１〜Ｒ１Ｇ……プルアップ抵抗、ＬＢ５１〜ＬＢ５７
……ボンディングリードブロック。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ４９１Ｈ０１Ｌ 25/04 Ｚ (72)発明者有田順一東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内 (72)発明者津久井誠一郎埼玉県入間郡毛呂山町大字旭台15番地日立東部セミコンダクタ株式会社内 (72)発明者中村淳埼玉県入間郡毛呂山町大字旭台15番地日立東部セミコンダクタ株式会社内Ｆターム(参考） 5B024 AA07 AA15 CA16 CA17 CA21 5F083 AD00 GA09 LA21 ZA23 ZA30 5L106 AA01 CC16 CC31 EE02 FF00 GG00 GG06

Claims

【特許請求の範囲】

【請求項１】データが入力又は出力されるｋ個のデー
タ端子をそれぞれ備え、該データ端子のすべてが使用可
能な状態にあるｍ個の良品チップ、及びその一部が使用
可能な状態にあり他の一部が使用不能な状態にあるｎ個
の部分良品チップをモジュール基板上に搭載してなるも
のであって、かつ、上記部分良品チップの使用可能なデータ端子と対応する
モジュール端子との間を接続するために上記モジュール
基板上に設けられる第１のボンディングリードの数が、
上記ｎ個の部分良品チップに設けられる上記データ端子
の総数ｎ×ｋより少なくされることを特徴とするメモリ
モジュール。
【請求項２】請求項１において、上記モジュール基板上には、さらに、上記部分良品チップの使用不能な状態にあるデータ端子
を所定電位にプルアップ又はプルダウンするための抵抗
手段と、上記部分良品チップの使用不能な状態にあるデータ端子
のそれぞれと対応する上記抵抗手段との間を接続するた
めの第２のボンディングリードとが設けられるものであ
ることを特徴とするメモリモジュール。
【請求項３】請求項１又は請求項２において、上記部分良品チップの数ｎは、偶数であり、該部分良品
チップのそれぞれは、隣接する部分良品チップとそれぞ
れ対をなすものであって、上記第１のボンディングリードは、上記対をなす２個の
部分良品チップの内側に配置され、上記第２のボンディ
ングパッドは、その外側に配置されるものであることを
特徴とするメモリモジュール。
【請求項４】請求項１，請求項２又は請求項３におい
て、上記良品チップの数ｍは、３であり、上記部分良品チッ
プの数ｎは、２であることを特徴とするメモリモジュー
ル。
【請求項５】請求項１，請求項２，請求項３又は請求
項４において、上記良品チップ及び部分良品チップのそれぞれは、４個
の上記データ端子をそれぞれ含む４個のＩ／Ｏブロック
を備えるものであり、上記部分良品チップの使用可能又は実質的に使用される
上記Ｉ／Ｏブロックの数は、２に限定されるものであっ
て、上記モジュール基板上には、上記部分良品チップのそれ
ぞれに対応して、４個の上記第１のボンディングリード
をそれぞれ含む３個のボンディングリードブロックが設
けられるものであることを特徴とするメモリモジュー
ル。
【請求項６】請求項５において、上記３個のボンディングリードブロックのうち、外側に
配置される２個を構成する上記第１のボンディングリー
ドの対応するそれぞれは、互いに結線論理和結合される
ものであることを特徴とするメモリモジュール。
【請求項７】請求項１，請求項２，請求項３又は請求
項４において、上記良品チップ及び部分良品チップのそれぞれは、４個
のデータ端子をそれぞれ含む４個のＩ／Ｏブロックを備
えるものであって、上記モジュール基板上には、上記部分良品チップのそれ
ぞれに対応して、４個の上記第１のボンディングリード
をそれぞれ含む２個のボンディングリードブロックが設
けられるものであることを特徴とするメモリモジュー
ル。