JPH11306796A

JPH11306796A - 半導体記憶装置

Info

Publication number: JPH11306796A
Application number: JP10108821A
Authority: JP
Inventors: Hiroshi Ichikawa; 博市川; Yasushi Nagashima; 靖永島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-04-20
Filing date: 1998-04-20
Publication date: 1999-11-05

Abstract

(57)【要約】【課題】シンクロナスＤＲＡＭ等のプローブ試験時の
パッド所要数を削減し、その試験コストの低減を図る。【解決手段】アドレスマルチプレクス方式をとるシン
クロナスＤＲＡＭ等において、通常動作モード時は、ロ
ウアドレスＲＡｎ（Ｈ）及びＲＡｎ（Ｌ）ならびにカラ
ムアドレスＣＡｎ（Ｈ）及びＣＡｎ（Ｌ）を例えば１４
個のアドレス入力用端子Ａ０〜Ａ１３からそれぞれ１回
のサイクルで時分割的に入力し、プローブテスタを用い
たテストモード時は、ロウアドレスＲＡｎ（Ｈ）及びＲ
Ａｎ（Ｌ）ならびにカラムアドレスＣＡｎ（Ｈ）及びＣ
Ａｎ（Ｌ）をさらにそれぞれ例えば上位及び下位ビット
に分けて２回のサイクルで、下位ビットに対応する例え
ば７個のアドレス入力用パッドＡ０〜Ａ６から時分割的
に入力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、所定のクロック信号に従って同期動作す
るシンクロナスＤＲＡＭ（ダイナミック型ランダムアク
セスメモリ）等ならびにその試験コストの低減に利用し
て特に有効な技術に関する。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子状に配置されるダイナミック型メモリセルを含
むメモリアレイをその基本構成要素とし、所定のクロッ
ク信号に従って同期動作するシンクロナスＤＲＡＭがあ
る。シンクロナスＤＲＡＭ等は、いわゆるアドレスマル
チプレクス方式をとることが多く、ロウ（行）アドレス
及びカラム（列）アドレスは共通のアドレス入力端子を
介して時分割的に入力される。

【０００３】一方、１枚のウエハ（半導体基板）面上に
形成された複数のシンクロナスＤＲＡＭ等の機能試験を
チップ状態で効率良く行う手段として、プローブカード
を用いたプローブテスタがある。プローブテスタは、ウ
エハ面上に形成されたシンクロナスＤＲＡＭ等をチップ
単位で順次選択し、チップ面上に形成されたパッドとプ
ローブカードのプローブピンとを介して外部の試験装置
に接続する。

【０００４】

【発明が解決しようとする課題】近年における半導体集
積回路の微細化・高集積化技術の進展は目覚ましく、シ
ンクロナスＤＲＡＭ等もその恩恵を受けて大容量化・大
規模化の一途にある。また、これにともなってシンクロ
ナスＤＲＡＭ等の機能試験に必要な、特にアドレス入力
用及びデータ入出力用端子に対応するパッドの所要数が
増えつつある。このうち、データ入出力用端子及びパッ
ドについては、同時選択される複数のメモリセルに対す
る試験データ及びその読み出し試験結果を例えば一つの
データ入出力用端子又はパッドから入力又は出力するい
わゆる縮約試験機能を用いることにより対処できるが、
アドレス入力用端子及びパッドについては何ら対処する
手段がなく、試験用のパッド所要数の増加にともなって
プローブカードのピン数が増え、これによってシンクロ
ナスＤＲＡＭ等の試験コストが増大する。

【０００５】この発明の目的は、シンクロナスＤＲＡＭ
等のプローブ試験時のパッド所要数を削減し、その試験
コストの低減を図ることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、アドレスマルチプレクス方式
をとるシンクロナスＤＲＡＭ等において、通常動作モー
ド時は、ロウアドレス及びカラムアドレスをアドレス入
力用端子及びパッドからそれぞれ１回のサイクルで時分
割的に入力し、プローブテスタを用いたテストモード時
は、ロウアドレス及びカラムアドレスをさらにそれぞれ
例えば上位及び下位ビットに分けて２回のサイクルで、
下位ビットに対応する半数のアドレス入力用パッドから
時分割的に入力する。

【０００８】上記した手段によれば、シンクロナスＤＲ
ＡＭ等のプローブ試験に必要な、特にアドレス入力用端
子又はパッドの所要数を削減し、プローブテスタのプロ
ーブカードの所要ピン数を削減することができるため、
大容量化・大規模化されたシンクロナスＤＲＡＭ等の試
験コストを低減することができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＤＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のシンクロナスＤＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板面上に形成される。
また、シンクロナスＤＲＡＭは、実際にはいわゆるシェ
アドセンス方式をとって各バンクのメモリアレイＭＡＲ
ＹがセンスアンプＳＡを挟んで対構成とされ、またメモ
リアレイＭＡＲＹ及びその直接周辺回路も多数のサブメ
モリアレイに分割されるが、このことは本発明の主旨に
直接関係ないため、簡素化して示した。さらに、図１で
は、共通の四角形をもって、各種信号及びデータ等が入
力又は出力される外部端子とこれに対応するパッド（ボ
ンディングパッド）とを意味するものとした。

【００１０】図１において、この実施例のシンクロナス
ＤＲＡＭは、特に制限されないが、４個のバンクＢＮＫ
０〜ＢＮＫ３を備え、これらのバンクのそれぞれは、そ
のレイアウト面積の大半を占めて配置されるメモリアレ
イＭＡＲＹと、直接周辺回路たるロウアドレスデコーダ
ＲＤ，センスアンプＳＡ，カラムアドレスデコーダＣＤ
と、ライトアンプＷＡ及びメインアンプＭＡとを備え
る。

【００１１】バンクＢＮＫ０〜ＢＮＫ３を構成するメモ
リアレイＭＡＲＹは、図の垂直方向に平行して配置され
る図示されない所定数のワード線と、水平方向に平行し
て配置される図示されない所定数組の相補ビット線とを
それぞれ含む。これらのワード線及び相補ビット線の交
点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦ
ＥＴからなるダイナミック型メモリセルが格子配列され
る。

【００１２】バンクＢＮＫ０〜ＢＮＫ３のメモリアレイ
ＭＡＲＹを構成するワード線は、対応するロウアドレス
デコーダＲＤに結合され、それぞれ択一的に所定の選択
レベルとされる。各バンクのロウアドレスデコーダＲＤ
には、特に制限されないが、ロウアドレスレジスタＲＡ
から１４ビットの内部Ｘアドレス信号Ｘ０〜Ｘ１３が共
通に供給されるとともに、タイミング発生回路ＴＧから
内部制御信号ＲＧが共通に供給される。また、ロウアド
レスレジスタＲＡには、アドレスバッファＡＢから内部
アドレス信号ａ０〜ａ１３が供給されるとともに、タイ
ミング発生回路ＴＧから内部制御信号ＲＬＬ及びＲＬＨ
が供給される。さらに、アドレスバッファＡＢには、外
部のアクセス装置からアドレス入力端子（アドレス入力
用端子）Ａ０〜Ａ１３を介して１４ビットのアドレス信
号Ａ０〜Ａ１３が供給され、タイミング発生回路ＴＧか
ら試験制御信号ＴＳＴが供給される。

【００１３】この実施例において、シンクロナスＤＲＡ
Ｍはアドレスマルチプレクス方式をとり、ｐ個つまり１
４個のアドレス入力端子Ａ０〜Ａ１３には、シンクロナ
スＤＲＡＭが通常の動作モードつまり通常の書き込み又
は読み出しモードとされるとき、ロウアドレスつまりＸ
アドレス信号ＡＸ０〜ＡＸ１３ならびにカラムアドレス
つまりＹアドレス信号ＡＹ０〜ＡＹ１３がそれぞれ１回
のサイクルでｐビットつまり１４ビットずつ時分割的に
入力される。また、シンクロナスＤＲＡＭがプローブテ
スタを用いたテストモードとされるときには、ロウアド
レス及びカラムアドレスがさらにそれぞれｑビットつま
り７ビットずつ、すなわち上位のＸアドレス信号ＡＸ７
〜ＡＸ１３と下位のＸアドレス信号ＡＸ０〜ＡＸ６、あ
るいは上位のＹアドレス信号ＡＹ７〜ＡＹ１３と下位の
Ｙアドレス信号ＡＹ０〜ＡＹ６とに分けて２回のサイク
ルで、かつ下位のｑ個のアドレス入力端子Ａ０〜Ａ６に
対応するパッドを介して時分割的に入力される。

【００１４】これに対応するため、アドレスバッファＡ
Ｂは、後述するように、アドレス入力端子Ａ０〜Ａ６あ
るいは対応するパッドを介して入力される入力アドレス
信号Ａ０〜Ａ６を選択的に上位の内部アドレス信号ａ７
〜ａ１３として伝達するアドレス選択回路ＡＳを備え
る。また、このアドレス選択回路ＡＳを含むアドレスバ
ッファＡＢには、モードレジスタＭＲからアドレス選択
回路ＡＳのアドレス伝達動作を制御するための試験制御
信号ＴＳＴがから供給され、ロウアドレスレジスタＲＡ
及び後述するカラムアドレスレジスタＣＡには、タイミ
ング発生回路ＴＧから上位の内部アドレス信号ａ７〜ａ
１３あるいは下位の内部アドレス信号ａ０〜ａ６を選択
的に取り込むための内部制御信号ＲＬＨ及びＲＬＬある
いはＣＬＨ及びＣＬＬがそれぞれ供給される。なお、試
験制御信号ＴＳＴは、シンクロナスＤＲＡＭがテストモ
ードとされるとき選択的にハイレベルとされる。

【００１５】アドレスバッファＡＢは、シンクロナスＤ
ＲＡＭが通常の動作モードとされ試験制御信号ＴＳＴが
ロウレベルとされるとき、外部のアクセス装置からアド
レス入力端子Ａ０〜Ａ１３を介してそれぞれ１４ビット
ずつ１回のサイクルで時分割的に入力されるＸアドレス
信号ＡＸ０〜ＡＸ１３ならびにＹアドレス信号ＡＹ０〜
ＡＹ１３を順次取り込み、入力アドレス信号ａ０〜ａ１
３としてロウアドレスレジスタＲＡ及びカラムアドレス
レジスタＣＡに伝達する。また、シンクロナスＤＲＡＭ
がプローブテスタによるテストモードとされ試験制御信
号ＴＳＴがハイレベルとされるときには、外部の試験装
置から下位のアドレス入力端子Ａ０〜Ａ６に対応する７
個のパッドを介してそれぞれ７ビットずつ合計４回のサ
イクルに分けて時分割的に入力されるＸアドレス信号Ａ
Ｘ７〜ＡＸ１３ならびにＡＸ０〜ＡＸ６，Ｙアドレス信
号ＡＹ７〜ＡＹ１３ならびにＡＹ０〜ＡＹ１６を順次取
り込み、入力アドレス信号ａ７〜ａ１３ならびにａ０〜
ａ６としてロウアドレスレジスタＲＡ及びカラムアドレ
スレジスタＣＡに伝達する。

【００１６】なお、アドレスバッファＡＢの具体的構成
等ならびにアドレスバッファＡＢを含むアドレス入力部
の接続形態等については、後で詳細に説明する。また、
シンクロナスＤＲＡＭがモードレジスタセットコマンド
サイクルで選択状態とされるとき、アドレスバッファＡ
Ｂから出力される内部アドレス信号ａ０〜ａ１３は、モ
ード設定信号としてモードレジスタＭＲに供給される。
このモードレジスタＭＲには、タイミング発生回路ＴＧ
から内部制御信号ＭＬが供給される。

【００１７】ロウアドレスレジスタＲＡは、アドレスバ
ッファＡＢから内部アドレス信号ａ０〜ａ１３として伝
達されるＸアドレス信号ＡＸ０〜ＡＸ１３を内部制御信
号ＲＬＨ及びＲＬＲに従って選択的に取り込み、保持す
るとともに、これらのＸアドレス信号をもとに内部Ｘア
ドレス信号Ｘ０〜Ｘ１３を形成し、バンクＢＮＫ０〜Ｂ
ＮＫ３のロウアドレスデコーダＲＤに供給する。また、
各バンクのロウアドレスデコーダＲＤは、内部制御信号
ＲＧがハイレベルとされかつ対応するバンクＢＮＫ０〜
ＢＮＫ３が活性状態とされることでそれぞれ選択的に動
作状態とされ、内部Ｘアドレス信号Ｘ０〜Ｘ１３をデコ
ードして、対応するメモリアレイＭＡＲＹの指定された
ワード線を択一的に所定の選択レベルとする。

【００１８】モードレジスタＭＲは、シンクロナスＤＲ
ＡＭがモードレジスタセットコマンドサイクルで選択状
態とされるとき、アドレスバッファＡＢから内部アドレ
ス信号ａ０〜ａ１３として伝達されるモード設定信号
を、内部制御信号ＭＬに従って取り込み、保持する。ま
た、これらのモード設定信号をデコードして、シンクロ
ナスＤＲＡＭの動作モードを設定し、例えばプローブテ
スタによるテストモードが指定されたときには試験制御
信号ＴＳＴをハイレベルとする。

【００１９】次に、バンクＢＮＫ０〜ＢＮＫ３のメモリ
アレイＭＡＲＹを構成する相補ビット線は、対応するセ
ンスアンプＳＡにそれぞれ結合される。各バンクのセン
スアンプＳＡには、対応するカラムアドレスデコーダＣ
Ｄから図示されない所定ビットのビット線選択信号がそ
れぞれ供給されるとともに、タイミング発生回路ＴＧか
ら内部制御信号ＰＡ及び図示されないＰＣが共通に供給
される。また、バンクＢＮＫ０〜ＢＮＫ３のカラムアド
レスデコーダＣＤには、カラムアドレスレジスタＣＡか
ら１４ビットの内部Ｙアドレス信号Ｙ０〜Ｙ１３が共通
に供給され、タイミング発生回路ＴＧから内部制御信号
ＣＧが共通に供給される。カラムアドレスレジスタＣＡ
には、アドレスバッファＡＢから内部アドレス信号ａ０
〜ａ１３として１４ビットのＹアドレス信号ＡＹ０〜Ａ
Ｙ１３が供給され、タイミング発生回路ＴＧから内部制
御信号ＣＬＨ及びＣＬＬが供給される。

【００２０】カラムアドレスレジスタＣＡは、図示され
ないバイナリーカウンタを含む。このバイナリーカウン
タは、アドレスバッファＡＢから内部アドレス信号ａ０
〜ａ１３として供給されるＹアドレス信号ＡＹ０〜ＡＹ
１３を内部制御信号ＣＬＨ及びＣＬＬに従って取り込
み、保持するとともに、これらのＹアドレス信号を計数
初期値として歩進動作を行い、内部Ｙアドレス信号Ｙ０
〜Ｙ１３を形成して、バンクＢＮＫ０〜ＢＮＫ３のカラ
ムアドレスデコーダＣＤに供給する。

【００２１】バンクＢＮＫ０〜ＢＮＫ３のカラムアドレ
スデコーダＣＤは、内部制御信号ＣＧがハイレベルとさ
れかつ対応するバンクＢＮＫ０〜ＢＮＫ３が活性状態と
されることでそれぞれ選択的に動作状態とされ、カラム
アドレスレジスタＣＡから供給される内部Ｙアドレス信
号Ｙ０〜Ｙ１３をデコードして、ビット線選択信号の対
応するビットを択一的にハイレベルとする。

【００２２】バンクＢＮＫ０〜ＢＮＫ３のセンスアンプ
ＳＡは、メモリアレイＭＡＲＹの各相補ビット線に対応
して設けられる単位回路を含み、これらの単位回路のそ
れぞれは、ビット線プリチャージ回路，単位増幅回路な
らびにスイッチＭＯＳＦＥＴを含む。このうち、各単位
回路のビット線プリチャージ回路は、シンクロナスＤＲ
ＡＭが非選択状態とされ内部制御信号ＰＣがハイレベル
とされることで選択的にかつ一斉に動作状態となり、メ
モリアレイＭＡＲＹの対応する相補ビット線の非反転及
び反転信号線を所定の中間電位にプリチャージする。

【００２３】一方、各単位回路の単位増幅回路は、内部
制御信号ＰＡがハイレベルとされかつ対応するバンクＢ
ＮＫ０〜ＢＮＫ３が活性状態とされることで選択的にか
つ一斉に動作状態とされ、対応するメモリアレイＭＡＲ
Ｙの選択ワード線に結合された所定数のメモリセルから
対応する相補ビット線を介して出力される微小読み出し
信号をそれぞれ増幅して、２値読み出し信号とする。ま
た、各単位回路のスイッチＭＯＳＦＥＴは、ビット線選
択信号の対応するビットのハイレベルを受けて１６組ず
つ選択的にオン状態となり、メモリアレイＭＡＲＹの対
応する１６組の相補ビット線と相補共通データ線ＣＤ０
＊〜ＣＤ１５＊（ここで、例えば非反転共通データ線Ｃ
Ｄ０及び反転共通データ線ＣＤ０Ｂを、合わせて相補共
通データ線ＣＤ０＊のように＊を付して表す。また、そ
れが有効とされるとき選択的にロウレベルとされるいわ
ゆる反転信号等については、その名称の末尾にＢを付し
て表す。以下同様）との間を選択的に接続状態とする。

【００２４】相補共通データ線ＣＤ０＊〜ＣＤ１５＊
は、ライトアンプＷＡ及びメインアンプＭＡに結合され
る。また、ライトアンプＷＡは、その他方で書き込みデ
ータバスＷＤＢ０〜ＷＤＢ１５を介してデータ入力バッ
ファＩＢに結合され、メインアンプＭＡは、その他方で
読み出しデータバスＲＤＢ０〜ＲＤＢ１５を介してデー
タ出力バッファＯＢに結合される。各バンクのライトア
ンプＷＡ及びメインアンプＭＡは、相補共通データ線Ｃ
Ｄ０＊〜ＣＤ１５＊に対応して設けられる１６個の単位
ライトアンプ及び単位メインアンプを備え、データ入力
バッファＩＢ及びデータ出力バッファＯＢは、データ入
出力端子Ｄ０〜Ｄ１５に対応して設けられる１６個の単
位入力バッファ又は単位出力バッファを備える。

【００２５】各バンクのライトアンプＷＡの各単位ライ
トアンプの出力端子ならびにメインアンプＭＡの各単位
メインアンプの出力端子は、対応する相補共通データ線
ＣＤ０＊〜ＣＤ１５＊にそれぞれ共通結合される。ま
た、ライトアンプＷＡの各単位ライトアンプの入力端子
は、書き込みデータバスＷＤＢ０〜ＷＤＢ１５を介して
データ入力バッファＩＢの対応する単位入力バッファの
出力端子に結合され、メインアンプＭＡの各単位メイン
アンプの出力端子は、読み出しデータバスＲＤＢ０〜Ｒ
ＤＢ１５を介してデータ出力バッファＯＢの対応する単
位出力バッファの出力端子に結合される。データ入力バ
ッファＩＢの各単位入力バッファの入力端子ならびにデ
ータ出力バッファＯＢの各単位出力バッファの出力端子
は、対応するデータ入出力端子Ｄ０〜Ｄ１５にそれぞれ
共通結合される。

【００２６】ライトアンプＷＡの各単位ライトアンプに
は、タイミング発生回路ＴＧから内部制御信号ＷＰが共
通に供給され、メインアンプＭＡの各単位メインアンプ
には図示されない内部制御信号ＲＰが供給される。ま
た、データ入力バッファＩＢの各単位入力バッファに
は、タイミング発生回路ＴＧから図示されない内部制御
信号ＣＥが共通に供給され、データ出力バッファＯＢの
各単位出力バッファには図示されない内部制御信号ＯＣ
が共通に供給される。

【００２７】データ入力バッファＩＢの各単位入力バッ
ファは、シンクロナスＤＲＡＭが書き込みモードで選択
状態とされるとき、内部制御信号ＣＥのハイレベルを受
けて選択的に動作状態となり、外部のアクセス装置から
データ入出力端子Ｄ０〜Ｄ１５を介して入力される１６
ビットの書き込みデータを取り込み、保持するととも
に、書き込みデータバスＷＤＢ０〜ＷＤＢ１５を介して
バンクＢＮＫ０〜ＢＮＫ３のライトアンプＷＡの対応す
る単位ライトアンプに伝達する。このとき、ライトアン
プＷＡの各単位ライトアンプは、内部制御信号ＷＰがハ
イレベルとされかつ対応するバンクＢＮＫ０〜ＢＮＫ３
が活性状態とされることで選択的に動作状態となり、デ
ータ入力バッファＩＢから伝達される書き込みデータを
所定の相補書き込み信号に変換した後、相補共通データ
線ＣＤ０＊〜ＣＤ１５＊を介してメモリアレイＭＡＲＹ
の選択された１６個のメモリセルに書き込む。

【００２８】一方、各バンクのメインアンプＭＡの各単
位メインアンプは、シンクロナスＤＲＡＭが読み出しモ
ードで選択状態とされるとき、内部制御信号ＲＰがハイ
レベルとされかつ対応するバンクＢＮＫ０〜ＢＮＫ３が
活性状態とされることで選択的に動作状態とされ、メモ
リアレイＭＡＲＹの選択された１６個のメモリセルから
相補共通データ線ＣＤ０＊〜ＣＤ１５＊を介して出力さ
れる読み出し信号をそれぞれ増幅した後、読み出しデー
タバスＲＤＢ０〜ＲＤＢ１５を介してデータ出力バッフ
ァＯＢの対応する単位出力バッファに伝達する。このと
き、データ出力バッファＯＢの各単位出力バッファは、
内部制御信号ＯＣのハイレベルを受けて選択的に動作状
態とされ、メインアンプＭＡから供給される読み出しデ
ータをデータ入出力端子Ｄ０〜Ｄ１５を介して外部に出
力する。

【００２９】クロックバッファＣＢは、クロックイネー
ブル信号ＣＫＥがハイレベルとされるとき、外部のアク
セス装置からクロック入力端子ＣＬＫを介して入力され
るクロック信号ＣＬＫを取り込み、これをもとに内部ク
ロック信号ＩＣＬＫに代表される各種の内部クロック信
号を選択的に形成して、シンクロナスＤＲＡＭの各部に
供給する。また、タイミング発生回路ＴＧは、外部のア
クセス装置から起動制御信号として供給されるチップ選
択信号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，
カラムアドレスストローブ信号ＣＡＳＢ，ライトイネー
ブル信号ＷＥＢならびに入出力マスク信号ＤＱＭとをも
とに上記各種内部制御信号を選択的に形成して、シンク
ロナスＤＲＡＭの各部に供給する。

【００３０】図２には、図１のシンクロナスＤＲＡＭの
アドレス入力部の一実施例のブロック図が示されてい
る。また、図３には、図２のアドレス入力部に含まれる
アドレスバッファＡＢの一実施例の回路図が示され、図
４及び図５には、図２のアドレス入力部の通常動作モー
ド時及びテストモード時の一実施例の信号波形図がそれ
ぞれ示されている。これらの図をもとに、シンクロナス
ＤＲＡＭのアドレス入力部の具体的構成及び動作ならび
にその特徴について説明する。

【００３１】図２において、この実施例のシンクロナス
ＤＲＡＭのアドレス入力部は、アドレスバッファＡＢ，
ロウアドレスレジスタＲＡならびにカラムアドレスレジ
スタＣＡを含む。このうち、アドレスバッファＡＢは、
１４個の入力バッファＩＢとアドレス選択回路ＡＳとを
含み、ロウアドレスレジスタＲＡ及びカラムアドレスレ
ジスタＣＡは、上位７ビットの内部アドレス信号ａ７〜
ａ１３に対応して設けられるロウアドレスラッチＲＡＬ
Ｈ及びカラムアドレスラッチＣＡＬＨと、下位７ビット
の内部アドレス信号ａ０〜ａ６に対応して設けられるロ
ウアドレスラッチＲＡＬＬ及びカラムアドレスラッチＣ
ＡＬＬとをそれぞれ含む。

【００３２】アドレスバッファＡＢのアドレス選択回路
ＡＳには、モードレジスタＭＲから試験制御信号ＴＳＴ
が供給される。また、ロウアドレスレジスタＲＡのロウ
アドレスラッチＲＡＬＨ及びＲＡＬＬには、タイミング
発生回路ＴＧのロウ系クロック発生回路ＲＣＫＧから内
部制御信号ＲＬＨ及びＲＬＬがそれぞれ供給され、その
出力信号は、それぞれ内部Ｘアドレス信号Ｘ７〜Ｘ１３
ならびにＸ０〜Ｘ６となる。さらに、カラムアドレスレ
ジスタＣＡのカラムアドレスラッチＣＡＬＨ及びＣＡＬ
Ｌには、タイミング発生回路ＴＧのカラム系クロック発
生回路ＣＣＫＧから内部制御信号ＣＬＨ及びＣＬＬがそ
れぞれ供給され、その出力信号は、それぞれ内部Ｙアド
レス信号Ｙ７〜Ｙ１３ならびにＹ０〜Ｙ６となる。

【００３３】タイミング発生回路ＴＧは、ロウ系クロッ
ク発生回路ＲＣＫＧ及びカラム系クロック発生回路ＣＣ
ＫＧに加えてコマンドデコーダＣＭＤＤを含む。このう
ちコマンドデコーダＣＭＤＤには、外部のアクセス装置
又は試験装置から外部端子ＣＳＢ，ＲＡＳＢ，ＣＡＳ
Ｂ，ＷＥＢならびにＤＱＭ又はパッドと対応する入力バ
ッファＩＢとを介して起動制御信号となるチップ選択信
号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラ
ムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル
信号ＷＥＢならびに入出力マスク信号ＤＱＭが供給され
る。また、ロウ系クロック発生回路ＲＣＫＧ及びカラム
系クロック発生回路ＣＣＫＧには、コマンドデコーダＣ
ＭＤＤから内部信号ＡＶ及びＲＷがそれぞれ供給される
とともに、クロックバッファＣＢから内部クロック信号
ＩＣＬＫが共通に供給され、さらにモードレジスタＭＲ
から試験制御信号ＴＳＴが共通に供給される。

【００３４】ここで、内部クロック信号ＩＣＬＫは、図
４及び図５に示されるように、所定の周期及びデューテ
ィを有する連続的なパルス信号とされ、試験制御信号Ｔ
ＳＴは、前述のように、シンクロナスＤＲＡＭがプロー
ブテスタによるテストモードとされるとき選択的にハイ
レベルとされる。また、内部信号ＡＶは、シンクロナス
ＤＲＡＭがアクティブコマンドサイクルで選択状態とさ
れるとき選択的にハイレベルとされ、内部信号ＲＷは、
シンクロナスＤＲＡＭがリード／ライトコマンドサイク
ルで選択状態とされるとき選択的にハイレベルとされ
る。

【００３５】この実施例において、アドレス入力端子Ａ
０〜Ａ１３には、シンクロナスＤＲＡＭが通常動作モー
ドとされるとき、図４に例示されるように、アクティブ
コマンドサイクルＡＣＴＶで、上位ロウアドレスＲＡｎ
（Ｈ）に対応する７ビットのＸアドレス信号ＡＸ７〜Ａ
Ｘ１３と下位ロウアドレスＲＡｎ（Ｌ）に対応する７ビ
ットのＸアドレス信号ＡＸ０〜ＡＸ６が同時入力され、
２サイクル後のリード／ライトコマンドＲ／Ｗで、上位
カラムアドレスＣＡｎ（Ｈ）に対応する７ビットのＹア
ドレス信号ＡＹ７〜ＡＹ１３と下位カラムアドレスＣＡ
ｎ（Ｌ）に対応する７ビットのＹアドレス信号ＡＹ０〜
ＡＹ６が同時入力される。

【００３６】このとき、タイミング発生回路ＴＧのロウ
系クロック発生回路ＲＣＫＧは、例えばアクティブコマ
ンドサイクルＡＣＴＶにおける内部クロック信号ＩＣＬ
Ｋの立ち上がりを受けて内部制御信号ＲＬＨ及びＲＬＬ
を同時にハイレベルに変化させ、タイミング発生回路Ｔ
Ｇのカラム系クロック発生回路ＣＣＫＧは、リード／ラ
イトコマンドＲ／Ｗにおける内部クロック信号ＩＣＬＫ
の立ち上がりを受けて内部制御信号ＣＬＨ及びＣＬＨを
同時にハイレベルに変化させる。

【００３７】一方、シンクロナスＤＲＡＭがテストモー
ドとされると、図５に例示されるように、アクティブコ
マンドサイクルＡＣＴＶで、上位ロウアドレスＲＡｎ
（Ｈ）に対応する７ビットのＸアドレス信号ＡＸ７〜Ａ
Ｘ１３が下位のアドレス入力端子Ａ０〜Ａ６を介して入
力され、次サイクルで、下位ロウアドレスＲＡｎ（Ｌ）
に対応する７ビットのＸアドレス信号ＡＸ０〜ＡＸ６が
同じくアドレス入力端子Ａ０〜Ａ６を介して入力され
る。また、リード／ライトコマンドＲ／Ｗで、上位カラ
ムアドレスＣＡｎ（Ｈ）に対応する７ビットのＹアドレ
ス信号ＡＹ７〜ＡＹ１３がやはりアドレス入力端子Ａ０
〜Ａ６を介して入力され、次サイクルで、下位カラムア
ドレスＣＡｎ（Ｌ）に対応する７ビットのＹアドレス信
号ＡＹ０〜ＡＹ６が同じくアドレス入力端子Ａ０〜Ａ６
を介して入力される。

【００３８】このとき、タイミング発生回路ＴＧのロウ
系クロック発生回路ＲＣＫＧは、アクティブコマンドサ
イクルＡＣＴＶにおける内部クロック信号ＩＣＬＫの立
ち上がりを受けて内部制御信号ＲＬＨをハイレベルに変
化させ、次サイクルでの内部クロック信号ＩＣＬＫの立
ち上がりを受けて内部制御信号ＲＬＬをハイレベルに変
化させる。また、カラム系クロック発生回路ＣＣＫＧ
は、リード／ライトコマンドＲ／Ｗにおける内部クロッ
ク信号ＩＣＬＫの立ち上がりを受けて内部制御信号ＣＬ
Ｈをハイレベルに変化させ、その次サイクルでの内部ク
ロック信号ＩＣＬＫの立ち上がりを受けて内部制御信号
ＣＬＬをハイレベルとする。

【００３９】次に、アドレスバッファＡＢのアドレス選
択回路ＡＳは、図３に示されるように、上記７ビットの
内部アドレス信号ａ７〜ａ１３に対応して設けられる７
個のインバータＶ１〜Ｖ７を含む。これらのインバータ
の入力端子は、対応するクロックドインバータＧ２１〜
Ｇ２７ならびに入力バッファＩＢを介してアドレス入力
端子Ａ７〜Ａ１３に結合されるとともに、対応するクロ
ックドインバータＧ１１〜Ｇ１７ならびに入力バッファ
ＩＢを介して下位のアドレス入力端子Ａ０〜Ａ６に結合
される。クロックドインバータＧ２１〜Ｇ２７の反転制
御端子には、試験制御信号ＴＳＴの非反転信号が共通に
供給され、その非反転制御端子には、試験制御信号ＴＳ
ＴのインバータＶ８による反転信号が共通に供給され
る。また、クロックドインバータＧ１１〜Ｇ１７の非反
転制御端子には、試験制御信号ＴＳＴの非反転信号が共
通に供給され、その反転制御端子には、試験制御信号Ｔ
ＳＴのインバータＶ８による反転信号が共通に供給され
る。

【００４０】この結果、アドレス選択回路ＡＳのクロッ
クドインバータＧ２１〜Ｇ２７は、シンクロナスＤＲＡ
Ｍが通常の動作モードとされ試験制御信号ＴＳＴがロウ
レベルとされることで選択的にオン状態となり、クロッ
クドインバータＧ１１〜Ｇ１７は、シンクロナスＤＲＡ
Ｍがテストモードとされ試験制御信号ＴＳＴがハイレベ
ルとされることで選択的に伝達状態となる。インバータ
Ｖ１〜Ｖ７の出力信号は、それぞれ上位の内部アドレス
信号ａ７〜ａ１３として出力される。また、アドレス入
力端子Ａ０〜Ａ６に対応する入力バッファＩＢの出力信
号は、そのままそれぞれ下位の内部アドレス信号ａ０〜
ａ６として出力される。

【００４１】図４に示されるように、シンクロナスＤＲ
ＡＭが通常の動作モードとされ試験制御信号ＴＳＴがロ
ウレベルとされるとき、アクティブコマンドサイクルＡ
ＣＴＶでアドレス入力端子Ａ７〜Ａ１３ならびにＡ０〜
Ａ６を介して同時入力される上位ロウアドレスＲＡｎ
（Ｈ）ならびに下位ロウアドレスＲＡｎ（Ｌ）は、アド
レスバッファＡＢを介してそれぞれそのまま上位の内部
アドレス信号ａ７〜ａ１３ならびに下位の内部アドレス
信号ａ０〜ａ６として伝達された後、内部制御信号ＲＬ
Ｈ及びＲＬＬの立ち上がりを受けてロウアドレスレジス
タＲＡのロウアドレスラッチＲＡＬＨ及びＲＡＬＬにそ
れぞれ取り込まれる。また、リード／ライトコマンドＲ
／Ｗで同じくアドレス入力端子Ａ７〜Ａ１３ならびにＡ
０〜Ａ６を介して同時入力される上位カラムアドレスＣ
Ａｎ（Ｈ）ならびに下位カラムアドレスＣＡｎ（Ｌ）
は、やはりそのまま上位の内部アドレス信号ａ７〜ａ１
３ならびに下位の内部アドレス信号ａ０〜ａ６として伝
達された後、内部制御信号ＣＬＨ及びＣＬＬの立ち上が
りを受けてカラムアドレスレジスタＣＡのカラムアドレ
スラッチＣＡＬＨ及びＣＡＬＬにそれぞれ取り込まれ
る。

【００４２】一方、図５に示されるように、シンクロナ
スＤＲＡＭがプローブテスタを用いたテストモードとさ
れるとき、上位ロウアドレスＲＡｎ（Ｈ）及び下位ロウ
アドレスＲＡｎ（Ｌ）は、前述のように、アクティブコ
マンドサイクルＡＣＴＶとその次サイクルとに分けて下
位のアドレス入力端子Ａ０〜Ａ６から時分割的に入力さ
れる。このうち、上位ロウアドレスＲＡｎ（Ｈ）は、ア
ドレスバッファＡＢのアドレス選択回路ＡＳを介して上
位の内部アドレス信号ａ７〜ａ１３として伝達された
後、内部制御信号ＲＬＨの立ち上がりを受けてロウアド
レスレジスタＲＡのロウアドレスラッチＲＡＬＬに取り
込まれる。また、下位ロウアドレスＲＡｎ（Ｌ）は、ア
ドレス選択回路ＡＳを介してそのまま下位の内部アドレ
ス信号ａ０〜ａ６として伝達された後、内部制御信号Ｒ
ＬＬの立ち上がりを受けてロウアドレスレジスタＲＡの
ロウアドレスラッチＲＡＬＬに取り込まれる。

【００４３】同様に、上位カラムアドレスＣＡｎ（Ｈ）
及び下位カラムアドレスＣＡｎ（Ｌ）は、リード／ライ
トコマンドＲ／Ｗとその次サイクルとに分けて下位のア
ドレス入力端子Ａ０〜Ａ６から時分割的に入力される。
このうち、上位カラムアドレスＣＡｎ（Ｈ）は、アドレ
スバッファＡＢのアドレス選択回路ＡＳを介して上位の
内部アドレス信号ａ７〜ａ１３として伝達された後、内
部制御信号ＣＬＨの立ち上がりを受けてカラムアドレス
レジスタＣＡのカラムアドレスラッチＣＡＬＨに取り込
まれる。また、下位カラムアドレスＣＡｎ（Ｌ）は、ア
ドレス選択回路ＡＳを介してそのまま下位の内部アドレ
ス信号ａ０〜ａ６として伝達された後、内部制御信号Ｃ
ＡＬの立ち上がりを受けてカラムアドレスレジスタＣＡ
のカラムアドレスラッチＣＡＬＬに取り込まれる。

【００４４】つまり、この実施例のシンクロナスＤＲＡ
Ｍでは、１４個のアドレス入力端子Ａ０〜Ａ１３が設け
られるにもかかわらず、プローブテスタを用いたテスト
モード時には下位７個のアドレス入力端子Ａ０〜Ａ６の
みが使用され、上位７個のアドレス入力端子Ａ７〜Ａ１
３は使用されない。言い換えるならば、プローブテスタ
のプローブカードは、アドレス入力端子Ａ７〜Ａ１３に
対応するプローブピンを備える必要がない訳であり、こ
れによってプローブカードの所要ピン数を削減し、シン
クロナスＤＲＡＭの試験コストを低減できるものであ
る。

【００４５】なお、プローブテスタの動作速度は、シン
クロナスＤＲＡＭの通常動作モード時の動作速度に比較
すると遅い場合が多く、テストモード時におけるクロッ
ク信号ＣＬＫつまり内部クロック信号ＩＣＬＫの周期も
相応して長くなる。したがって、上記のようにロウアド
レス及びカラムアドレスが共通のアドレス入力端子Ａ０
〜Ａ６から空きサイクルを設けることなく時分割的に入
力されたとしても、シンクロナスＤＲＡＭは問題なく正
常に動作することができる。

【００４６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）アドレスマルチプレクス方式をとるシンクロナス
ＤＲＡＭ等において、通常動作モード時は、ロウアドレ
ス及びカラムアドレスをアドレス入力用端子及びパッド
からそれぞれ１回のサイクルで時分割的に入力し、プロ
ーブテスタを用いたテストモード時は、ロウアドレス及
びカラムアドレスをさらにそれぞれ例えば上位及び下位
ビットに分けて２回のサイクルで、例えば下位ビットに
対応する半数のアドレス入力用パッドから時分割的に入
力することで、シンクロナスＤＲＡＭ等のプローブ試験
に必要な、特にアドレス入力用端子又はパッドの所要数
を削減することができるという効果が得られる。（２）上記（１）項により、プローブテスタのプローブ
カードの所要ピン数を削減することができるという効果
が得られる。（３）上記（１）項及び（２）項により、大容量化・大
規模化されたシンクロナスＤＲＡＭ等の試験コストを低
減できるという効果が得られる。

【００４７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、×８ビッ
ト又は×３２ビット等、任意のビット構成を採ることが
できるし、任意数のバンクを備えることができる。ま
た、シンクロナスＤＲＡＭに設けられるアドレス入力端
子の数は、任意に設定できるし、内部Ｘアドレス信号及
び内部Ｙアドレス信号のビット数が特に同じであること
を必須条件ともしない。さらに、シンクロナスＤＲＡＭ
のブロック構成は、種々の実施形態を採りうるし、起動
制御信号及び内部制御信号等の名称及び組み合わせなら
びにその有効レベル等も、この実施例による制約を受け
ない。

【００４８】図２において、タイミング発生回路ＴＧを
含むアドレス入力部のブロック構成は、種々の実施形態
をとりうる。また、この実施例では、モードレジスタＭ
Ｒから出力される試験制御信号ＴＳＴによって、テスト
モード時における上位及び下位のロウアドレス及びカラ
ムアドレスの入力を制御しているが、図６に例示される
ように、例えば試験パッドＰＴＳＴを設け、プローブテ
スタから試験制御信号ＴＳＴを直接入力してもよい。図
３において、アドレスバッファＡＢのアドレス選択回路
ＡＳの具体的構成は、種々の実施形態をとりうる。

【００４９】図４及び図５において、各信号の具体的レ
ベル及び時間関係は、本発明に制約を与えない。また、
図５において、上位ロウアドレスＲＡｎ（Ｈ）と下位ロ
ウアドレスＲＡｎ（Ｌ）ならびに上位カラムアドレスＣ
Ａｎ（Ｈ）と下位カラムアドレスＣＡｎ（Ｌ）は、それ
ぞれその順序を入れ換えて入力してもよい。ロウアドレ
ス及びカラムアドレスは、それぞれ３回以上のサイクル
に分けて入力することができるし、例えば１個のアドレ
ス入力端子からシリアルに入力してもよい。さらに、こ
の実施例では、テストモード時にのみロウアドレス及び
カラムアドレスをそれぞれ２回のサイクルに分けて時分
割的に入力しているが、シンクロナスＤＲＡＭの大容量
化・大規模化が進み設置しうる外部端子数が制約を受け
るような事態になった場合は、通常動作モード時にもロ
ウアドレス及びカラムアドレスをそれぞれ複数のサイク
ルに分けて時分割的に入力してもよい。

【００５０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、通常のダイナ
ミック型ＲＡＭ等の各種メモリ集積回路装置やこのよう
なメモリ集積回路装置を含む論理集積回路装置等にも適
用できる。この発明は、少なくともアドレスマルチプレ
クス方式をとる半導体記憶装置ならびにこれを含む装置
又はシステムに広く適用できる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、アドレスマルチプレクス方
式をとるシンクロナスＤＲＡＭ等において、通常動作モ
ード時は、ロウアドレス及びカラムアドレスをアドレス
入力用端子及びパッドからそれぞれ１回のサイクルで時
分割的に入力し、プローブテスタを用いたテストモード
時は、ロウアドレス及びカラムアドレスをさらにそれぞ
れ例えば上位及び下位ビットに分けて２回のサイクル
で、下位ビットに対応する半数のアドレス入力用パッド
から時分割的に入力することで、シンクロナスＤＲＡＭ
等のプローブ試験に必要な、特にアドレス入力用端子又
はパッドの所要数を削減し、プローブテスタのプローブ
カードの所要ピン数を削減することができるため、大容
量化・大規模化されたシンクロナスＤＲＡＭ等の試験コ
ストを低減することができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭのアドレス入力部
の第１の実施例を示すブロック図である。

【図３】図２のアドレス入力部に含まれるアドレスバッ
ファの一実施例を示す回路図である。

【図４】図２のアドレス入力部の通常モード時の一実施
例を示す信号波形図である。

【図５】図２のアドレス入力部のテストモード時の一実
施例を示す信号波形図である。

【図６】この発明が適用されたシンクロナスＤＲＡＭの
アドレス入力部の第２の実施例を示すブロック図であ
る。

【符号の説明】

ＢＮＫ０〜ＢＮＫ３……バンク、ＭＡＲＹ……メモリア
レイ、ＲＤ……ロウアドレスデコーダ、ＳＡ……センス
アンプ、ＣＤ……カラムアドレスデコーダ、ＷＡ……ラ
イトアンプ、ＭＡ……メインアンプ、ＡＢ……アドレス
バッファ、ＲＡ……ロウアドレスレジスタ、ＣＡ……カ
ラムアドレスレジスタ、ＭＲ……モードレジスタ、ＩＢ
……データ入力バッファ、ＯＢ……データ出力バッフ
ァ、ＣＢ……クロックバッファ、ＴＧ……タイミング発
生回路。Ｄ０〜Ｄ１５……入出力データ又はその入出力
端子（ボンディングパッドを含む。以下同様）、ＣＬＫ
……クロック信号又はその入力端子、ＣＫＥ……クロッ
クイネーブル信号又はその入力端子、ＣＳＢ……チップ
選択信号又はその入力端子、ＲＡＳＢ……ロウアドレス
ストローブ信号又はその入力端子、ＣＡＳＢ……カラム
アドレスストローブ信号又はその入力端子、ＷＥＢ……
ライトイネーブル信号又はその入力端子、ＤＱＭ……デ
ータマスク信号又はその入力端子、Ａ０〜Ａ１３……ア
ドレス信号又はその入力端子。ＣＭＤＤ……コマンドデ
コーダ、ＣＣＫＧ……カラム系クロック発生回路、ＲＣ
ＫＧ……ロウ系クロック発生回路、ＩＢ……入力バッフ
ァ、ＡＳ……アドレス選択回路、ＣＡＬＬ，ＣＡＬＨ…
…カラムアドレスラッチ、ＲＡＬＬ，ＲＡＬＨ……ロウ
アドレスラッチ。ＩＣＬＫ……内部クロック信号、ＴＳ
Ｔ……試験制御信号、ＡＶ，ＲＷ……内部信号、ＣＬ
Ｌ，ＣＬＨ，ＲＬＬ，ＲＬＨ……内部制御信号、Ｘ０〜
Ｘ１３……内部Ｘアドレス信号、Ｙ０〜Ｙ１３……内部
Ｙアドレス信号。Ｖ１〜Ｖ８……インバータ、Ｇ１１〜
Ｇ１７，Ｇ２１〜Ｇ２７……クロックドインバータ、ａ
０〜ａ１３……内部アドレス信号。ＡＣＴＶ……アクテ
ィブコマンド、Ｒ／Ｗ……リード／ライトコマンド、Ｒ
Ａｎ（Ｈ），ＲＡｎ−１（Ｈ）……ロウアドレス信号
（上位ビット）、ＲＡｎ（Ｌ），ＲＡｎ−１（Ｌ）……
ロウアドレス信号（下位ビット）、ＣＡｎ（Ｈ），ＣＡ
ｎ−１（Ｈ）……カラムアドレス信号（上位ビット）、
ＣＡｎ（Ｌ），ＣＡｎ−１（Ｌ）……カラムアドレス信
号（下位ビット）。ＰＴＳＴ……試験パッド、Ｒ１……
抵抗。

Claims

【特許請求の範囲】

【請求項１】ロウアドレス及びカラムアドレスがそれ
ぞれ所定ビットずつ複数のサイクルに分けて所定の端子
又はパッドを介して時分割的に入力されることを特徴と
する半導体記憶装置。
【請求項２】請求項１において、上記半導体記憶装置は、ｐ個のアドレス入力用端子又は
パッドを具備するものであり、上記所定の端子又はパッ
ドは、該ｐ個のアドレス入力用端子又はパッドのうちの
ｑ個であって、上記ロウアドレス及びカラムアドレスは、通常の動作モ
ード時、上記ｐ個のアドレス入力用端子又はパッドを介
してそれぞれ１回のサイクルで時分割的に入力され、他
の所定の動作モード時、上記ｑ個のアドレス入力用端子
又はパッドを介してそれぞれ上記所定ビットずつ複数の
サイクルに分けて時分割的に入力されるものであること
を特徴とする半導体記憶装置。
【請求項３】請求項２において、上記他の所定の動作モードは、プローブテスタを用いて
行われるテストモードであることを特徴とする半導体記
憶装置。
【請求項４】請求項３において、上記ロウアドレス及びカラムアドレスは、上記テストモ
ード時、それぞれ上位及び下位の所定ビットに分けて２
回のサイクルで、かつ上記上位又は下位の所定ビットに
対応する上記ｑ個のアドレス入力用パッドを介して時分
割的に入力されるものであることを特徴とする半導体記
憶装置。
【請求項５】請求項１，請求項２，請求項３又は請求
項４において、上記半導体記憶装置は、所定のクロック信号に従って同
期動作するシンクロナスＤＲＡＭであって、上記ロウアドレス及びカラムアドレスは、上記クロック
信号に従って時分割的に入力されるものであることを特
徴とする半導体記憶装置。