JPH07140207A

JPH07140207A - 半導体装置及びその試験方法

Info

Publication number: JPH07140207A
Application number: JP5308709A
Authority: JP
Inventors: Toshio Maeda; 敏夫前田; Tsuratoki Ooishi; 貫時大石
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1993-11-15
Filing date: 1993-11-15
Publication date: 1995-06-02

Abstract

(57)【要約】（修正有）【目的】低い周波数の試験装置を用いてその使用可能
な最大周波数における動作試験を効率良く実施しうる装
置を実現する。【構成】供給される試験クロック信号ＴＣＬＫをもと
に２倍の周波数の内部クロック信号ＩＣＬＫを形成する
内部クロック発生回路を設けるとともに、データ入出力
端子Ｄ０を介して入力される試験データＴＤをもとに所
定パターンの試験データＴＤ０〜ＴＤ７を形成する試験
データ生成回路と、試験動作時にその試験データを選択
する入力データ選択回路と、所定数のアドレスから出力
される読み出しデータＭＡＯ０〜ＭＡＯ７と試験データ
とを順次比較照合する試験データ照合回路と、その出力
信号ＤＭを試験出力データとしてデータ入出力端子Ｄ０
から出力する出力データ選択回路とを含む試験論理回路
を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、シンクロナスＤＲＡＭ（ダイナミック型ランダム
アクセスメモリ）に利用して特に有効な技術に関する。

【０００２】

【従来の技術】その動作が外部から入力されるクロック
信号に従って同期化されるいわゆるシンクロナスＤＲＡ
Ｍがあり、このようなシンクロナスＤＲＡＭからなるラ
ンダムアクセスメモリを備えるコンピュータシステムが
ある。

【０００３】シンクロナスＤＲＡＭについては、例え
ば、１９９３年１月１８日、株式会社日立製作所発行の
『ＨＭ５２１６８００，ＨＭ５４１６８００シリーズ
データブック』等に記載されている。

【０００４】

【発明が解決しようとする課題】近年、シンクロナスＤ
ＲＡＭの高速化は著しく、その使用可能なクロック信号
の最大周波数は１２５〜１５０ＭＨｚ（メガヘルツ）に
達しようとしている。一方、シンクロナスＤＲＡＭの動
作試験は、外部の試験装置から所定のクロック信号を入
力し、このクロック信号に同期してアドレス信号や試験
データ等をサイクルごとに入力又は出力しながら行われ
る。しかし、現状において、シンクロナスＤＲＡＭの動
作試験に供される試験装置は、その内部構成や試験対象
となるシンクロナスＤＲＡＭとの接続形態を含めて高速
化が遅れ、その使用可能な最大周波数は１００ＭＨｚ程
度に停まっている。また、このような試験装置をシンク
ロナスＤＲＡＭの製造工程に組み込むためには、現状で
も設備経費がかさみ、シンクロナスＤＲＡＭにあわせて
試験装置の高速化を図ろうとした場合、さらに多くの設
備経費が必要となる。この結果、シンクロナスＤＲＡＭ
の試験コストが増大してその低コスト化が阻害され、そ
の高速化が制約を受けるものとなる。

【０００５】この発明の目的は、その使用可能な最大周
波数が比較的低い試験装置を用いてその使用可能な最大
周波数又はその近傍における動作試験を効率良く実施し
うるシンクロナスＤＲＡＭ等の半導体装置及びその試験
方法を実現することにある。この発明の他の目的は、シ
ンクロナスＤＲＡＭ等の試験コストを削減してその低コ
スト化を図るとともに、その高速化を推進することにあ
る。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、シンクロナスＤＲＡＭ等に、
外部の試験装置から供される試験クロック信号をもとに
その所定数倍の周波数の内部クロック信号を形成する内
部クロック発生回路を設けるとともに、複数のデータ入
出力端子のうちの一つを介して入力される試験入力デー
タをもとに所定パターンの試験データを生成する試験デ
ータ生成回路と、試験動作時において試験データ生成回
路から出力される試験データを選択的に書き込みデータ
として伝達する入力データ選択回路と、試験動作時にお
いてバーストモード等を利用して所定数のアドレスから
出力される読み出しデータと対応する試験データとを順
次比較照合する試験データ照合回路と、試験動作時にお
いて試験データ照合回路の出力信号を試験出力データと
して選択的に選択し上記複数のデータ入出力端子のうち
の一つを介して試験装置に出力する出力データ選択回路
とを含む試験論理回路を設ける。

【０００８】

【作用】上記した手段によれば、その使用可能な最大周
波数が比較的低いつまり比較的安価な試験装置を用い
て、しかも試験結果をアドレス方向及びビット方向に縮
約しながら、その使用可能な最大周波数が比較的高いシ
ンクロナスＤＲＡＭ等の最大周波数又はその近傍におけ
る動作試験を効率良く実施することができる。この結
果、シンクロナスＤＲＡＭ等の試験コストを削減してそ
の低コスト化を図ることができるとともに、その高速化
を推進することができる。

【０００９】

【実施例】図１には、この発明が適用されたシンクロナ
スＤＲＡＭ（ＳＤＲＡＭ）の一実施例のブロック図が示
されている。また、図２には、図１のシンクロナスＤＲ
ＡＭに含まれる試験論理回路ＴＬの一実施例のブロック
図が示され、図３には、図１のシンクロナスＤＲＡＭに
含まれる内部クロック発生回路ＣＧの一実施例の信号波
形図が示されている。これらの図をもとに、まずこの実
施例のシンクロナスＤＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１及び図２の各ブロックを構成
する回路素子は、特に制限されないが、公知のＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上に形成
される。

【００１０】図１において、この実施例のシンクロナス
ＤＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図の垂直方向に平行して配置される
複数のワード線と、水平方向に平行して配置される複数
の相補ビット線とを含む。これらのワード線及び相補ビ
ット線の交点には、情報蓄積キャパシタ及びアドレス選
択ＭＯＳＦＥＴからなる多数のダイナミック型メモリセ
ルが格子状に配置される。

【００１１】メモリアレイＭＡＲＹを構成するワード線
は、その下方においてロウアドレスデコーダＲＤに結合
され、択一的に選択状態とされる。ロウアドレスデコー
ダＲＤには、ロウアドレスバッファＲＢからｉ＋１ビッ
トの内部アドレス信号Ｘ０〜Ｘｉが供給され、タイミン
グ発生回路ＴＧから内部制御信号ＸＧが供給される。ま
た、ロウアドレスバッファＲＢには、アドレス入力端子
Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが時
分割的に供給されるとともに、リフレッシュアドレスカ
ウンタＲＦＣからリフレッシュアドレス信号Ｒ０〜Ｒｉ
が供給され、タイミング発生回路ＴＧから内部制御信号
ＸＬ及びＲＦが供給される。さらに、リフレッシュアド
レスカウンタＲＦＣには、タイミング発生回路ＴＧから
内部制御信号ＲＣが供給される。なお、内部制御信号Ｒ
Ｆは、シンクロナスＤＲＡＭがリフレッシュモードとさ
れるとき、選択的にハイレベルとされる。

【００１２】リフレッシュアドレスカウンタＲＦＣは、
シンクロナスＤＲＡＭがリフレッシュモードとされると
き、内部制御信号ＲＣに従って歩進動作を行い、リフレ
ッシュアドレス信号Ｒ０〜Ｒｉを順次形成して、ロウア
ドレスバッファＲＢに供給する。一方、ロウアドレスバ
ッファＲＢは、シンクロナスＤＲＡＭが通常の動作モー
ドとされ内部制御信号ＲＦがロウレベルとされるとき、
アドレス入力端子Ａ０〜Ａｉを介して時分割的に供給さ
れるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬ
に従って取り込み、保持する。また、シンクロナスＤＲ
ＡＭがリフレッシュモードとされ内部制御信号ＲＦがハ
イレベルとされるとき、リフレッシュアドレスカウンタ
ＲＦＣから供給されるリフレッシュアドレス信号Ｒ０〜
Ｒｉを内部制御信号ＸＬに従って取り込み、保持する。
そして、これらのＸアドレス信号又はリフレッシュアド
レス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成
し、ロウアドレスデコーダＲＤに供給する。さらに、ロ
ウアドレスデコーダＲＤは、内部制御信号ＸＧのハイレ
ベルを受けて選択的に動作状態とされ、ロウアドレスバ
ッファＲＢから供給される内部アドレス信号Ｘ０〜Ｘｉ
をデコードして、メモリアレイＭＡＲＹの対応するワー
ド線を択一的に選択状態とする。

【００１３】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、センスアンプＳＡに結合され、さらにこ
のセンスアンプＳＡを介して８組ずつ選択的に相補共通
データ線ＣＤ０＊〜ＣＤ７＊（ここで、例えば非反転共
通データ線ＣＤ０と反転共通データ線ＣＤ０Ｂとをあわ
せて相補共通データ線ＣＤ０＊のように＊を付して表
す。また、それが有効レベルとされるとき選択的にロウ
レベルとされるいわゆる反転信号等については、その名
称の末尾にＢを付して表す。以下同様）に接続される。
センスアンプＳＡには、カラムアドレスデコーダＣＤか
ら所定ビットのビット線選択信号が供給され、タイミン
グ発生回路ＴＧから内部制御信号ＰＡが供給される。一
方、カラムアドレスデコーダＣＤには、カラムアドレス
カウンタＣＣからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＧが供給される。また、カラムアドレスカウン
タＣＣには、カラムアドレスバッファＣＢから図示され
ないｉ＋１ビットの内部アドレス信号Ｃ０〜Ｃｉが供給
されるとともに、モードレジスタＭＲからｉ＋１ビット
のモード制御信号Ｍ０〜Ｍｉが供給され、タイミング発
生回路ＴＧから内部制御信号ＣＵが供給される。さら
に、カラムアドレスバッファＣＢには、アドレス入力端
子Ａ０〜Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが
時分割的に供給され、タイミング発生回路ＴＧから内部
制御信号ＹＬが供給される。

【００１４】カラムアドレスバッファＣＢは、アドレス
入力端子Ａ０〜Ａｉを介して時分割的に供給されるＹア
ドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＹＬに従って
取り込み、保持するとともに、これらのＹアドレス信号
をもとに内部アドレス信号Ｃ０〜Ｃｉを形成して、カラ
ムアドレスカウンタＣＣに供給する。また、カラムアド
レスカウンタＣＣは、シンクロナスＤＲＡＭがバースト
モードとされるとき、カラムアドレスバッファＣＢから
供給される内部アドレス信号Ｃ０〜Ｃｉをその初期値と
して取り込むとともに、タイミング発生回路ＴＧから供
給される内部制御信号ＣＵに従って歩進動作を行い、内
部アドレス信号Ｙ０〜Ｙｉを形成して、カラムアドレス
デコーダＣＤに供給する。このとき、カラムアドレスカ
ウンタＣＣの歩進モジュールは、モードレジスタＭＲか
ら供給されるモード制御信号Ｍ０〜Ｍｉの所定ビットに
従って選択的に設定される。さらに、カラムアドレスデ
コーダＣＤは、内部制御信号ＹＧのハイレベルを受けて
選択的に動作状態とされ、カラムアドレスカウンタＣＣ
から供給される内部アドレス信号Ｙ０〜Ｙｉをデコード
して、対応するビット線選択信号を択一的にハイレベル
とする。

【００１５】一方、センスアンプＳＡは、メモリアレイ
ＭＡＲＹの各相補ビット線に対応して設けられる複数の
単位回路をそれぞれ含み、これらの単位回路のそれぞれ
は、一対のＣＭＯＳインバータが交差接続されてなる単
位増幅回路と一対のスイッチＭＯＳＦＥＴとを含む。こ
のうち、各単位回路の単位増幅回路には、内部制御信号
ＰＡに従って選択的にオン状態とされる一対の駆動ＭＯ
ＳＦＥＴを介して、回路の電源電圧及び接地電位が選択
的に供給される。また、各単位回路のスイッチＭＯＳＦ
ＥＴのゲートは８対ごとにそれぞれ共通結合され、カラ
ムアドレスデコーダＣＤから対応するビット線選択信号
が共通に供給される。これにより、センスアンプＳＡの
各単位回路を構成する単位増幅回路は、内部制御信号Ｐ
Ａのハイレベルを受けて選択的にかつ一斉に動作状態と
され、メモリアレイＭＡＲＹの選択されたワード線に結
合される複数のメモリセルから対応する相補ビット線を
介して出力される微小読み出し信号を増幅して、ハイレ
ベル又はロウレベルの２値読み出し信号とする。また、
各単位回路を構成するスイッチＭＯＳＦＥＴ対は、対応
するビット線選択信号がハイレベルとされることで８対
ずつ選択的にオン状態とされ、メモリアレイＭＡＲＹの
対応する８組の相補ビット線と相補共通データ線ＣＤ０
＊〜ＣＤ７＊との間を選択的に接続状態とする。

【００１６】この実施例において、シンクロナスＤＲＡ
Ｍは、選択されたワード線に結合される所定数のメモリ
セルに連続アクセスしうるいわゆるバーストモードと、
選択されたメモリセルから出力される読み出し信号をク
ロック信号ＣＬＫの指定されたサイクル数だけ遅延させ
て出力しうるいわゆるレイテンシーモードを有し、バー
ストモードにおけるバースト形式や連続アクセスすべき
アドレス数ならびにレイテンシーモードにおける遅延サ
イクル数を選択的に指定するためのモードレジスタＭＲ
を備える。モードレジスタＭＲには、アドレス入力端子
Ａ０〜Ａｉを介してモード制御選択Ｍ０〜Ｍｉが供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＭＬが供
給される。モードレジスタＭＲは、シンクロナスＤＲＡ
Ｍがモードレジスタセットサイクルとされるとき、アド
レス入力端子Ａ０〜Ａｉを介して供給されるモード選択
信号Ｍ０〜Ｍｉを内部制御信号ＭＬに従って取り込み、
カラムアドレスカウンタＣＣ及びデータ出力バッファＯ
Ｂに伝達する。

【００１７】一方、この実施例のシンクロナスＤＲＡＭ
は、バーストモードを利用して列方向に連続する複数の
アドレスの動作試験を行いうるテストモードを有し、こ
のテストモードにおける試験内容や試験対象となるアド
レス数等を指定するためのテストレジスタＴＲを備え
る。テストレジスタＴＲには、アドレス入力端子Ａ０〜
Ａｉを介してテスト制御信号Ｔ０〜Ｔｉが供給され、タ
イミング発生回路ＴＧから内部制御信号ＴＬが供給され
る。テストレジスタＴＲは、アドレス入力端子Ａ０〜Ａ
ｉを介して供給されるテスト制御信号Ｔ０〜Ｔｉを内部
制御信号ＴＬに従って取り込み、試験論理回路ＴＬ及び
内部クロック発生回路ＣＧに供給する。なお、シンクロ
ナスＤＲＡＭは、前述のように、８ビットの記憶データ
を同時に入力又は出力するいわゆる×８ビット構成とさ
れ、８個のデータ入出力端子Ｄ０〜Ｄ７を備える。ま
た、シンクロナスＤＲＡＭがテストモードとされると
き、動作試験に必要な試験入力データ及び試験出力デー
タは、８個のデータ入出力端子Ｄ０〜Ｄ７のうちの一つ
つまりデータ入出力端子Ｄ０を介して入力又は出力さ
れ、言わばビット方向に八分の１に縮約した動作試験が
行われる。

【００１８】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
ライトアンプＷＡの対応する単位回路の出力端子に結合
され、さらにメインアンプＭＡの対応する単位回路の入
力端子に結合される。ライトアンプＷＡ及びメインアン
プＭＡは、相補共通データ線ＣＤ０＊〜ＣＤ７＊に対応
して設けられる８個の単位回路をそれぞれ備える。この
うち、ライトアンプＷＡの各単位回路の入力端子は、試
験論理回路ＴＬの対応する内部入力データ出力端子に結
合され、メインアンプＭＡの各単位回路の出力端子は、
試験論理回路ＴＬの対応する内部出力データ入力端子に
結合される。試験論理回路ＴＬの各内部入力データ入力
端子は、データ入力バッファＩＢの対応する単位回路の
出力端子に結合され、その各内部出力データ出力端子
は、データ出力バッファＯＢの対応する単位回路の入力
端子に結合される。

【００１９】ここで、試験論理回路ＴＬは、図２に示さ
れるように、試験データ生成回路ＴＤＰＧ及び入力デー
タ選択回路ＩＤＳＬと、試験データ照合回路ＴＤＣＣ及
び出力データ選択回路ＯＤＳＬならびに試験制御回路Ｔ
ＣＴＬを備える。このうち、試験制御回路ＴＣＴＬに
は、テストレジスタＴＲからテスト制御信号Ｔ０〜Ｔｉ
が供給される。また、試験データ生成回路ＴＤＰＧに
は、データ入出力端子Ｄ０からデータ入力バッファＩＢ
の対応する単位回路ならびに対応する内部入力データ入
力端子を介して最下位ビットの内部入力データＩＢＯ０
が供給され、試験制御回路ＴＣＴＬからｊ＋１ビットの
パターン制御信号Ｐ０〜Ｐｊが供給される。さらに、入
力データ選択回路ＩＤＳＬの一方の入力端子には、デー
タ入出力端子Ｄ０〜Ｄ７からデータ入力バッファＩＢの
対応する単位回路ならびに対応する内部入力データ入力
端子を介して内部入力データＩＢＯ０〜ＩＢＯ７が供給
され、その他方の入力端子には、試験データ生成回路Ｔ
ＤＰＧの出力信号つまり試験データＴＤ０〜ＴＤ７が供
給される。入力データ選択回路ＩＤＳＬの選択制御端子
には、試験制御回路ＴＣＴＬから選択制御信号ＩＳＬが
供給される。また、入力データ選択回路ＩＤＳＬの出力
信号は、内部入力データＩＤＴ０〜ＩＤＴ７としてライ
トアンプＷＡの対応する単位回路に供給される。

【００２０】一方、試験データ照合回路ＴＤＣＣの一方
の入力端子には、試験データ生成回路ＴＤＰＧの出力信
号つまり試験データＴＤ０〜ＴＤ７が供給され、その他
方の入力端子には、メインアンプＭＡの各単位回路から
対応する内部出力データ入力端子を介して内部出力デー
タＭＡＯ０〜ＭＡＯ７が供給される。また、出力データ
選択回路ＯＤＳＬの一方の入力端子には、試験データ照
合回路ＴＤＣＣの出力信号ＤＭが供給され、その他方の
入力端子には、最下位ビットの内部出力データＭＡＯ０
が供給される。出力データ選択回路ＯＤＳＬの選択制御
端子には、試験制御回路ＴＣＴＬから選択制御信号ＯＳ
Ｌが供給される。また、出力データ選択回路ＯＤＳＬの
出力信号は、最下位ビットの内部出力データＯＤＴ０と
して、対応する内部出力データ出力端子からデータ出力
バッファＯＢの対応する単位回路に供給される。最下位
ビットを除く内部出力データＭＡＯ１〜ＭＡＯ７は、内
部出力データＯＤＴ１〜ＯＤＴ７として、対応する内部
出力データ出力端子からデータ出力バッファＯＢの対応
する単位回路に供給される。

【００２１】試験論理回路ＴＬの試験制御回路ＴＣＴＬ
は、シンクロナスＤＲＡＭが所定のテストモードとされ
るとき、テストレジスタＴＲから供給されるテスト制御
信号Ｔ０〜Ｔｉをもとに選択制御信号ＩＳＬ及びＯＳＬ
ならびにパターン制御信号Ｐ０〜Ｐｊを選択的に形成し
て、入力データ選択回路ＩＤＳＬ，出力データ選択回路
ＯＤＳＬ及び試験データ生成回路ＴＤＰＧにそれぞれ供
給する。

【００２２】次に、試験論理回路ＴＬの試験データ生成
回路ＴＤＰＧは、シンクロナスＤＲＡＭが所定のテスト
モードとされるとき、データ入出力端子Ｄ０からデータ
入力バッファＩＢの対応する単位回路を介して供給され
る最下位ビットの内部入力データＩＢＯ０つまり試験入
力データをもとに、パターン制御信号Ｐ０〜Ｐｊに従っ
た所定の試験データＴＤ０〜ＴＤ７を形成して、入力デ
ータ選択回路ＩＤＳＬ及び試験データ照合回路ＴＤＣＣ
に供給する。また、入力データ選択回路ＩＤＳＬは、シ
ンクロナスＤＲＡＭが通常の動作モードとされ選択制御
信号ＩＳＬがロウレベルとされるとき、データ入力バッ
ファＩＢの対応する単位回路から供給される内部入力デ
ータＩＢＯ０〜ＩＢＯ７を書き込みデータとして選択
し、ライトアンプＷＡの対応する単位回路に伝達する。
また、シンクロナスＤＲＡＭが所定のテストモードとさ
れ選択制御信号ＩＳＬがハイレベルとされるとき、試験
データ生成回路ＴＤＰＧから出力される試験データＴＤ
０〜ＴＤ７を書き込みデータとして選択し、ライトアン
プＷＡの対応する単位回路に伝達する。

【００２３】このとき、ライトアンプＷＡの各単位回路
は、図示されない内部制御信号ＷＰのハイレベルを受け
て選択的に動作状態とされ、試験論理回路ＴＬの入力デ
ータ選択回路ＩＤＳＬから供給される書き込みデータを
所定の相補書き込み信号に変換した後、対応する相補共
通データ線ＣＤ０＊〜ＣＤ７＊を介してメモリアレイＭ
ＡＲＹの選択された８個のメモリセルに書き込む。

【００２４】一方、メインアンプＭＡの各単位回路は、
シンクロナスＤＲＡＭが通常動作モード又はテストモー
ドによる読み出しモードとされるとき、メモリアレイＭ
ＡＲＹの選択された８個のメモリセルから対応する相補
共通データ線ＣＤ０＊〜ＣＤ７＊を介して出力される読
み出し信号をさらに増幅して、内部出力データＭＡＯ０
〜ＭＡＯ７として試験論理回路ＴＬに伝達する。

【００２５】このとき、試験論理回路ＴＬの試験データ
照合回路ＴＤＣＣは、シンクロナスＤＲＡＭが所定のテ
ストモードとされることを条件に、メインアンプＭＡか
ら出力される内部出力データＭＡＯ０〜ＭＡＯ７と対応
する試験データＴＤ０〜ＴＤ７とをビットごとに比較照
合し、両者が全ビット一致したとき、その出力信号ＤＭ
を選択的にハイレベルとする。一方、出力データ選択回
路ＯＤＳＬは、シンクロナスＤＲＡＭが通常の動作モー
ドとされ選択制御信号ＯＳＬがロウレベルとされると
き、メインアンプＭＡから出力される内部出力データＭ
ＡＯ０を最下位ビットの内部出力データＯＤＴ０として
選択し、データ出力バッファＯＢの対応する単位回路に
伝達する。また、シンクロナスＤＲＡＭが所定のテスト
モードとされ選択制御信号ＯＳＬがハイレベルとされる
とき、試験データ照合回路ＴＤＣＣの出力信号ＤＭを最
下位ビットの内部出力データＯＤＴ０として選択し、デ
ータ出力バッファＯＢの対応する単位回路に伝達する。
これらの読み出しデータ及び試験出力データは、データ
出力バッファＯＢの対応する単位回路からデータ入出力
端子Ｄ０〜Ｄ７を介してシンクロナスＤＲＡＭの外部に
出力される。

【００２６】なお、データ出力バッファＯＢによる読み
出しデータの出力動作が、モード制御選択Ｍ０〜Ｍｉに
対応するサイクル数だけ選択的に遅延されることは言う
までもない。また、シンクロナスＤＲＡＭのテストモー
ドは、前述のように、バーストモードを利用して列方向
に連続する所定数のアドレスを対象に行われ、試験デー
タ照合回路ＴＤＣＣは、これらのアドレスに関する試験
結果が１ビットでも一致しないときその出力信号ＤＭを
ロウレベルとするためのフリップフロップを含む。しか
るに、データ入出力端子Ｄ０を介して出力される試験出
力データは、試験対象となる所定数のアドレスの読み出
しデータと対応する試験データとが完全に一致したと
き、選択的にハイレベルとされるものとなる。

【００２７】シンクロナスＤＲＡＭは、さらに内部クロ
ック発生回路ＣＧ及びタイミング発生回路ＴＧを備え
る。このうち、内部クロック発生回路ＣＧは、外部から
供給されるクロック信号ＣＬＫ及びクロックイネーブル
信号ＣＫＥをもとに所定の内部クロック信号ＩＣＬＫを
形成して、タイミング発生回路ＴＧに供給する。この実
施例において、内部クロック発生回路ＣＧから出力され
る内部クロック信号ＩＣＬＫは、図３に示されるよう
に、通常動作時つまりシンクロナスＤＲＡＭが通常の動
作モードとされるとき、クロック信号ＣＬＫと同一の周
波数つまり周期ｔ１を有し、動作試験時つまりシンクロ
ナスＤＲＡＭが所定のテストモードとされるとき、外部
の試験装置から供給される試験クロック信号ＴＣＬＫの
周期ｔ２の二分の１の周期ｔ１つまりは２倍の周波数を
有するものとされる。言い換えるならば、周期ｔ１は、
シンクロナスＤＲＡＭの使用可能な最大周波数に対応す
るものであって、シンクロナスＤＲＡＭが所定のテスト
モードとされるときクロック入力端子ＣＬＫにはシンク
ロナスＤＲＡＭの使用可能な最大周波数の二分の１の周
波数を有する試験クロック信号ＴＣＬＫを入力すれば済
むものとなる。

【００２８】なお、シンクロナスＤＲＡＭが所定のテス
トモードとされるとき、内部クロック信号ＩＣＬＫは、
試験クロック信号ＴＣＬＫの立ち上がりエッジに同期し
て形成される内部クロック信号ＰＣＬＫＡと、試験クロ
ック信号ＴＣＬＫの立ち下がりエッジに同期して形成さ
れる内部クロック信号ＰＣＬＫＢとの論理和信号として
得られるが、その形成方法はこの実施例による制約を受
けない。

【００２９】一方、タイミング発生回路ＴＧは、外部か
ら起動制御信号として供給されるチップ選択信号ＣＳ
Ｂ，ロウアドレスストローブ信号ＲＡＳＢ，カラムアド
レスストローブ信号ＣＡＳＢならびにライトイネーブル
信号ＷＥＢと、内部クロック発生回路ＣＧから供給され
る内部クロック信号ＩＣＬＫとをもとに上記各種内部制
御信号等を選択的に形成し、シンクロナスＤＲＡＭの各
部に供給する。

【００３０】図４には、図１のシンクロナスＤＲＡＭの
テストモードの一実施例の信号波形図が示されている。
また、図５には、図１のシンクロナスＤＲＡＭと試験装
置ＴＳＴＥとの間の一実施例の接続図が示されている。
これらの図をもとに、この実施例のシンクロナスＤＲＡ
Ｍの動作試験の概要と接続形態ならびにその特徴につい
て説明する。なお、以下の実施例において、シンクロナ
スＤＲＡＭのテストモードは列方向に連続する四つのア
ドレスを対象として実施される。

【００３１】図４において、この実施例のシンクロナス
ＤＲＡＭは、試験クロック信号ＴＣＬＫの立ち上がりエ
ッジにおいてロウアドレスストローブ信号ＲＡＳＢがロ
ウレベルとされることを条件に、選択的に選択状態とさ
れる。このとき、アドレス入力端子Ａ０〜Ａｉには、ロ
ウアドレスストローブ信号ＲＡＳＢの立ち下がりエッジ
に同期して、試験対象となるワード線を指定するための
Ｘアドレス信号ＡＸ０〜ＡＸｉがロウアドレスＲＡなる
組み合わせで供給され、カラムアドレスストローブ信号
ＣＡＳＢの立ち下がりエッジに同期して、連続アクセス
すべき先頭カラムアドレスを指定するためのＹアドレス
信号ＡＹ０〜ＡＹｉがカラムアドレスＣＡなる組み合わ
せで供給される。そして、試験データ入力端子Ｔｉｎと
なるデータ入出力端子Ｄ０には、カラムアドレスストロ
ーブ信号ＣＡＳＢの立ち下がりエッジに同期して、試験
データ生成回路ＴＤＰＧで生成すべき試験データの初期
値を指定するための試験入力データＴＤが供給される。

【００３２】シンクロナスＤＲＡＭの内部クロック発生
回路ＣＧでは、試験クロック信号ＴＣＬＫの二分の１の
周期ｔ１を有する内部クロック信号ＩＣＬＫが形成され
る。また、試験クロック信号ＴＣＬＫの最初の立ち上が
りエッジを受けて、アドレス入力端子Ａ０〜Ａｉに供給
されたＸアドレス信号つまりロウアドレスＲＡが、ロウ
アドレスバッファＲＢに取り込まれてロウアドレスｒａ
を指定する内部アドレス信号Ｘ０〜Ｘｉとなる。また、
試験クロック信号ＴＣＬＫの次の立ち上がりエッジを受
けて、アドレス入力端子Ａ０〜Ａｉに供給されたＹアド
レス信号つまりカラムアドレスＣＡが、その初期値ｃａ
０としてカラムアドレスカウンタＣＣに取り込まれて内
部アドレス信号Ｙ０〜Ｙｉとなり、さらに、データ入出
力端子Ｄ０を介して供給された試験入力データＴＤが、
その初期値ｔｄ０として試験データ生成回路ＴＤＰＧに
取り込まれて試験データＴＤ０〜ＴＤ７となる。カラム
アドレスカウンタＣＣの計数値は、モード制御信号Ｍ０
〜Ｍｉに従ってカラムアドレスｃａ１〜ｃａ３を順次指
定すべく歩進され、試験データ生成回路ＴＤＰＧにより
生成される試験データＴＤ０〜ＴＤ７は、パターン制御
信号Ｐ０〜Ｐｊに従って試験データｔｄ１〜ｔｄ３とな
るべく順次更新される。

【００３３】これらのことから、まずロウアドレスｒａ
及びカラムアドレスｃａ０により指定される最初のアド
レスに対して、試験データｔｄ０なる８ビットの内部入
力データＩＤＴ０〜ＩＤＴ７の試験書き込み（Ｔｅｓｔ
Ｗｒｉｔｅ）が行われ、引き続きロウアドレスｒａな
らびにカラムアドレスｃａ１〜ｃａ３により指定される
三つのアドレスに対して、バーストモードによる試験デ
ータｔｄ１〜ｔｄ３の試験書き込みが行われる。そし
て、これらの試験書き込みが終了した時点で、カラムア
ドレスカウンタＣＣ及び試験データ生成回路ＴＤＰＧが
再度初期設定された後、歩進又は更新され、これにあわ
せて上記試験書き込みを受けた４個のアドレスに対する
試験読み出し（ＴｅｓｔＲｅａｄ）が行われる。４個
のアドレスから出力されメインアンプＭＡの対応する単
位回路により増幅された内部出力データＭＡＯ０〜ＭＡ
Ｏ３は、試験論理回路ＴＬの試験データ照合回路ＴＤＣ
Ｃにより対応する試験データｔｄ０〜ｔｄ３と順次比較
照合される。この結果、これらが全ビット一致すると試
験データ照合回路ＴＤＣＣの出力信号ＤＭがハイレベル
とされ、データ入出力端子Ｄ０から試験結果良好（Ｔｅ
ｓｔＰａｓｓ）を示すハイレベルの試験出力データが
出力される。また、図４に点線で示されるように、いず
れかのビットで不一致が生じた場合には、試験データ照
合回路ＴＤＣＣの出力信号ＤＭがロウレベルとされ、デ
ータ入出力端子Ｄ０から試験結果不良（ＴｅｓｔＦａ
ｉｌ）を示すロウレベルの試験出力データが出力され
る。

【００３４】以上のように、この実施例のシンクロナス
ＤＲＡＭには、外部の試験装置から供給される試験クロ
ック信号ＴＣＬＫをもとに、その２倍の周波数を有する
内部クロック信号ＩＣＬＫを形成する内部クロック発生
回路ＣＧが設けられるとともに、試験データ生成回路Ｔ
ＤＰＧ及び入力データ選択回路ＩＤＳＬと試験データ照
合回路ＴＤＣＣ及び出力データ選択回路ＯＤＳＬならび
に試験制御回路ＴＣＴＬとを含む試験論理回路ＴＬが設
けられる。また、この試験論理回路ＴＬは、シンクロナ
スＤＲＡＭのバーストモードを利用して、列方向に連続
する複数のアドレスに対する動作試験を実施するととも
に、動作試験のための試験入力データ及び試験出力デー
タは、一つのデータ入出力端子Ｄ０を介して入力又は出
力され、これによってアドレス方向及びビット方向に縮
約した動作試験が行われる。このため、図５に示される
ように、例えばその使用可能な最大周波数が１００ＭＨ
ｚとされる試験装置ＴＳＴＥを用いて、その使用可能な
最大周波数が２００ＭＨｚとされるシンクロナスＤＲＡ
Ｍの動作試験を容易に実施できるとともに、例えば８個
の試験データ入出力端子ＴＤ０〜ＴＤ７を有する１台の
試験装置ＴＳＴＥによって８個のシンクロナスＤＲＡＭ
（ＳＤＲＡＭ０〜ＳＤＲＡＭ７）を同時に試験すること
も可能となる。この結果、シンクロナスＤＲＡＭの試験
コストを削減してその低コスト化を図り、その高速化を
推進できるものである。

【００３５】図６には、図１のシンクロナスＤＲＡＭを
応用したコンピュータシステムの一実施例のブロック図
が示されている。同図をもとに、この実施例のシンクロ
ナスＤＲＡＭの応用例とその特徴について説明する。

【００３６】図６において、この実施例のコンピュータ
システムは、いわゆるストアドプログラム方式の中央処
理装置ＣＰＵをその基本構成要素とする。中央処理装置
ＣＰＵには、特に制限されないが、システムバスＳＢＵ
Ｓを介して、通常のスタティック型ＲＡＭからなるラン
ダムアクセスメモリＲＡＭ１と、この発明が適用された
シンクロナスＤＲＡＭからなるランダムアクセスメモリ
ＲＡＭ２とが結合される。システムバスＳＢＵＳには、
さらにマスクＲＯＭ等からなるリードオンリーメモリＲ
ＯＭ，ディスプレイ制御装置ＤＰＹＣ，周辺装置コント
ローラＰＥＲＣならびに電源装置ＰＯＷＳが結合され
る。また、ディスプレイ制御装置ＤＰＹＣには、ディス
プレイ装置ＤＰＹが結合され、周辺装置コントローラＰ
ＥＲＣにはキーボードＫＢＤ及び外部記憶装置ＥＸＭが
結合される。

【００３７】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納された制御プログラムに従ってス
テップ動作し、コンピュータシステムの各部を制御・統
轄する。また、ランダムアクセスメモリＲＡＭ１は、例
えばキャッシュメモリ等として使用され、ランダムアク
セスメモリＲＡＭ２は、例えばリードオンリーメモリＲ
ＯＭから中央処理装置ＣＰＵに伝達される制御プログラ
ムや演算データ等を一時的に格納し、中継するバッファ
メモリとして使用される。

【００３８】一方、ディスプレイ制御装置ＤＰＹＣは、
この発明が適用されたシンクロナスＤＲＡＭをもとに構
成される画像メモリＶＲＡＭを内蔵し、ディスプレイ装
置ＤＰＹの表示制御に供される。また、周辺装置コント
ローラＰＥＲＣは、キーボードＫＢＤ及び外部記憶装置
ＥＸＭ等の各種周辺装置を制御・統轄し、電源装置ＰＯ
ＷＳは、所定の入力交流電圧をもとに安定した所定の直
流電源電圧を形成してコンピュータシステムの各部に供
給する。

【００３９】この実施例において、ランダムアクセスメ
モリＲＡＭ２とディスプレイ制御装置ＤＰＹＣの画像メ
モリＶＲＡＭは、この発明が適用されたシンクロナスＤ
ＲＡＭからなり、これらのシンクロナスＤＲＡＭは、前
述のように、内部クロック発生回路ＣＧ及び試験論理回
路ＴＬを備えることでその低コスト化及び高速化が図ら
れる。この結果、相応してコンピュータシステムとして
の低コスト化を図り、そのサイクルタイムの高速化を図
ることができるものとなる。

【００４０】以上の本実施例に示されるように、この発
明をシンクロナスＤＲＡＭ等の半導体装置に適用するこ
とで、次のような作用効果が得られる。すなわち、（１）シンクロナスＤＲＡＭ等に、外部の試験装置から
供される試験クロック信号をもとにその所定数倍の周波
数の内部クロック信号を形成する内部クロック発生回路
を設けるとともに、複数のデータ入出力端子のうちの一
つを介して入力される試験入力データをもとに所定パタ
ーンの試験データを生成する試験データ生成回路と、試
験動作時において試験データ生成回路から出力される試
験データを選択的に書き込みデータとして伝達する入力
データ選択回路と、試験動作時においてバーストモード
等を利用して所定数のアドレスから出力される読み出し
データと対応する試験データとを順次比較照合する試験
データ照合回路と、試験動作時において試験データ照合
回路の出力信号を試験出力データとして選択的に選択し
上記複数のデータ入出力端子のうちの一つを介して試験
装置に出力する出力データ選択回路とを含む試験論理回
路を設けることで、その使用可能な最大周波数が比較的
低いつまり比較的安価な試験装置を用いて、しかも試験
結果をアドレス方向及びビット方向に縮約しながら、そ
の使用可能な最大周波数が比較的高いシンクロナスＤＲ
ＡＭ等の最大周波数又はその近傍における動作試験を効
率良くかつ的確に実施することができるという効果が得
られる。

【００４１】（２）上記（１）項により、シンクロナス
ＤＲＡＭ等の試験コストを削減し、その低コスト化を図
ることができるという効果が得られる。（３）上記（１）項及び（２）項により、試験装置に影
響されることなく、シンクロナスＤＲＡＭ等の高速化を
推進できるという効果が得られる。

【００４２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、シンクロナスＤＲＡＭは、
いわゆる×１６ビット又は×３２ビット構成等、任意の
ビット構成を採ることができる。また、メモリアレイＭ
ＡＲＹは、複数のサブメモリアレイに分割できるし、シ
ェアドセンス方式を採ることもできる。バーストモード
による動作試験は、例えばリフレッシュアドレスカウン
タＲＦＣを利用することにより行方向に連続する複数の
アドレスを対象とすることができるし、列方向及び行方
向に展開することもできる。動作試験に必要な試験入力
データ及び試験出力データは、データ入出力端子Ｄ０以
外のデータ入出力端子を介して入力又は出力することが
できる。さらに、シンクロナスＤＲＡＭ及び試験論理回
路ＴＬは、任意のブロック構成を採りうるし、起動制御
信号やアドレス信号及び内部制御信号の組み合わせ等
は、種々の実施形態を採りうる。

【００４３】図３において、試験クロック信号ＴＣＬＫ
と内部クロック信号ＩＣＬＫとの間の周波数比率は、任
意に設定できる。また、試験クロック信号ＴＣＬＫをも
とにその所定数倍の周波数を有する内部クロック信号Ｉ
ＣＬＫを形成する方法は、例えばＰＬＬ（フェーズ・ロ
ックド・ループ）回路等によることができる。図４にお
いて、データ入出力端子Ｄ０を介する試験結果の出力
は、所定のレイテンシーをかけて行うことができる。ま
た、バーストモードによる連続アクセスは、１本のワー
ド線に結合される所定数のメモリセルを単位として行う
ことができるし、試験結果の論理レベルも任意に設定で
きる。図５において、試験装置ＴＳＴＥ及びシンクロナ
スＤＲＡＭの使用可能な最大周波数は、ほんの一例であ
る。また、試験装置ＴＳＴＥには任意数の試験データ入
出力端子を設けることができるし、その接続形態もこの
実施例による制約を受けない。図６において、シンクロ
ナスＤＲＡＭは、ランダムアクセスメモリＲＡＭ２又は
画像メモリＶＲＡＭのいずれか一方にのみ適用してもよ
いし、コンピュータシステムのブロック構成及びバス構
成ならびに接続形態等は、種々の実施形態を採りうる。

【００４４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、シンクロナス
ＳＲＡＭ（スタティック型ＲＡＭ）やクロック信号を受
けて同期動作する各種の論理集積回路装置等にも適用で
きる。この発明は、少なくともクロック信号に従って同
期動作する半導体装置ならびにその動作試験に広く適用
できる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シンクロナスＤＲＡＭ等
に、外部の試験装置から供される試験クロック信号をも
とにその所定数倍の周波数の内部クロック信号を形成す
る内部クロック発生回路を設けるとともに、複数のデー
タ入出力端子のうちの一つを介して入力される試験入力
データをもとに所定パターンの試験データを生成する試
験データ生成回路と、試験動作時において試験データ生
成回路から出力される試験データを選択的に書き込みデ
ータとして伝達する入力データ選択回路と、試験動作時
においてバーストモード等を利用して所定数のアドレス
から出力される読み出しデータと対応する試験データと
を順次比較照合する試験データ照合回路と、試験動作時
において試験データ照合回路の出力信号を試験出力デー
タとして選択的に選択し上記複数のデータ入出力端子の
うちの一つを介して試験装置に出力する出力データ選択
回路とを含む試験論理回路を設けることで、その使用可
能な最大周波数が比較的低いつまり比較的安価な試験装
置を用いて、しかも試験結果をアドレス方向及びビット
方向に縮約しながら、その使用可能な最大周波数が比較
的高いシンクロナスＤＲＡＭ等の最大周波数又はその近
傍における動作試験を効率良くかつ的確に実施すること
ができる。この結果、シンクロナスＤＲＡＭ等の試験コ
ストを削減してその低コスト化を図ることができるとと
もに、その高速化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれる試験論
理回路の一実施例を示すブロック図である。

【図３】図１のシンクロナスＤＲＡＭに含まれる内部ク
ロック発生回路の一実施例を示す信号波形図である。

【図４】図１のシンクロナスＤＲＡＭのテストモードの
一実施例を示す信号波形図である。

【図５】図１のシンクロナスＤＲＡＭ及び試験装置の一
実施例を示す接続図である。

【図６】図１のシンクロナスＤＲＡＭを応用したコンピ
ュータシステムの一実施例を示すブロック図である。

【符号の説明】

ＳＤＲＡＭ・・・シンクロナスＤＲＡＭ、ＭＡＲＹ・・
・メモリアレイ、ＲＤ・・・・ロウアドレスデコーダ、
ＲＢ・・・ロウアドレスバッファ、ＲＦＣ・・・リフレ
ッシュアドレスカウンタ、ＳＡ・・・センスアンプ、Ｃ
Ｄ・・・カラムアドレスデコーダ、ＣＣ・・・カラムア
ドレスカウンタ、ＣＢ・・・カラムアドレスバッファ、
ＭＲ・・・モードレジスタ、ＴＲ・・・テストレジス
タ、ＷＡ・・・ライトアンプ、ＭＡ・・・メインアン
プ、ＴＬ・・・試験論理回路、ＩＢ・・・データ入力バ
ッファ、ＯＢ・・・データ出力バッファ、ＴＧ・・・タ
イミング発生回路、ＣＧ・・・内部クロック発生回路。
ＴＣＴＬ・・・試験制御回路、ＴＤＰＧ・・・試験デー
タ生成回路、ＩＤＳＬ・・・入力データ選択回路、ＴＤ
ＣＣ・・・試験データ照合回路、ＯＤＳＬ・・・出力デ
ータ選択回路。ＴＳＴＥ・・・試験装置、ＳＤＲＡＭ０
〜ＳＤＲＡＭ７・・・シンクロナスＤＲＡＭ。ＣＰＵ・
・・中央処理装置、ＳＢＵＳ・・・システムバス、ＲＡ
Ｍ１〜ＲＡＭ２・・・ランダムアクセスメモリ、ＲＯＭ
・・・・リードオンリーメモリ、ＤＰＹＣ・・・ディス
プレイ制御装置、ＶＲＡＭ・・・画像メモリ、ＤＰＹ・
・・ディスプレイ装置、ＰＥＲＣ・・・周辺装置コント
ローラ、ＫＢＤ・・・キーボード、ＥＸＭ・・・外部記
憶装置、ＰＯＷＳ・・・電源装置。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/66 Ｆ 7630−4Ｍ

Claims

【特許請求の範囲】

【請求項１】試験装置から供給される試験クロック信
号をもとにその所定数倍の周波数の内部クロック信号を
形成する内部クロック発生回路を具備し、比較的低い周
波数の上記試験クロック信号に従ってその使用可能な最
大周波数又はその近傍における動作試験を実施しうるこ
とを特徴とする半導体装置。
【請求項２】上記半導体装置は、列方向又は行方向に
連続する複数のアドレスに対して連続アクセス可能なバ
ーストモードを有するメモリ集積回路装置であり、上記
動作試験は、上記バーストモードを利用してしかも所定
数のアドレスを単位として実施されるものであって、上
記動作試験の結果は、連続アクセスされる上記所定数の
アドレスに関する試験結果を集約して上記試験装置に出
力されるものであることを特徴とする請求項１の半導体
装置。
【請求項３】上記メモリ集積回路装置は、多ビット構
成とされ所定数のデータ入出力端子を具備するものであ
って、上記動作試験のための試験入力データ及び試験出
力データは、上記所定数のデータ入出力端子のうちの一
つを介して入力又は出力されるものであることを特徴と
する請求項２の半導体装置。
【請求項４】上記メモリ集積回路装置は、上記所定数
のデータ入出力端子のうちの一つを介して入力される試
験入力データをもとに所定パターンの試験データを生成
する試験データ生成回路と、上記試験動作時において上
記試験データ生成回路から出力される試験データを選択
的に書き込みデータとして伝達する入力データ選択回路
と、上記試験動作時において上記所定数のアドレスから
出力される読み出しデータと対応する上記試験データと
を順次比較照合する試験データ照合回路と、上記試験動
作時において上記試験データ照合回路の出力信号を上記
試験出力データとして選択的に伝達する出力データ選択
回路とを含む試験論理回路を具備するものであることを
特徴とする請求項３の半導体装置。
【請求項５】試験対象となる半導体装置に、試験装置
から供給される試験クロック信号をもとにその所定数倍
の周波数の内部クロック信号を形成する内部クロック発
生回路を設け、その使用可能な最大周波数が比較的低い
試験装置によりその使用可能な最大周波数が比較的高い
半導体装置の最大周波数又はその近傍における動作試験
を実施することを特徴とする半導体装置の試験方法。