JP3569417B2 - 半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は一般的に半導体の設計技術に関し、特にダイナミックランダムアクセスメモリと共に用いる改良されたメインアンプ回路および入出力バスを提供する装置および方法に関する。
【０００２】
【従来の技術】
電子システムの設計において、速度およびタイミングの制約は常に考慮すべき重要な要素であった。ほとんどのシステム設計では、使用されるすべての構成要素のタイミング上の要求に適合させると共に、高速を実現するため最適化する必要がある。その結果、多くの集積回路、即ち“チップ”が同期設計を用いている。同期化チップとは、チップの構成要素が共通のシステムクロックに接続されたチップのことである。同期化チップでは通常、その入力および出力のいずれかに接続されたラッチ、レジスタあるいはカウンタが単一のモノリシックチップ上に設けられている。更に同期化チップは、外部の論理チップが少なく、動作速度が速くなる等、システム設計者に多くの便益を提供している。
【０００３】
同期化チップの一例として、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）がある。ＳＤＲＡＭとは概念的に、単にレジスタあるいはラッチが同一チップ上に設けられたランダムアクセスメモリ（ＤＲＡＭ）である。しかし、トランジスタの数およびトランジスタの速度が増加すると共に、回路およびバスの設計はより厳密さが要求されるようになる。例えば、従来１６ＭビットＳＤＲＡＭ（１Ｍビットは１，０４８，５７６個のメモリセル、即ちビット）や６４ＭビットＤＲＡＭが存在するが、現在のところ、６４ＭビットＳＤＲＡＭは存在していない。６４ＭビットＳＤＲＡＭを作るための従来の方法の１つとして、１６ＭビットＳＤＲＡＭに用いられる周辺回路（メモリアレイの周辺にある回路）を６４ＭビットＤＲＡＭのメモリアレイと組み合わせるものがある。しかし、そのような組み合わせは、同期的な動作に要求される動作速度の増加や、メモリセルの増加に起因する容量性負荷の増加のため、新たに複数の問題を招くことになる。そのような問題の１つにタイミングの競合がある。このタイミングの競合により不正なデータが読み出されることがあり、装置を動作不能としてしまうことがある。また、他の問題の１つに電圧レベルの不一致がある。この電圧レベルの不一致により信号が異なる電源に接続されることがあり、電源が短絡されることがある。その結果、電力消費が増加し、高温や大電流等の信頼性に係る問題が一般に生じる。
【０００４】
これらの問題を例示するため、従来の６４ＭビットＤＲＡＭと従来の１６ＭビットＳＤＲＡＭについて説明する。従来の６４ＭビットＤＲＡＭはメモリセルを複数の個々のバンクに分割している。ここでは例として４つのバンクを用いる。メモリセルの個々のバンクに接続されているのは複数のメインアンプであり、このメインアンプは後に図１を参照して説明するメインアンプ回路を含む。また、メモリセルの個々のバンクに接続されているのは複数の書込みアンプであり、この書込みアンプは後に図２を参照して説明する書込みアンプ回路を含む。メインアンプおよび書込みアンプのいずれも従来の１６ＭビットＳＤＲＡＭから導入されたものである。
【０００５】
図１は従来の１６ＭビットＳＤＲＡＭ用のメインアンプ回路１０を示す。メインアンプ回路１０は複数の信号を受取るが、それらはバンクアクティブ信号ＭＡＳＪと、メイン入出力分離信号ＭＡＣＢＪと、メインアンプアクティブ信号ＭＡＥＪと、テスト信号ＭＡＴＥＳＴＢと、メインアンププリチャージ信号ＭＡＰＪとを含む。メインアンプ回路１０はまた３つの信号、即ちメイン入出力信号ＭＩＯＴと、反転メイン入出力信号ＭＩＯＢと、メインアンプ出力ＭＯＪとを発信する。更に、メインアンプ回路１０は電源に接続されているが、それらはプラス外部電源Ｖｄｄと、マイナス外部電源Ｖｓｓと、プラス電源Ｖ１とを含む。従来の１６ＭビットＳＤＲＡＭでは電源Ｖ１はＶｄｄに等しいが、以下の説明から明らかにされる理由により、ここでは２つの電源を区別する。
【０００６】
メインアンプ回路１０は４つの異なるセクションに分離することができる。第１のセクションはＮＡＮＤゲート１２により表されており、２つの信号ＭＡＳＪとＭＡＣＢＪとを受取る。ＭＡＳＪ信号は、メインアンプ回路１０が“アクティブ”のときは常に“ハイ”に維持される。メインアンプ回路１０は、それに対応するメモリセルバンクのメモリセルにアクセスするために用いられるときは常にアクティブである。ＭＡＣＢＪ信号は、メインアンプ回路１０が２つの出力信号ＭＩＯＴとＭＩＯＢとを分離しているときは常に“ロウ”に遷移する。この２つの出力信号を分離するために用いられる回路部分は示されていないが、そのような回路の他の実施は当業者によく知られている。ＭＡＳＪはハイに維持されるので、ＮＡＮＤゲート１２の出力Ｎ１は、ＭＡＣＢＪを反転した信号になる。
【０００７】
メインアンプ回路１０の第２のセクションはプリチャージ回路１４である。プリチャージ回路１４は、出力信号ＭＩＯＢとＭＩＯＴとを特定の期間にわたりＶｄｄまたはＶ１に接続することによりそれらの信号をプリチャージする。プリチャージは、２つの出力信号ＭＩＯＴとＭＩＯＢとが分離していないとき、ＭＡＰＪにより制御され、メインアンプ回路１０に対応するバンクがアクティブでないときにはＭＡＳＪ信号により制御される。
【０００８】
メインアンプ回路１０の第３のセクションはフリップフロップ１６である。フリップフロップ１６は、プリチャージ回路１４から発信する信号Ｎ１とＮ２とを受取る。フリップフロップは２つの出力信号Ｎ５とＮ４とを生成する。
【０００９】
メインアンプ回路１０の第４のセクションは駆動回路１８である。駆動回路１８はフリップフロップ１６の出力Ｎ３とＮ４とを受取り、メイン出力バスの出力信号ＭＯＪを選択的に発信する。
【００１０】
更に、駆動回路１８はＭＡＴＥＳＴＢ信号を受取るが、それはメインアンプ回路１０がテストモードにあることを示す。テストモードは、１６ＭビットＳＤＲＡＭの製品試験の時間を短縮するために用いられる。従来の１６ＭビットＳＤＲＡＭを試験するには、個々のメモリセルがアクセスされる必要がある。テストモードを用いることにより、２つ以上のメモリセルへの書込み、またそれからの読み出しが可能になり、従って試験時間が短縮される。従来の１６ＭビットＳＤＲＡＭは１６のＭＯＪ信号をまとめてメイン出力バスを形成することにより、１６ビット幅のＳＤＲＡＭとして利用される。更に、従来の１６ＭビットＳＤＲＡＭは１６のメインアンプ回路を有する。従って、従来の１６ＭビットＳＤＲＡＭでは同時に１６のメモリ位置にアクセスすることができ、それにより試験時間が改善される。試験時間を更に改善するには、１６個より多くのメモリセルを同時にアクセスすることができれば有益である。
【００１１】
図２は従来の１６ＭビットＳＤＲＡＭ用の書込みアンプ回路２０を示す。書込みアンプ回路２０は複数の信号を受取るが、それらは第１のプリチャージ信号ＭＩＰＴＩＪと、第２のプリチャージ信号ＭＩＰＢＩＪと、等化信号ＭＩＥＱＩＪと、第１の書込み信号ＭＤＩＢと、第２の書込み信号ＭＤＩＴとを含む。書込みアンプ回路２０はまた、メイン入出力信号ＭＩＯＴと、反転メイン入出力信号ＭＩＯＢとを発信する。更に、書込みアンプ回路２０はマイナス外部電源Ｖｓｓと、プラス内部電源Ｖ１（これはＶｄｄに等しい）とに接続されている。
【００１２】
書込みアンプ回路２０は、出力信号ＭＩＯＢとＭＩＯＴとを、互いに接続することにより、あるいは特定の期間にわたりＶ１に接続することによりそれらの信号を等化させることができる。更に、書込み信号ＭＤＩＢ、ＭＤＩＴ、ＭＩＰＢＩＪ、またはＭＩＰＴＩＪを適切にアサートすることにより、書込みアンプ回路２０は選択的に出力信号ＭＩＯＢとＭＩＯＴとをＶ１またはＶｓｓに発信することができる。
【００１３】
【発明が解決しようとする課題】
ところが、前記のような従来技術において、以下に説明するような欠点がある。
【００１４】
従来の６４ＭビットＤＲＡＭは中間電圧レベル、即ちＶｄｄとＶｓｓとの間で動作するメモリアレイを備えている。中間電圧レベルは、当業者によく知られている様々な理由により必要とされている。従来の１６ＭビットＳＤＲＡＭから導入された前記２つのアンプ回路はＶｄｄおよびＶｓｓで動作するが、それらのアンプ回路を中間電圧を必要とする６４ＭビットＤＲＡＭのメモリアレイと組み合わせると問題が生じる。第１の解決方法はＶｄｄの電圧レベルを変更することである。しかし、この解決方法はうまく行かない。他の周辺回路および他の周辺チップがＶｄｄ電源として、より高い所定の電圧レベルを必要とするからである。第２の解決方法はプラスの内部電源Ｖ１を前記の中間電圧レベルに等しくなるように変更することである。このようにすれば、Ｖｄｄの電圧レベルは維持され、メモリアレイに対する中間電圧レベルは低下される。しかし、この解決方法は、後述するように、新たに複数の問題を招くことになる。
【００１５】
図３は前記の信号および回路を表すタイミング図であり、ＶｄｄとＶ１とが異なる電圧レベルである場合に引き起こされる問題の一例を示すものである。入力信号の機能は基本的に、従来の１６ＭビットＳＤＲＡＭに含まれる他の回路（図示されていない）の機能により決定される。しかし、前記の信号名称に関する、入力信号とその波形については当業者によく知られている。
【００１６】
Ｎ１の波形は、メインアンプ回路１０がアクティブ（ＭＡＳＪがハイ）であるときは常に、基本的にＭＡＣＢＪ信号の波形を反転したものであり、それは符号２２，２４，２６，２８で示される通りである。このようにして、Ｎ１はメインアンプ回路１０にいつ分離が生じるかを通知する。Ｎ１がロウのときは常に、メインアンプ回路１０は出力信号ＭＩＯＢとＭＩＯＴ（それらを一般的にＭＩＯｘで示す）とを発信する。従って、符号３０，３２，３４を参照すると、ＭＡＰＪ信号がロウのとき、メインアンプ回路１０はＭＩＯｘ信号をＶｄｄに発信する。同様に、符号３６，３８を参照すると、書込みアンプ回路２０はまた、ＭＩＯｘ信号をＶ１またはＶｓｓに特定の期間発信する。しかし、期間４０および４２では、メインアンプ回路１０および書込みアンプ回路２０のいずれもＭＩＯｘ信号を同時に異なる電圧レベルに発信する。ＭＩＯｘ信号が同時に異なる２つの電圧レベルになることはないので、特定の期間にわたり、対応する電源の間を“短絡”する。６４ＭビットＳＤＲＡＭの信頼性および電力消費を改善するために、電源間の短絡を全く無くすことができれば有益である。
【００１７】
そこで、本発明の目的は、タイミングの競合および電圧レベルの不一致に起因する問題を解決した半導体メモリを提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２０】
即ち、本発明によれば、メインアンプ回路を備えた半導体メモリが提供され、そのメインアンプ回路は２つの異なるプラス電圧レベルを用いることができ、また、書込みアンプ回路と共に選択的に２つのＩ／Ｏバスを駆動し、プリチャージすることができる。メインアンプ回路は分離・プリチャージセクションとアクティブ化セクションとを含む。アクティブ化セクションは、２つのＩ／Ｏバスが分離していないときのみ、２つのＩ／Ｏ信号をプリチャージするよう第１のセクションをアクティブにする信号を発信する。
【００２１】
本発明の他の一つの特徴として、メインアンプ回路はメイン出力バスとテスト出力バスとを含む。それにより、半導体メモリは通常モードとテストモードとで動作することができる。テストモードでは、半導体メモリのメモリセルの２倍の数を同時にアクセスすることができ、従って試験時間が短縮される。
【００２２】
本発明の他の一つの特徴として、半導体メモリは複数の異なるデータ幅の１つを取り得るが、各データ幅に対応する異なるサイズの出力バスを備えている。異なるデータ幅は異なるメタルマスクを用いることにより生成されるので、異なるサイズの出力バスを同じメタルマスクを用いて生成することができる。キャパシタンスの比較的大きな出力バスは大きな幅で製造することができ、それらの抵抗は比較的小さくなる。反対に、キャパシタンスの比較的小さな出力バスは小さな幅で製造することができ、それらの抵抗は比較的大きくなる。その結果、個々の異なる幅に対応する出力バスの時定数は非常に類似したものになる。
【００２３】
【発明の実施の形態】
上述のように、図１、図２および図３は１６ＭビットＳＤＲＡＭ用の従来のメインアンプおよび書込みアンプに関する回路とタイミング図を示す。図２の従来の書込みアンプ回路２０は本発明においても用いられ、従って、以下の説明においても参照される。
【００２４】
図４を参照すると、符号１００は一般的に本発明の特徴を具体化したＳＤＲＡＭを示す。本発明の好適な実施形態において、装置１００は６４ＭビットＳＤＲＡＭであるが、勿論、本発明はＳＤＲＡＭの使用に限定されるものではなく、他のタイプのランダムアクセスメモリを含め、異なるプラス電圧レベルによる多重アンプを必要とするアレイタイプの集積回路に関連して用いてもよい。更に、好適な実施形態で列挙されている電圧レベルは説明のためのみのものであり、本発明を限定することを意図したものではない。
【００２５】
装置１００は、それぞれが入力パッド１０２および１０４を介したプラスの外部電源（Ｖｄｄ）およびマイナスの外部電源（Ｖｓｓ）を受取る。好適な実施形態において、Ｖｄｄ電圧は３．３Ｖに等しく、Ｖｓｓ電圧は０Ｖに等しい。更に、装置１００は、装置のメモリセルに用いるため、約２．２Ｖの内部電圧（Ｖｄｌ）を供給する電圧レギュレータ１０６を含む。これら３種の電圧Ｖｓｓ、Ｖｄｄ、Ｖｄｌはほとんどの従来の６４ＭビットＤＲＡＭに典型的なものなので、詳細には説明しない。
【００２６】
装置１００は、入力パッド１０８ａ，１０８ｂ，１０８ｃ，１０８ｄを介したアドレス入力および制御信号入力を受取る。好適な実施形態において、より多くのアドレス用入力パッドおよび制御用入力パッドが存在するが、それらの機能はパッド１０８ａ〜１０８ｄにより示す。更に、装置１００は複数の制御およびアドレスデコーダ回路を含んでおり、それらは一般的にアドレスデコーダグループ１１０として参照される。アドレスデコーダグループ１１０および入力パッド１０８ａ〜１０８ｄはほとんどの６４ＭビットＤＲＡＭあるいは１６ＭビットＳＤＲＡＭに従来から存在するものなので、詳細には説明しない。
【００２７】
装置１００は、Ｉ／Ｏパッド１１２ａ，１１２ｂ，１１２ｃ，１１２ｄを介したデータ入出力（Ｉ／Ｏ）を送信しまたは受取る。Ｉ／Ｏの数は装置１００のデータ幅を決定するが、一般に４、８または１６ビット幅である。特に言及しない限り、例えば、装置１００は４ビット幅の装置であり、４つのＩ／Ｏパッド１１２ａ〜１１２ｄだけを備えているものとする。更に、装置１００は複数の入力バッファと出力バッファとその他の回路とを含んでおり、それらは一般的にＩ／Ｏ回路グループ１１４として参照される。Ｉ／Ｏ回路グループ１１４および入力パッド１１２ａ〜１１２ｄはほとんどの６４ＭビットＤＲＡＭあるいは１６ＭビットＳＤＲＡＭに従来から存在するものなので、詳細には説明しない。
【００２８】
装置１００は６４Ｍ（１Ｍは１，０４８，５７６に等しい）のメモリセルを含んでいる。メモリセルは０Ｖ（Ｖｓｓ）と２．２Ｖ（Ｖｄｌ）との間の電圧レベルで動作する。メモリセルは等しいサイズの４つのバンク１１６，１１７，１１８，１１９にグループ分けされ、個々のバンクは、それぞれが添え字“ｕ”または“ｌ”により示される上位部分と下位部分とを有している。メモリセルは従来から存在するものであり、複数の異なる信号線、アンプ回路、デコーダ回路を用いている。バンク１１６〜１１９は、ほとんどの６４ＭビットＤＲＡＭに従来から存在するメモリセルを含むので、それらの機能を詳細に説明しない。
【００２９】
また、メモリセルの個々のバンクに接続されているのは複数のメインアンプ回路および書込みアンプ回路である。装置１００では、８つのメインアンプ回路と８つの書込みアンプ回路とが個々のバンク部分に接続されている。例えば、バンク部分１１６ｕには、第１のメインアンプ１２０と第１の書込みアンプ１２２とが接続されており、それらは一般的にグループＡ１として参照されている。そして、他の７つのメインアンプおよび書込みアンプはそれぞれ一般的にグループＡ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８として参照されている。同様に、個々のバンク部分１１７ｕ，１１８ｕ，１１９ｕ，１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌは、８つのメインアンプおよび書込みアンプを備えており、それぞれ一般的にグループＢ１〜Ｂ８，Ｃ１〜Ｃ８，Ｄ１〜Ｄ８，Ｅ１〜Ｅ８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１〜Ｈ８として参照されている。すべてのメインアンプおよびすべての書込みアンプはそれぞれ同一であり、以下簡略化のため、第１のメインアンプ１２０および第１の書込みアンプ１２２についてのみ説明する。しかし、残りのメインアンプおよび書込みアンプも同様に動作することはいうまでもない。
【００３０】
個々のメインアンプはメイン出力バス１２４に、個々の書込みアンプはデータ・インバス１２６にそれぞれ接続されている。上述のように、装置１００のＩ／Ｏの数を４、８または１６とすることができる。従って、出力バス１２４およびデータ・インバス１２６はそれぞれ、４本、８本または１６本の個々のバスラインを含む。
【００３１】
図５を参照すると、第１のメインアンプ１２０の改良されたメインアンプ回路１３０は、図１の従来のメインアンプ回路１０と同様に複数の信号を利用する。それらはバンクアクティブ化信号ＭＡＳＪと、メイン入出力分離信号ＭＡＣＢＪと、メインアンプアクティブ化信号ＭＡＥＪと、テスト信号ＭＡＴＥＳＴＢと、メインアンププリチャージ信号ＭＡＰＪと、メイン入出力信号ＭＩＯＴと、反転メイン入出力信号ＭＩＯＢと、メインアンプ出力ＭＯＪとを含む。更に、メインアンプ回路１３０はまた、電源Ｖｄｄ、Ｖｄｌ、Ｖｓｓに接続されている。
【００３２】
メインアンプ回路１３０は４つの異なるセクションに分離することができる。第１のセクションはＮＡＮＤ回路１３２である。ＮＡＮＤ回路１３２は３つの信号ＭＡＰＪと、ＭＡＳＪと、ＭＡＣＢＪとを受取る。ＭＡＣＢＪ信号は、メインアンプ回路１３０が２つの出力信号ＭＩＯＴとＭＩＯＢとを分離しているときは常にロウに遷移する。ＭＡＳＪ信号は、バンク部分１１６ｕがアクティブのときは常にハイに遷移する。ＭＡＰＪ信号は、出力信号ＭＩＯＴとＭＩＯＢとがプリチャージされるときは常にハイに遷移する。その結果、ＮＡＮＤ回路１３２の出力Ｎ１’は、分離信号ＭＡＣＢＪとプリチャージ信号ＭＡＰＪとの両方に依存する。この改良されたＮＡＮＤ回路１３２の利点は以下の説明から更に明らかにされる。
【００３３】
メインアンプ回路１３０の第２のセクションはプリチャージ回路１３４である。プリチャージ回路１３４は、出力信号ＭＩＯＢとＭＩＯＴとを互いに接続し、特定の期間にわたりＶｄｄに、そして他の期間にわたりＶｄｌに接続することにより、それら出力信号ＭＩＯＢとＭＩＯＴとをプリチャージする。Ｖｄｄへのプリチャージは信号ＭＡＰＪにより制御され、２つの出力信号ＭＩＯＴとＭＩＯＢとが分離していないときには、即ちＮ１’がロウのとき、プリチャージが実行される。Ｖｄｌへのプリチャージは信号ＭＡＳＪにより制御され、バンク部分１１６ｕがアクティブであるときのみ、プリチャージを実行する。
【００３４】
メインアンプ回路１３０の第３のセクションはフリップフロップ１３６である。フリップフロップ１３６は、プリチャージ回路１３４から発信する信号Ｎ５’とＮ２’とを受取る。フリップフロップ１３６は２つの出力信号Ｎ３’とＮ４’とを生成する。
【００３５】
メインアンプ回路１３０の第４のセクションは駆動回路１３８である。駆動回路１３８はフリップフロップ１３６の出力Ｎ３’とＮ４’とを受取り、メイン出力バスのＭＯＪ信号を選択的に発信する。
【００３６】
更に、駆動回路１３８はメイン回路１３０がテストモードにあることを示す信号ＭＡＴＥＳＴＢを受取り、ＭＯＪ信号を発信するために出力アクティブ化信号ＭＡＯＥＪを受取る。これら２つの信号と出力Ｎ３’とＮ４’とを用いることにより、駆動回路１３８はＭＯＪバスまたはメインアンプテスト出力バスＭＯＴＪのいずれかを選択的に発信することができる。ＭＯＴＪ信号はＭＯＪバスに類似しているが、テストモード期間のみ用いられる。６４個のメインアンプ回路が存在し、そのうちの３２個が上位バンク１１６ｕ，１１７ｕ，１１８ｕ，１１９ｕに接続されており、残りの３２個が下位バンク１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに接続されているので、メインテスト出力バス１２４ｔは、各メインアンプ回路に接続された個々のＭＯＴＪバスに対応する６４個のバスを含む。それにより、テストモード時に６４個のメモリセルを同時にアクセスすることができる。ＭＯＴＪ信号を用いずに通常モードで動作する場合、最大で１６個のメモリセル（１６ビット幅の装置１００の場合）を同時にアクセスすることができる。その結果、テストモードで動作する場合、６４Ｍのメモリセルすべてにアクセスするのに要する時間は４分の１に短縮される。テストモードを更に使いよいものにするため、メモリセルから同時に読み出されたすべてのデータが正しいかどうかを決定するようメインテスト出力バス１２４ｔは圧縮・復元回路に接続されている。勿論、この圧縮・復元回路は従来の１６ＭビットＳＤＲＡＭに用いられており、当業者にとって明らかであり、容易に理解されるものである。
【００３７】
上述のように、第１の書込みアンプ１２２は図２の書込みアンプ回路２０を含むが、電圧Ｖ１はＶｄｌ電源に接続されているものとする。
【００３８】
図６を参照すると、様々な入力信号の波形が示されているが、それらの波形は装置１００上に配置された他の回路（図示されていない）の機能により決定される。しかし、これら入力信号の多くは従来の１６ＭビットＳＤＲＡＭの入力信号と同様のものであり、前記の信号名称に関する、これらの入力信号とその波形については当業者によく知られている。
【００３９】
Ｎ１’信号の波形は、メインアンプ回路１３０がイネーブル（ＭＡＳＪがハイ）であるときは常に、信号ＭＡＣＢＪとＭＡＰＪとの両方に依存したものであり、それは符号１４０，１４２，１４４，１４６で示される通りである。このようにして、Ｎ１’信号はメインアンプ回路１３０に、いつ分離が生じるか、プリチャージがなされていないかを通知する。Ｎ１’信号がロウのときは常に、メインアンプ回路１３０は出力信号ＭＩＯＢとＭＩＯＴ（それらを一般的にＭＩＯｘで示す）とをＶｄｄに発信する。従って、ＭＡＰＪ信号はＮ１’信号を制御するので、メインアンプ回路１３０は期間１４８，１５０，１５２ではＭＩＯｘ信号をＶｄｄに発信しない。
【００４０】
符号３６，３８を参照すると、書込みアンプ回路２０は、ＭＩＯｘ信号をＶｄｌまたはＶｓｓに特定の期間発信し続けるが、競合する電圧がＭＩＯｘ信号にかけられることに起因する短絡は全く生じない。
【００４１】
再び図４を参照すると、装置１００のビット幅は、４、８、１６ビットとすることができ、以下それぞれｂｙ−４バージョン、ｂｙ−８バージョン、ｂｙ−１６バージョンとして参照する。本装置の製造の際、装置１００のどのバージョンにするかが決定される。装置１００は複数のマスク層（図示されていない）を用いて製造されるが、各バージョンは特定のメタルマスク層（図示されていない）に関係する。勿論、異なるバージョンの装置をメタルマスク層１枚のみを変更して製造するこの方法は当技術分野ではよく知られており、詳細には説明しない。
【００４２】
装置１００の特定のバージョンにより出力バス１２４およびデータ・インバス１２６のバスラインの数が決定される。ｂｙ−４バージョンの場合、出力バス１２４には４本のバスラインが存在し、そのうちの２本は上位バンク１１６ｕ，１１７ｕ，１１８ｕ，１１９ｕに対応し、残りの２本は下位バンク１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに対応する。ｂｙ−８バージョンの場合、出力バス１２４には８本のバスラインが存在し、そのうちの４本は上位バンク１１６ｕ，１１７ｕ，１１８ｕ，１１９ｕに対応し、残りの４本は下位バンク１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに対応する。ｂｙ−１６バージョンの場合、出力バス１２４には１６本のバスラインが存在し、そのうちの８本が上位バンク１１６ｕ，１１７ｕ，１１８ｕ，１１９ｕに対応し、残りの８本は下位バンク１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに対応している。データ・インバス１２６におけるバスラインの配列および本数は出力バス１２４の場合と同様である。
【００４３】
装置１００のバージョンにより、メイン出力バス１２４またはメインデータ・インバス１２６の単一のバスラインに接続されたアンプグループＡ１〜Ａ８，Ｂ１〜Ｂ８，Ｃ１〜Ｃ８，Ｄ１〜Ｄ８，Ｅ１〜Ｅ８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１〜Ｈ８の数が決定される。ｂｙ−４バージョンの場合、単一のバスラインに１６個のアンプグループが接続されている。バンク１１６，１１７，１１８，１１９が上位および下位レベルに分離されているので、単一のバスライン上の１６個のアンプグループはすべて同じレベルである。第１の例として、Ａ１，Ａ３，Ａ５，Ａ７，Ｂ１，Ｂ３，Ｂ５，Ｂ７，Ｃ１，Ｃ３，Ｃ５，Ｃ７，Ｄ１，Ｄ３，Ｄ５，Ｄ７のメインアンプのグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−４バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。第２の例として、Ｅ２，Ｅ４，Ｅ６，Ｅ８，Ｆ２，Ｆ４，Ｆ６，Ｆ８，Ｇ２，Ｇ４，Ｇ６，Ｇ８，Ｈ２，Ｈ４，Ｈ６，Ｈ８のグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−４バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。
【００４４】
装置１００のｂｙ−８バージョンの場合、単一のバスラインに８つのアンプグループが接続されている。バンク１１６，１１７，１１８，１１９が上位および下位レベルに分離されているので、単一のバスライン上の８つのアンプグループはすべて同じレベルである。第１の例として、Ａ１，Ａ５，Ｂ１，Ｂ５，Ｃ１，Ｃ５，Ｄ１，Ｄ５のメインアンプのグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−８バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。第２の例として、Ｅ２，Ｅ６，Ｆ２，Ｆ６，Ｇ２，Ｇ６，Ｈ２，Ｈ６のグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−８バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。
【００４５】
装置１００のｂｙ−１６バージョンの場合、単一のバスラインに４つのアンプグループが接続されている。バンク１１６，１１７，１１８，１１９が上位および下位レベルに分離されているので、単一のバスライン上の４つのアンプグループはすべて同じレベルである。第１の例として、Ａ１，Ｂ１，Ｃ１，Ｄ１のメインアンプのグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−１６バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。第２の例として、Ｅ４，Ｆ４，Ｇ４，Ｈ４のグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−１６バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。
【００４６】
装置１００のｂｙ−４バージョン、ｂｙ−８バージョン、ｂｙ−１６バージョンに関して、異なる数のアンプグループが単一のバスラインに同時に接続されているため、メイン出力バス１２４の容量性負荷は各バージョン毎に異なる。ｂｙ−４バージョンでは、接続された１６個のメインアンプによる容量性負荷は比較的大きいが、ｂｙ−１６バージョンの場合、接続された４つのメインアンプによる容量性負荷は比較的小さい。このキャパシタンスにおける不一致により複数の問題が生じる。１つはＩ／Ｏ回路１１４に発生する。ｂｙ−４バージョンもｂｙ−１６バージョンも、そのマスク層は１つを除いて共通であるため、各バージョンに対するＩ／Ｏ回路は実質的に同じである。しかし、メイン出力バス１２４は、異なるバージョンに対して容量性負荷が異なるため、Ｉ／Ｏ回路１１４へ駆動される信号は異なる時間に到着する。その結果、バージョン間での信号の不一致に起因するＩ／Ｏ回路においてエラーが生じることがある。他の問題は、ｂｙ−４バージョンは、一般的にｂｙ−８バージョンおよびｂｙ−１６バージョンより動作が遅くなることがある。
【００４７】
これらの問題は、異なるバージョン毎にメイン出力バス１２４のバスラインの数を変更するだけでなく、バスラインの幅をも変更することにより解決される。図７ａ〜７ｃを参照すると、メイン出力バス１２４の一部が示されているが、それは上位バンク１１７ｕと、Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８のグループのメインアンプと共に用いられる。各メインアンプの出力はＭＯＪ（図５）であるため、異なるメインアンプの出力は、それぞれがＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８のグループのメインアンプ回路の出力ＭＯＪに対応するＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８として参照される。更に、勿論、バンク部分１１７ｕは、個々のバンク部分およびそれらのメイン出力バス１２４への接続の典型にすぎない。また、メイン出力バス１２４は各バージョン毎に異なっているため、以下、ｂｙ−１６バージョン、ｂｙ−４バージョン、ｂｙ−８バージョンに対するメイン出力バスをそれぞれ１２４’，１２４”，１２４’’’ として参照する。
【００４８】
図７ａは、装置１００のｂｙ−１６バージョンに用いられる８本のバスライン１６０ａ，１６０ｂ，１６０ｃ，１６０ｄ，１６０ｅ，１６０ｆ，１６０ｇ，１６０ｈを備えたメイン出力バス１２４’を示す。個々の８本のバスライン１６０ａ〜１６０ｈは特定の幅１６０ｗを有する。更に、個々のメインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、８本のバスライン１６０ａ〜１６０ｈのうちの１つに接続されている。メインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、各バージョンと整合するメタルマスク層の１つを用いて形成されている。その結果、メインアンプ出力の形状は装置１００の各バージョンに対して同じである。更に、メインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、従来のスルーホール技術を用いてバスライン１６０ａ〜１６０ｈに接続されている。
【００４９】
図７ｂは、装置１００のｂｙ−８バージョンに用いられる４本のバスライン１６２ａ，１６２ｂ，１６２ｃ，１６２ｄを備えたメイン出力バス１２４”を示す。個々の４本のバスライン１６２ａ〜１６２ｄは特定の幅１６２ｗ（ただし、１６２ｗ＞１６０ｗ）を有する。更に、個々のメインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、４本のバスライン１６２ａ〜１６２ｄのうちの１つに接続されている。メインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８の形状は装置１００の各バージョンに対して一定であるため、バスライン１６２ａ〜１６２ｄの幅１６２ｗは、図示されているように適切なメインアンプ出力に重なり合うよう十分大きなものである。
【００５０】
図７ｃは、装置１００のｂｙ−４バージョンに用いられる２本のバスライン１６４ａ，１６４ｂを備えたメイン出力バス１２４’’’ を示す。個々の２本のバスライン１６４ａ，１６４ｂは特定の幅１６４ｗ（ただし、１６４ｗ＞１６２ｗ＞１６０ｗ）を有する。更に、個々のメインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、２本のバスライン１６４ａ，１６４ｂのうちの１つに接続されている。図７ｂに関連する上述のように、メインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８の形状は装置１００の各バージョンに対して一定であるため、バスライン１６４ａ，１６４ｂの幅１６４ｗは、図示されているように適切なメインアンプ出力に重なり合うよう十分大きなものである。
【００５１】
装置１００の異なるバージョン毎に異なるバス幅を提供することにより、バージョン毎のキャパシタンスの差異により引き起こされる時間遅延は等化される。この時間遅延は、メイン出力バス１２４のバスラインのＲＣ定数により決定される（ここで、Ｒは各バスラインの抵抗、Ｃは各バスラインのキャパシタンスを表す）。バスラインの幅を広くすることにより、各バスラインの抵抗は減少する。このようにして、ｂｙ−４バージョンのバスライン１６４ａ，１６４ｂのＲは比較的小さくなり、これらのバスラインのＣは比較的大きくなる。反対に、ｂｙ−１６バージョンのバスライン１６０ａ〜１６０ｈのＲは比較的大きくなり、これらのバスラインのＣは比較的小さくなる。その結果、装置１００の各バージョンのバスラインにおける時間遅延、即ちＲＣ定数は非常に類似したものとなり、異なるバージョンのバスラインの信号性能は、かなり整合したものとなる。
【００５２】
図９を参照すると、装置２００は本発明が適用される他の実施形態のＳＤＲＡＭが示されている。装置２００はＸラッチプリデコーダ、Ｘデコーダ、Ｙラッチプリデコーダ、Ｙデコーダ、メモリアレイ、センスアンプ等を各々持つ４つのバンクＢＡＮＫ０〜ＢＡＮＫ３で構成された６４ＭＳＤＲＡＭである。しかし、本発明はＳＤＲＡＭに限定されるものではなく、他のタイプのランダムアクセスメモリ（ＲＡＭ）を含み、更に、バンク構成も特に限定されることもない。更に言えば、異なる複数の電源電圧レベルを必要とするアレイタイプの集積回路に用いてもよい。以下に述べる電圧レベルは説明の為のみのものであり本発明を限定することを意図したものでない。
【００５３】
装置２００は入力パッド２０２、２０４を介して外部電源Ｖｄｄおよび外部電源Ｖｓｓを受ける。外部電源Ｖｄｄは約３．３Ｖであり、外部電源Ｖｓｓは約０Ｖの接地電圧である。更に、装置２００は図８に示されるようなメモリセルを有する。また、約２．２Ｖの内部電圧Ｖｄｌを供給する電圧レギュレータＶｄｌ ｇｅｎ２０６を含む。
【００５４】
装置２００は図示しない複数のアドレス入力パッドを介してアドレス信号を受ける。更に、入力されたアドレス信号はＬＶＴＴＬレベルからＣＭＯＳレベルまたはチップ内レベルに変換するためのアドレス初段回路ＬＶＣ２０８を介して各バンクＢＡＮＫ０〜ＢＡＮＫ３に入力される。Ｙラッチカウンタ２１０はバーストモード時に入力したアドレス信号をラッチしカウンタによってそのアドレス信号を更新する。アドレス初段回路ＬＶＣ２０８やＹラッチカウンタ２１０は、従来から存在する回路を用いることができる。
【００５５】
装置２００は、図示しないＩ／Ｏパッドを介してデータの読出しまたは書込みを行う。さらに読出しまたは書込みが行われるデータは、データ初段回路ＤＱ１〜ＤＱ４、２１２、２１８によってＬＶＴＴＬレベル、ＣＭＯＳレベルまたは特定のレベルに変換される。データ初段回路２１２、２１８は、ハイインピーダンスコントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏｌ ２２０によって制御される複数のＣＭＯＳ入出力バッファＣＭＯＳ ｂｕｆｆ２２２、２２８に接続されている。ハイインピーダンスコントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏｌ ２２０は、アドレス初段回路２０８およびデータ初段回路２１２、２１８と同様に外部から入力される制御信号に対してレベル変換を行ない、また、ハイインピーダンスコントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏｌ ２２０は、内部制御信号を出力するマスクコントロール回路ＤＱＭ２３０によって制御される。ここでマスクコントロールとはデータの入出力バッファを動作タイミングに応じてハイインピーダンスまたはロウインピーダンスに制御することを言う。複数のＣＭＯＳ入出力バッファＣＭＯＳ ｂｕｆｆ２２２、２２８の各々は、さらに複数のレイテンシーラッチ回路Ｌａｔｅｎｃｙ Ｌａｔｃｈ２３２、２３８の各々に接続されている。モードデコーダラッチ回路２４０は、セットコマンドでバーストモードがセットされるときに発生するモードデコーダラッチセット信号ＭＲＳによりＣＡＳレイテンシーＣＬ、ＢｕｓｔレイテンシーＢＬ等を出力する。レイテンシーコントロール回路２４４は、前記ＣＬ、ＢＬ等が出力されるのに伴って後述するコントロール系回路２４２からのラッチ更新信号（内部クロック）を受けレイテンシーラッチ回路２３２、２３８のための制御信号を出力する。制御信号を受けたレイテンシーラッチ回路２３２、２３８は前記ＣＬ、ＢＬ等に対応したデータの書込み読出しを行なう。
【００５６】
データ初段回路、ＣＭＯＳ入出力バッファ、レイテンシーラッチ回路、図示しないＩ／Ｏパッドの数は装置２００のデータ幅を決定する。一般的にデータ幅は４、８又は１６ビット幅である。例えば、装置２００のデータ幅は４ビットであり、図示しない４個のＩ／Ｏパッドと、代表として２個を図示しているデータ初段回路、ＣＭＯＳ入出力バッファ、レイテンシーラッチ回路を各々４個づつ備えている。
【００５７】
装置２００は、チップ選択コマンドＣＳ／、ロウアドレスコマンドＲＡＳ／、カラムアドレスコマンドＣＡＳ／、ライトイネーブルコマンドＷＥ、クロックＣＬＫ、クロックイネーブルＣＬＥを外部から各々入力し内部信号を発生するコントロール系回路２４２を備える。なお、ここで示す”／”はコマンド入力がロウレベルのときコマンド入力サイクルが有効になることを示す。入力されたコマンドによりコントロール系回路２４２は、モードデコーダラッチセット信号ＭＲＳ、信号Ｂｃｕ、信号Ｂａｃｔ／Ｐｒｅ、信号Ｒ／Ｗ、ラッチ更新信号を各々出力する。モードデコーダラッチセット信号ＭＲＳはモードデコーダラッチに内部アドレス信号を取り込むための信号である。信号Ｂｃｕは読出しまたは書込みのときにアドレス信号を取込み、バーストモードのときにＹラッチカウンタ２１０のカウントアップを制御するための信号である。信号Ｂａｃｔ／Ｐｒｅはバンク別にアクティブおよびバンクのプリチャージを制御するための信号である。信号Ｒ／Ｗはバンク別に書込みまたは読出しを制御するための信号である。ラッチ更新信号は前記モードデコーダラッチ回路２４０の出力ＣＡＳレイテンシーＣＬ毎に発生しレイテンシーコントロール回路２４４を制御するために用いられる内部クロック信号である。
【００５８】
装置２００は、６４Ｍ（１Ｍは１，０４８，７５６に等しい）の図８に示すようなメモリセルを複数備える。メモリセルは約０Ｖ（Ｖｓｓ）と約２．２Ｖ（Ｖｄｌ）との間の電圧レベルで動作する。配置された複数のメモリセルはメモリバンクＢＡＮＫ０〜ＢＡＮＫ３にグループ分けされており、個々のバンクは、ＸラッチプリデコーダＸｌａｔｃｈ ｐｒｅ−ｄｅｃ、ＸデコーダＸｄｅｃ、ＹプリデコーダＹｐｒｅ−ｄｅｃ、ＹデコーダＹｄｅｃ、メモリマットＭａｔ、図１０に示されるようなセンスアンプ回路ＳＡ、図１１に示されるようなＩ／Ｏ選択部回路４００を備える。前記Ｉ／Ｏ選択部回路４００は、ローカル入出力ＬＩＯＴ、ＬＩＯＥとメイン入出力ＭＩＯＢ、ＭＩＯＴとの接続または非接続を選択するために用いられる。なお、図１０に示すセンスアンプ回路ＳＡおよび図１１に示すＩ／Ｏ選択部回路については後で詳細に説明する。
【００５９】
図１０および図１１は、装置２００に用いられるセンスアンプ回路３００およびＩ／Ｏ選択部回路４００を示している。図１２は装置２００のバンクがアクティブ動作時のセンスアンプ回路３００とＩ／Ｏ選択部回路４００の各信号の波形図を示している。図１３は各バンクのプリチャージ動作時のセンスアンプ回路３００とＩ／Ｏ選択部回路４００の各信号の波形図を示している。以下、バンクアクティブ動作時とプリチャージ動作時について説明する。
【００６０】
図１０、図１１および図１２を参照すると、各回路のバンクアクティブ動作が示されている。各バンクがアクティブになることにより、センスアンプ回路３００の各ノードをＶｄｌ／２レベルにプリチャージするための動作が終了する。すなわち、制御信号ＢＬＥＱＢがＶｄｄレベルのハイレベルからＶｓｓレベルのロウレベルに遷移し、センスアンプ回路３００のプリチャージＭＯＳＦＥＴがオフ状態となりチャージ動作が中止され、センスアンプ回路３００が動作可能な状態となる。また、Ｉ／Ｏ選択部回路４００のローカル入出力ＬＩＯＴ、ＬＩＯＢをＶｄｌ／２レベルにプリチャージするための動作が終了する。すなわち、制御信号ＢＬＥＱＢがＶｄｄレベルのハイレベルからＶｓｓレベルのロウレベルに遷移する。その結果、インバータ回路４０２、４０４の出力信号がＩ／Ｏ選択部回路４００のプリチャージＭＯＳＦＥＴをオフ状態にし、ローカル入出力ＬＩＯＴ、ＬＩＯＢのプリチャージ動作が中止される。従って、センスアンプ回路３００のプリチャージ動作が中止されるよりもインバータ回路４０２、４０４の遅延時間だけ遅延してＩ／Ｏ選択部回路４００のローカル入出力ＬＩＯＴ、ＬＩＯＢのプリチャージ動作が中止される。さらに制御信号ＢＬＥＱＢはローカル入出力ＬＩＯＴ、ＬＩＯＢとメイン入出力ＭＩＯＴ、ＭＩＯＢとを接続し動作可能な状態にするための制御信号としても用いられている。
【００６１】
Ｉ／Ｏ選択部回路４００のローカル入出力ＬＩＯＴ、ＬＩＯＢとメイン入出力ＭＩＯＢ、ＭＩＯＴとが接続される直前においてメイン入出力信号ＭＩＯＴ、ＭＩＯＢはＶｄｌレベルであり、センスアンプ回路３００およびＩ／Ｏ選択部回路４００のローカル入出力信号ＬＩＯＴ、ＬＩＯＢの電圧レベルはＶｄｌ／２レベルである。ローカル入出力ＬＩＯＴ、ＬＩＯＢとメイン入出力ＭＩＯＴ、ＭＩＯＢとが接続されるとメイン入出力ＭＩＯＴ、ＭＩＯＢはＶｄｌレベルからＶｄｌ／２レベル方向に向かって遷移し、ローカル入出力信号ＬＩＯＴ、ＬＩＯＢはＶｄｌ／２レベルからＶｄｌレベルへ向かって遷移する。
【００６２】
図２に示されるように書込みアンプ回路２０はメイン入出力ＭＩＯＴ、ＭＩＯＢに接続されている。メイン入出力ＭＩＯＴ、ＭＩＯＢに接続されている書込みアンプ回路２０の信号線ＭＩＬＳＢ、ＭＩＬＳＴはＶｄｌ電圧に接続されているプリチャージ回路ＷＡＰによりＶｄｌレベルにプリチャージされている。従って、信号線ＭＩＬＳＢ、ＭＩＬＳＴに接続されているメイン入出力信号ＭＩＯＴ、ＭＩＯＢおよびローカル入出力信号ＬＩＯＴ、ＬＩＯＢの電圧レベルは書込みアンプ回路２０の信号線ＭＩＬＳＢ、ＭＩＬＳＴのプリチャージ電圧Ｖｄｌレベルになる。
【００６３】
シェアード信号ＳＨＲ０が各々Ｖｄｄよりもさらに高い電圧レベルＶｐｐとＶｓｓレベルに遷移すると、ビット線ＢＬ０Ｂ、ＢＬ０Ｔとセンスアンプ回路３００の信号線３０２、３０４とが接続状態になり、ビット線ＢＬ０Ｂ、ＢＬ０Ｔの電圧レベルの差が図１０に示される信号線３０２、３０４に現れる。外部またはアドレスラッチカウンタ（図９参照）からのアドレス信号によりワード線ＳＷＬ０（図８参照）がＶｐｐレベルに立ち上がる。ある一定時間経過するとセンスアンプ活性化信号ＳＤＰ、ＳＤＮが各々ＶｄｌレベルおよびＶｓｓレベルに遷移し、ビット線ＢＬ０Ｂ、ＢＬ０Ｔの電圧レベルの差をセンスアンプ回路３００のセンスアンプ部ＳＡＮ、ＳＮＰでさらに増幅する。その後カラム選択信号ＹＳが立ち上がり外部からのデータの書込みまたはメモリセルからのデータの読出しを行なう。
【００６４】
図１０、図１１および図１３を参照すると、各回路のプリチャージ動作が示されている。まず、書込みまたは読出しが終了したことによりワード線ＳＷＬ０はＶｐｐレベルのハイレベルからＶｓｓレベルのロウレベルに遷移する。ワード線ＳＷＬ０がＶｓｓレベルに遷移した時点でシェアード信号ＳＨＲ０およびＳＨＲ１がＶｄｄレベルに遷移する。次に、制御信号ＢＬＥＱＢがＶｓｓのロウレベルからＶｄｄのハイレベルに遷移することにより、センスアンプ回路３００のプリチャージＭＯＳＦＥＴがオン状態になり、センスアンプ回路３００の各ノードがＶｄｌ／２Ｖレベルにプリチャージされる。
【００６５】
図９に示す個々のバンクの回路群ＷＡ／ＭＡ２４６は、各々８個のメインアンプ回路と８個の書込みアンプ回路とを備えており、メインアンプ回路および書込みアンプ回路は図５および図２に示したものを用いる。
【００６６】
図１４には、図２に示されている書込みアンプ回路２０および図５に示されている本発明のメインアンプ回路１３０の書込み時の様々な入力信号および出力信号の詳細な波形が示されており、図１４（ｃ）は、図６で示されている書込み時の波形をさらに詳細に示したものである。各々の内部制御信号の電圧レベルは、図１４（ａ）で示されるようにＶｄｄレベルをハイレベルとしＶｓｓレベルをロウレベルにする動作電圧レベルである。しかし、図１４（ｂ）で示されるように第１および第２の書込み信号ＭＤＩＢおよびＭＤＩＴは、ＶｄｄレベルをハイレベルとしＶｓｓレベルをロウレベルとするのに対し、メモリセルへ書込まれる信号つまりメイン入出力信号ＭＩＯＴ、ＭＩＯＢは、ＶｄｌレベルをハイレベルとしＶｓｓレベルをロウレベルにする電圧レベルとしている。つまり、この書込みアンプ回路２０はハイレベルをＶｄｄレベルからＶｄｌレベルへレベル変換をしている。
【００６７】
期間１５２にメインアンププリチャージ信号ＭＡＰＪに同期する信号Ｎ１’がハイレベルであることによって、メイン入出力ＭＩＯＴ、ＭＩＯＢは信号Ｎ１’がゲートに入力されているＰＭＯＳ（一対のスイッチＭＯＳＦＥＴ、Ｑ１、Ｑ２）を境に分離されている。その結果、一方のデータ線対（ｌ１、ｌ２）のプリチャージ電圧レベルＶｄｌと、他方のデータ線対（ｍ１、ｍ２）のプリチャージ電圧レベルであるＶｄｄレベルとを分離することができる。
【００６８】
もし、メイン入出力ＭＩＯＴ、ＭＩＯＢが前記ＰＭＯＳ（Ｑ１、Ｑ２）を境に分離されない場合、Ｖｄｄレベルにプリチャージされるデータ線対（ｍ１、ｍ２）よりデータ線対（ｌ１、ｌ２）のほうが電圧レベルが低いため、前記データ線対（ｌ１、ｌ２）の電圧レベルはＶｄｄレベルへ遷移してしまう。
【００６９】
従って、信号ＭＩＯＴ、ＭＩＯＢは、信号Ｎ１’がゲートに入力されているＰＭＯＳ（Ｑ１、Ｑ２）を境にデータ線対（ｌ１、ｌ２）とデータ線対（ｍ１、ｍ２）とに分離されることにより、書込みアンプ回路２０のＶｄｌ電圧端子とデータ線対（ｍ１、ｍ２）をプリチャージするためのＶｄｄ電圧端子との短絡により無駄な電流が流れることを防止できる。つまり、信号ＭＡＰＪによって駆動されるプリチャージＭＯＳＦＥＴがオン状態であるときは、信号Ｎ１’によって制御されるＰＭＯＳ（Ｑ１、Ｑ２）はオフ状態にされるので、データ線対（ｍ１、ｍ２）をプリチャージするＶｄｄ電圧端子と書込みアンプ回路２０のＶｄｌ電圧端子との短絡による無駄な電流消費を防止することができる。
【００７０】
図１５を参照すると、図５に示されている本発明のメインアンプ回路１３０の読出し時の様々な入力信号および出力信号の詳細な波形が示されている。図１５（ｄ）は図６で示されている読出し時の波形をさらに詳細に示したものである。各々の内部制御信号の電圧レベルは、図１５（ａ）に示されるようにＶｄｄレベルをハイレベルとしＶｓｓレベルをロウレベルにする電圧レベルである。しかし、図１５（ｂ）に示されるようにメモリセルからＭＩＯＴ、ＭＩＯＢに読出された信号はＶｄｌレベルをハイレベルとしているのに対し、メインアンプ出力信号ＭＯＪは、Ｖｄｄレベルをハイレベルとしている。つまり、このメインアンプ回路１３０は、ハイレベルをＶｄｌレベルからＶｄｄレベルへレベル変換をしている。
【００７１】
図１５（ｃ）を参照すると、メインアンプ回路１３０の各信号Ｎ１’、Ｎ２’、Ｎ５’の動作電圧レベルはＶｄｄレベルをハイレベルとしＶｓｓレベルをロウレベルとしている。信号Ｎ１’はメインアンプがイネーブル（ＭＡＳＪがハイレベル）であるとき常にメイン入出力分離信号ＭＡＣＢＪとメインプリチャージ信号ＭＡＰＪの両方に依存したものであり、図１５（ｄ）に示される符号１４４、１４６の通りである。
【００７２】
データ線対（ｌ１、ｌ２、ｍ１、ｍ２）は信号Ｎ１’がゲートに入力されるＰＭＯＳ（一対のスイッチＭＯＳＦＥＴ、Ｑ１、Ｑ２）を境に分離可能とされる。プリチャージ回路１３４は分離された一方のデータ線対（ｌ１、ｌ２）をＶｄｌレベルにプリチャージし、他方のデータ線対（ｍ１、ｍ２）をＶｄｄレベルにプリチャージすることができる。
【００７３】
信号Ｎ１’がロウレベルの期間にメモリセルから読出されたデータが、一方のデータ線対（ｌ１、ｌ２）から他方のデータ線対（ｍ１、ｍ２）に伝達される。その後、該データがＣＭＯＳラッチ型増幅回路（Ｑ３、Ｑ４、Ｑ５、Ｑ６）で増幅され、フリップフロップ回路１３６に読出しデータが保持される。信号Ｎ１’がロウレベルの期間、第１および第２のプリチャージ信号ＭＩＰＢＩＪおよびＭＩＰＴＩＪがハイレベルになることにより、書込みアンプ回路２０からのデータ線対（ｌ１、ｌ２）へのプリチャージは停止される。
【００７４】
また、プリチャージ期間中はＰＭＯＳ（Ｑ１、Ｑ２）がオフ状態になることにより、信号Ｎ５’および信号Ｎ２’はデータ線対（ｍ１、ｍ２）のプリチャージレベルであるＶｄｄレベルに保たれ、信号Ｎ５’と信号Ｎ２’の電圧レベル低下によるフリップフロップ回路１３６内に流れる貫通電流を防止することができる。
【００７５】
もし、プリチャージ期間中にデータ線対（ｌ１、ｌ２、ｍ１、ｍ２）が前記ＰＭＯＳ（Ｑ１、Ｑ２）を境に分離されない場合、Ｖｄｄレベルにプリチャージされるデータ線対（ｍ１、ｍ２）とＶｄｌレベルにプリチャージされるデータ線対（ｌ１、ｌ２）とが短絡し、前記データ線対（ｌ１、ｌ２）の電圧レベルはＶｄｄレベルへ向かって遷移してしまう。さらにデータ線対（ｍ１、ｍ２）のプリチャージレベルであるＶｄｄレベルが低下し、信号Ｎ５’および信号Ｎ２’の電圧レベル低下によるフリップフロップ回路１３６内の前記貫通電流が生じる。
【００７６】
従って、図１５（ｄ）に示されるように、プリチャージの期間１５０において第１および第２のプリチャージ信号ＭＩＰＢＩＪおよびＭＩＰＴＩＪがロウレベルであることにより、書込みアンプ回路（図２）側のデータ線対（ｌ１、ｌ２）はＶｄｌレベルにプリチャージされる。また、ＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）側のデータ線対（ｍ１、ｍ２）は図１５（ｃ）に示すようにＶｄｄレベルにプリチャージされる。つまり、プリチャージ回路１３４のデータ線対（ｌ１、ｌ２、ｍ１、ｍ２）を分離するためのＰＭＯＳ（Ｑ１、Ｑ２）がオフ状態にあるためにＶｄｌレベルにプリチャージされる書込みアンプ回路側のデータ線対（ｌ１、ｌ２）とＶｄｄレベルにプリチャージされるデータ線対（ｍ１、ｍ２）との短絡が防止される。
【００７７】
本実施形態のメモリはアレイの内部電圧が外部電圧よりも低い電圧とされる。これにより、内部回路の低消費電力化を図っている。この場合、メモリ内で内部低電圧から外部高電圧へ読出し信号レベルを変換する必要がある。信号レベルを変換するために新たな変換回路を設けると、変換回路での遅延時間により、読出しスピードの遅延を招く。
【００７８】
本発明の実施形態によればデータ線対（ｌ１、ｌ２、ｍ１、ｍ２）をスイッチＭＯＳＦＥＴ（Ｑ１、Ｑ２）で分割し、内部回路側のデータ線対を低電圧にプリチャージし、ＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）側のデータ線対（ｍ１、ｍ２）を高電圧にプリチャージし、読出し時に両データ線を結合することにより、電圧レベル変換を行なうので、電圧レベル変換に伴う遅延が実質的に生じない。
【００７９】
本発明の実施形態のように、ＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）の出力信号を受けてデータを保持する保持回路１３６を設けることにより、増幅回路のプリチャージ動作を次の読出し動作に備えて早期に開始することができる。
【００８０】
また、増幅回路として図５に示されるようなＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）を用いることにより、より高速な読出し動作が可能である。すなわち、前記読出し時のレベル変換により、信号Ｎ２’、信号Ｎ５’がＶｄｄレベルからＶｄｌレベルに下がり（図１５（ｃ）参照）、その後、ＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）により一方がＶｄｄレベル、他方がＶｓｓレベルに向かって各々相補的に高速に増幅される。
【００８１】
以上、詳細に説明したように、ＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）の電源電圧として、内部電圧の電源電圧（Ｖｄｌ）よりも高い電圧（Ｖｄｄ）を用い、増幅回路の入力データ線を高い電圧（Ｖｄｄ）にプリチャージするためにスイチＭＯＳＦＥＴ（Ｑ１、Ｑ２）を利用することにより、増幅回路の動作時にレベル変換動作を同時に実行することが可能となった。従って、レベル変換の為の遅延時間が実質的に無視できるので高速な読出し動作が可能となる。
【００８２】
以上、本発明者によってなされた発明を例示的な実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８３】
例えば、ある場合には、本発明のある特徴を用いる一方、本発明の他の特徴を用いないこともできる。更に、本発明の範囲を逸脱することなく、本実施形態に付加的または代替的な構成要素や他の回路を追加することもできる。従って、添付の特許請求の範囲は本発明の範囲と整合する仕方で広く解釈すべきである。
【００８４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００８５】
即ち、タイミングの競合および電圧レベルの不一致に起因する問題を解決することができる。
【００８６】
また、テストモードでは半導体メモリのメモリセルの２倍の数を同時にアクセスすることができ、従って試験時間を短縮することができる。
【００８７】
更に、個々の異なる幅に対応する出力バスの時定数を非常に類似したものにすることができる。
【図面の簡単な説明】
【図１】従来の１６ＭビットＳＤＲＡＭ用のメインアンプ回路の略図である。
【図２】従来の１６ＭビットＳＤＲＡＭ用の書込みアンプ回路の略図である。
【図３】図１および図２の従来の回路のタイミング図である。
【図４】本発明の実施形態である６４ＭビットＳＤＲＡＭのブロック図である。
【図５】図４の６４ＭビットＳＤＲＡＭ用の改良されたメインアンプ回路の略図である。
【図６】図２の従来の書込みアンプ回路を備えた図５の改良されたメインアンプ回路のタイミング図であり、本発明の特徴を示す図である。
【図７ａ】図４の６４ＭビットＳＤＲＡＭのメイン出力バス用のレイアウト図である。
【図７ｂ】図４の６４ＭビットＳＤＲＡＭのメイン出力バス用のレイアウト図である。
【図７ｃ】図４の６４ＭビットＳＤＲＡＭのメイン出力バス用のレイアウト図である。
【図８】図４および図９の６４Ｍ・ＳＤＲＡＭのメモリセルを示す図である。
【図９】本発明の好適な他の６４Ｍ・ＳＤＲＡＭの全体図である。
【図１０】本発明の６４Ｍ・ＳＤＲＡＭのセンスアンプ回路図である。
【図１１】本発明の６４Ｍ・ＳＤＲＡＭのＩ／Ｏ選択部回路図である。
【図１２】バンクアクティブ時のタイミング図である。
【図１３】プリチャージ時のタイミング図である。
【図１４】書込みアンプのタイミング図である。
【図１５】本発明のメインアンプのタイミング図である。
【符号の説明】
１０，１３０ メインアンプ回路
１２ ＮＡＮＤゲート（第１のセクション）
１４ プリチャージ回路（第２のセクション）
１６ フリップフロップ（第３のセクション）
１８ 駆動回路（第４のセクション）
２０ 書込みアンプ回路
１００，２００ 装置（ＳＤＲＡＭ）
１０２，１０４，１０８ａ〜１０８ｄ 入力パッド
１０６ 電圧レギュレータ
１１０ アドレスデコーダグループ
１１２ａ〜１１２ｄ Ｉ／Ｏパッド
１１４ Ｉ／Ｏ回路グループ
１１６〜１１９ バンク
１１６ｕ〜１１９ｕ メモリセルバンクの上位部分
１１６ｌ〜１１９ｌ メモリセルバンクの下位部分
１２０ メインアンプ
１２２ 書込みアンプ
１２４ メイン出力バス
１２４ｔ メインテスト出力バス
１２４’〜１２４’’’ メイン出力バス
１２６ データ・インバス
１３２ ＮＡＮＤ回路（第１のセクション）
１３４ プリチャージ回路（第２のセクション）
１３６ フリップフロップ回路（第３のセクション）
１３８ 駆動回路（第４のセクション）
１４８，１５０，１５２ 期間
１６０，１６０ａ〜１６０ｈ バスライン
１６０Ｗ，１６２Ｗ，１６４Ｗ バス幅
１６２ａ〜１６２ｄ，１６４ａ，１６４ｂ バスライン
２０２，２０４ パッド
２０６ 電圧レギュレータ
２０８ アドレス初段回路
２１０ Ｙラッチカウンタ
２１２，２１８ データ初段回路
２２０ ハイインピーダンスコントロール回路
２２２，２２８ ＣＭＯＳバッファ
２３０ マスクコントロール回路
２３２，２３８ レイテンシーラッチ回路
２４０ モードデコーダラッチ回路
２４２ コントロール系回路
２４４ レイテンシーコントロール回路
２４６ 回路群
３００ センスアンプ回路
３０２，３０４ 信号線
４００ Ｉ／Ｏ選択部回路
４０２，４０４ インバータ回路
Ａ１〜Ａ８，Ｂ１〜Ｂ８，Ｃ１〜Ｃ８，Ｄ１〜Ｄ８，Ｅ１〜Ｅ８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１〜Ｈ８ グループ
Ｑ１〜Ｑ６ ＭＯＳＦＥＴ
ｌ１，ｌ２，ｍ１，ｍ２ データ線
ＷＡＰ プリチャージ回路
ＭＩＬＳＢ，ＭＩＬＳＴ 信号線
ＳＡＮ，ＳＮＰ センスアンプ部
ＭＯＢ１〜ＭＯＢ８ メインアンプ出力
ＭＡＳＪ バンクアクティブ化信号
ＭＡＣＢＪ メイン入出力分離信号
ＭＡＥＪ メインアンプアクティブ化信号
ＭＡＴＥＳＴＢ テスト信号
ＭＡＰＪ メインアンププリチャージ信号
ＭＩＯＴ メイン入出力信号またはメイン入出力
ＭＩＯＢ 反転メイン入出力信号または反転メイン入出力
ＭＩＯｘ 入出力信号
ＭＩＰＴＩＪ 第１のプリチャージ信号
ＭＩＰＢＩＪ 第２のプリチャージ信号
ＭＩＥＱＩＪ 等化信号
ＭＩＤＢ 第１の書込み信号
ＭＩＤＴ 第２の書込み信号
ＭＯＪ メインアンプ出力またはメインアンプ出力信号
ＭＡＯＥＪ 出力アクティブ信号
ＭＯＴＪ メインアンプテスト出力信号
Ｖｄｄ プラス外部電源
Ｖｓｓ 接地電圧
Ｖ１，Ｖｄ１ 内部電圧
Ｎ１，Ｎ２，Ｎ１’，Ｎ２’ 出力または信号
Ｎ３，Ｎ４ 出力信号
Ｎ３’〜Ｎ５’ 出力または出力信号
ＢＡＮＫ０〜ＢＡＮＫ８ バンク
ＭＲＳ モードデコーダラッチセット信号
Ｂｃｕ，Ｂａｃｔ／Ｐｒｅ，Ｒ／Ｗ，ＢＬＥＱＢ 信号
ＬＩＯＴ，ＬＩＯＢ ローカル入出力信号またはローカル入出力
ＢＬ０Ｂ，ＢＬ０Ｔ，ＢＬ１Ｂ，ＢＬ１Ｔ ビット線
ＳＷＬ０ ワード線
ＹＳ カラム選択信号
ＳＨＲ０，ＳＨＲ１ シェアード信号
ＳＤＰ，ＳＤＮ センスアンプ活性化信号
【発明の属する技術分野】
本発明は一般的に半導体の設計技術に関し、特にダイナミックランダムアクセスメモリと共に用いる改良されたメインアンプ回路および入出力バスを提供する装置および方法に関する。
【０００２】
【従来の技術】
電子システムの設計において、速度およびタイミングの制約は常に考慮すべき重要な要素であった。ほとんどのシステム設計では、使用されるすべての構成要素のタイミング上の要求に適合させると共に、高速を実現するため最適化する必要がある。その結果、多くの集積回路、即ち“チップ”が同期設計を用いている。同期化チップとは、チップの構成要素が共通のシステムクロックに接続されたチップのことである。同期化チップでは通常、その入力および出力のいずれかに接続されたラッチ、レジスタあるいはカウンタが単一のモノリシックチップ上に設けられている。更に同期化チップは、外部の論理チップが少なく、動作速度が速くなる等、システム設計者に多くの便益を提供している。
【０００３】
同期化チップの一例として、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）がある。ＳＤＲＡＭとは概念的に、単にレジスタあるいはラッチが同一チップ上に設けられたランダムアクセスメモリ（ＤＲＡＭ）である。しかし、トランジスタの数およびトランジスタの速度が増加すると共に、回路およびバスの設計はより厳密さが要求されるようになる。例えば、従来１６ＭビットＳＤＲＡＭ（１Ｍビットは１，０４８，５７６個のメモリセル、即ちビット）や６４ＭビットＤＲＡＭが存在するが、現在のところ、６４ＭビットＳＤＲＡＭは存在していない。６４ＭビットＳＤＲＡＭを作るための従来の方法の１つとして、１６ＭビットＳＤＲＡＭに用いられる周辺回路（メモリアレイの周辺にある回路）を６４ＭビットＤＲＡＭのメモリアレイと組み合わせるものがある。しかし、そのような組み合わせは、同期的な動作に要求される動作速度の増加や、メモリセルの増加に起因する容量性負荷の増加のため、新たに複数の問題を招くことになる。そのような問題の１つにタイミングの競合がある。このタイミングの競合により不正なデータが読み出されることがあり、装置を動作不能としてしまうことがある。また、他の問題の１つに電圧レベルの不一致がある。この電圧レベルの不一致により信号が異なる電源に接続されることがあり、電源が短絡されることがある。その結果、電力消費が増加し、高温や大電流等の信頼性に係る問題が一般に生じる。
【０００４】
これらの問題を例示するため、従来の６４ＭビットＤＲＡＭと従来の１６ＭビットＳＤＲＡＭについて説明する。従来の６４ＭビットＤＲＡＭはメモリセルを複数の個々のバンクに分割している。ここでは例として４つのバンクを用いる。メモリセルの個々のバンクに接続されているのは複数のメインアンプであり、このメインアンプは後に図１を参照して説明するメインアンプ回路を含む。また、メモリセルの個々のバンクに接続されているのは複数の書込みアンプであり、この書込みアンプは後に図２を参照して説明する書込みアンプ回路を含む。メインアンプおよび書込みアンプのいずれも従来の１６ＭビットＳＤＲＡＭから導入されたものである。
【０００５】
図１は従来の１６ＭビットＳＤＲＡＭ用のメインアンプ回路１０を示す。メインアンプ回路１０は複数の信号を受取るが、それらはバンクアクティブ信号ＭＡＳＪと、メイン入出力分離信号ＭＡＣＢＪと、メインアンプアクティブ信号ＭＡＥＪと、テスト信号ＭＡＴＥＳＴＢと、メインアンププリチャージ信号ＭＡＰＪとを含む。メインアンプ回路１０はまた３つの信号、即ちメイン入出力信号ＭＩＯＴと、反転メイン入出力信号ＭＩＯＢと、メインアンプ出力ＭＯＪとを発信する。更に、メインアンプ回路１０は電源に接続されているが、それらはプラス外部電源Ｖｄｄと、マイナス外部電源Ｖｓｓと、プラス電源Ｖ１とを含む。従来の１６ＭビットＳＤＲＡＭでは電源Ｖ１はＶｄｄに等しいが、以下の説明から明らかにされる理由により、ここでは２つの電源を区別する。
【０００６】
メインアンプ回路１０は４つの異なるセクションに分離することができる。第１のセクションはＮＡＮＤゲート１２により表されており、２つの信号ＭＡＳＪとＭＡＣＢＪとを受取る。ＭＡＳＪ信号は、メインアンプ回路１０が“アクティブ”のときは常に“ハイ”に維持される。メインアンプ回路１０は、それに対応するメモリセルバンクのメモリセルにアクセスするために用いられるときは常にアクティブである。ＭＡＣＢＪ信号は、メインアンプ回路１０が２つの出力信号ＭＩＯＴとＭＩＯＢとを分離しているときは常に“ロウ”に遷移する。この２つの出力信号を分離するために用いられる回路部分は示されていないが、そのような回路の他の実施は当業者によく知られている。ＭＡＳＪはハイに維持されるので、ＮＡＮＤゲート１２の出力Ｎ１は、ＭＡＣＢＪを反転した信号になる。
【０００７】
メインアンプ回路１０の第２のセクションはプリチャージ回路１４である。プリチャージ回路１４は、出力信号ＭＩＯＢとＭＩＯＴとを特定の期間にわたりＶｄｄまたはＶ１に接続することによりそれらの信号をプリチャージする。プリチャージは、２つの出力信号ＭＩＯＴとＭＩＯＢとが分離していないとき、ＭＡＰＪにより制御され、メインアンプ回路１０に対応するバンクがアクティブでないときにはＭＡＳＪ信号により制御される。
【０００８】
メインアンプ回路１０の第３のセクションはフリップフロップ１６である。フリップフロップ１６は、プリチャージ回路１４から発信する信号Ｎ１とＮ２とを受取る。フリップフロップは２つの出力信号Ｎ５とＮ４とを生成する。
【０００９】
メインアンプ回路１０の第４のセクションは駆動回路１８である。駆動回路１８はフリップフロップ１６の出力Ｎ３とＮ４とを受取り、メイン出力バスの出力信号ＭＯＪを選択的に発信する。
【００１０】
更に、駆動回路１８はＭＡＴＥＳＴＢ信号を受取るが、それはメインアンプ回路１０がテストモードにあることを示す。テストモードは、１６ＭビットＳＤＲＡＭの製品試験の時間を短縮するために用いられる。従来の１６ＭビットＳＤＲＡＭを試験するには、個々のメモリセルがアクセスされる必要がある。テストモードを用いることにより、２つ以上のメモリセルへの書込み、またそれからの読み出しが可能になり、従って試験時間が短縮される。従来の１６ＭビットＳＤＲＡＭは１６のＭＯＪ信号をまとめてメイン出力バスを形成することにより、１６ビット幅のＳＤＲＡＭとして利用される。更に、従来の１６ＭビットＳＤＲＡＭは１６のメインアンプ回路を有する。従って、従来の１６ＭビットＳＤＲＡＭでは同時に１６のメモリ位置にアクセスすることができ、それにより試験時間が改善される。試験時間を更に改善するには、１６個より多くのメモリセルを同時にアクセスすることができれば有益である。
【００１１】
図２は従来の１６ＭビットＳＤＲＡＭ用の書込みアンプ回路２０を示す。書込みアンプ回路２０は複数の信号を受取るが、それらは第１のプリチャージ信号ＭＩＰＴＩＪと、第２のプリチャージ信号ＭＩＰＢＩＪと、等化信号ＭＩＥＱＩＪと、第１の書込み信号ＭＤＩＢと、第２の書込み信号ＭＤＩＴとを含む。書込みアンプ回路２０はまた、メイン入出力信号ＭＩＯＴと、反転メイン入出力信号ＭＩＯＢとを発信する。更に、書込みアンプ回路２０はマイナス外部電源Ｖｓｓと、プラス内部電源Ｖ１（これはＶｄｄに等しい）とに接続されている。
【００１２】
書込みアンプ回路２０は、出力信号ＭＩＯＢとＭＩＯＴとを、互いに接続することにより、あるいは特定の期間にわたりＶ１に接続することによりそれらの信号を等化させることができる。更に、書込み信号ＭＤＩＢ、ＭＤＩＴ、ＭＩＰＢＩＪ、またはＭＩＰＴＩＪを適切にアサートすることにより、書込みアンプ回路２０は選択的に出力信号ＭＩＯＢとＭＩＯＴとをＶ１またはＶｓｓに発信することができる。
【００１３】
【発明が解決しようとする課題】
ところが、前記のような従来技術において、以下に説明するような欠点がある。
【００１４】
従来の６４ＭビットＤＲＡＭは中間電圧レベル、即ちＶｄｄとＶｓｓとの間で動作するメモリアレイを備えている。中間電圧レベルは、当業者によく知られている様々な理由により必要とされている。従来の１６ＭビットＳＤＲＡＭから導入された前記２つのアンプ回路はＶｄｄおよびＶｓｓで動作するが、それらのアンプ回路を中間電圧を必要とする６４ＭビットＤＲＡＭのメモリアレイと組み合わせると問題が生じる。第１の解決方法はＶｄｄの電圧レベルを変更することである。しかし、この解決方法はうまく行かない。他の周辺回路および他の周辺チップがＶｄｄ電源として、より高い所定の電圧レベルを必要とするからである。第２の解決方法はプラスの内部電源Ｖ１を前記の中間電圧レベルに等しくなるように変更することである。このようにすれば、Ｖｄｄの電圧レベルは維持され、メモリアレイに対する中間電圧レベルは低下される。しかし、この解決方法は、後述するように、新たに複数の問題を招くことになる。
【００１５】
図３は前記の信号および回路を表すタイミング図であり、ＶｄｄとＶ１とが異なる電圧レベルである場合に引き起こされる問題の一例を示すものである。入力信号の機能は基本的に、従来の１６ＭビットＳＤＲＡＭに含まれる他の回路（図示されていない）の機能により決定される。しかし、前記の信号名称に関する、入力信号とその波形については当業者によく知られている。
【００１６】
Ｎ１の波形は、メインアンプ回路１０がアクティブ（ＭＡＳＪがハイ）であるときは常に、基本的にＭＡＣＢＪ信号の波形を反転したものであり、それは符号２２，２４，２６，２８で示される通りである。このようにして、Ｎ１はメインアンプ回路１０にいつ分離が生じるかを通知する。Ｎ１がロウのときは常に、メインアンプ回路１０は出力信号ＭＩＯＢとＭＩＯＴ（それらを一般的にＭＩＯｘで示す）とを発信する。従って、符号３０，３２，３４を参照すると、ＭＡＰＪ信号がロウのとき、メインアンプ回路１０はＭＩＯｘ信号をＶｄｄに発信する。同様に、符号３６，３８を参照すると、書込みアンプ回路２０はまた、ＭＩＯｘ信号をＶ１またはＶｓｓに特定の期間発信する。しかし、期間４０および４２では、メインアンプ回路１０および書込みアンプ回路２０のいずれもＭＩＯｘ信号を同時に異なる電圧レベルに発信する。ＭＩＯｘ信号が同時に異なる２つの電圧レベルになることはないので、特定の期間にわたり、対応する電源の間を“短絡”する。６４ＭビットＳＤＲＡＭの信頼性および電力消費を改善するために、電源間の短絡を全く無くすことができれば有益である。
【００１７】
そこで、本発明の目的は、タイミングの競合および電圧レベルの不一致に起因する問題を解決した半導体メモリを提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２０】
即ち、本発明によれば、メインアンプ回路を備えた半導体メモリが提供され、そのメインアンプ回路は２つの異なるプラス電圧レベルを用いることができ、また、書込みアンプ回路と共に選択的に２つのＩ／Ｏバスを駆動し、プリチャージすることができる。メインアンプ回路は分離・プリチャージセクションとアクティブ化セクションとを含む。アクティブ化セクションは、２つのＩ／Ｏバスが分離していないときのみ、２つのＩ／Ｏ信号をプリチャージするよう第１のセクションをアクティブにする信号を発信する。
【００２１】
本発明の他の一つの特徴として、メインアンプ回路はメイン出力バスとテスト出力バスとを含む。それにより、半導体メモリは通常モードとテストモードとで動作することができる。テストモードでは、半導体メモリのメモリセルの２倍の数を同時にアクセスすることができ、従って試験時間が短縮される。
【００２２】
本発明の他の一つの特徴として、半導体メモリは複数の異なるデータ幅の１つを取り得るが、各データ幅に対応する異なるサイズの出力バスを備えている。異なるデータ幅は異なるメタルマスクを用いることにより生成されるので、異なるサイズの出力バスを同じメタルマスクを用いて生成することができる。キャパシタンスの比較的大きな出力バスは大きな幅で製造することができ、それらの抵抗は比較的小さくなる。反対に、キャパシタンスの比較的小さな出力バスは小さな幅で製造することができ、それらの抵抗は比較的大きくなる。その結果、個々の異なる幅に対応する出力バスの時定数は非常に類似したものになる。
【００２３】
【発明の実施の形態】
上述のように、図１、図２および図３は１６ＭビットＳＤＲＡＭ用の従来のメインアンプおよび書込みアンプに関する回路とタイミング図を示す。図２の従来の書込みアンプ回路２０は本発明においても用いられ、従って、以下の説明においても参照される。
【００２４】
図４を参照すると、符号１００は一般的に本発明の特徴を具体化したＳＤＲＡＭを示す。本発明の好適な実施形態において、装置１００は６４ＭビットＳＤＲＡＭであるが、勿論、本発明はＳＤＲＡＭの使用に限定されるものではなく、他のタイプのランダムアクセスメモリを含め、異なるプラス電圧レベルによる多重アンプを必要とするアレイタイプの集積回路に関連して用いてもよい。更に、好適な実施形態で列挙されている電圧レベルは説明のためのみのものであり、本発明を限定することを意図したものではない。
【００２５】
装置１００は、それぞれが入力パッド１０２および１０４を介したプラスの外部電源（Ｖｄｄ）およびマイナスの外部電源（Ｖｓｓ）を受取る。好適な実施形態において、Ｖｄｄ電圧は３．３Ｖに等しく、Ｖｓｓ電圧は０Ｖに等しい。更に、装置１００は、装置のメモリセルに用いるため、約２．２Ｖの内部電圧（Ｖｄｌ）を供給する電圧レギュレータ１０６を含む。これら３種の電圧Ｖｓｓ、Ｖｄｄ、Ｖｄｌはほとんどの従来の６４ＭビットＤＲＡＭに典型的なものなので、詳細には説明しない。
【００２６】
装置１００は、入力パッド１０８ａ，１０８ｂ，１０８ｃ，１０８ｄを介したアドレス入力および制御信号入力を受取る。好適な実施形態において、より多くのアドレス用入力パッドおよび制御用入力パッドが存在するが、それらの機能はパッド１０８ａ〜１０８ｄにより示す。更に、装置１００は複数の制御およびアドレスデコーダ回路を含んでおり、それらは一般的にアドレスデコーダグループ１１０として参照される。アドレスデコーダグループ１１０および入力パッド１０８ａ〜１０８ｄはほとんどの６４ＭビットＤＲＡＭあるいは１６ＭビットＳＤＲＡＭに従来から存在するものなので、詳細には説明しない。
【００２７】
装置１００は、Ｉ／Ｏパッド１１２ａ，１１２ｂ，１１２ｃ，１１２ｄを介したデータ入出力（Ｉ／Ｏ）を送信しまたは受取る。Ｉ／Ｏの数は装置１００のデータ幅を決定するが、一般に４、８または１６ビット幅である。特に言及しない限り、例えば、装置１００は４ビット幅の装置であり、４つのＩ／Ｏパッド１１２ａ〜１１２ｄだけを備えているものとする。更に、装置１００は複数の入力バッファと出力バッファとその他の回路とを含んでおり、それらは一般的にＩ／Ｏ回路グループ１１４として参照される。Ｉ／Ｏ回路グループ１１４および入力パッド１１２ａ〜１１２ｄはほとんどの６４ＭビットＤＲＡＭあるいは１６ＭビットＳＤＲＡＭに従来から存在するものなので、詳細には説明しない。
【００２８】
装置１００は６４Ｍ（１Ｍは１，０４８，５７６に等しい）のメモリセルを含んでいる。メモリセルは０Ｖ（Ｖｓｓ）と２．２Ｖ（Ｖｄｌ）との間の電圧レベルで動作する。メモリセルは等しいサイズの４つのバンク１１６，１１７，１１８，１１９にグループ分けされ、個々のバンクは、それぞれが添え字“ｕ”または“ｌ”により示される上位部分と下位部分とを有している。メモリセルは従来から存在するものであり、複数の異なる信号線、アンプ回路、デコーダ回路を用いている。バンク１１６〜１１９は、ほとんどの６４ＭビットＤＲＡＭに従来から存在するメモリセルを含むので、それらの機能を詳細に説明しない。
【００２９】
また、メモリセルの個々のバンクに接続されているのは複数のメインアンプ回路および書込みアンプ回路である。装置１００では、８つのメインアンプ回路と８つの書込みアンプ回路とが個々のバンク部分に接続されている。例えば、バンク部分１１６ｕには、第１のメインアンプ１２０と第１の書込みアンプ１２２とが接続されており、それらは一般的にグループＡ１として参照されている。そして、他の７つのメインアンプおよび書込みアンプはそれぞれ一般的にグループＡ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８として参照されている。同様に、個々のバンク部分１１７ｕ，１１８ｕ，１１９ｕ，１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌは、８つのメインアンプおよび書込みアンプを備えており、それぞれ一般的にグループＢ１〜Ｂ８，Ｃ１〜Ｃ８，Ｄ１〜Ｄ８，Ｅ１〜Ｅ８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１〜Ｈ８として参照されている。すべてのメインアンプおよびすべての書込みアンプはそれぞれ同一であり、以下簡略化のため、第１のメインアンプ１２０および第１の書込みアンプ１２２についてのみ説明する。しかし、残りのメインアンプおよび書込みアンプも同様に動作することはいうまでもない。
【００３０】
個々のメインアンプはメイン出力バス１２４に、個々の書込みアンプはデータ・インバス１２６にそれぞれ接続されている。上述のように、装置１００のＩ／Ｏの数を４、８または１６とすることができる。従って、出力バス１２４およびデータ・インバス１２６はそれぞれ、４本、８本または１６本の個々のバスラインを含む。
【００３１】
図５を参照すると、第１のメインアンプ１２０の改良されたメインアンプ回路１３０は、図１の従来のメインアンプ回路１０と同様に複数の信号を利用する。それらはバンクアクティブ化信号ＭＡＳＪと、メイン入出力分離信号ＭＡＣＢＪと、メインアンプアクティブ化信号ＭＡＥＪと、テスト信号ＭＡＴＥＳＴＢと、メインアンププリチャージ信号ＭＡＰＪと、メイン入出力信号ＭＩＯＴと、反転メイン入出力信号ＭＩＯＢと、メインアンプ出力ＭＯＪとを含む。更に、メインアンプ回路１３０はまた、電源Ｖｄｄ、Ｖｄｌ、Ｖｓｓに接続されている。
【００３２】
メインアンプ回路１３０は４つの異なるセクションに分離することができる。第１のセクションはＮＡＮＤ回路１３２である。ＮＡＮＤ回路１３２は３つの信号ＭＡＰＪと、ＭＡＳＪと、ＭＡＣＢＪとを受取る。ＭＡＣＢＪ信号は、メインアンプ回路１３０が２つの出力信号ＭＩＯＴとＭＩＯＢとを分離しているときは常にロウに遷移する。ＭＡＳＪ信号は、バンク部分１１６ｕがアクティブのときは常にハイに遷移する。ＭＡＰＪ信号は、出力信号ＭＩＯＴとＭＩＯＢとがプリチャージされるときは常にハイに遷移する。その結果、ＮＡＮＤ回路１３２の出力Ｎ１’は、分離信号ＭＡＣＢＪとプリチャージ信号ＭＡＰＪとの両方に依存する。この改良されたＮＡＮＤ回路１３２の利点は以下の説明から更に明らかにされる。
【００３３】
メインアンプ回路１３０の第２のセクションはプリチャージ回路１３４である。プリチャージ回路１３４は、出力信号ＭＩＯＢとＭＩＯＴとを互いに接続し、特定の期間にわたりＶｄｄに、そして他の期間にわたりＶｄｌに接続することにより、それら出力信号ＭＩＯＢとＭＩＯＴとをプリチャージする。Ｖｄｄへのプリチャージは信号ＭＡＰＪにより制御され、２つの出力信号ＭＩＯＴとＭＩＯＢとが分離していないときには、即ちＮ１’がロウのとき、プリチャージが実行される。Ｖｄｌへのプリチャージは信号ＭＡＳＪにより制御され、バンク部分１１６ｕがアクティブであるときのみ、プリチャージを実行する。
【００３４】
メインアンプ回路１３０の第３のセクションはフリップフロップ１３６である。フリップフロップ１３６は、プリチャージ回路１３４から発信する信号Ｎ５’とＮ２’とを受取る。フリップフロップ１３６は２つの出力信号Ｎ３’とＮ４’とを生成する。
【００３５】
メインアンプ回路１３０の第４のセクションは駆動回路１３８である。駆動回路１３８はフリップフロップ１３６の出力Ｎ３’とＮ４’とを受取り、メイン出力バスのＭＯＪ信号を選択的に発信する。
【００３６】
更に、駆動回路１３８はメイン回路１３０がテストモードにあることを示す信号ＭＡＴＥＳＴＢを受取り、ＭＯＪ信号を発信するために出力アクティブ化信号ＭＡＯＥＪを受取る。これら２つの信号と出力Ｎ３’とＮ４’とを用いることにより、駆動回路１３８はＭＯＪバスまたはメインアンプテスト出力バスＭＯＴＪのいずれかを選択的に発信することができる。ＭＯＴＪ信号はＭＯＪバスに類似しているが、テストモード期間のみ用いられる。６４個のメインアンプ回路が存在し、そのうちの３２個が上位バンク１１６ｕ，１１７ｕ，１１８ｕ，１１９ｕに接続されており、残りの３２個が下位バンク１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに接続されているので、メインテスト出力バス１２４ｔは、各メインアンプ回路に接続された個々のＭＯＴＪバスに対応する６４個のバスを含む。それにより、テストモード時に６４個のメモリセルを同時にアクセスすることができる。ＭＯＴＪ信号を用いずに通常モードで動作する場合、最大で１６個のメモリセル（１６ビット幅の装置１００の場合）を同時にアクセスすることができる。その結果、テストモードで動作する場合、６４Ｍのメモリセルすべてにアクセスするのに要する時間は４分の１に短縮される。テストモードを更に使いよいものにするため、メモリセルから同時に読み出されたすべてのデータが正しいかどうかを決定するようメインテスト出力バス１２４ｔは圧縮・復元回路に接続されている。勿論、この圧縮・復元回路は従来の１６ＭビットＳＤＲＡＭに用いられており、当業者にとって明らかであり、容易に理解されるものである。
【００３７】
上述のように、第１の書込みアンプ１２２は図２の書込みアンプ回路２０を含むが、電圧Ｖ１はＶｄｌ電源に接続されているものとする。
【００３８】
図６を参照すると、様々な入力信号の波形が示されているが、それらの波形は装置１００上に配置された他の回路（図示されていない）の機能により決定される。しかし、これら入力信号の多くは従来の１６ＭビットＳＤＲＡＭの入力信号と同様のものであり、前記の信号名称に関する、これらの入力信号とその波形については当業者によく知られている。
【００３９】
Ｎ１’信号の波形は、メインアンプ回路１３０がイネーブル（ＭＡＳＪがハイ）であるときは常に、信号ＭＡＣＢＪとＭＡＰＪとの両方に依存したものであり、それは符号１４０，１４２，１４４，１４６で示される通りである。このようにして、Ｎ１’信号はメインアンプ回路１３０に、いつ分離が生じるか、プリチャージがなされていないかを通知する。Ｎ１’信号がロウのときは常に、メインアンプ回路１３０は出力信号ＭＩＯＢとＭＩＯＴ（それらを一般的にＭＩＯｘで示す）とをＶｄｄに発信する。従って、ＭＡＰＪ信号はＮ１’信号を制御するので、メインアンプ回路１３０は期間１４８，１５０，１５２ではＭＩＯｘ信号をＶｄｄに発信しない。
【００４０】
符号３６，３８を参照すると、書込みアンプ回路２０は、ＭＩＯｘ信号をＶｄｌまたはＶｓｓに特定の期間発信し続けるが、競合する電圧がＭＩＯｘ信号にかけられることに起因する短絡は全く生じない。
【００４１】
再び図４を参照すると、装置１００のビット幅は、４、８、１６ビットとすることができ、以下それぞれｂｙ−４バージョン、ｂｙ−８バージョン、ｂｙ−１６バージョンとして参照する。本装置の製造の際、装置１００のどのバージョンにするかが決定される。装置１００は複数のマスク層（図示されていない）を用いて製造されるが、各バージョンは特定のメタルマスク層（図示されていない）に関係する。勿論、異なるバージョンの装置をメタルマスク層１枚のみを変更して製造するこの方法は当技術分野ではよく知られており、詳細には説明しない。
【００４２】
装置１００の特定のバージョンにより出力バス１２４およびデータ・インバス１２６のバスラインの数が決定される。ｂｙ−４バージョンの場合、出力バス１２４には４本のバスラインが存在し、そのうちの２本は上位バンク１１６ｕ，１１７ｕ，１１８ｕ，１１９ｕに対応し、残りの２本は下位バンク１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに対応する。ｂｙ−８バージョンの場合、出力バス１２４には８本のバスラインが存在し、そのうちの４本は上位バンク１１６ｕ，１１７ｕ，１１８ｕ，１１９ｕに対応し、残りの４本は下位バンク１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに対応する。ｂｙ−１６バージョンの場合、出力バス１２４には１６本のバスラインが存在し、そのうちの８本が上位バンク１１６ｕ，１１７ｕ，１１８ｕ，１１９ｕに対応し、残りの８本は下位バンク１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに対応している。データ・インバス１２６におけるバスラインの配列および本数は出力バス１２４の場合と同様である。
【００４３】
装置１００のバージョンにより、メイン出力バス１２４またはメインデータ・インバス１２６の単一のバスラインに接続されたアンプグループＡ１〜Ａ８，Ｂ１〜Ｂ８，Ｃ１〜Ｃ８，Ｄ１〜Ｄ８，Ｅ１〜Ｅ８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１〜Ｈ８の数が決定される。ｂｙ−４バージョンの場合、単一のバスラインに１６個のアンプグループが接続されている。バンク１１６，１１７，１１８，１１９が上位および下位レベルに分離されているので、単一のバスライン上の１６個のアンプグループはすべて同じレベルである。第１の例として、Ａ１，Ａ３，Ａ５，Ａ７，Ｂ１，Ｂ３，Ｂ５，Ｂ７，Ｃ１，Ｃ３，Ｃ５，Ｃ７，Ｄ１，Ｄ３，Ｄ５，Ｄ７のメインアンプのグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−４バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。第２の例として、Ｅ２，Ｅ４，Ｅ６，Ｅ８，Ｆ２，Ｆ４，Ｆ６，Ｆ８，Ｇ２，Ｇ４，Ｇ６，Ｇ８，Ｈ２，Ｈ４，Ｈ６，Ｈ８のグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−４バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。
【００４４】
装置１００のｂｙ−８バージョンの場合、単一のバスラインに８つのアンプグループが接続されている。バンク１１６，１１７，１１８，１１９が上位および下位レベルに分離されているので、単一のバスライン上の８つのアンプグループはすべて同じレベルである。第１の例として、Ａ１，Ａ５，Ｂ１，Ｂ５，Ｃ１，Ｃ５，Ｄ１，Ｄ５のメインアンプのグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−８バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。第２の例として、Ｅ２，Ｅ６，Ｆ２，Ｆ６，Ｇ２，Ｇ６，Ｈ２，Ｈ６のグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−８バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。
【００４５】
装置１００のｂｙ−１６バージョンの場合、単一のバスラインに４つのアンプグループが接続されている。バンク１１６，１１７，１１８，１１９が上位および下位レベルに分離されているので、単一のバスライン上の４つのアンプグループはすべて同じレベルである。第１の例として、Ａ１，Ｂ１，Ｃ１，Ｄ１のメインアンプのグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−１６バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。第２の例として、Ｅ４，Ｆ４，Ｇ４，Ｈ４のグループにおいて、個々のグループのメインアンプは同じバスラインに接続されているが、装置１００のｂｙ−１６バージョンへのメモリアクセスによりこれらのグループから１つのメインアンプがアクティブにされる。
【００４６】
装置１００のｂｙ−４バージョン、ｂｙ−８バージョン、ｂｙ−１６バージョンに関して、異なる数のアンプグループが単一のバスラインに同時に接続されているため、メイン出力バス１２４の容量性負荷は各バージョン毎に異なる。ｂｙ−４バージョンでは、接続された１６個のメインアンプによる容量性負荷は比較的大きいが、ｂｙ−１６バージョンの場合、接続された４つのメインアンプによる容量性負荷は比較的小さい。このキャパシタンスにおける不一致により複数の問題が生じる。１つはＩ／Ｏ回路１１４に発生する。ｂｙ−４バージョンもｂｙ−１６バージョンも、そのマスク層は１つを除いて共通であるため、各バージョンに対するＩ／Ｏ回路は実質的に同じである。しかし、メイン出力バス１２４は、異なるバージョンに対して容量性負荷が異なるため、Ｉ／Ｏ回路１１４へ駆動される信号は異なる時間に到着する。その結果、バージョン間での信号の不一致に起因するＩ／Ｏ回路においてエラーが生じることがある。他の問題は、ｂｙ−４バージョンは、一般的にｂｙ−８バージョンおよびｂｙ−１６バージョンより動作が遅くなることがある。
【００４７】
これらの問題は、異なるバージョン毎にメイン出力バス１２４のバスラインの数を変更するだけでなく、バスラインの幅をも変更することにより解決される。図７ａ〜７ｃを参照すると、メイン出力バス１２４の一部が示されているが、それは上位バンク１１７ｕと、Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８のグループのメインアンプと共に用いられる。各メインアンプの出力はＭＯＪ（図５）であるため、異なるメインアンプの出力は、それぞれがＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８のグループのメインアンプ回路の出力ＭＯＪに対応するＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８として参照される。更に、勿論、バンク部分１１７ｕは、個々のバンク部分およびそれらのメイン出力バス１２４への接続の典型にすぎない。また、メイン出力バス１２４は各バージョン毎に異なっているため、以下、ｂｙ−１６バージョン、ｂｙ−４バージョン、ｂｙ−８バージョンに対するメイン出力バスをそれぞれ１２４’，１２４”，１２４’’’ として参照する。
【００４８】
図７ａは、装置１００のｂｙ−１６バージョンに用いられる８本のバスライン１６０ａ，１６０ｂ，１６０ｃ，１６０ｄ，１６０ｅ，１６０ｆ，１６０ｇ，１６０ｈを備えたメイン出力バス１２４’を示す。個々の８本のバスライン１６０ａ〜１６０ｈは特定の幅１６０ｗを有する。更に、個々のメインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、８本のバスライン１６０ａ〜１６０ｈのうちの１つに接続されている。メインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、各バージョンと整合するメタルマスク層の１つを用いて形成されている。その結果、メインアンプ出力の形状は装置１００の各バージョンに対して同じである。更に、メインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、従来のスルーホール技術を用いてバスライン１６０ａ〜１６０ｈに接続されている。
【００４９】
図７ｂは、装置１００のｂｙ−８バージョンに用いられる４本のバスライン１６２ａ，１６２ｂ，１６２ｃ，１６２ｄを備えたメイン出力バス１２４”を示す。個々の４本のバスライン１６２ａ〜１６２ｄは特定の幅１６２ｗ（ただし、１６２ｗ＞１６０ｗ）を有する。更に、個々のメインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、４本のバスライン１６２ａ〜１６２ｄのうちの１つに接続されている。メインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８の形状は装置１００の各バージョンに対して一定であるため、バスライン１６２ａ〜１６２ｄの幅１６２ｗは、図示されているように適切なメインアンプ出力に重なり合うよう十分大きなものである。
【００５０】
図７ｃは、装置１００のｂｙ−４バージョンに用いられる２本のバスライン１６４ａ，１６４ｂを備えたメイン出力バス１２４’’’ を示す。個々の２本のバスライン１６４ａ，１６４ｂは特定の幅１６４ｗ（ただし、１６４ｗ＞１６２ｗ＞１６０ｗ）を有する。更に、個々のメインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、２本のバスライン１６４ａ，１６４ｂのうちの１つに接続されている。図７ｂに関連する上述のように、メインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８の形状は装置１００の各バージョンに対して一定であるため、バスライン１６４ａ，１６４ｂの幅１６４ｗは、図示されているように適切なメインアンプ出力に重なり合うよう十分大きなものである。
【００５１】
装置１００の異なるバージョン毎に異なるバス幅を提供することにより、バージョン毎のキャパシタンスの差異により引き起こされる時間遅延は等化される。この時間遅延は、メイン出力バス１２４のバスラインのＲＣ定数により決定される（ここで、Ｒは各バスラインの抵抗、Ｃは各バスラインのキャパシタンスを表す）。バスラインの幅を広くすることにより、各バスラインの抵抗は減少する。このようにして、ｂｙ−４バージョンのバスライン１６４ａ，１６４ｂのＲは比較的小さくなり、これらのバスラインのＣは比較的大きくなる。反対に、ｂｙ−１６バージョンのバスライン１６０ａ〜１６０ｈのＲは比較的大きくなり、これらのバスラインのＣは比較的小さくなる。その結果、装置１００の各バージョンのバスラインにおける時間遅延、即ちＲＣ定数は非常に類似したものとなり、異なるバージョンのバスラインの信号性能は、かなり整合したものとなる。
【００５２】
図９を参照すると、装置２００は本発明が適用される他の実施形態のＳＤＲＡＭが示されている。装置２００はＸラッチプリデコーダ、Ｘデコーダ、Ｙラッチプリデコーダ、Ｙデコーダ、メモリアレイ、センスアンプ等を各々持つ４つのバンクＢＡＮＫ０〜ＢＡＮＫ３で構成された６４ＭＳＤＲＡＭである。しかし、本発明はＳＤＲＡＭに限定されるものではなく、他のタイプのランダムアクセスメモリ（ＲＡＭ）を含み、更に、バンク構成も特に限定されることもない。更に言えば、異なる複数の電源電圧レベルを必要とするアレイタイプの集積回路に用いてもよい。以下に述べる電圧レベルは説明の為のみのものであり本発明を限定することを意図したものでない。
【００５３】
装置２００は入力パッド２０２、２０４を介して外部電源Ｖｄｄおよび外部電源Ｖｓｓを受ける。外部電源Ｖｄｄは約３．３Ｖであり、外部電源Ｖｓｓは約０Ｖの接地電圧である。更に、装置２００は図８に示されるようなメモリセルを有する。また、約２．２Ｖの内部電圧Ｖｄｌを供給する電圧レギュレータＶｄｌ ｇｅｎ２０６を含む。
【００５４】
装置２００は図示しない複数のアドレス入力パッドを介してアドレス信号を受ける。更に、入力されたアドレス信号はＬＶＴＴＬレベルからＣＭＯＳレベルまたはチップ内レベルに変換するためのアドレス初段回路ＬＶＣ２０８を介して各バンクＢＡＮＫ０〜ＢＡＮＫ３に入力される。Ｙラッチカウンタ２１０はバーストモード時に入力したアドレス信号をラッチしカウンタによってそのアドレス信号を更新する。アドレス初段回路ＬＶＣ２０８やＹラッチカウンタ２１０は、従来から存在する回路を用いることができる。
【００５５】
装置２００は、図示しないＩ／Ｏパッドを介してデータの読出しまたは書込みを行う。さらに読出しまたは書込みが行われるデータは、データ初段回路ＤＱ１〜ＤＱ４、２１２、２１８によってＬＶＴＴＬレベル、ＣＭＯＳレベルまたは特定のレベルに変換される。データ初段回路２１２、２１８は、ハイインピーダンスコントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏｌ ２２０によって制御される複数のＣＭＯＳ入出力バッファＣＭＯＳ ｂｕｆｆ２２２、２２８に接続されている。ハイインピーダンスコントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏｌ ２２０は、アドレス初段回路２０８およびデータ初段回路２１２、２１８と同様に外部から入力される制御信号に対してレベル変換を行ない、また、ハイインピーダンスコントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏｌ ２２０は、内部制御信号を出力するマスクコントロール回路ＤＱＭ２３０によって制御される。ここでマスクコントロールとはデータの入出力バッファを動作タイミングに応じてハイインピーダンスまたはロウインピーダンスに制御することを言う。複数のＣＭＯＳ入出力バッファＣＭＯＳ ｂｕｆｆ２２２、２２８の各々は、さらに複数のレイテンシーラッチ回路Ｌａｔｅｎｃｙ Ｌａｔｃｈ２３２、２３８の各々に接続されている。モードデコーダラッチ回路２４０は、セットコマンドでバーストモードがセットされるときに発生するモードデコーダラッチセット信号ＭＲＳによりＣＡＳレイテンシーＣＬ、ＢｕｓｔレイテンシーＢＬ等を出力する。レイテンシーコントロール回路２４４は、前記ＣＬ、ＢＬ等が出力されるのに伴って後述するコントロール系回路２４２からのラッチ更新信号（内部クロック）を受けレイテンシーラッチ回路２３２、２３８のための制御信号を出力する。制御信号を受けたレイテンシーラッチ回路２３２、２３８は前記ＣＬ、ＢＬ等に対応したデータの書込み読出しを行なう。
【００５６】
データ初段回路、ＣＭＯＳ入出力バッファ、レイテンシーラッチ回路、図示しないＩ／Ｏパッドの数は装置２００のデータ幅を決定する。一般的にデータ幅は４、８又は１６ビット幅である。例えば、装置２００のデータ幅は４ビットであり、図示しない４個のＩ／Ｏパッドと、代表として２個を図示しているデータ初段回路、ＣＭＯＳ入出力バッファ、レイテンシーラッチ回路を各々４個づつ備えている。
【００５７】
装置２００は、チップ選択コマンドＣＳ／、ロウアドレスコマンドＲＡＳ／、カラムアドレスコマンドＣＡＳ／、ライトイネーブルコマンドＷＥ、クロックＣＬＫ、クロックイネーブルＣＬＥを外部から各々入力し内部信号を発生するコントロール系回路２４２を備える。なお、ここで示す”／”はコマンド入力がロウレベルのときコマンド入力サイクルが有効になることを示す。入力されたコマンドによりコントロール系回路２４２は、モードデコーダラッチセット信号ＭＲＳ、信号Ｂｃｕ、信号Ｂａｃｔ／Ｐｒｅ、信号Ｒ／Ｗ、ラッチ更新信号を各々出力する。モードデコーダラッチセット信号ＭＲＳはモードデコーダラッチに内部アドレス信号を取り込むための信号である。信号Ｂｃｕは読出しまたは書込みのときにアドレス信号を取込み、バーストモードのときにＹラッチカウンタ２１０のカウントアップを制御するための信号である。信号Ｂａｃｔ／Ｐｒｅはバンク別にアクティブおよびバンクのプリチャージを制御するための信号である。信号Ｒ／Ｗはバンク別に書込みまたは読出しを制御するための信号である。ラッチ更新信号は前記モードデコーダラッチ回路２４０の出力ＣＡＳレイテンシーＣＬ毎に発生しレイテンシーコントロール回路２４４を制御するために用いられる内部クロック信号である。
【００５８】
装置２００は、６４Ｍ（１Ｍは１，０４８，７５６に等しい）の図８に示すようなメモリセルを複数備える。メモリセルは約０Ｖ（Ｖｓｓ）と約２．２Ｖ（Ｖｄｌ）との間の電圧レベルで動作する。配置された複数のメモリセルはメモリバンクＢＡＮＫ０〜ＢＡＮＫ３にグループ分けされており、個々のバンクは、ＸラッチプリデコーダＸｌａｔｃｈ ｐｒｅ−ｄｅｃ、ＸデコーダＸｄｅｃ、ＹプリデコーダＹｐｒｅ−ｄｅｃ、ＹデコーダＹｄｅｃ、メモリマットＭａｔ、図１０に示されるようなセンスアンプ回路ＳＡ、図１１に示されるようなＩ／Ｏ選択部回路４００を備える。前記Ｉ／Ｏ選択部回路４００は、ローカル入出力ＬＩＯＴ、ＬＩＯＥとメイン入出力ＭＩＯＢ、ＭＩＯＴとの接続または非接続を選択するために用いられる。なお、図１０に示すセンスアンプ回路ＳＡおよび図１１に示すＩ／Ｏ選択部回路については後で詳細に説明する。
【００５９】
図１０および図１１は、装置２００に用いられるセンスアンプ回路３００およびＩ／Ｏ選択部回路４００を示している。図１２は装置２００のバンクがアクティブ動作時のセンスアンプ回路３００とＩ／Ｏ選択部回路４００の各信号の波形図を示している。図１３は各バンクのプリチャージ動作時のセンスアンプ回路３００とＩ／Ｏ選択部回路４００の各信号の波形図を示している。以下、バンクアクティブ動作時とプリチャージ動作時について説明する。
【００６０】
図１０、図１１および図１２を参照すると、各回路のバンクアクティブ動作が示されている。各バンクがアクティブになることにより、センスアンプ回路３００の各ノードをＶｄｌ／２レベルにプリチャージするための動作が終了する。すなわち、制御信号ＢＬＥＱＢがＶｄｄレベルのハイレベルからＶｓｓレベルのロウレベルに遷移し、センスアンプ回路３００のプリチャージＭＯＳＦＥＴがオフ状態となりチャージ動作が中止され、センスアンプ回路３００が動作可能な状態となる。また、Ｉ／Ｏ選択部回路４００のローカル入出力ＬＩＯＴ、ＬＩＯＢをＶｄｌ／２レベルにプリチャージするための動作が終了する。すなわち、制御信号ＢＬＥＱＢがＶｄｄレベルのハイレベルからＶｓｓレベルのロウレベルに遷移する。その結果、インバータ回路４０２、４０４の出力信号がＩ／Ｏ選択部回路４００のプリチャージＭＯＳＦＥＴをオフ状態にし、ローカル入出力ＬＩＯＴ、ＬＩＯＢのプリチャージ動作が中止される。従って、センスアンプ回路３００のプリチャージ動作が中止されるよりもインバータ回路４０２、４０４の遅延時間だけ遅延してＩ／Ｏ選択部回路４００のローカル入出力ＬＩＯＴ、ＬＩＯＢのプリチャージ動作が中止される。さらに制御信号ＢＬＥＱＢはローカル入出力ＬＩＯＴ、ＬＩＯＢとメイン入出力ＭＩＯＴ、ＭＩＯＢとを接続し動作可能な状態にするための制御信号としても用いられている。
【００６１】
Ｉ／Ｏ選択部回路４００のローカル入出力ＬＩＯＴ、ＬＩＯＢとメイン入出力ＭＩＯＢ、ＭＩＯＴとが接続される直前においてメイン入出力信号ＭＩＯＴ、ＭＩＯＢはＶｄｌレベルであり、センスアンプ回路３００およびＩ／Ｏ選択部回路４００のローカル入出力信号ＬＩＯＴ、ＬＩＯＢの電圧レベルはＶｄｌ／２レベルである。ローカル入出力ＬＩＯＴ、ＬＩＯＢとメイン入出力ＭＩＯＴ、ＭＩＯＢとが接続されるとメイン入出力ＭＩＯＴ、ＭＩＯＢはＶｄｌレベルからＶｄｌ／２レベル方向に向かって遷移し、ローカル入出力信号ＬＩＯＴ、ＬＩＯＢはＶｄｌ／２レベルからＶｄｌレベルへ向かって遷移する。
【００６２】
図２に示されるように書込みアンプ回路２０はメイン入出力ＭＩＯＴ、ＭＩＯＢに接続されている。メイン入出力ＭＩＯＴ、ＭＩＯＢに接続されている書込みアンプ回路２０の信号線ＭＩＬＳＢ、ＭＩＬＳＴはＶｄｌ電圧に接続されているプリチャージ回路ＷＡＰによりＶｄｌレベルにプリチャージされている。従って、信号線ＭＩＬＳＢ、ＭＩＬＳＴに接続されているメイン入出力信号ＭＩＯＴ、ＭＩＯＢおよびローカル入出力信号ＬＩＯＴ、ＬＩＯＢの電圧レベルは書込みアンプ回路２０の信号線ＭＩＬＳＢ、ＭＩＬＳＴのプリチャージ電圧Ｖｄｌレベルになる。
【００６３】
シェアード信号ＳＨＲ０が各々Ｖｄｄよりもさらに高い電圧レベルＶｐｐとＶｓｓレベルに遷移すると、ビット線ＢＬ０Ｂ、ＢＬ０Ｔとセンスアンプ回路３００の信号線３０２、３０４とが接続状態になり、ビット線ＢＬ０Ｂ、ＢＬ０Ｔの電圧レベルの差が図１０に示される信号線３０２、３０４に現れる。外部またはアドレスラッチカウンタ（図９参照）からのアドレス信号によりワード線ＳＷＬ０（図８参照）がＶｐｐレベルに立ち上がる。ある一定時間経過するとセンスアンプ活性化信号ＳＤＰ、ＳＤＮが各々ＶｄｌレベルおよびＶｓｓレベルに遷移し、ビット線ＢＬ０Ｂ、ＢＬ０Ｔの電圧レベルの差をセンスアンプ回路３００のセンスアンプ部ＳＡＮ、ＳＮＰでさらに増幅する。その後カラム選択信号ＹＳが立ち上がり外部からのデータの書込みまたはメモリセルからのデータの読出しを行なう。
【００６４】
図１０、図１１および図１３を参照すると、各回路のプリチャージ動作が示されている。まず、書込みまたは読出しが終了したことによりワード線ＳＷＬ０はＶｐｐレベルのハイレベルからＶｓｓレベルのロウレベルに遷移する。ワード線ＳＷＬ０がＶｓｓレベルに遷移した時点でシェアード信号ＳＨＲ０およびＳＨＲ１がＶｄｄレベルに遷移する。次に、制御信号ＢＬＥＱＢがＶｓｓのロウレベルからＶｄｄのハイレベルに遷移することにより、センスアンプ回路３００のプリチャージＭＯＳＦＥＴがオン状態になり、センスアンプ回路３００の各ノードがＶｄｌ／２Ｖレベルにプリチャージされる。
【００６５】
図９に示す個々のバンクの回路群ＷＡ／ＭＡ２４６は、各々８個のメインアンプ回路と８個の書込みアンプ回路とを備えており、メインアンプ回路および書込みアンプ回路は図５および図２に示したものを用いる。
【００６６】
図１４には、図２に示されている書込みアンプ回路２０および図５に示されている本発明のメインアンプ回路１３０の書込み時の様々な入力信号および出力信号の詳細な波形が示されており、図１４（ｃ）は、図６で示されている書込み時の波形をさらに詳細に示したものである。各々の内部制御信号の電圧レベルは、図１４（ａ）で示されるようにＶｄｄレベルをハイレベルとしＶｓｓレベルをロウレベルにする動作電圧レベルである。しかし、図１４（ｂ）で示されるように第１および第２の書込み信号ＭＤＩＢおよびＭＤＩＴは、ＶｄｄレベルをハイレベルとしＶｓｓレベルをロウレベルとするのに対し、メモリセルへ書込まれる信号つまりメイン入出力信号ＭＩＯＴ、ＭＩＯＢは、ＶｄｌレベルをハイレベルとしＶｓｓレベルをロウレベルにする電圧レベルとしている。つまり、この書込みアンプ回路２０はハイレベルをＶｄｄレベルからＶｄｌレベルへレベル変換をしている。
【００６７】
期間１５２にメインアンププリチャージ信号ＭＡＰＪに同期する信号Ｎ１’がハイレベルであることによって、メイン入出力ＭＩＯＴ、ＭＩＯＢは信号Ｎ１’がゲートに入力されているＰＭＯＳ（一対のスイッチＭＯＳＦＥＴ、Ｑ１、Ｑ２）を境に分離されている。その結果、一方のデータ線対（ｌ１、ｌ２）のプリチャージ電圧レベルＶｄｌと、他方のデータ線対（ｍ１、ｍ２）のプリチャージ電圧レベルであるＶｄｄレベルとを分離することができる。
【００６８】
もし、メイン入出力ＭＩＯＴ、ＭＩＯＢが前記ＰＭＯＳ（Ｑ１、Ｑ２）を境に分離されない場合、Ｖｄｄレベルにプリチャージされるデータ線対（ｍ１、ｍ２）よりデータ線対（ｌ１、ｌ２）のほうが電圧レベルが低いため、前記データ線対（ｌ１、ｌ２）の電圧レベルはＶｄｄレベルへ遷移してしまう。
【００６９】
従って、信号ＭＩＯＴ、ＭＩＯＢは、信号Ｎ１’がゲートに入力されているＰＭＯＳ（Ｑ１、Ｑ２）を境にデータ線対（ｌ１、ｌ２）とデータ線対（ｍ１、ｍ２）とに分離されることにより、書込みアンプ回路２０のＶｄｌ電圧端子とデータ線対（ｍ１、ｍ２）をプリチャージするためのＶｄｄ電圧端子との短絡により無駄な電流が流れることを防止できる。つまり、信号ＭＡＰＪによって駆動されるプリチャージＭＯＳＦＥＴがオン状態であるときは、信号Ｎ１’によって制御されるＰＭＯＳ（Ｑ１、Ｑ２）はオフ状態にされるので、データ線対（ｍ１、ｍ２）をプリチャージするＶｄｄ電圧端子と書込みアンプ回路２０のＶｄｌ電圧端子との短絡による無駄な電流消費を防止することができる。
【００７０】
図１５を参照すると、図５に示されている本発明のメインアンプ回路１３０の読出し時の様々な入力信号および出力信号の詳細な波形が示されている。図１５（ｄ）は図６で示されている読出し時の波形をさらに詳細に示したものである。各々の内部制御信号の電圧レベルは、図１５（ａ）に示されるようにＶｄｄレベルをハイレベルとしＶｓｓレベルをロウレベルにする電圧レベルである。しかし、図１５（ｂ）に示されるようにメモリセルからＭＩＯＴ、ＭＩＯＢに読出された信号はＶｄｌレベルをハイレベルとしているのに対し、メインアンプ出力信号ＭＯＪは、Ｖｄｄレベルをハイレベルとしている。つまり、このメインアンプ回路１３０は、ハイレベルをＶｄｌレベルからＶｄｄレベルへレベル変換をしている。
【００７１】
図１５（ｃ）を参照すると、メインアンプ回路１３０の各信号Ｎ１’、Ｎ２’、Ｎ５’の動作電圧レベルはＶｄｄレベルをハイレベルとしＶｓｓレベルをロウレベルとしている。信号Ｎ１’はメインアンプがイネーブル（ＭＡＳＪがハイレベル）であるとき常にメイン入出力分離信号ＭＡＣＢＪとメインプリチャージ信号ＭＡＰＪの両方に依存したものであり、図１５（ｄ）に示される符号１４４、１４６の通りである。
【００７２】
データ線対（ｌ１、ｌ２、ｍ１、ｍ２）は信号Ｎ１’がゲートに入力されるＰＭＯＳ（一対のスイッチＭＯＳＦＥＴ、Ｑ１、Ｑ２）を境に分離可能とされる。プリチャージ回路１３４は分離された一方のデータ線対（ｌ１、ｌ２）をＶｄｌレベルにプリチャージし、他方のデータ線対（ｍ１、ｍ２）をＶｄｄレベルにプリチャージすることができる。
【００７３】
信号Ｎ１’がロウレベルの期間にメモリセルから読出されたデータが、一方のデータ線対（ｌ１、ｌ２）から他方のデータ線対（ｍ１、ｍ２）に伝達される。その後、該データがＣＭＯＳラッチ型増幅回路（Ｑ３、Ｑ４、Ｑ５、Ｑ６）で増幅され、フリップフロップ回路１３６に読出しデータが保持される。信号Ｎ１’がロウレベルの期間、第１および第２のプリチャージ信号ＭＩＰＢＩＪおよびＭＩＰＴＩＪがハイレベルになることにより、書込みアンプ回路２０からのデータ線対（ｌ１、ｌ２）へのプリチャージは停止される。
【００７４】
また、プリチャージ期間中はＰＭＯＳ（Ｑ１、Ｑ２）がオフ状態になることにより、信号Ｎ５’および信号Ｎ２’はデータ線対（ｍ１、ｍ２）のプリチャージレベルであるＶｄｄレベルに保たれ、信号Ｎ５’と信号Ｎ２’の電圧レベル低下によるフリップフロップ回路１３６内に流れる貫通電流を防止することができる。
【００７５】
もし、プリチャージ期間中にデータ線対（ｌ１、ｌ２、ｍ１、ｍ２）が前記ＰＭＯＳ（Ｑ１、Ｑ２）を境に分離されない場合、Ｖｄｄレベルにプリチャージされるデータ線対（ｍ１、ｍ２）とＶｄｌレベルにプリチャージされるデータ線対（ｌ１、ｌ２）とが短絡し、前記データ線対（ｌ１、ｌ２）の電圧レベルはＶｄｄレベルへ向かって遷移してしまう。さらにデータ線対（ｍ１、ｍ２）のプリチャージレベルであるＶｄｄレベルが低下し、信号Ｎ５’および信号Ｎ２’の電圧レベル低下によるフリップフロップ回路１３６内の前記貫通電流が生じる。
【００７６】
従って、図１５（ｄ）に示されるように、プリチャージの期間１５０において第１および第２のプリチャージ信号ＭＩＰＢＩＪおよびＭＩＰＴＩＪがロウレベルであることにより、書込みアンプ回路（図２）側のデータ線対（ｌ１、ｌ２）はＶｄｌレベルにプリチャージされる。また、ＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）側のデータ線対（ｍ１、ｍ２）は図１５（ｃ）に示すようにＶｄｄレベルにプリチャージされる。つまり、プリチャージ回路１３４のデータ線対（ｌ１、ｌ２、ｍ１、ｍ２）を分離するためのＰＭＯＳ（Ｑ１、Ｑ２）がオフ状態にあるためにＶｄｌレベルにプリチャージされる書込みアンプ回路側のデータ線対（ｌ１、ｌ２）とＶｄｄレベルにプリチャージされるデータ線対（ｍ１、ｍ２）との短絡が防止される。
【００７７】
本実施形態のメモリはアレイの内部電圧が外部電圧よりも低い電圧とされる。これにより、内部回路の低消費電力化を図っている。この場合、メモリ内で内部低電圧から外部高電圧へ読出し信号レベルを変換する必要がある。信号レベルを変換するために新たな変換回路を設けると、変換回路での遅延時間により、読出しスピードの遅延を招く。
【００７８】
本発明の実施形態によればデータ線対（ｌ１、ｌ２、ｍ１、ｍ２）をスイッチＭＯＳＦＥＴ（Ｑ１、Ｑ２）で分割し、内部回路側のデータ線対を低電圧にプリチャージし、ＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）側のデータ線対（ｍ１、ｍ２）を高電圧にプリチャージし、読出し時に両データ線を結合することにより、電圧レベル変換を行なうので、電圧レベル変換に伴う遅延が実質的に生じない。
【００７９】
本発明の実施形態のように、ＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）の出力信号を受けてデータを保持する保持回路１３６を設けることにより、増幅回路のプリチャージ動作を次の読出し動作に備えて早期に開始することができる。
【００８０】
また、増幅回路として図５に示されるようなＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）を用いることにより、より高速な読出し動作が可能である。すなわち、前記読出し時のレベル変換により、信号Ｎ２’、信号Ｎ５’がＶｄｄレベルからＶｄｌレベルに下がり（図１５（ｃ）参照）、その後、ＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）により一方がＶｄｄレベル、他方がＶｓｓレベルに向かって各々相補的に高速に増幅される。
【００８１】
以上、詳細に説明したように、ＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）の電源電圧として、内部電圧の電源電圧（Ｖｄｌ）よりも高い電圧（Ｖｄｄ）を用い、増幅回路の入力データ線を高い電圧（Ｖｄｄ）にプリチャージするためにスイチＭＯＳＦＥＴ（Ｑ１、Ｑ２）を利用することにより、増幅回路の動作時にレベル変換動作を同時に実行することが可能となった。従って、レベル変換の為の遅延時間が実質的に無視できるので高速な読出し動作が可能となる。
【００８２】
以上、本発明者によってなされた発明を例示的な実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８３】
例えば、ある場合には、本発明のある特徴を用いる一方、本発明の他の特徴を用いないこともできる。更に、本発明の範囲を逸脱することなく、本実施形態に付加的または代替的な構成要素や他の回路を追加することもできる。従って、添付の特許請求の範囲は本発明の範囲と整合する仕方で広く解釈すべきである。
【００８４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００８５】
即ち、タイミングの競合および電圧レベルの不一致に起因する問題を解決することができる。
【００８６】
また、テストモードでは半導体メモリのメモリセルの２倍の数を同時にアクセスすることができ、従って試験時間を短縮することができる。
【００８７】
更に、個々の異なる幅に対応する出力バスの時定数を非常に類似したものにすることができる。
【図面の簡単な説明】
【図１】従来の１６ＭビットＳＤＲＡＭ用のメインアンプ回路の略図である。
【図２】従来の１６ＭビットＳＤＲＡＭ用の書込みアンプ回路の略図である。
【図３】図１および図２の従来の回路のタイミング図である。
【図４】本発明の実施形態である６４ＭビットＳＤＲＡＭのブロック図である。
【図５】図４の６４ＭビットＳＤＲＡＭ用の改良されたメインアンプ回路の略図である。
【図６】図２の従来の書込みアンプ回路を備えた図５の改良されたメインアンプ回路のタイミング図であり、本発明の特徴を示す図である。
【図７ａ】図４の６４ＭビットＳＤＲＡＭのメイン出力バス用のレイアウト図である。
【図７ｂ】図４の６４ＭビットＳＤＲＡＭのメイン出力バス用のレイアウト図である。
【図７ｃ】図４の６４ＭビットＳＤＲＡＭのメイン出力バス用のレイアウト図である。
【図８】図４および図９の６４Ｍ・ＳＤＲＡＭのメモリセルを示す図である。
【図９】本発明の好適な他の６４Ｍ・ＳＤＲＡＭの全体図である。
【図１０】本発明の６４Ｍ・ＳＤＲＡＭのセンスアンプ回路図である。
【図１１】本発明の６４Ｍ・ＳＤＲＡＭのＩ／Ｏ選択部回路図である。
【図１２】バンクアクティブ時のタイミング図である。
【図１３】プリチャージ時のタイミング図である。
【図１４】書込みアンプのタイミング図である。
【図１５】本発明のメインアンプのタイミング図である。
【符号の説明】
１０，１３０ メインアンプ回路
１２ ＮＡＮＤゲート（第１のセクション）
１４ プリチャージ回路（第２のセクション）
１６ フリップフロップ（第３のセクション）
１８ 駆動回路（第４のセクション）
２０ 書込みアンプ回路
１００，２００ 装置（ＳＤＲＡＭ）
１０２，１０４，１０８ａ〜１０８ｄ 入力パッド
１０６ 電圧レギュレータ
１１０ アドレスデコーダグループ
１１２ａ〜１１２ｄ Ｉ／Ｏパッド
１１４ Ｉ／Ｏ回路グループ
１１６〜１１９ バンク
１１６ｕ〜１１９ｕ メモリセルバンクの上位部分
１１６ｌ〜１１９ｌ メモリセルバンクの下位部分
１２０ メインアンプ
１２２ 書込みアンプ
１２４ メイン出力バス
１２４ｔ メインテスト出力バス
１２４’〜１２４’’’ メイン出力バス
１２６ データ・インバス
１３２ ＮＡＮＤ回路（第１のセクション）
１３４ プリチャージ回路（第２のセクション）
１３６ フリップフロップ回路（第３のセクション）
１３８ 駆動回路（第４のセクション）
１４８，１５０，１５２ 期間
１６０，１６０ａ〜１６０ｈ バスライン
１６０Ｗ，１６２Ｗ，１６４Ｗ バス幅
１６２ａ〜１６２ｄ，１６４ａ，１６４ｂ バスライン
２０２，２０４ パッド
２０６ 電圧レギュレータ
２０８ アドレス初段回路
２１０ Ｙラッチカウンタ
２１２，２１８ データ初段回路
２２０ ハイインピーダンスコントロール回路
２２２，２２８ ＣＭＯＳバッファ
２３０ マスクコントロール回路
２３２，２３８ レイテンシーラッチ回路
２４０ モードデコーダラッチ回路
２４２ コントロール系回路
２４４ レイテンシーコントロール回路
２４６ 回路群
３００ センスアンプ回路
３０２，３０４ 信号線
４００ Ｉ／Ｏ選択部回路
４０２，４０４ インバータ回路
Ａ１〜Ａ８，Ｂ１〜Ｂ８，Ｃ１〜Ｃ８，Ｄ１〜Ｄ８，Ｅ１〜Ｅ８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１〜Ｈ８ グループ
Ｑ１〜Ｑ６ ＭＯＳＦＥＴ
ｌ１，ｌ２，ｍ１，ｍ２ データ線
ＷＡＰ プリチャージ回路
ＭＩＬＳＢ，ＭＩＬＳＴ 信号線
ＳＡＮ，ＳＮＰ センスアンプ部
ＭＯＢ１〜ＭＯＢ８ メインアンプ出力
ＭＡＳＪ バンクアクティブ化信号
ＭＡＣＢＪ メイン入出力分離信号
ＭＡＥＪ メインアンプアクティブ化信号
ＭＡＴＥＳＴＢ テスト信号
ＭＡＰＪ メインアンププリチャージ信号
ＭＩＯＴ メイン入出力信号またはメイン入出力
ＭＩＯＢ 反転メイン入出力信号または反転メイン入出力
ＭＩＯｘ 入出力信号
ＭＩＰＴＩＪ 第１のプリチャージ信号
ＭＩＰＢＩＪ 第２のプリチャージ信号
ＭＩＥＱＩＪ 等化信号
ＭＩＤＢ 第１の書込み信号
ＭＩＤＴ 第２の書込み信号
ＭＯＪ メインアンプ出力またはメインアンプ出力信号
ＭＡＯＥＪ 出力アクティブ信号
ＭＯＴＪ メインアンプテスト出力信号
Ｖｄｄ プラス外部電源
Ｖｓｓ 接地電圧
Ｖ１，Ｖｄ１ 内部電圧
Ｎ１，Ｎ２，Ｎ１’，Ｎ２’ 出力または信号
Ｎ３，Ｎ４ 出力信号
Ｎ３’〜Ｎ５’ 出力または出力信号
ＢＡＮＫ０〜ＢＡＮＫ８ バンク
ＭＲＳ モードデコーダラッチセット信号
Ｂｃｕ，Ｂａｃｔ／Ｐｒｅ，Ｒ／Ｗ，ＢＬＥＱＢ 信号
ＬＩＯＴ，ＬＩＯＢ ローカル入出力信号またはローカル入出力
ＢＬ０Ｂ，ＢＬ０Ｔ，ＢＬ１Ｂ，ＢＬ１Ｔ ビット線
ＳＷＬ０ ワード線
ＹＳ カラム選択信号
ＳＨＲ０，ＳＨＲ１ シェアード信号
ＳＤＰ，ＳＤＮ センスアンプ活性化信号
Claims (11)
- 複数のビット線対と該複数のビット線対と交差する複数のワード線とダイナミック型メモリセルと前記複数のビット線対に接続される複数のセンスアンプ回路とを含むメモリアレイと、
前記複数のビット線対の所定のビット線対が選択的に接続されるデータ線対と、
前記データ線対に接続され第１プラス電圧レベルを出力する書き込み回路と、 前記データ線対に接続され第２プラス電圧レベルを出力する読み出し増幅回路と、
前記データ線対を、一方の対と他方の対に分割するためにデータ線対に設けられた一対のスイッチＭＯＳＦＥＴと、
前記データ線対の前記一方の対を前記第１プラス電圧レベルにプリチャージする第１プリチャージ回路と、
前記データ線対の前記他方の対を前記第２プラス電圧レベルにプリチャージする第２プリチャージ回路とを備え、
前記書き込み回路は前記データ線対の前記一方の対に接続され、前記読み出し増幅回路は前記データ線対の他方の対に接続され、
前記第２プリチャージ回路が動作状態であるときは前記一対のスイッチＭＯＳＦＥＴはオフ状態にされることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリであって、
前記第２プラス電圧レベルは前記第１プラス電圧レベルより高い電圧であることを特徴とする半導体メモリ。 - 請求項２記載の半導体メモリであって、
前記複数のセンスアンプのハイレベルの出力電圧は前記第１プラス電圧レベルであることを特徴とする半導体メモリ。 - 請求項３記載の半導体メモリであって、
前記読み出し増幅回路はＣＭＯＳラッチ回路であることを特徴とする半導体メモリ。 - 複数のビット線対と該複数のビット線対と交差する複数のワード線とダイナミック型メモリセルと前記複数のビット線対に接続される複数のセンスアンプ回路とを含むメモリアレイと、
前記複数のビット線対の所定のビット線対が選択的に接続されるデータ線対と、
前記データ線対に接続される読み出し増幅回路と、
前記データ線対を、一方の対と他方の対に分割するために該データ線対に設けられた一対のスイッチＭＯＳＦＥＴと、
前記データ線対の前記一方の対を第１プラス電圧レベルにプリチャージする第１プリチャージ回路と、
前記データ線対の前記他方の対を前記第１プラス電圧レベルより高い第２プラス電圧レベルにプリチャージする第２プリチャージ回路とを備え、
前記所定のビット線対は前記一方の対に接続され、前記読み出し増幅回路は前記データ線対の他方の対に接続され、
前記読み出し増幅回路の電源電圧は前記第２プラス電圧レベルであることを特徴とする半導体メモリ。 - 請求項５記載の半導体メモリであって、
前記読み出し増幅回路はＣＭＯＳラッチ回路であることを特徴とする半導体メモリ。 - 請求項６記載の半導体メモリであって、
前記複数のセンスアンプのハイレベルの出力電圧は前記第１プラス電圧レベルであることを特徴とする半導体メモリ。 - 請求項７記載の半導体メモリであって、前記半導体メモリは、
前記読み出し増幅回路の出力信号を受ける保持回路を備え、
前記保持回路の電源電圧は前記第２プラス電圧レベルであることを特徴とする半導体メモリ。 - 請求項８記載の半導体メモリであって、前記半導体メモリは、
外部電源電圧を受けて前記第１プラス電圧レベルの電圧を得る電源電圧降圧回路をさらに備えることを特徴とする半導体メモリ。 - 請求項９記載の半導体メモリであって、前記半導体メモリは、
前記データ線対に接続され第１プラス電圧レベルを出力する書き込み回路をさらに備えることを特徴とする半導体メモリ。 - 請求項８記載の半導体メモリであって、
前記第２プリチャージ回路が動作状態であるときは前記一対のスイッチＭＯＳＦＥＴはオフ状態にされることを特徴とする半導体メモリ。
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