KR100355225B1

KR100355225B1 - 교류 스트레스의 번-인 테스트가 가능한 집적회로 및 이를 이용한 테스트 방법

Info

Publication number: KR100355225B1
Application number: KR1019990027991A
Authority: KR
Inventors: 한상집; 김두응; 곽충근; 신윤승
Original assignee: 삼성전자 주식회사
Priority date: 1999-07-12
Filing date: 1999-07-12
Publication date: 2002-10-11
Also published as: DE10033519A1; TW564312B; US6490223B1; US20030035333A1; KR20010009572A; US6816429B2; JP3786826B2; JP2001084794A

Abstract

교류 스트레스의 번-인 테스트가 가능한 집적 회로 및 이를 이용한 테스트 방법이 제공된다. 상기 집적 회로는 어드레스 발생회로 및 데이터 발생회로를 구비한다. 상기 어드레스 발생회로는 소정의 클락 신호에 응답하여 다수개의 기억 소자들을 선택하는 어드레스 신호를 순차적으로 발생시킨다. 상기 데이터 발생회로는 상기 소정의 클락 신호에 응답하여 하이상태와 로우상태를 교대로 가지는 데이터 신호를 발생하고, 상기 어드레스 신호에 의하여 선택되는 상기 기억 소자들로 상기 데이터 신호를 제공한다. 상기 집적회로는 제어신호에 응답하여 테스트 동작모드에서는 테스트 전원라인과 노말 전원라인을 연결시키며, 노말 동작 모드에서는 테스트 전원라인과 노말전원라인을 단절시키는 스위치를 구비한다. 본 발명의 집적 회로에 의하여, 모든 기억 소자들을 순차적이고 반복적인 교류 스트레스가 가능한 효과적인 웨이퍼 번-인 테스트가 가능할 수 있다.

Description

교류 스트레스의 번-인 테스트가 가능한 집적 회로 및 이를 이용한 테스트 방법{Integrated-circuit available for burn-in test with AC stress and testing method using the same}

본 발명은 집적 회로에 관한 것으로서, 특히 반도체 웨이퍼 레벨에서 번-인 테스트를 수행하는 집적 회로 및 이를 이용한 테스트 방법에 관한 것이다.

일반적으로 디램(DRAM), 에스램(SRAM)과 같은 다수개의 기억 소자를 가지는 집적 회로는 제조 공정상의 결함 등으로 인하여 불량(Fail)이 발생할 수 있다. 이러한 불량(Fail)을 검출(Screen)하기 위하여, 집적 회로는 제품의 제작 과정에서 "번-인(Burn-in) 테스트"가 수행된다. 번-인 테스트는 고전압(High Voltage)과 고온(High Temperature)의 상태에서 기입(Write) 동작을 반복적으로 수행하는 방법이다. 그리고 번-인 테스트는 대개 패키지 상태에서 수행된다. 즉, 집적 회로 제품은 웨이퍼 상태에서 칩의 전기적인 테스트를 수행한 후, 양품(Good)의 칩만을 패키지하고 패키지 상태에서 "번-인"을 수행한다. 이와 같은 번-인 테스트를 "패키지 번-인(Package Burn-in, 이하, PBI라 함)"이라 한다.

그러나 PBI는 집적 회로의 집적도의 증가에 따른 번-인 시간(Burn-in Time) 증가하는 문제점이 발생한다. 그리고 집적 회로가 다기능화, 다 핀(Pin)화함에 따라, 번-인 보드(Burn-in Board) 당 소켓 집적도(Socket Density) 감소하며, 이로 인하여 생산성이 저하되는 문제점이 대두되고 있다. 또한 웨이퍼 레벨(Wafer Level)에서의 적절한 초기 불량의 미검출로 인한 패키지 수율 저하 문제가 발생한다. 이와 같은 문제점을 해결하기 위해 웨이퍼 레벨에서의 다양한 번-인 방법이 제시되고 있다.

이와 같은 웨이퍼 번-인 방법의 하나가, 일본의 도시바 주식회사의 미국 특허 5,294,776에 기재되어 있다. 미국 특허 5,294,776에 기재된 웨이퍼 번-인 방법은 웨이퍼 상에 번-인을 위한 여분의 전원 전압(VCC), 접지 전압(VSS) 및 번-인 진입용 패드에 전압을 인가함으로써 웨이퍼에 있는 모든 다이(DIE)에 전기적인 스트레스(Electrical Stress)를 가하는 방법이다.

그러나, 이와 같은 방법은 직류 스트레스(DC Stress) 방법으로서, 모든 기억 소자들을 순차적이고 반복적인 교류 스트레스(AC Stress)가 불가능한 단점이 있다.

본 발명의 목적은 모든 기억 소자들을 순차적이고 반복적인 교류 스트레스가 가능한 효과적인 웨이퍼 번-인 테스트가 가능한 집적 회로를 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 일실시예에 따른 교류 스트레스의 번-인 테스팅이 가능한 집적 회로가 반도체 웨이퍼 상에 배열된 모습을 나타내는 개략적인 도면이다.

도 2는 본 발명의 실시예에 따른 교류 스트레싱이 가능한 메모리 칩의 내부 회로와 스크라이브 레인 상에 존재하는 전압 버싱(bussing) 라인을 나타내는 도면이다.

도 3은 메모리 칩 내에서 데이터를 저장하는 하나의 기억 소자와 그 주변의 신호들을 나타내는 도면이다.

도 4는 도 2의 메모리 칩의 내부 회로의 주요 신호의 타이밍도이다.

도 5는 본 발명의 다른 실시예에 따른 교류 스트레싱이 가능한 메모리 칩의 내부 회로와 스크라이브 레인 상에 존재하는 전압 버싱(bussing) 라인을 나타내는 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명은 행과 열에 배열되는 다수개 기억 소자들을 포함하며, 적어도 하나의 테스트 동작 모드를 가지는 집적 회로에 관한 것이다. 본 발명의 집적 회로는 어드레스 발생회로 및 데이터 발생회로을 구비한다. 어드레스 발생회로은 소정의 클락 신호에 응답하여 상기 기억소자를 선택하는 어드레스 신호를 순차적으로 발생한다. 데이터 발생회로은 상기 소정의 클락 신호에 응답하여 하이상태와 로우상태를 교대로 가지는 데이터 신호를 발생하고 상기 데이터 신호를 상기 어드레스 신호에 의하여 선택되는 기억 소자로 제공한다.

바람직하기로는, 집적 회로는 데이터 신호에 응답하여 상기 행 어드레스 발생회로에 의하여 발생하는 행 어드레스 신호를 제어하는 펄스 신호를 발생하는 펄스 발생기를 더 구비한다.

상기와 같은 발명이 이루고자하는 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 행과 열에 배열되는 다수개의 집적 회로의 다이(Die)들을 포함하며, 상기 집적 회로 다이들 각각은 다수개의 기억 소자들을 포함하고 노말 동작 모드와 적어도 하나의 테스트 동작 모드를 가지며, 상기 인접하는 집적 회로 다이들 사이에는 스크라이브 레인(Scribe Lane)이 존재하는 반도체 웨이퍼에 관한 것이다.본 발명의 반도체 웨이퍼는 상기 스크라이브 레인에는 상기 테스트 동작 모드에서 외부로부터 테스트 전원이 제공되는 테스트 전원 라인이 구비된다. 그리고 상기 집적 회로의 다이들 각각은 소정의 제어 신호에 응답하여, 상기 테스트 동작 모드에서는 상기 테스트 전원 라인과 상기 노말 전원 라인을 연결시키며, 상기 노말 동작 모드에서는 상기 테스트 전원 라인과 상기 노말 전원 라인을 단절시키는 스위치를 구비한다. 상기 기억 소자에 제공되는 데이터의 전압 레벨은 상기 노말 전원 라인의 전압 레벨에 의하여 제어된다.

상기와 같은 발명이 이루고자하는 다른 기술적 과제를 달성하기 위한 본 발명은 테스트 동작 모드에서 웨이퍼 상의 행과 열에 배열되는 다수개의 집적 회로 다이(Die)들을 테스트하는 테스트 방법으로서, 상기 집적 회로의 다이들 각각은 다수개의 기억 소자들을 포함하는 상기 테스트 방법에 관한 것이다. 본 발명의 테스트 방법은 (A) 소정의 클락 신호를 카운팅하고, 상기 카운팅된 클락 신호에 의하여 상기 기억 소자들을 지정하는 어드레스 신호를 발생하는 단계; (B) 상기 클락 신호에 응답하여 소정의 데이터 신호를 발생하는 단계; 및 (C) 상기 데이터 신호를 상기 어드레스 신호에 의하여 지정된 상기 기억 소자에 제공하는 단계를 구비한다.

본 발명의 집적 회로 및 반도체 웨이퍼에 의하여, 다수개 기억 소자들을 순차적이고 반복적인 교류 스트레스가 가능한 효과적인 웨이퍼 번-인 테스트가 가능하고, 전류의 소모를 최소화할 수 있다.

본 발명과 본 발명의 동작 상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 1은 본 발명의 일실시예에 따른 교류 스트레스의 번-인 테스팅이 가능한 집적 회로가 반도체 웨이퍼 상에 배열된 모습을 나타내는 개략적인 도면이다. 도 1에 도시된 집적 회로(100)는 다수개의 기억 소자를 가지는 다양한 반도체 제품이 될 수 있으나, 본 명세서에서는 설명의 편의를 위하여 다수개의 메모리 셀(미도시)을 기억 소자로 하는 메모리 칩이 예로서 기술된다. 그리고 테스트 모드도 다양하게 적용될 수 있으나, 설명의 편의를 위하여 번-인 테스트를 대표적으로 기술한다.

도 1을 참조하면, 반도체 웨이퍼 상에 행(Row)과 칼럼(Column) 방향으로 메모리 칩이 존재한다. 그리고 메모리 칩들 사이에는 패키지 조립시 소잉(sawing)되는 스크라이브 레인(Scribe Lane) 영역이 존재한다. 그리고 스크라이브 레인 영역에는 번-인 전원 단자(10) 및 번-인 전원 라인(11), 클락 신호 단자(30) 및 클락신호 라인(31), 그리고 번-인 접지 단자(20) 및 번-인 접지 라인(21)이 배선된다.

번-인 전원 라인(11)에는 반도체 웨이퍼 상에서 동일 행(Row)에 위치한 메모리 칩이 공통으로 연결된다. 따라서, 반도체 웨이퍼의 행(Row) 방향으로 공통의 번-인 전원 라인이 형성되어, 특정한 번-인 전원 라인(11)의 전압이 동일한 행에 위치한 메모리 칩의 전원 라인에 동시에 전달될 수 있다. 그리고 번-인 접지 라인(21)과 클락 신호 라인(31)도 번-인 전원 라인(11)과 동일한 방식으로 구성될 수 있다.

그러므로 특정한 행에 대응하는 하나의 번-인 전원 라인(11), 클락 신호 라인(31) 및 번-인 접지 라인(21)에 전위를 인가하면, 동일한 행에 있는 모든 메모리 칩에 전위가 인가된다. 따라서 특정한 행에 존재하는 하나의 메모리 칩에 대하여 번-인 테스트 모드가 진행되면, 동일한 행에 존재하는 모든 메모리 칩에 대해서도 번-인 테스트 모드가 진행된다.

일반적으로 장비에서 동시에 테스트할 수 있는 채널의 수에 한계가 있다. 그러므로, 바람직하기로는, 한 행에서 테스트할 수 있는 채널의 수를 최소화하기 위해 웨이퍼 번-인 전원 단자(10)와 번-인 접지 단자(20), 그리고 메모리 셀을 선택하는 어드레스와 데이터를 제공할 수 있는 클락 신호 단자(30)는 하나씩만 사용한다.

만약, 장비의 채널(channel)이 허용하는 범위에서 동시에 여러 행을 전위를 인가할 수 있다면, 별도의 패키지 번-인 비용없이 반도체 웨이퍼 상에서 전 메모리 칩에 대한 번-인 테스트가 가능해진다. 그러므로, 본 발명에 의하면, 제조원가가감소될 수 있으며, 신뢰성을 갖는 베어-칩(Bare Chip)이 확보될 수 있어 생산성 향상에 큰 도움이 된다.

도 2는 본 발명의 실시예에 따른 교류 스트레싱이 가능한 메모리 칩의 내부 회로와 스크라이브 레인 상에 존재하는 전압 버싱(bussing) 라인을 나타내는 도면이다. 그리고 도 3은 메모리 칩 내에서 데이터를 저장하는 하나의 기억 소자와 그 주변의 신호들을 나타내는 도면이다.

도 2를 참조하면, 각각의 메모리 칩은 어드레스 발생회로(300) 및 데이터 발생회로(400)을 구비한다. 어드레스 발생회로(300)는 클락 신호 라인(31)을 통하여 입력되는 클락 신호(CLK)에 응답하여 순차적으로 변화하면서 메모리 칩 내의 기억 소자(메모리 셀, 51, 도 3 참조)들을 선택하는 행 어드레스 신호(Xadd) 및 열 어드레스 신호(Yadd)를 발생한다.행 어드레스 신호(Xadd)는 메모리 칩 내의 동일한 행에 배열되는 기억 소자들의 워드라인(WL, 도 3 참조)을 선택하여 활성화시킨다. 열 어드레스 신호(Yadd)에 의하여 칼럼 선택 라인(CSL)가 활성화됨으로써, 데이터 입출력 라인(SDL, /SDL, 도 3 참조)에 제공된 데이터가 행 및 열 어드레스 신호(Xadd, Yadd)에 의하여 선택되는 기억 소자(도 3 참조)에 제공된다.

어드레스 발생회로(300)는 구체적으로 행 어드레스 발생회로(301) 및 열 어드레스 발생회로(331)로 구성된다. 행 어드레스 발생회로(301)는 클락 신호(CLK)에 응답하여 행 어드레스 신호(Xadd)를 발생한다. 행 어드레스 발생회로(301)는 더욱 구체적으로 행 카운터와 행 디코더부로 구성되는데, 행 카운터는 다수 개의 행 레지스터들(310)로 구성되며, 입력되는 클락 신호(CLK)의 활성화 횟수를 카운팅한다. 행 디코더부는 프리 행디코더(320)와 주 행디코더(330)로 구성되며, 행 카운터에 의하여 카운팅되는 클락 신호(CLK)의 활성화 횟수에 따라 순차적으로 행 어드레스를 변화시킨다.

행 레지스터들(310)은 직렬로 연결되며 클락 신호(CLK)에 응답한다. 그리고 두 번째 이후의 행 레지스터들(310)은 이전의 행 레지스터들의 출력 신호(C0)를 캐리(CARRY)로 입력하면서, 클락 신호(CLK)에 응답한다. 그리고 프리 행디코더들 (320)은 대응하는 행 레지스터들(310)의 출력 신호(CL, CL',)를 디코딩한다.주 행디코더(330)는 프리 행디코더들(320)의 출력 신호를 디코딩하여 행 어드레스 신호(Xadd)를 발생한다. 그리고 주 행디코더(330)는 펄스 발생기(360)에서 생성되는 펄스 신호(PUL)에 의하여 제어되고, 선택되는 행 어드레스 신호(Xadd)의 활성화 폭은 펄스 신호(PUL)의 활성화 폭에 따르게 된다.

열 어드레스 발생회로(331)는 더욱 구체적으로 열 카운터와 열 디코더부로 구성된다. 열 카운터는 마지막 행 레지스터의 캐리가 발생한 이후에 발생하는 클락 신호(CLK)의 활성화 횟수를 카운팅한다. 열 디코더부는 프리 열디코더들(340)과 주 열디코더(350)로 구성되며, 열 카운터에 의하여 카운팅되는 클락 신호(CLK)의 활성화 횟수에 따라 순차적으로 열 어드레스를 변화시킨다.

열 레지스터들(311)은 직렬로 연결되며 클락 신호(CLK)에 응답한다. 첫 번째 열 레지스터(311)는 마지막 행 레지스터(310)의 출력 신호를 캐리로 입력하면서, 클락 신호(CLK)에 응답한다. 그리고 두 번째 이후의 열 레지스터들(311)은 이전의 열 레지스터들의 출력 신호를 캐리(CARRY)로 입력하면서, 클락 신호(CLK)에 응답한다. 그리고 프리 열디코더들(340)은 대응하는 열 레지스터들(311)의 출력 신호를 디코딩한다. 주 열디코더(350)는 프리 열디코더들(340)의 출력 신호를 디코딩하여 열 어드레스 신호(Yadd)를 발생한다.

데이터 발생회로(400)는 클락 신호(CLK)에 응답하여 "하이(high)" 또는 "로우(low)"의 데이터를 교대로 발생한다. 그리고 데이터 발생회로(400)에 의하여 발생되는 데이터는 데이터 입출력 라인(SDL, /SDL, 도 3참조)에 제공된다. 그리고 데이터 입출력 라인(SDL, /SDL)에 제공된 데이터는 행 및 열 어드레스 신호(Xadd, Yadd)에 의하여 선택되는 기억 소자에 제공된다.

데이터 발생회로(400)는 구체적으로 데이터 레지스터(410) 및 기입 드라이버(420)를 구비한다. 데이터 레지스터(410)는 클락 신호(CLK)에 응답하여, "하이(high)"상태 또는 "로우(low)"상태로 교대로 천이되는 데이터 신호(DAT)를 발생한다. 그리고 기입 드라이버(420)는 데이터 신호(DAT)를 드라이빙하여 데이터 입출력 라인(SDL, /SDL, 도 3참조)에 제공한다.

앞에서 기술한 어드레스 발생회로(300)은, 바람직하기로는, 펄스 발생기(360)을 더 구비한다. 데이터 신호(DAT)의 천이에 응답하는 펄스 신호(PUL)를 발생환다. 그리고 펄스 신호(PUL)는 주 행디코더(330)에 제공되어, 행 어드레스 신호(Xadd)의 활성화 폭을 제어한다. 이와 같이, 본 발명의 바람직한 실시예에서 펄스 발생기(360)가 사용되는 이유는 다음과 같다.

반도체 웨이퍼 상에서 번-인 테스트를 수행하기 위해서는, 먼저 번-인 전원 단자(10)에 전원을 인가하고 번-인 접지 단자(20)를 접지 전압(VSS)으로 접지한다.이후, 일정한 클락 신호(CLK)가 클락 신호 단자(30)에 인가된다. 이 때 한꺼번에 많은 칩을 번-인하기 때문에, 과다한 전류가 흐를 수 있다. 그러므로, 메모리 칩의 동작 전류(Operating Current)를 최소화하기 위하여, 펄스드 워드라인(Pulsed Word Line)이 바람직하다. 이러한 펄스드 워드라인(Pulsed Word Line)을 발생하기 위하여, 펄스 발생기(360)가 사용된다.

도 4는 도 2의 메모리 칩의 내부 회로의 주요 신호의 타이밍도이다. 먼저, 번-인 전원 단자(10) 및 번-인 접지 단자(20)에 전원 전원과 접지 접압이 인가된 이후에, 웨이퍼 번-인 테스트를 수행하기 위한 클락 신호(CLK)가 인가된다. 그러면, 첫 번째 레지스터는 클락 신호(CLK)에 상응하는 신호인 'CL'이 행 레지스터(310)에 일대일 대응하는 프리 행디코더(320)에 입력되며, 첫 번째 행 레지스터(310)의 캐리(Carry)인 C0가 두 번째 행 레지스터(310)로 전달된다. 첫 번째 행 레지스터(310)로부터 받은 캐리 'C0'에 의해 두 번째 행 레지스터(310)는 첫 번째 행 레지스터의 2배만한 주기를 가지는 출력 신호(CL')를 발생시킨다. 이러한 방식으로 행 레지스터들(310)로부터 발생되는 신호들의 조합에 의하여, 행 및 열 어드레스를 선택할 수 있다. 바람직하기로는, 행 및 열 레지스터(310, 311)에 인가되어 클락 신호(CLK)에 의하여 선택되는 기억 소자에 대한 어드레스 정보는 순차적으로 생성된다. 행 및 열 레지스터(310, 311)에 의하여 생성된 어드레스 정보들은 각각 주 행디코더(Decoder) 및 주 열디코더로 전달되어, 원하는 워드라인(WL) 및 칼럼 선택 라인(CSL)을 활성화시킨다.

데이터 레지스터(410)는 행 및 열 레지스터들(310, 311)과 동일하게 동작하지만, 응답하는 클락 신호(CLK)의 천이 방향에 차이가 있다. 예를 들어, 행 및 열 레지스터(310, 311)가 클락 신호(CLK)의 상승 단부에 응답하는데 반하여, 데이터 레지스터(410)는 클락 신호(CLK)의 하강 단부에 응답한다.

데이터 레지스터(410)에 의해 발생된 데이터 신호(DAT)는 기입 드라이버(420)에 의하여 데이터 입출력 라인(SDL, /SDL)으로 전송되며, 궁극적으로는 비트 라인(Bit Line)으로 전송된다.

펄스 발생기(360)는 데이터 신호(DAT)의 천이에 응답하여 짧은 활성화 폭을 가지는 펄스 신호(PUL)을 생성하여 워드라인을 활성화시키는 주 행디코더(330)에 인가된다. 그러므로, 데이터 신호(DAT)가 천이할 때마다 워드라인이 '온(On)'되는 펄스드 워드라인(Pulsed Word Line)이 생성된다.

다시 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 메모리 칩의 내부에 웨이퍼 레벨의 번-인 테스트 모드를 제어하는 스위치(500)가 더 포함된다. 이와 같이 본 발명의 바람직한 실시예에서, 스위치(500)가 내장되는 것을 다음과 같다. 즉, 웨이퍼 번-인 테스트시에 사용되는 번-인 전원 라인(11), 번-인 접지 라인(21) 등은 메모리-칩 외곽의 스크라이브 레인에 형성된다. 그러므로, 웨이퍼 레벨에서 정상 동작을 수행할 때, 외부와의 단락(short)성 불량이 유발될 수 있다. 본 발명의 바람직한 실시예에서, 스위치(500)는 이러한 단락성 불량을 최소화할 수 있다.

스위치(500)는 구체적으로 제어 신호 단자(501)에 인가되는 제어 신호(XWBI)에 응답하는 피모스 트랜지스터로 구현될 수 있다. 즉, 번-인 테스트 동작 모드에서는 제어 신호(XWBI)가 "로우" 상태가 되어, 피모스 트랜지스터로 구현되는 스위치(500)는 "턴온"된다. 따라서, 번-인 테스트 동작 모드에서는 번-인 전원 라인(11)이, 궁극적으로 노말 전원 라인(미도시)과 연결되는 노말 전원 단자(12)와 연결된다. 그러나, 노말 동작 모드에서는 제어 신호(XWBI)가 "하이" 상태가 되어, 스위치(500)는 "턴오프"된다. 따라서, 노말 동작 모드에서는 번-인 전원 라인(11)이, 노말 전원 라인(미도시)와 단절된다. 그리고 더욱 바람직한 실시예에 의하면, 제어 신호 단자(501)를 통하여 입력되는 제어 신호(XWBI)를 래치시키는 제어 수단(200)을 더 구비한다.

본 발명의 바람직한 실시예에서, 노말 전원 단자(12)는 메모리 칩의 동작시에 전원을 공급하는 단자로서, 패키지 조립시에 전원 전압(VDD)으로 본딩(bonding)되는 메모리 칩의 주 전원 단자이다. 그리고 제어 신호 단자(501)는 노말 동작시나 패키지 조립시에는 전원 전압(VDD)으로 본딩(bonding)된다.

본 발명의 더욱 바람직한 실시예에 의하면, 번-인 전원 라인(11)과 스위치(500) 사이에 저항 수단(505)를 더 구비한다. 본 실시예에서 저항 수단(505)는 메모리 칩 내부에 단락이 발생할 경우, 과도한 전류가 흐르는 것을 방지한다. 즉, 스위치(500)를 형성하는 피모스 트랜지스터의 벌크(bulk)가 노말 전원 단자(12)와 연결된다. 그러므로, 메모리 칩 내에서 노말 전원 단자(12)에 연결되는 노말 전원 라인(미도시)과 노말 접지 단자(22)에 연결되는 노말 접지 라인(미도시)이 서로 단락(short)되면, 번-인 전원 라인(11)과 노말 전원 라인 사이에는 순방향 바이어스가 형성되므로 많은 전류가 소모된다. 이와 같은 전류 소모는 웨이퍼 번-인 장비의 전류 소모 한계를 초과할 수 있고, 또한 과도한 전류는 웨이퍼 번-인용파워 메탈 라인의 신뢰성을 떨어지게 한다.

번-인 전원 라인(11)과 스위치(500)를 형성하는 모스 트랜지스터 사이에 형성되는 저항 수단(505)은 칩 내부 단락일 경우에 흐르는 전류를 낮게 조절한다. 이때 저항 수단(505)의 시트(Sheet) 저항은 번-인 전원 라인(11)의 시트(Sheet) 저항보다 큰 것이 바람직하다. 참조번호 20은 번-인 접지 단자를 나타내며, 참조번호 21은 번-인 접지 라인을 나타낸다. 그리고 참조 번호 22은 노말 접지 단자를 나타낸다.

도 5는 본 발명의 다른 실시예에 따른 교류 스트레싱이 가능한 메모리 칩의 내부 회로와 스크라이브 레인 상에 존재하는 전압 버싱(bussing) 라인을 나타내는 도면으로서, 도 2의 변형이다. 도 5에 도시된 실시예는 도 2에 도시된 실시예와 거의 동일하다. 다만, 도 2의 실시예에서는 스위치(500)가 번-인 전원 라인(11)과 노말 전원 라인(미도시)사이에 존재하는 반면에, 도 5의 실시예에서는 스위치(500')가 번-인 접지 라인(21)과 노말 전원 라인(미도시)사이에 존재한다는 점에서만 차이가 있다. 본 명세서에서는 설명의 편의를 위하여 그 차이점에 대해서만 기술한다.

상기 스위치(500')는 제어 신호 단자(501')에 인가되는 제어 신호(XWBI)에 응답하는 앤모스 트랜지스터로 구현될 수 있다. 그런데, 도 5의 실시예에서는 번-인 테스트 동작 모드에서는 제어 신호(XWBI)가 "하이" 상태가 되어, 앤모스 트랜지스터로 구현되는 스위치(500')는 "턴온"된다. 따라서, 번-인 테스트 동작 모드에서는 번-인 접지 라인(21)이, 궁극적으로 노말 접지 라인(미도시)과 연결되는 노말 접지 단자(22')와 연결된다. 그러나, 노말 동작 모드에서는 제어 신호(XWBI)가 "로우" 상태가 되어, 스위치(500')는 "턴오프"된다. 따라서, 노말 동작 모드에서는 번-인 접지 라인(21)이, 노말 전원 라인(미도시)와 단절된다. 그리고 도 2의 실시예에서와 마찬가지로, 도 5의 실시예에서도, 제어 신호 단자(501')를 통하여 입력되는 제어 신호(XWBI)를 래치시키는 제어 수단(200')을 더 구비한다.

본 발명의 바람직한 실시예에서, 노말 접지 단자(22')는 메모리 칩의 동작시에 접지 전압을 공급하는 단자로서, 패키지 조립시에 접지 전압(VSS)으로 본딩(bonding)되는 메모리 칩의 주 접지 단자이다. 그리고 제어 신호 단자(501')는 노말 동작시나 패키지 조립시에는 접지 전압(VSS)으로 본딩(bonding)된다.

그리고 더욱 바람직하기로는, 번-인 접지 라인(21)과 스위치(500') 사이에 저항 수단(505')를 더 구비한다. 저항 수단(505')는 메모리 칩 내부에 단락이 발생할 경우, 과도한 전류가 흐르는 것을 방지한다. 도 1내지 도5를 참조하면, 본 발명의 실시예에 따른 테스트 동작 모드에서 웨이퍼 상의 행과 열에 배열되는 다수개의 집적 회로 다이(Die)들을 테스트하는 테스트 방법은 용이하게 이해될 수 있을 것이다.즉, 상기 테스트 방법은 (A) 소정의 클락 신호를 카운팅하고 상기 카운팅된 클락 신호에 의하여 상기 다이들 각각을 구성하는 다수개의 기억 소자들을 지정하는 어드레스 신호를 발생하고, (B) 상기 소정의 클락 신호에 응답하여 소정의 데이터 신호를 발생하고, (C) 상기 데이터 신호를 상기 어드레스 신호에 의하여 지정된 상기 기억 소자들로 제공한다.상기 (A) 단계는 (A1) 상기 클락 신호를 카운팅하여 순차적으로 행 어드레스를 변화시키고, (A2) 상기 행 어드레스의 변화가 종료된 후에 발생되는 상기 클락 신호를 카운팅하여 순차적으로 열 어드레스를 변화시킨다. 상기 테스트 동작 모드는 번-인 테스트 모드이고, 상기 집적 회로들 각각은 메모리 칩인 것이 바람직하다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는 집적 회로를 테스트하는 테스트 모드로 번-인 테스트 모드만을 제시하였으나, 다수개의 기억 소자를 동시에 테스트하는 그밖의 테스트 모드에도 적용될 수 있다.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 집적 회로 및 반도체 웨이퍼에 의하여, 다수개 기억 소자들을 순차적이고 반복적인 교류 스트레스가 가능한 효과적인 웨이퍼 번-인 테스트가 가능하며, 전류의 소모도 최소화된다. 그리고 메인-칩에서는 사용하지 않는 스크라이브 레인에 번-인 테스트용 전원 라인 및 접지 라인을 배치함으로써, 그 생산성과 효율이 크게 향상된다.

Claims

행과 열에 배열되는 다수개 기억 소자들을 구비하며 적어도 하나의 테스트 동작 모드를 가지는 집적 회로에 있어서,

소정의 클락 신호에 응답하여 상기 기억 소자들을 선택하는 어드레스 신호를 순차적으로 발생시키는 어드레스 발생회로; 및

상기 소정의 클락 신호에 응답하여 하이상태와 로우상태를 교대로 가지는 데이터 신호를 발생하고, 상기 어드레스 신호에 의하여 선택되는 상기 기억 소자로 상기 데이터 신호를 제공하는 데이터 발생회로를 구비하는 것을 특징으로 하는 집적 회로.
제1 항에 있어서, 상기 어드레스 발생회로는

상기 소정의 클락 신호에 응답하여 변화하면서, 상기 기억 소자들의 행을 선택하는 행 어드레스 신호를 발생하는 행 어드레스 발생회로; 및

상기 소정의 클락 신호에 응답하여 변화하면서, 상기 기억 소자들의 열을 선택하는 열 어드레스 신호를 발생하는 열 어드레스 발생회로를 구비하는 것을 특징으로 하는 집적 회로.
제 2항에 있어서, 상기 데이터 발생회로는,

상기 소정의 클락 신호에 응답하여 상기 하이상태와 로우상태를 교대로 가지는 데이터 신호를 발생시키는 데이터 레지스터; 및

상기 행 및 열 어드레스 신호에 의하여 선택되는 상기 기억 소자로 상기 데이터 신호를 드라이빙하는 기입 드라이버를 구비하는 것을 특징으로 하는 집적 회로.
제 3항에 있어서, 상기 집적 회로는

상기 데이터 신호에 응답하여 상기 행 어드레스 발생회로에 의하여 발생되는 상기 행 어드레스 신호를 제어하는 펄스 신호를 발생하는 펄스 발생기를 더 구비하는 것을 특징으로 하는 집적 회로.
제3 항에 있어서, 상기 행 어드레스 발생회로는,

상기 소정의 클락 신호의 활성화 횟수를 카운팅하는 행 카운터; 및

상기 소정의 펄스 신호에 의하여 인에이블되고, 상기 행 카운터에 의하여 카운팅되는 상기 클락 신호의 활성화 횟수에 따라 순차적으로 변화하는 상기 행 어드레스 신호를 발생하는 행 디코더부를 구비하는 것을 특징으로 하는 집적 회로.
제5 항에 있어서, 상기 행 카운터는

직렬로 연결되는 다수개의 행 레지스터들을 구비하며,

첫 번째 상기 행 레지스터는 상기 클락 신호에 응답하며, 두 번째 이후의 상기 행 레지스터들 각각은 이전의 행 레지스터의 출력 신호를 캐리(CARRY)로 입력하여 상기 클락신호에 응답하는 것을 특징으로 하는 집적 회로.
제6 항에 있어서, 상기 행 디코더부는

대응하는 상기 행 레지스터들의 출력 신호를 디코딩하는 프리 행디코더들; 및

상기 프리 행디코더들의 출력 신호를 디코딩하며, 상기 펄스 신호의 활성화에 응답하여 활성하는 상기 행 어드레스 신호를 발생하는 주 행디코더를 구비하는 것을 특징으로 하는 집적회로.
제6 항에 있어서, 상기 열 어드레스 발생회로는

마지막 상기 행 레지스터의 캐리가 발생한 이후에 발생하는, 상기 클락 신호의 활성화 횟수를 카운팅하는 열 카운터; 및

상기 열 카운터에 의하여 카운팅되는 상기 클락 신호의 활성화 횟수에 따라 순차적으로 변화하는 상기 열 어드레스 신호를 발생하는 열 디코더부를 구비하는 것을 특징으로 하는 집적 회로.
제8 항에 있어서, 상기 열 카운터는

직렬로 연결되는 다수개의 열 레지스터들을 구비하며,

첫 번째 상기 열 레지스터는 마지막 상기 행 레지스터의 출력 신호를 캐리(CARRY)로 입력하여 상기 클락 신호에 응답하며, 두 번째 이후의 상기 열 레지스터들 각각은 이전의 열 레지스터의 출력 신호를 캐리(CARRY)로 입력하여 상기 클락신호에 응답하는 것을 특징으로 하는 집적 회로.
제9 항에 있어서, 상기 열 디코더부는

대응하는 상기 열 레지스터들의 출력 신호를 디코딩하는 프리 열디코더들; 및

상기 프리 열디코더들의 출력 신호에 의하여 디코딩되어, 상기 열 어드레스 신호를 발생하는 주 열디코더를 구비하는 것을 특징으로 하는 집적회로.
제2 항에 있어서, 상기 열 어드레스 발생회로는,

상기 클락 신호를 수신하여 상기 클락신호의 활성화 횟수를 카운팅하는 열 카운터; 및

상기 열 카운터에 의하여 카운팅되는 상기 클락 신호의 활성화 횟수에 따라 순차적으로 열 어드레스를 변화시키는 열 디코더부를 구비하는 것을 특징으로 하는 집적 회로.
제1 항에 있어서, 상기 클락 신호는

상기 집적 회로의 외부로부터 입력되는 외부 클락 신호인 것을 특징으로 하는 집적 회로.
제1 항에 있어서, 상기 테스트 동작 모드는

번-인 테스트 모드인 것을 특징으로 하는 집적 회로.
제1 항에 있어서, 상기 집적 회로는

메모리 칩인 것을 특징으로 하는 집적 회로.
행과 열에 배열되는 다수개의 집적 회로의 다이(Die)들을 포함하며, 상기 집적 회로 다이들 각각은 다수개의 기억 소자들을 포함하고 노말 동작 모드와 적어도 하나의 테스트 동작 모드를 가지며, 상기 인접하는 집적 회로 다이들 사이에는 스크라이브 레인(Scribe Lane)이 존재하는 반도체 웨이퍼에 있어서,

상기 스크라이브 레인에는 상기 테스트 동작 모드에서 외부로부터 테스트 전원이 제공되는 테스트 전원 라인이 구비되며,

상기 집적 회로의 다이들 각각은

소정의 클락 신호에 응답하여 변화하면서 상기 기억 소자를 선택하는 어드레스 신호를 발생하는 어드레스 발생회로;

상기 클락 신호에 응답하여 하이상태와 로우상태를 교대로 가지는 데이터를 발생하며, 상기 어드레스 신호에 의하여 선택되는 상기 기억 소자에 상기 데이터를 제공하는 데이터 발생회로;

노말 모드에서 외부로부터 노말 전원 전압이 제공되는 노말 전원 라인; 및

소정의 제어 신호에 응답하여, 상기 테스트 동작 모드에서는 상기 테스트 전원 라인과 상기 노말 전원 라인을 연결시키며, 상기 노말 동작 모드에서는 상기 테스트 전원 라인과 상기 노말 전원 라인을 단절시키는 스위치를 구비하며,

상기 기억 소자에 제공되는 데이터의 전압 레벨은 상기 노말 전원 라인의 전압 레벨에 의하여 제어되는 것을 특징으로 하는 반도체 웨이퍼.
제15 항에 있어서, 상기 집적 회로의 다이들 각각은

상기 테스트 전원 라인과 상기 스위치 사이에 저항 수단을 더 구비하는 것을 특징으로 하는 반도체 웨이퍼.
제16 항에 있어서, 상기 저항 수단의 시트(Sheet) 저항은 상기 테스트 전원 라인의 시트 저항보다 큰 것을 특징으로 하는 반도체 웨이퍼.
제15 항에 있어서, 상기 스위치는

모스 트랜지스터인 것을 특징으로 하는 반도체 웨이퍼.
제15 항에 있어서, 상기 집적 회로의 다이들 각각은

상기 테스트 모드에서 상기 제어 신호를 래치시키는 제어 수단을 더 구비하는 것을 특징으로 하는 반도체 웨이퍼.
제15 항에 있어서, 상기 테스트 동작 모드는

번-인 테스트 모드인 것을 특징으로 하는 반도체 웨이퍼.
제11 항에 있어서, 상기 집적 회로들 각각은

메모리 칩인 것을 특징으로 하는 반도체 웨이퍼.
행과 열에 배열되는 다수개의 집적 회로의 다이(Die)들을 포함하며, 상기 집적 회로 다이들 각각은 다수개의 기억 소자들을 포함하고 노말 동작 모드와 적어도 하나의 테스트 동작 모드를 가지며, 상기 인접하는 집적 회로 다이들 사이에는 스크라이브 레인(Scribe Lane)이 존재하는 반도체 웨이퍼에 있어서,

상기 스크라이브 레인에는 상기 테스트 동작 모드에서 외부로부터 접지 전압이 제공되는 테스트 접지 라인이 구비되며,

상기 집적 회로의 다이들 각각은

소정의 클락 신호에 응답하여 변화하면서 상기 기억 소자를 선택하는 어드레스 신호를 발생하는 어드레스 발생회로;

상기 클락 신호에 응답하여 하이상태와 로우상태를 교대로 가지는 데이터를 발생하며, 상기 어드레스 신호에 의하여 선택되는 상기 기억 소자에 상기 데이터를 제공하는 데이터 발생회로;

노말 모드에서 외부로부터 노말 접지 전압이 제공되는 데이터의 전압을 변화시키는 노말 접지 라인; 및

소정의 제어 신호에 응답하여, 상기 테스트 동작 모드에서는 상기 테스트 접지 라인과 상기 노말 접지 라인을 연결시키며, 상기 노말 동작 모드에서는 상기 테스트 접지 라인과 상기 노말 접지 라인을 단절시키는 스위치를 구비하며,

상기 기억 소자에 제공되는 데이터의 전압 레벨은 상기 노말 전원 라인의 전압 레벨에 의하여 제어되는 것을 특징으로 하는 반도체 웨이퍼.
제22 항에 있어서, 상기 집적 회로의 다이들 각각은

상기 테스트 접지 라인과 상기 스위치 사이에 저항 수단을 더 구비하는 것을 특징으로 하는 반도체 웨이퍼.
제23 항에 있어서, 상기 저항 수단의 시트(Sheet) 저항은 상기 테스트 전원 라인의 시트 저항보다 큰 것을 특징으로 하는 반도체 웨이퍼.
제22 항에 있어서, 상기 스위치는 모스 트랜지스터인 것을 특징으로 하는 반도체 웨이퍼.
제22 항에 있어서, 상기 집적 회로의 다이들 각각은

상기 테스트 모드에서 상기 제어 신호를 래치시키는 제어 수단을 더 구비하는 것을 특징으로 하는 반도체 웨이퍼.
제22 항에 있어서, 상기 테스트 동작 모드는

번-인 테스트 모드인 것을 특징으로 하는 반도체 웨이퍼.
제22 항에 있어서, 상기 집적 회로들 각각은

반도체 메모리 장치인 것을 특징으로 하는 반도체 웨이퍼.
테스트 동작 모드에서 웨이퍼 상의 행과 열에 배열되는 다수개의 집적 회로 다이(Die)들을 테스트하는 테스트 방법에 있어서,

(A) 소정의 클락 신호를 카운팅하고 상기 카운팅된 클락 신호에 의하여 상기 다이들 각각을 구성하는 다수개의 기억 소자들을 지정하는 어드레스 신호를 발생하는 단계;

(B) 상기 소정의 클락 신호에 응답하여 소정의 데이터 신호를 발생하는 단계; 및

(C) 상기 데이터 신호를 상기 어드레스 신호에 의하여 지정된 상기 기억 소자들로 제공하는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
제29 항에 있어서, 상기 (A) 단계는

(A1) 상기 클락 신호를 카운팅하여 순차적으로 행 어드레스를 변화시키는 단계;

(A2) 상기 행 어드레스의 변화가 종료된 후에 발생되는 상기 클락 신호를 카운팅하여 순차적으로 열 어드레스를 변화시키는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
제29 항에 있어서, 상기 테스트 동작 모드는

번-인 테스트 모드인 것을 특징으로 하는 테스트 방법.
제29 항에 있어서, 상기 집적 회로들 각각은

메모리 칩인 것을 특징으로 하는 테스트 방법.