JPH0855497A - 半導体メモリ装置のバーンインテスト回路 - Google Patents
半導体メモリ装置のバーンインテスト回路Info
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- JPH0855497A JPH0855497A JP7141899A JP14189995A JPH0855497A JP H0855497 A JPH0855497 A JP H0855497A JP 7141899 A JP7141899 A JP 7141899A JP 14189995 A JP14189995 A JP 14189995A JP H0855497 A JPH0855497 A JP H0855497A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/2855—Environmental, reliability or burn-in testing
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 高集積化に適し、ウェーハ状態で効率的なバ
ーンインテストを実施可能なバーンインテスト回路を提
供する。 【構成】 トランジスタ１２，１４からなり、行デコー
ディング信号ＮＷＥＢに応じてワード線を駆動するワー
ド線駆動器のワード線放電経路ＰＤに対し、バーンイン
テストで活性化されるエネーブル信号ＰＷＢＥで制御さ
れ、通常動作でトランジスタ１４を接地させるトランジ
スタ２０と、テストでトランジスタ１４へストレス電圧
Ｖｂｉを印加するトランジスタ１８とからなる制御部を
接続する。制御部は多数のワード線駆動器共通にして設
けられる。通常動作とテストにワード線駆動器を共用と
するので、各ワード線端部にストレス印加用のトランジ
スタを別途設ける従来に比べ集積性に優れる。また、全
ワード線に一括してストレス印加できる。
ーンインテストを実施可能なバーンインテスト回路を提
供する。 【構成】 トランジスタ１２，１４からなり、行デコー
ディング信号ＮＷＥＢに応じてワード線を駆動するワー
ド線駆動器のワード線放電経路ＰＤに対し、バーンイン
テストで活性化されるエネーブル信号ＰＷＢＥで制御さ
れ、通常動作でトランジスタ１４を接地させるトランジ
スタ２０と、テストでトランジスタ１４へストレス電圧
Ｖｂｉを印加するトランジスタ１８とからなる制御部を
接続する。制御部は多数のワード線駆動器共通にして設
けられる。通常動作とテストにワード線駆動器を共用と
するので、各ワード線端部にストレス印加用のトランジ
スタを別途設ける従来に比べ集積性に優れる。また、全
ワード線に一括してストレス印加できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特に、半導体メモリ装置の不良セルを検出す
るためのバーンインテスト回路に関するものである。
るもので、特に、半導体メモリ装置の不良セルを検出す
るためのバーンインテスト回路に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ装置においては、
メモリの信頼性を保障するために不良部位をスクリーン
(screen)するバーンイン(burn-in) テストの実施が前工
程後のテスト過程で必須とされている。通常、このバー
ンインテストは組立工程を経たパッケージ状態で行われ
る。このようにパッケージ状態でバーンインテストを行
う場合、不良部分の発見されたメモリ装置は、既に組
立、テストを経ているにも関わらず不良品として廃棄し
なければならなくなるので、コスト的にも時間的にも不
利である。例えばＤＲＡＭの場合、たいていの不良は単
ビット不良(singlebit failure)であり、これを検出す
るには長時間のスクリーンが必要となるので、バーンイ
ンテスト後に廃棄処分となると時間的損失が大きい。単
ビット不良は不完全なメモリセルの漏洩電流を直接的要
因とし、大方の場合、伝送トランジスタのゲート酸化膜
やキャパシタの誘電体、或いは記憶ノード接合部の欠損
等により発生する。また、パッケージ後のバーンインテ
ストにおいては、メモリセルへ印加するストレス電圧の
印加効率が悪い。即ち、数千サイクル（例えば６４メガ
ＤＲＡＭの場合４０９６又は８１９２サイクル）につき
１つのワード線が選択されるからである。このストレス
電圧の印加効率はメモリの容量が増えるにつれていっそ
う悪くなり、バーンインテスト時間の増加を招く結果と
なっている。
メモリの信頼性を保障するために不良部位をスクリーン
(screen)するバーンイン(burn-in) テストの実施が前工
程後のテスト過程で必須とされている。通常、このバー
ンインテストは組立工程を経たパッケージ状態で行われ
る。このようにパッケージ状態でバーンインテストを行
う場合、不良部分の発見されたメモリ装置は、既に組
立、テストを経ているにも関わらず不良品として廃棄し
なければならなくなるので、コスト的にも時間的にも不
利である。例えばＤＲＡＭの場合、たいていの不良は単
ビット不良(singlebit failure)であり、これを検出す
るには長時間のスクリーンが必要となるので、バーンイ
ンテスト後に廃棄処分となると時間的損失が大きい。単
ビット不良は不完全なメモリセルの漏洩電流を直接的要
因とし、大方の場合、伝送トランジスタのゲート酸化膜
やキャパシタの誘電体、或いは記憶ノード接合部の欠損
等により発生する。また、パッケージ後のバーンインテ
ストにおいては、メモリセルへ印加するストレス電圧の
印加効率が悪い。即ち、数千サイクル（例えば６４メガ
ＤＲＡＭの場合４０９６又は８１９２サイクル）につき
１つのワード線が選択されるからである。このストレス
電圧の印加効率はメモリの容量が増えるにつれていっそ
う悪くなり、バーンインテスト時間の増加を招く結果と
なっている。
【０００３】そこで、ストレス電圧の印加効率を向上さ
せてバーンインテスト時間を短縮するためにすべてのワ
ード線を一括選択することを可能とし、更にこれをウェ
ーハ状態で実施することで救済を可能にして歩留りを向
上させ、全体的なコストや時間の軽減を図る技術が提案
されている。これは例えば、１９９３年ＩＥＤＭの６３
９ページ〜６４２ページにある論文“Wafer Burn-in (W
BI) Technology for RAM's”に開示されている。図４
に、このようなウェーハ状態のバーンインテストを可能
としたバーンインテスト回路の構成を概略的に示す。
せてバーンインテスト時間を短縮するためにすべてのワ
ード線を一括選択することを可能とし、更にこれをウェ
ーハ状態で実施することで救済を可能にして歩留りを向
上させ、全体的なコストや時間の軽減を図る技術が提案
されている。これは例えば、１９９３年ＩＥＤＭの６３
９ページ〜６４２ページにある論文“Wafer Burn-in (W
BI) Technology for RAM's”に開示されている。図４
に、このようなウェーハ状態のバーンインテストを可能
としたバーンインテスト回路の構成を概略的に示す。
【０００４】ワード線駆動器（ドライバ）６に接続され
て伝送トランジスタ２のゲート端子を制御するワード線
ＷＬ０〜ＷＬｎと、センスアンプ８に接続され、記憶キ
ャパシタ４に対し伝送トランジスタ２を介してデータを
伝達するビット線ＢＬ，バーＢＬとは、当然ながらメモ
リセルアレイの基本構成である。勿論、１つの伝送トラ
ンジスタ２と１つの記憶キャパシタ４で１つのメモリセ
ルを構成する。
て伝送トランジスタ２のゲート端子を制御するワード線
ＷＬ０〜ＷＬｎと、センスアンプ８に接続され、記憶キ
ャパシタ４に対し伝送トランジスタ２を介してデータを
伝達するビット線ＢＬ，バーＢＬとは、当然ながらメモ
リセルアレイの基本構成である。勿論、１つの伝送トラ
ンジスタ２と１つの記憶キャパシタ４で１つのメモリセ
ルを構成する。
【０００５】そして、ワード線ＷＬ０〜ＷＬｎの各端部
にチャネルサイズの小さいトランジスタ１０（ＮＭＯＳ
ＦＥＴ）をそれぞれ接続してバーンインテスト回路を形
成し、全メモリセルにストレス電圧を一括印加可能にし
ている。ゲート電圧Ｖｇとストレス電圧Ｖstressはバー
ンインテストでワード線ＷＬ０〜ＷＬｎに高電圧を印加
するために供給され、図示のように、ゲート電圧Ｖｇで
トランジスタ１０のゲート端子を制御しておいてストレ
ス電圧Ｖstressを伝送トランジスタ２のゲート端子に印
加するようになっている。また、基板電圧(plate bolta
ge) ＶPL及びビット線電圧を外部制御することで、所望
のレベルのストレスをキャパシタ４の誘電体と記憶ノー
ド接合部に印加可能にしてある。
にチャネルサイズの小さいトランジスタ１０（ＮＭＯＳ
ＦＥＴ）をそれぞれ接続してバーンインテスト回路を形
成し、全メモリセルにストレス電圧を一括印加可能にし
ている。ゲート電圧Ｖｇとストレス電圧Ｖstressはバー
ンインテストでワード線ＷＬ０〜ＷＬｎに高電圧を印加
するために供給され、図示のように、ゲート電圧Ｖｇで
トランジスタ１０のゲート端子を制御しておいてストレ
ス電圧Ｖstressを伝送トランジスタ２のゲート端子に印
加するようになっている。また、基板電圧(plate bolta
ge) ＶPL及びビット線電圧を外部制御することで、所望
のレベルのストレスをキャパシタ４の誘電体と記憶ノー
ド接合部に印加可能にしてある。
【０００６】このバーンインテスト回路によれば、伝送
トランジスタ２のゲート端子に高電圧を印加することに
より不良発生の危険性がある微小な漏洩電流経路を損壊
させ、不良セルの検出が行われる。
トランジスタ２のゲート端子に高電圧を印加することに
より不良発生の危険性がある微小な漏洩電流経路を損壊
させ、不良セルの検出が行われる。
【０００７】一方図５には、集積度の低い場合における
ワード線構造を模式的に示してある。即ち、集積度の低
いＤＲＡＭの場合、メタルピッチ(metal pitch) に十分
余裕があるので、図５に示すように金属(metal) とゲー
トポリシリコン(gate polysilicon)の言わば二重構造を
ワード線に使用することが可能である。比較的抵抗の小
さい金属を比較的抵抗の大きいゲートポリシリコンに結
束(strap) して使用することにより、ワード線のＯＮ−
ＯＦＦ特性を向上させ得る。しかしながら、メモリ装置
の集積度が高くなるに従ってメタルピッチも影響を受
け、特に、１６メガ、６４メガ級の容量を有するＤＲＡ
Ｍでは、ワード線構造を変化させざるを得なくなってい
る。
ワード線構造を模式的に示してある。即ち、集積度の低
いＤＲＡＭの場合、メタルピッチ(metal pitch) に十分
余裕があるので、図５に示すように金属(metal) とゲー
トポリシリコン(gate polysilicon)の言わば二重構造を
ワード線に使用することが可能である。比較的抵抗の小
さい金属を比較的抵抗の大きいゲートポリシリコンに結
束(strap) して使用することにより、ワード線のＯＮ−
ＯＦＦ特性を向上させ得る。しかしながら、メモリ装置
の集積度が高くなるに従ってメタルピッチも影響を受
け、特に、１６メガ、６４メガ級の容量を有するＤＲＡ
Ｍでは、ワード線構造を変化させざるを得なくなってい
る。
【０００８】図６に、高集積度の場合におけるワード線
構造を模式的に示す。大容量化で集積度を増加させれば
ピッチも狭くなるので、すべてのワード線ごとに金属を
結束させることは難しくなる。そこでその対策として、
１行のワード線を分割し且つこれに対応させてワード線
駆動器(word line driver)をメモリセルアレイ内に分割
配置する分割形ワード線駆動器(SWD) を用いたワード線
構造が採用されている。この分割ワード線構造では、１
つの行デコーダ(row decoder) から出力されるワード線
デコーディング信号に対し分割した複数のワード線駆動
器を配設してワード線を制御するようにしてある。
構造を模式的に示す。大容量化で集積度を増加させれば
ピッチも狭くなるので、すべてのワード線ごとに金属を
結束させることは難しくなる。そこでその対策として、
１行のワード線を分割し且つこれに対応させてワード線
駆動器(word line driver)をメモリセルアレイ内に分割
配置する分割形ワード線駆動器(SWD) を用いたワード線
構造が採用されている。この分割ワード線構造では、１
つの行デコーダ(row decoder) から出力されるワード線
デコーディング信号に対し分割した複数のワード線駆動
器を配設してワード線を制御するようにしてある。
【０００９】
【発明が解決しようとする課題】分割形ワード線駆動器
を用いた場合は４本又は８本のワード線につき１つの金
属線を配すればすむので、メタルピッチの余裕を確保す
る点で優れている。ところが、図４に示すようなバーン
インテスト回路は、図５のようなワード線構造の下では
ストレス電圧一括印加というテスト効率の利点を十分に
活かすことが可能であったが、図６のような分割ワード
線構造では１行のワード線が分割されているために、各
ワード線の端部すべてにトランジスタ１０を接続するこ
とが実際には不可能に近く、テスト効率の利点を活かす
ことができない。
を用いた場合は４本又は８本のワード線につき１つの金
属線を配すればすむので、メタルピッチの余裕を確保す
る点で優れている。ところが、図４に示すようなバーン
インテスト回路は、図５のようなワード線構造の下では
ストレス電圧一括印加というテスト効率の利点を十分に
活かすことが可能であったが、図６のような分割ワード
線構造では１行のワード線が分割されているために、各
ワード線の端部すべてにトランジスタ１０を接続するこ
とが実際には不可能に近く、テスト効率の利点を活かす
ことができない。
【００１０】このような従来技術に着目して本発明で
は、ワード線構造に関係なく効率的なウェーハ状態のバ
ーンインテストを実施可能なストレス電圧印加方法とバ
ーンインテスト回路を提供し、より高集積となってもバ
ーンインテストの時間が短くてすみ、そしてウェーハ状
態でテスト可能なことにより冗長等の救済措置を容易に
実施して歩留りを上げることを可能にした半導体メモリ
装置を提供する。
は、ワード線構造に関係なく効率的なウェーハ状態のバ
ーンインテストを実施可能なストレス電圧印加方法とバ
ーンインテスト回路を提供し、より高集積となってもバ
ーンインテストの時間が短くてすみ、そしてウェーハ状
態でテスト可能なことにより冗長等の救済措置を容易に
実施して歩留りを上げることを可能にした半導体メモリ
装置を提供する。
【００１１】また、よりレイアウト面積を小さくするこ
とが可能で、集積性を向上させられるようなバーンイン
テストのストレス電圧印加方法とバーンインテスト回路
の提供を目的とする。
とが可能で、集積性を向上させられるようなバーンイン
テストのストレス電圧印加方法とバーンインテスト回路
の提供を目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明では、行デコーダによる行デコーディン
グ信号によりワード線ごとに設けたワード線駆動器を動
作させてワード線を選択駆動するようにした半導体メモ
リ装置のバーンインテストにおけるストレス電圧印加方
法として、行デコーディング信号を非活性状態にしてワ
ード線駆動器にワード線放電経路を形成させておいて、
該ワード線放電経路を介してストレス電圧を印加するこ
とを特徴としたストレス電圧印加方法を提供する。
るために本発明では、行デコーダによる行デコーディン
グ信号によりワード線ごとに設けたワード線駆動器を動
作させてワード線を選択駆動するようにした半導体メモ
リ装置のバーンインテストにおけるストレス電圧印加方
法として、行デコーディング信号を非活性状態にしてワ
ード線駆動器にワード線放電経路を形成させておいて、
該ワード線放電経路を介してストレス電圧を印加するこ
とを特徴としたストレス電圧印加方法を提供する。
【００１３】そしてそのためのバーンインテスト回路と
して、通常動作で導通してワード線駆動器で選択的に形
成されるワード線放電経路を接地させる第１のトランジ
スタと、バーンインテストで導通してストレス電圧をワ
ード線駆動器のワード線放電経路へ伝送する第２のトラ
ンジスタと、から構成したスイッチ回路を備えてなるこ
とを特徴としたバーンインテスト回路を提供する。この
テスト回路では、多数のワード線駆動器に対し共通にし
て１つのスイッチ回路を配設することが可能で、従来の
ように各ワード線端部ごとにストレス印加用のトランジ
スタを配置しなければならない場合に比べ、格段に集積
性がよい。
して、通常動作で導通してワード線駆動器で選択的に形
成されるワード線放電経路を接地させる第１のトランジ
スタと、バーンインテストで導通してストレス電圧をワ
ード線駆動器のワード線放電経路へ伝送する第２のトラ
ンジスタと、から構成したスイッチ回路を備えてなるこ
とを特徴としたバーンインテスト回路を提供する。この
テスト回路では、多数のワード線駆動器に対し共通にし
て１つのスイッチ回路を配設することが可能で、従来の
ように各ワード線端部ごとにストレス印加用のトランジ
スタを配置しなければならない場合に比べ、格段に集積
性がよい。
【００１４】また、本発明によれば、ワード線へストレ
ス電圧を印加してバーンインテストを実施するための半
導体メモリ装置のバーンインテスト回路であって、行デ
コーディング信号に従って昇圧信号を入力しワード線へ
送る駆動選択手段、及び行デコーディング信号に従って
放電経路を形成する電流パス形成手段を有するワード線
駆動器と、バーンインテスト実施を示すバーンインエネ
ーブル信号に従ってワード線駆動器の電流パス形成手段
に対し接地電圧又はストレス電圧を選択的に印加する制
御部と、を備えてなり、通常動作では制御部が電流パス
形成手段に対し接地電圧を印加することでワード線駆動
器がワード線を選択駆動し、バーンインテストでは制御
部が電流パス形成手段に対しストレス電圧を印加するこ
とでワード線駆動器がワード線へストレス電圧を伝送す
るようになっていることを特徴としたバーンインテスト
回路が提供される。
ス電圧を印加してバーンインテストを実施するための半
導体メモリ装置のバーンインテスト回路であって、行デ
コーディング信号に従って昇圧信号を入力しワード線へ
送る駆動選択手段、及び行デコーディング信号に従って
放電経路を形成する電流パス形成手段を有するワード線
駆動器と、バーンインテスト実施を示すバーンインエネ
ーブル信号に従ってワード線駆動器の電流パス形成手段
に対し接地電圧又はストレス電圧を選択的に印加する制
御部と、を備えてなり、通常動作では制御部が電流パス
形成手段に対し接地電圧を印加することでワード線駆動
器がワード線を選択駆動し、バーンインテストでは制御
部が電流パス形成手段に対しストレス電圧を印加するこ
とでワード線駆動器がワード線へストレス電圧を伝送す
るようになっていることを特徴としたバーンインテスト
回路が提供される。
【００１５】このバーンインテスト回路におけるワード
線駆動器の駆動選択手段としては、ゲート端子に行デコ
ーディング信号を受け、またソース端子から昇圧信号を
入力し、そしてドレイン端子がワード線に接続された第
１のＭＯＳトランジスタを用いるようにし、ワード線駆
動器の電流パス形成手段としては、ゲート端子に行デコ
ーディング信号を受け、またソース端子に制御部による
電圧が提供され、そしてドレイン端子がワード線に接続
された第２のＭＯＳトランジスタを用いるようにするの
が適している。この場合、ゲート端子に昇圧信号の反転
信号を受け、またソース端子に制御部による電圧が提供
され、そしてドレイン端子がワード線に接続された第３
のＭＯＳトランジスタを、第２のＭＯＳトランジスタに
加えて用いると、電流駆動能力が向上するので動作スピ
ード等のアクセス面でより有利である。
線駆動器の駆動選択手段としては、ゲート端子に行デコ
ーディング信号を受け、またソース端子から昇圧信号を
入力し、そしてドレイン端子がワード線に接続された第
１のＭＯＳトランジスタを用いるようにし、ワード線駆
動器の電流パス形成手段としては、ゲート端子に行デコ
ーディング信号を受け、またソース端子に制御部による
電圧が提供され、そしてドレイン端子がワード線に接続
された第２のＭＯＳトランジスタを用いるようにするの
が適している。この場合、ゲート端子に昇圧信号の反転
信号を受け、またソース端子に制御部による電圧が提供
され、そしてドレイン端子がワード線に接続された第３
のＭＯＳトランジスタを、第２のＭＯＳトランジスタに
加えて用いると、電流駆動能力が向上するので動作スピ
ード等のアクセス面でより有利である。
【００１６】制御部としては、ゲート端子にバーンイン
エネーブル信号を受け、またドレイン端子からストレス
電圧を入力し、そしてソース端子がワード線駆動器の電
流パス形成手段に接続された第１のＭＯＳトランジスタ
と、ゲート端子にバーンインエネーブル信号を反転して
受け、またソース端子に接地電圧が提供され、そしてド
レイン端子がワード線駆動器の電流パス形成手段に接続
された第２のＭＯＳトランジスタと、を用いるようにす
るのが適している。
エネーブル信号を受け、またドレイン端子からストレス
電圧を入力し、そしてソース端子がワード線駆動器の電
流パス形成手段に接続された第１のＭＯＳトランジスタ
と、ゲート端子にバーンインエネーブル信号を反転して
受け、またソース端子に接地電圧が提供され、そしてド
レイン端子がワード線駆動器の電流パス形成手段に接続
された第２のＭＯＳトランジスタと、を用いるようにす
るのが適している。
【００１７】更に、本発明によれば、ワード線へストレ
ス電圧を印加してバーンインテストを実施するための半
導体メモリ装置のバーンインテスト回路であって、行デ
コーディング信号に従ってワード線へ昇圧信号を送る駆
動選択手段、及びその昇圧信号の反転信号と行デコーデ
ィング信号に従ってワード線の放電経路を形成する電流
パス形成手段を有するワード線駆動器と、バーンインテ
スト実施を示すバーンインエネーブル信号に従ってワー
ド線駆動器の電流パス形成手段を接地させる放電手段、
及びバーンインエネーブル信号に従ってワード線駆動器
の電流パス形成手段にストレス電圧を送るストレス入力
手段を有する制御部と、を備えてなり、通常動作では、
制御部の放電手段をワード線駆動器の電流パス形成手段
に接続して動作可能とし、ワード線駆動器により昇圧信
号を用いて選択ワード線を活性化させ、バーンインテス
トでは、制御部のストレス入力手段をワード線駆動器の
電流パス形成手段に接続してストレス電圧を送り、ワー
ド線駆動器によりストレス電圧をワード線へ印加するよ
うになっていることを特徴としたバーンインテスト回路
が提供される。
ス電圧を印加してバーンインテストを実施するための半
導体メモリ装置のバーンインテスト回路であって、行デ
コーディング信号に従ってワード線へ昇圧信号を送る駆
動選択手段、及びその昇圧信号の反転信号と行デコーデ
ィング信号に従ってワード線の放電経路を形成する電流
パス形成手段を有するワード線駆動器と、バーンインテ
スト実施を示すバーンインエネーブル信号に従ってワー
ド線駆動器の電流パス形成手段を接地させる放電手段、
及びバーンインエネーブル信号に従ってワード線駆動器
の電流パス形成手段にストレス電圧を送るストレス入力
手段を有する制御部と、を備えてなり、通常動作では、
制御部の放電手段をワード線駆動器の電流パス形成手段
に接続して動作可能とし、ワード線駆動器により昇圧信
号を用いて選択ワード線を活性化させ、バーンインテス
トでは、制御部のストレス入力手段をワード線駆動器の
電流パス形成手段に接続してストレス電圧を送り、ワー
ド線駆動器によりストレス電圧をワード線へ印加するよ
うになっていることを特徴としたバーンインテスト回路
が提供される。
【００１８】このバーンインテスト回路では、ワード線
駆動器の電流パス形成手段を１対のＮＭＯＳトランジス
タで、ワード線駆動器の駆動選択手段をＰＭＯＳトラン
ジスタでそれぞれ構成し、また、制御部の放電手段及び
ストレス入力手段をＮＭＯＳトランジスタで構成すると
よい。
駆動器の電流パス形成手段を１対のＮＭＯＳトランジス
タで、ワード線駆動器の駆動選択手段をＰＭＯＳトラン
ジスタでそれぞれ構成し、また、制御部の放電手段及び
ストレス入力手段をＮＭＯＳトランジスタで構成すると
よい。
【００１９】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００２０】この例のバーンインテスト回路は、図１の
要部回路図に示すように、ワード線駆動器を利用してス
トレス電圧を提供し、そしてこれを制御するための制御
部を備えた構成とされている。
要部回路図に示すように、ワード線駆動器を利用してス
トレス電圧を提供し、そしてこれを制御するための制御
部を備えた構成とされている。
【００２１】ワード線駆動器(word line driver)は、行
デコーディング信号ＮＷＥＢに応じて通常のワード線駆
動用の昇圧信号（電圧）φＸを入力するための駆動選択
手段となる昇圧信号入力用トランジスタ１２と、行デコ
ーディング信号ＮＷＥＢ及び昇圧信号φＸの相補値をと
る相補信号φＸＢに応じてワード線の放電経路を形成す
る電流パス形成手段となる１対の電流パス用トランジス
タ１４，１６と、で構成されている。昇圧信号入力用ト
ランジスタ１２は、ソース端子からワード線駆動用の昇
圧信号φＸを入力し、またゲート端子に行デコーディン
グ信号ＮＷＥＢを受け、そしてワード線(word line) へ
接続された出力ノードＮにドレイン端子が接続されるＰ
ＭＯＳＦＥＴである。電流パス用トランジスタ１４，１
６は、チャネルが互いに並列接続されており、各ドレイ
ン端子が出力ノードＮに接続されると共に各ソース端子
がワード線放電経路ＤＰに接続され、そして、トランジ
スタ１４のゲート端子は行デコーディング信号ＮＷＥＢ
を、トランジスタ１６のゲート端子は相補信号φＸＢを
それぞれ受けるＮＭＯＳＦＥＴである。
デコーディング信号ＮＷＥＢに応じて通常のワード線駆
動用の昇圧信号（電圧）φＸを入力するための駆動選択
手段となる昇圧信号入力用トランジスタ１２と、行デコ
ーディング信号ＮＷＥＢ及び昇圧信号φＸの相補値をと
る相補信号φＸＢに応じてワード線の放電経路を形成す
る電流パス形成手段となる１対の電流パス用トランジス
タ１４，１６と、で構成されている。昇圧信号入力用ト
ランジスタ１２は、ソース端子からワード線駆動用の昇
圧信号φＸを入力し、またゲート端子に行デコーディン
グ信号ＮＷＥＢを受け、そしてワード線(word line) へ
接続された出力ノードＮにドレイン端子が接続されるＰ
ＭＯＳＦＥＴである。電流パス用トランジスタ１４，１
６は、チャネルが互いに並列接続されており、各ドレイ
ン端子が出力ノードＮに接続されると共に各ソース端子
がワード線放電経路ＤＰに接続され、そして、トランジ
スタ１４のゲート端子は行デコーディング信号ＮＷＥＢ
を、トランジスタ１６のゲート端子は相補信号φＸＢを
それぞれ受けるＮＭＯＳＦＥＴである。
【００２２】制御部(control circuit) は、バーンイン
テスト実施を示すバーンインエネーブル信号ＰＷＢＥの
制御でストレス電圧Ｖｂｉを入力するストレス入力手段
としてストレス電圧入力用トランジスタ１８を備え、そ
して、バーンインテスト時以外の場合にワード線の放電
経路を形成する放電手段として放電用トランジスタ２０
を備えた構成とされている。即ち、トランジスタ１８，
２０は、バーンインエネーブル信号ＰＷＢＥに応じてス
トレス電圧入力か接地かの選択を行うスイッチ回路をな
している。ストレス電圧入力用トランジスタ１８は、ソ
ース端子がワード線放電経路ＤＰに接続され、またゲー
ト端子にバーンインエネーブル信号ＰＷＢＥを受け、そ
してドレイン端子からストレス電圧Ｖｂｉを入力するよ
うにしたＮＭＯＳＦＥＴである。放電用トランジスタ２
０は、ドレイン端子がワード線放電経路ＤＰに接続さ
れ、またソース端子に接地電圧（基準電圧）ＶＳＳを受
け、そしてゲート端子にバーンインエネーブル信号ＰＷ
ＢＥを反転するインバータ２２の出力信号を受けるよう
にしたＮＭＯＳＦＥＴである。
テスト実施を示すバーンインエネーブル信号ＰＷＢＥの
制御でストレス電圧Ｖｂｉを入力するストレス入力手段
としてストレス電圧入力用トランジスタ１８を備え、そ
して、バーンインテスト時以外の場合にワード線の放電
経路を形成する放電手段として放電用トランジスタ２０
を備えた構成とされている。即ち、トランジスタ１８，
２０は、バーンインエネーブル信号ＰＷＢＥに応じてス
トレス電圧入力か接地かの選択を行うスイッチ回路をな
している。ストレス電圧入力用トランジスタ１８は、ソ
ース端子がワード線放電経路ＤＰに接続され、またゲー
ト端子にバーンインエネーブル信号ＰＷＢＥを受け、そ
してドレイン端子からストレス電圧Ｖｂｉを入力するよ
うにしたＮＭＯＳＦＥＴである。放電用トランジスタ２
０は、ドレイン端子がワード線放電経路ＤＰに接続さ
れ、またソース端子に接地電圧（基準電圧）ＶＳＳを受
け、そしてゲート端子にバーンインエネーブル信号ＰＷ
ＢＥを反転するインバータ２２の出力信号を受けるよう
にしたＮＭＯＳＦＥＴである。
【００２３】電流パス用トランジスタ１４，１６は、そ
のＯＮ・ＯＦＦ（導通・非導通）で出力ノードＮとワー
ド線放電経路ＤＰの接続制御を行う。この電流パス用ト
ランジスタ１４，１６のうちのトランジスタ１６は、電
流駆動能力を向上させてアクセスタイムに有利に働くよ
うに備えてあるもので、必ずしも必要な素子ではない。
即ち、昇圧信号入力用トランジスタ１２及び電流パス用
トランジスタ１４からなるＣＭＯＳインバータとし、行
デコーディング信号ＮＷＥＢのみでワード線駆動器を制
御する構成でも昇圧信号φＸ又はストレス電圧Ｖｂｉの
選択出力が可能で、本発明の目的を十分に達成可能であ
る。
のＯＮ・ＯＦＦ（導通・非導通）で出力ノードＮとワー
ド線放電経路ＤＰの接続制御を行う。この電流パス用ト
ランジスタ１４，１６のうちのトランジスタ１６は、電
流駆動能力を向上させてアクセスタイムに有利に働くよ
うに備えてあるもので、必ずしも必要な素子ではない。
即ち、昇圧信号入力用トランジスタ１２及び電流パス用
トランジスタ１４からなるＣＭＯＳインバータとし、行
デコーディング信号ＮＷＥＢのみでワード線駆動器を制
御する構成でも昇圧信号φＸ又はストレス電圧Ｖｂｉの
選択出力が可能で、本発明の目的を十分に達成可能であ
る。
【００２４】このバーンインテスト回路によれば、集積
度によりワード線構造が異なってきても同じようにウェ
ーハ状態のバーンインテストを実施でき、ウェーハ状態
で不良セルをスクリーンすることが可能である。前述の
ように大方の不良は単ビット不良であり、ウェーハ状態
で効率的にストレス印加して不良セルをスクリーンでき
ることになる。即ち、この例におけるワード線駆動器は
高集積対応の分割ワード線を駆動可能な分割形であり、
アドレス信号をデコーディングしたデコーディング信号
に基づき各ワード線を駆動してメモリセル選択を行う回
路である。
度によりワード線構造が異なってきても同じようにウェ
ーハ状態のバーンインテストを実施でき、ウェーハ状態
で不良セルをスクリーンすることが可能である。前述の
ように大方の不良は単ビット不良であり、ウェーハ状態
で効率的にストレス印加して不良セルをスクリーンでき
ることになる。即ち、この例におけるワード線駆動器は
高集積対応の分割ワード線を駆動可能な分割形であり、
アドレス信号をデコーディングしたデコーディング信号
に基づき各ワード線を駆動してメモリセル選択を行う回
路である。
【００２５】通常動作（書込／読出）では、バーンイン
エネーブル信号ＰＷＢＥが論理“ロウ”を維持し、そし
て、選択対象の行デコーディング信号ＮＷＥＢが論理
“ロウ”（活性状態）、選択対象の昇圧信号φＸが論理
“ハイ”（昇圧電圧ＶＰＰレベル）で印加される。する
と、これに対応したワード線駆動器において、昇圧信号
入力用トランジスタ１２がＯＮ（導通）、電流パス用ト
ランジスタ１４，１６がＯＦＦ（非導通）となる。ま
た、制御部のストレス電圧入力用トランジスタ１８はバ
ーンインエネーブル信号ＰＷＢＥに応じてＯＦＦ、放電
用トランジスタ２０はバーンインエネーブル信号ＰＷＢ
Ｅの反転信号に応じてＯＮになり、電流パス用トランジ
スタ１４，１６を接地させる。この結果、昇圧信号入力
用トランジスタ１２を介して昇圧信号φＸ、即ちワード
線を駆動するための昇圧電圧（駆動電圧）ＶＰＰが入力
され、これが出力ノードＮからワード線へ出力されて選
択対象のワード線が活性化される。
エネーブル信号ＰＷＢＥが論理“ロウ”を維持し、そし
て、選択対象の行デコーディング信号ＮＷＥＢが論理
“ロウ”（活性状態）、選択対象の昇圧信号φＸが論理
“ハイ”（昇圧電圧ＶＰＰレベル）で印加される。する
と、これに対応したワード線駆動器において、昇圧信号
入力用トランジスタ１２がＯＮ（導通）、電流パス用ト
ランジスタ１４，１６がＯＦＦ（非導通）となる。ま
た、制御部のストレス電圧入力用トランジスタ１８はバ
ーンインエネーブル信号ＰＷＢＥに応じてＯＦＦ、放電
用トランジスタ２０はバーンインエネーブル信号ＰＷＢ
Ｅの反転信号に応じてＯＮになり、電流パス用トランジ
スタ１４，１６を接地させる。この結果、昇圧信号入力
用トランジスタ１２を介して昇圧信号φＸ、即ちワード
線を駆動するための昇圧電圧（駆動電圧）ＶＰＰが入力
され、これが出力ノードＮからワード線へ出力されて選
択対象のワード線が活性化される。
【００２６】選択対象外、或いは待機状態の場合、バー
ンインエネーブル信号ＰＷＢＥは論理“ロウ”を維持
し、そして、行デコーディング信号ＮＷＥＢは論理“ハ
イ”（非活性状態）、昇圧信号φＸは論理“ロウ”とな
る。従って、昇圧信号入力用トランジスタ１２がＯＦ
Ｆ、電流パス用トランジスタ１４，１６がＯＮになり、
この電流パス用トランジスタ１４，１６の各ソース端子
は、ワード線放電経路ＤＰから制御部内の放電用トラン
ジスタ２０を介して接地電圧ＶＳＳへつながれる。その
結果ワード線は、出力ノードＮから接地電圧ＶＳＳへ放
電経路が形成されて接地される。即ち、非活性状態に維
持される。
ンインエネーブル信号ＰＷＢＥは論理“ロウ”を維持
し、そして、行デコーディング信号ＮＷＥＢは論理“ハ
イ”（非活性状態）、昇圧信号φＸは論理“ロウ”とな
る。従って、昇圧信号入力用トランジスタ１２がＯＦ
Ｆ、電流パス用トランジスタ１４，１６がＯＮになり、
この電流パス用トランジスタ１４，１６の各ソース端子
は、ワード線放電経路ＤＰから制御部内の放電用トラン
ジスタ２０を介して接地電圧ＶＳＳへつながれる。その
結果ワード線は、出力ノードＮから接地電圧ＶＳＳへ放
電経路が形成されて接地される。即ち、非活性状態に維
持される。
【００２７】一方、待機状態でバーンインテストの実施
になると、バーンインエネーブル信号ＰＷＢＥが論理
“ハイ”になる。これにより制御部で、放電用トランジ
スタ２０がＯＦＦ、ストレス電圧入力用トランジスタ１
８がＯＮになるので、ワード線放電経路ＤＰからストレ
ス電圧Ｖｂｉ入力可能となる。そして入力されるストレ
ス電圧Ｖｂｉは、電流パス用トランジスタ１４，１６を
介してワード線へ伝達され、各メモリセルにストレスが
加えられる。この場合、ストレス電圧Ｖｂｉ及びバーン
インエネーブル信号ＰＷＢＥは、メモリチップに別途設
けられるダミーパッド(dummy pad) を用いることで簡単
に入力制御可能である。これらと共に昇圧電圧ＶＰＰの
レベルも変更可能である。
になると、バーンインエネーブル信号ＰＷＢＥが論理
“ハイ”になる。これにより制御部で、放電用トランジ
スタ２０がＯＦＦ、ストレス電圧入力用トランジスタ１
８がＯＮになるので、ワード線放電経路ＤＰからストレ
ス電圧Ｖｂｉ入力可能となる。そして入力されるストレ
ス電圧Ｖｂｉは、電流パス用トランジスタ１４，１６を
介してワード線へ伝達され、各メモリセルにストレスが
加えられる。この場合、ストレス電圧Ｖｂｉ及びバーン
インエネーブル信号ＰＷＢＥは、メモリチップに別途設
けられるダミーパッド(dummy pad) を用いることで簡単
に入力制御可能である。これらと共に昇圧電圧ＶＰＰの
レベルも変更可能である。
【００２８】このバーンインテスト回路のワード線放電
経路ＤＰは、バーンインエネーブル信号ＰＷＢＥの論理
状態に従って接地電圧ＶＳＳ或いはストレス電圧Ｖｂｉ
へ選択的につながれる。例えば上記のように、バーンイ
ンエネーブル信号ＰＷＢＥが論理“ハイ”の場合はスト
レス電圧Ｖｂｉが入力され、バーンインエネーブル信号
ＰＷＢＥが論理“ロウ”の場合は、プリチャージ等の電
圧が放電用トランジスタ２０のチャネルを通じて接地電
圧ＶＳＳへ放電される。従って、ウェーハ状態のバーン
インテストで、ワード線放電経路ＤＰはストレス電圧Ｖ
ｂｉを入力する経路として使用される。
経路ＤＰは、バーンインエネーブル信号ＰＷＢＥの論理
状態に従って接地電圧ＶＳＳ或いはストレス電圧Ｖｂｉ
へ選択的につながれる。例えば上記のように、バーンイ
ンエネーブル信号ＰＷＢＥが論理“ハイ”の場合はスト
レス電圧Ｖｂｉが入力され、バーンインエネーブル信号
ＰＷＢＥが論理“ロウ”の場合は、プリチャージ等の電
圧が放電用トランジスタ２０のチャネルを通じて接地電
圧ＶＳＳへ放電される。従って、ウェーハ状態のバーン
インテストで、ワード線放電経路ＤＰはストレス電圧Ｖ
ｂｉを入力する経路として使用される。
【００２９】従来の技術においては、全ワード線の各端
部にストレス印加用のトランジスタを追加形成してワー
ド線へストレス電圧を入力しなければならなかったが、
本実施例によれば、通常動作で使用される各ワード線駆
動器を制御部の制御によりそのままバーンインテストに
も使用できる。つまり、従来技術のように各ワード線端
部に別途のトランジスタを付加する必要がなく、制御部
は、例えば所定数ずつのワード線駆動器ごとに設ければ
よいので、レイアウトに有利で集積性に優れている。そ
して、ワード線構造に関係なく効率的なウェーハ状態の
バーンインテストを実施可能になる。尚、制御部の設置
数は、その電流駆動能力を考慮して１以上で適宜決定す
ればよい。
部にストレス印加用のトランジスタを追加形成してワー
ド線へストレス電圧を入力しなければならなかったが、
本実施例によれば、通常動作で使用される各ワード線駆
動器を制御部の制御によりそのままバーンインテストに
も使用できる。つまり、従来技術のように各ワード線端
部に別途のトランジスタを付加する必要がなく、制御部
は、例えば所定数ずつのワード線駆動器ごとに設ければ
よいので、レイアウトに有利で集積性に優れている。そ
して、ワード線構造に関係なく効率的なウェーハ状態の
バーンインテストを実施可能になる。尚、制御部の設置
数は、その電流駆動能力を考慮して１以上で適宜決定す
ればよい。
【００３０】図２に、一例として、メモリセルアレイが
複数ブロックに分割されている場合に各ブロックごとに
１ずつ制御部を設けたバーンインテスト回路を示す。そ
して図３に、その動作タイミングを説明する信号波形図
を示す。各ワード線駆動器及び制御部は、図示のよう
に、図１のバーンインテスト回路と同構成である。これ
から分かるように、各分割ワード線に１ずつ備えた多数
のワード線駆動器に対し、１つの制御部で制御を行え
る。尚、図２、図３では一部詳細のみを代表的に示して
あるが、ワード線ＷＬ０，ＷＬ１，ＷＬ４，ＷＬ５以外
のワード線ＷＬ２，ＷＬ３，……関連の構成、その場合
の昇圧信号φＸ２，φＸ３，……等については、同図か
ら容易に理解できるであろう。
複数ブロックに分割されている場合に各ブロックごとに
１ずつ制御部を設けたバーンインテスト回路を示す。そ
して図３に、その動作タイミングを説明する信号波形図
を示す。各ワード線駆動器及び制御部は、図示のよう
に、図１のバーンインテスト回路と同構成である。これ
から分かるように、各分割ワード線に１ずつ備えた多数
のワード線駆動器に対し、１つの制御部で制御を行え
る。尚、図２、図３では一部詳細のみを代表的に示して
あるが、ワード線ＷＬ０，ＷＬ１，ＷＬ４，ＷＬ５以外
のワード線ＷＬ２，ＷＬ３，……関連の構成、その場合
の昇圧信号φＸ２，φＸ３，……等については、同図か
ら容易に理解できるであろう。
【００３１】以下、図２及び図３を参照して、特に点線
円で囲って示したワード線駆動器と制御部に関連して詳
しい動作説明を行う。その他のものについても基本動作
は同様である。
円で囲って示したワード線駆動器と制御部に関連して詳
しい動作説明を行う。その他のものについても基本動作
は同様である。
【００３２】まず、通常動作においてワード線Ｗ０を選
択駆動する場合、バーンインエネーブル信号ＰＷＢＥ及
び行デコーディング信号ＮＷＥＢ０が論理“ロウ”で提
供され、そして昇圧信号φＸ０は論理“ハイ”（昇圧電
圧ＶＰＰレベル）、昇圧信号φＸ１は論理“ロウ”で提
供される。またこの例では、制御部のストレス電圧入力
用トランジスタ１８のドレイン端子へ昇圧電圧ＶＰＰが
印加される。従って、ワード線駆動器の昇圧信号入力用
トランジスタ１２がＯＮ、電流パス用トランジスタ１
４，１６がＯＦＦになり、且つ、制御部のストレス電圧
入力用トランジスタ１８がＯＦＦ、放電用トランジスタ
２０がＯＮになる。これにより、昇圧信号入力用トラン
ジスタ１２を介して昇圧信号φＸ０が入力され、これが
出力ノードＮから出力されてワード線ＷＬ０が活性化さ
れる。このときの昇圧電圧ＶＰＰのレベルは、電源電圧
ＶＣＣを昇圧して、メモリセルの伝送トランジスタにお
けるしきい値電圧Ｖｔ１分以上を加えたレベルとしたも
のである。即ち、昇圧電圧ＶＰＰはＶＣＣ＋Ｖｔ１以上
のレベルである。
択駆動する場合、バーンインエネーブル信号ＰＷＢＥ及
び行デコーディング信号ＮＷＥＢ０が論理“ロウ”で提
供され、そして昇圧信号φＸ０は論理“ハイ”（昇圧電
圧ＶＰＰレベル）、昇圧信号φＸ１は論理“ロウ”で提
供される。またこの例では、制御部のストレス電圧入力
用トランジスタ１８のドレイン端子へ昇圧電圧ＶＰＰが
印加される。従って、ワード線駆動器の昇圧信号入力用
トランジスタ１２がＯＮ、電流パス用トランジスタ１
４，１６がＯＦＦになり、且つ、制御部のストレス電圧
入力用トランジスタ１８がＯＦＦ、放電用トランジスタ
２０がＯＮになる。これにより、昇圧信号入力用トラン
ジスタ１２を介して昇圧信号φＸ０が入力され、これが
出力ノードＮから出力されてワード線ＷＬ０が活性化さ
れる。このときの昇圧電圧ＶＰＰのレベルは、電源電圧
ＶＣＣを昇圧して、メモリセルの伝送トランジスタにお
けるしきい値電圧Ｖｔ１分以上を加えたレベルとしたも
のである。即ち、昇圧電圧ＶＰＰはＶＣＣ＋Ｖｔ１以上
のレベルである。
【００３３】アクセス後、ワード線ＷＬ０を駆動してい
た昇圧電圧ＶＰＰは、行デコーディング信号ＮＷＥＢ０
の論理“ハイ”及び昇圧信号φＸ０の論理“ロウ”（そ
の反転信号バーφＸ０は論理“ハイ”：図１のφＸＢに
相当）でＯＮする電流パス用トランジスタ１４，１６、
そしてバーンインエネーブル信号ＰＷＢＥの論理“ロ
ウ”でＯＮしている放電用トランジスタ２０により、ワ
ード線放電経路ＰＤを介して接地電圧ＶＳＳへ放電され
る。
た昇圧電圧ＶＰＰは、行デコーディング信号ＮＷＥＢ０
の論理“ハイ”及び昇圧信号φＸ０の論理“ロウ”（そ
の反転信号バーφＸ０は論理“ハイ”：図１のφＸＢに
相当）でＯＮする電流パス用トランジスタ１４，１６、
そしてバーンインエネーブル信号ＰＷＢＥの論理“ロ
ウ”でＯＮしている放電用トランジスタ２０により、ワ
ード線放電経路ＰＤを介して接地電圧ＶＳＳへ放電され
る。
【００３４】残りのワード線の活性化動作も同様な過程
で行われることは容易に理解できるであろう。
で行われることは容易に理解できるであろう。
【００３５】一方、バーンインテストでは、通常動作で
電流パス（プルダウン）用として使用されるトランジス
タ１４，１６を利用してワード線へストレス電圧Ｖｂｉ
を伝達してストレス印加する。即ち、バーンインテスト
開始でバーンインエネーブル信号ＰＷＢＥは論理“ハ
イ”（昇圧電圧ＶＰＰ）に設定される。これはダミーパ
ッドを用いて容易に行える。そして、各行デコーディン
グ信号ＮＷＥＢは、ストレス電圧Ｖｂｉに電流パス用ト
ランジスタ１４，１６のしきい値電圧Ｖｔ３分を少なく
とも上乗せしたレベルで提供される。つまり、行デコー
ディング信号ＮＷＥＢの電圧レベルはＶｂｉ＋Ｖｔ３以
上とされる。これに従って制御部で、ストレス電圧入力
用トランジスタ１８がＯＮ、放電用トランジスタ２０が
ＯＦＦとなり、ワード線放電経路ＰＤはストレス電圧入
力用トランジスタ１８へつながれる。またワード線駆動
器で、昇圧信号入力用トランジスタ１２がＯＦＦ、電流
パス用トランジスタ１４，１６がＯＮとなり、ワード線
ＷＬ０がワード線放電経路ＰＤへつながれる。
電流パス（プルダウン）用として使用されるトランジス
タ１４，１６を利用してワード線へストレス電圧Ｖｂｉ
を伝達してストレス印加する。即ち、バーンインテスト
開始でバーンインエネーブル信号ＰＷＢＥは論理“ハ
イ”（昇圧電圧ＶＰＰ）に設定される。これはダミーパ
ッドを用いて容易に行える。そして、各行デコーディン
グ信号ＮＷＥＢは、ストレス電圧Ｖｂｉに電流パス用ト
ランジスタ１４，１６のしきい値電圧Ｖｔ３分を少なく
とも上乗せしたレベルで提供される。つまり、行デコー
ディング信号ＮＷＥＢの電圧レベルはＶｂｉ＋Ｖｔ３以
上とされる。これに従って制御部で、ストレス電圧入力
用トランジスタ１８がＯＮ、放電用トランジスタ２０が
ＯＦＦとなり、ワード線放電経路ＰＤはストレス電圧入
力用トランジスタ１８へつながれる。またワード線駆動
器で、昇圧信号入力用トランジスタ１２がＯＦＦ、電流
パス用トランジスタ１４，１６がＯＮとなり、ワード線
ＷＬ０がワード線放電経路ＰＤへつながれる。
【００３６】その結果、ストレス電圧Ｖｂｉは、ストレ
ス電圧入力用トランジスタ１８のしきい値電圧Ｖｔ２分
電圧降下したうえで、ワード線放電経路ＤＰを介して電
流パス用トランジスタ１４，１６へ送られる。電流パス
用ＮＭＯＳトランジスタ１４，１６にはＶｂｉ＋Ｖｔ３
の十分なゲート電圧が加えられているので電圧降下はほ
とんど発生せず、従ってワード線ＷＬ０にはストレス電
圧Ｖｂｉ−Ｖｔ２が印加される。この構成でストレス電
圧Ｖｂｉは、しきい値電圧Ｖｔ２を考慮したレベルでダ
ミーパッドから入力しておく。
ス電圧入力用トランジスタ１８のしきい値電圧Ｖｔ２分
電圧降下したうえで、ワード線放電経路ＤＰを介して電
流パス用トランジスタ１４，１６へ送られる。電流パス
用ＮＭＯＳトランジスタ１４，１６にはＶｂｉ＋Ｖｔ３
の十分なゲート電圧が加えられているので電圧降下はほ
とんど発生せず、従ってワード線ＷＬ０にはストレス電
圧Ｖｂｉ−Ｖｔ２が印加される。この構成でストレス電
圧Ｖｂｉは、しきい値電圧Ｖｔ２を考慮したレベルでダ
ミーパッドから入力しておく。
【００３７】各電圧レベルについては、図示の他にも例
えば、ストレス電圧Ｖｂｉをしきい値電圧Ｖｔ３をも考
慮したレベル、Ｖｂｉ＋Ｖｔ２＋Ｖｔ３で提供すれば、
行デコーダ信号ＮＷＥＢのレベルは通常のＯＮレベルと
してもさしつかえない。或いは、バーンインエネーブル
信号ＰＷＢＥをＶｂｉ＋Ｖｔ２のレベルで提供すれば、
ストレス電圧Ｖｂｉのレベルはしきい値電圧Ｖｔ２を考
慮しなくてもよい。
えば、ストレス電圧Ｖｂｉをしきい値電圧Ｖｔ３をも考
慮したレベル、Ｖｂｉ＋Ｖｔ２＋Ｖｔ３で提供すれば、
行デコーダ信号ＮＷＥＢのレベルは通常のＯＮレベルと
してもさしつかえない。或いは、バーンインエネーブル
信号ＰＷＢＥをＶｂｉ＋Ｖｔ２のレベルで提供すれば、
ストレス電圧Ｖｂｉのレベルはしきい値電圧Ｖｔ２を考
慮しなくてもよい。
【００３８】
【発明の効果】以上述べてきたように本発明のストレス
電圧印加方法及びバーンインテスト回路によれば、ワー
ド線駆動器を通常動作とバーンインテストの共用として
用いることができるので、ワード線構造に関係なく効率
的にウェーハ状態のバーンインテストを実施できるよう
になり、また、従来のように各ワード線端部にストレス
印加用のトランジスタを付加する必要がないので、レイ
アウトし易く、集積性に優れている。そのため、いっそ
う高集積化される半導体メモリ装置に非常に適してお
り、テスト時間の短縮、歩留り向上を期待できる。従っ
て、大容量メモリ装置のコスト軽減、ＴＡＴ短縮に寄与
するものである。
電圧印加方法及びバーンインテスト回路によれば、ワー
ド線駆動器を通常動作とバーンインテストの共用として
用いることができるので、ワード線構造に関係なく効率
的にウェーハ状態のバーンインテストを実施できるよう
になり、また、従来のように各ワード線端部にストレス
印加用のトランジスタを付加する必要がないので、レイ
アウトし易く、集積性に優れている。そのため、いっそ
う高集積化される半導体メモリ装置に非常に適してお
り、テスト時間の短縮、歩留り向上を期待できる。従っ
て、大容量メモリ装置のコスト軽減、ＴＡＴ短縮に寄与
するものである。
【図面の簡単な説明】
【図１】本発明によるバーンインテスト回路の一例を示
す回路図。
す回路図。
【図２】図１の回路を組み込んだメモリセルアレイの一
例を示す要部回路図。
例を示す要部回路図。
【図３】図２の回路における動作タイミングを示す信号
波形図。
波形図。
【図４】従来の技術によるバーンインテスト回路を示す
回路図。
回路図。
【図５】金属ストラップを利用したワード線構造の説明
図。
図。
【図６】分割形ワード線駆動器を使用した分割ワード線
構造の説明図。
構造の説明図。
１２ 昇圧信号入力用トランジスタ（駆動選択手段） １４ 電流パス用トランジスタ（電流パス形成手段） １６ 電流パス用トランジスタ（電流パス形成手段） １８ ストレス電圧入力用トランジスタ（ストレス入力
手段） ２０ 放電用トランジスタ（放電手段） ２２ インバータ ＷＬ ワード線 Ｖｂｉ ストレス電圧 ＶＰＰ 昇圧電圧 ＶＳＳ 接地電圧（基準電圧） Ｖｔ１〜Ｖｔ３ しきい値電圧 φＸ 昇圧信号（駆動電圧） ＮＷＥＢ 行デコーディング信号 ＰＷＢＥ バーンインエネーブル信号
手段） ２０ 放電用トランジスタ（放電手段） ２２ インバータ ＷＬ ワード線 Ｖｂｉ ストレス電圧 ＶＰＰ 昇圧電圧 ＶＳＳ 接地電圧（基準電圧） Ｖｔ１〜Ｖｔ３ しきい値電圧 φＸ 昇圧信号（駆動電圧） ＮＷＥＢ 行デコーディング信号 ＰＷＢＥ バーンインエネーブル信号
Claims (12)
- 【請求項１】 ワード線へストレス電圧を印加してバー
ンインテストを実施するための半導体メモリ装置のバー
ンインテスト回路であって、 行デコーディング信号に従って昇圧信号を入力しワード
線へ送る駆動選択手段、及び行デコーディング信号に従
って放電経路を形成する電流パス形成手段を有するワー
ド線駆動器と、バーンインテスト実施を示すバーンイン
エネーブル信号に従ってワード線駆動器の電流パス形成
手段に対し接地電圧又はストレス電圧を選択的に印加す
る制御部と、を備えてなり、通常動作では制御部が電流
パス形成手段に対し接地電圧を印加することでワード線
駆動器がワード線を選択駆動し、バーンインテストでは
制御部が電流パス形成手段に対しストレス電圧を印加す
ることでワード線駆動器がワード線へストレス電圧を伝
送するようになっていることを特徴とするバーンインテ
スト回路。 - 【請求項２】 ワード線駆動器の駆動選択手段として、
ゲート端子に行デコーディング信号を受け、またソース
端子から昇圧信号を入力し、そしてドレイン端子がワー
ド線に接続された第１のＭＯＳトランジスタを用いるよ
うにし、ワード線駆動器の電流パス形成手段として、ゲ
ート端子に行デコーディング信号を受け、またソース端
子に制御部による電圧が提供され、そしてドレイン端子
がワード線に接続された第２のＭＯＳトランジスタを用
いるようにした請求項１記載のバーンインテスト回路。 - 【請求項３】 ワード線駆動器の電流パス形成手段とし
て、ゲート端子に昇圧信号の反転信号を受け、またソー
ス端子に制御部による電圧が提供され、そしてドレイン
端子がワード線に接続された第３のＭＯＳトランジスタ
を、第２のＭＯＳトランジスタに加えて用いるようにし
た請求項２記載のバーンインテスト回路。 - 【請求項４】 制御部として、ゲート端子にバーンイン
エネーブル信号を受け、またドレイン端子からストレス
電圧を入力し、そしてソース端子がワード線駆動器の電
流パス形成手段に接続された第１のＭＯＳトランジスタ
と、ゲート端子にバーンインエネーブル信号を反転して
受け、またソース端子に接地電圧が提供され、そしてド
レイン端子がワード線駆動器の電流パス形成手段に接続
された第２のＭＯＳトランジスタと、を用いるようにし
た請求項１〜３のいずれか１項に記載のバーンインテス
ト回路。 - 【請求項５】 ダミーパッドを介してバーンインエネー
ブル信号及びストレス電圧の入力制御を行うようになっ
ている請求項１〜４のいずれか１項に記載のバーンイン
テスト回路。 - 【請求項６】 ワード線へストレス電圧を印加してバー
ンインテストを実施するための半導体メモリ装置のバー
ンインテスト回路であって、 行デコーディング信号に従ってワード線へ昇圧信号を送
る駆動選択手段、及びその昇圧信号の反転信号と行デコ
ーディング信号に従ってワード線の放電経路を形成する
電流パス形成手段を有するワード線駆動器と、バーンイ
ンテスト実施を示すバーンインエネーブル信号に従って
ワード線駆動器の電流パス形成手段を接地させる放電手
段、及びバーンインエネーブル信号に従ってワード線駆
動器の電流パス形成手段にストレス電圧を送るストレス
入力手段を有する制御部と、を備えてなり、通常動作で
は、制御部の放電手段をワード線駆動器の電流パス形成
手段に接続して動作可能とし、ワード線駆動器により昇
圧信号を用いて選択ワード線を活性化させ、バーンイン
テストでは、制御部のストレス入力手段をワード線駆動
器の電流パス形成手段に接続してストレス電圧を送り、
ワード線駆動器によりストレス電圧をワード線へ印加す
るようになっていることを特徴とするバーンインテスト
回路。 - 【請求項７】 ワード線駆動器の電流パス形成手段を１
対のＮＭＯＳトランジスタで構成し、ワード線駆動器の
駆動選択手段をＰＭＯＳトランジスタで構成した請求項
６記載のバーンインテスト回路。 - 【請求項８】 制御部の放電手段及びストレス入力手段
をＮＭＯＳトランジスタで構成した請求項６又は請求項
７記載のバーンインテスト回路。 - 【請求項９】 ダミーパッドを介してバーンインエネー
ブル信号及びストレス電圧の入力制御を行うようにした
請求項６〜８のいずれか１項に記載のバーンインテスト
回路。 - 【請求項１０】 行デコーダによる行デコーディング信
号によりワード線ごとに設けたワード線駆動器を動作さ
せてワード線を選択駆動するようにした半導体メモリ装
置のバーンインテストにおけるストレス電圧印加方法で
あって、 行デコーディング信号を非活性状態にしてワード線駆動
器にワード線放電経路を形成させておいて、該ワード線
放電経路を介してストレス電圧を印加するようにしたこ
とを特徴とするストレス電圧印加方法。 - 【請求項１１】 請求項１０記載のストレス電圧印加方
法に用いるバーンインテスト回路であって、 通常動作で導通してワード線駆動器のワード線放電経路
を接地させる第１のトランジスタと、バーンインテスト
で導通してストレス電圧を駆動器のワード線放電経路へ
伝送する第２のトランジスタと、から構成したスイッチ
回路を備えてなることを特徴とするバーンインテスト回
路。 - 【請求項１２】 多数のワード線駆動器に対し共通に１
つのスイッチ回路を設けるようにした請求項１１記載の
バーンインテスト回路。
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