KR100498417B1 - 반도체메모리장치의로우디코더 - Google Patents

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Abstract

본 발명은 웨이퍼 번인(burn-in) 테스트 모드에서 래치부의 노드를 보다 빠르게 제 1 전압으로 변경함으로써 워드 라인들을 동시에 인에이블하는 반도체 메모리 장치의 로우 디코더를 개시한다. 이는 제 1 로우 어드레스들에 응답하여 제 1 전압을 출력하는 입력부, 제 2 로우 어드레스에 응답하여 상기 제 1 전압을 전송하는 복수개의 전송부들, 웨이퍼 번인 테스트 모드에서 인에이블되는 웨이퍼 번인 인에이블 신호(WBE)가 소정 시간 지연된 제 2 웨이퍼 번인 신호(WBI2)에 응답하여 상기 입력부의 출력단을 상기 제 1 전압으로 구동하는 구동부, 및 그 출력단은 워드 라인에 연결되고 제어 신호(ΦRD)를 입력하는 제 1 입력단과 상기 전송부에서 출력된 신호를 입력하는 제 2 입력단을 가지고 상기 제어 신호(ΦRD)에 의하여 그 출력 신호가 래치되는 래치부들을 구비하고, 웨이퍼 번인 테스트 모드에서 상기 래치부들은 상기 제 2 로우 어드레스와 상기 제 2 웨이퍼 번인 신호(WBI2)에 의해 그 출력 신호의 래치가 해제됨으로써 상기 워드 라인들이 동시에 인에이블된다.

Description

반도체 메모리 장치의 로우 디코더{Low decoder of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 웨이퍼 번인(burn-in) 테스트 모드에서 워드 라인들을 동시에 인에이블하는 반도체 메모리 장치의 로우 디코더에 관한 것이다.
반도체 메모리 장치에 로우 어드레스가 입력되면 로 어드레스 버퍼(Row Address Buffer)에서는 티티엘(TTL) 레벨에서 씨모스(CMOS) 레벨로 버퍼링한다.
상기 버퍼링된 로우 어드레스는 로우 디코더(Row Decoder)에 입력되어 워드 라인을 선택하는 디코딩이 진행된다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 로우 디코더의 회로도이다.
상기 도 1을 참조하면, 상기 로우 디코더는 로우 어드레스들이 제 1 프리디코더에서 디코딩되어 출력된 제 1 프리디코딩 어드레스(DRAb,DRAc,DRAd)들을 입력으로하여 제 1 전압(V1)을 출력하는 입력부(1), 제 1 제어 신호(ΦRD)에 의해 그 출력 신호가 래치되는 래치부(2)들, 및 상기 입력부(1)와 상기 각 래치부(2)들 사이에 연결되고 제 2 프리디코더에서 출력된 제 2 프리디코딩 어드레스(DRAa:DRAa0∼DRAa3)에 응답하여 상기 제 1 전압(V1)을 전송하는 전송부(3)들을 포함한다.
상기 입력부(1)는 직렬로 연결된 앤모스 트랜지스터(11,12,13)들로 이루어지고 상기 앤모스 트랜지스터(11,12,13)들의 게이트에는 상기 제 1 프리디코딩 어드레스(DRAb,DRAc,DRAd)가 각각 입력된다.
따라서 상기 제 1 프리디코딩 어드레스(DRAb,DRAc,DRAd)가 모두 논리 하이일 때 상기 앤모스 트랜지스터들(11,12,13)은 턴온되고 그 결과 상기 3 입력부(1)의 출력단에 나타나는 제 1 전압(V1)은 접지 전압으로 떨어진다.
상기 래치부(2)들은 각각 게이트에 상기 제 1 제어 신호(ΦRD)를 입력으로하는 제 1 피모스 트랜지스터(15), 상기 제 1 피모스 트래지스터(15)의 소오스에 연결된 인버터(16), 및 게이트는 상기 인버터(16)의 출력단에 연결되고 소오스는 상기 인버터(16)의 입력단에 연결된 제 2 피모스 트랜지스터(17)를 포함하고, 워드 라인(WL0∼WL3)들 중 상기 제 1 및 제 2 프리디코딩 어드레스(DRAa,DRAb,DRAc,DRAd)에 해당하는 것이 인에이블된다.
상기 제 1 및 제 2 피모스 트랜지스터(17)들의 드레인에는 전원 전압(Vpp)이 공급된다.
상기 전송부(3)는 게이트에 상기 제 2 프리디코딩 어드레스(DRAa:DRAa0∼DRAa3)가 입력되고 드레인은 상기 인버터(16)의 입력단에 연결되고 소오스는 상기 입력부(1)의 출력단에 연결된 앤모스 트랜지스터(14)를 포함하고, 상기 제 2 프리디코딩 어드레스(DRAa:DRAa0∼DRAa3)가 논리 하이될 때 상기 제 1 전압(V1)을 상기 래치부(2)들로 전송한다.
이때, 제 0 내지 제 3 노드(N0∼N3)는 상기 인버터(16)들의 각 입력단을 나타낸다.
도 2는 상기 도 1에 도시한 제 1 제어 신호(ΦRD)를 발생하는 회로도이다.
상기 도 2를 참조하면, 상기 제 1 제어 신호(ΦRD)를 발생하는 회로는 로우 어드레스(RAi)와 이의 상보 어드레스(
Figure pat00001
)를 입력으로 하는 노아 게이트(21), 상기 노아 게이트(21)의 출력단에 직렬로 연결된 인버터들(22∼26), 상기 인버터(26)에서 출력된 신호와 로우 어드레스 스트로브 신호(RAS)가 일정 시간 지연된 제 2 제어 신호(ΦR)를 입력으로 하는 노아 게이트(27), 및 상기 노아 게이트(27)에서 출력된 신호를 반전하는 인버터(28)를 포함한다.
상기 로우 어드레스(RAi)와 이의 상보 어드레스(
Figure pat00002
)가 논리 로우로 프리차아지되면 상기 제 1 제어 신호(ΦRD)는 논리 로우인 상태가 된다. 이러한 상태에서 상기 제 2 제어 신호(ΦR)가 논리 하이되면 상기 제 1 제어 신호(ΦRD)는 논리 하이로 변경된다.
다시말해서 반도체 메모리 장치의 정상 모드에서 상기 로우 어드레스(RAi)와 이의 상보 어드레스(
Figure pat00003
) 모두 논리 하이되거나 또는 웨이퍼 번인 테스트 모드에서 상기 로우 어드레스(RAi)와 이의 상보 어드레스(
Figure pat00004
)가 각각 논리 하이 및 논리 로우될 경우, 상기 제 1 제어 신호(ΦRD)는 상기 제 2 제어 신호(ΦR)에 관계없이 논리 하이된다. 따라서 상기 제 2 제어 신호(ΦR)는 상기 로우 어드레스(RAi)와 이의 상보 어드레스(
Figure pat00005
)의 프리차아지 상태에서는 논리 로우되어 상기 제 1 제어 신호(ΦRD)를 논리 로우로 유지하고, 정상 모드 또는 테스트 모드에서는 논리 하이되어 상기 제 1 제어 신호(ΦRD)를 보다 빨리 논리 하이로 변경하는 역할을 한다.
이하 상기 도 1 및 도 2를 참조하여 상기 로우 디코더가 정상 모드에서와 웨이퍼 번인(burn-in) 테스트 모드에서의 동작 상태를 설명한다.
먼저 정상 모드에서의 동작 상태를 설명하면 다음과 같다.
상기 제 1 제어 신호(ΦRD)가 논리 로우이면, 상기 제 1 및 제 2 피모스 트랜지스터(15,17)가 턴온되어 상기 제 0 내지 제 3 노드(N0∼N3)는 논리 하이로 프리차아지되고, 상기 워드 라인(WL0∼WL3)들로는 논리 로우가 출력되어 상기 워드 라인(WL0∼WL3)들이 디세이블된 상태이다.
상기와 같이 상기 제 0 내지 제 3 노드(N0∼N3)가 프리차아지된 상태에서 상기 제 1 제어 신호(ΦRD)가 논리 하이되면 상기 제 1 및 제 2 프리디코딩 어드레스(DRAa,DRAb,DRAc,DRAd)들의 조합에 의해 상기 워드 라인(WL0∼WL3)이 하나씩 인에이블된다.
이어서 웨이퍼 번인(burn-in) 테스트 모드에서의 동작 상태를 설명하면 다음과 같다.
상기 제 0 내지 제 3 노드(N0∼N3)가 논리 하이로 프리차아지된 상태에서 상기 제 1 제어 신호(ΦRD)가 논리 하이되고 이어서 상기 제 1 및 제 2 프리디코딩 어드레스(DRAa,DRAb,DRAc,DRAd)들이 모두 논리 하이되면 상기 래치부(2)들은 논리 하이를 출력하여 상기 워드 라인(WL0∼WL3)들은 동시에 인에이블된다.
그러나 이때 상기 래치부(2)들의 출력단, 즉 워드 라인(WL0∼WL3)들의 로딩이 증가되어 상기 제 2 피모스 트랜지스터(17)들을 통하는 전류 패tm가 발생하여 그 결과 상기 제 1 및 제 2 프리디코딩 어드레스(DRAa,DRAb,DRAc,DRAd)들이 논리 하이되더라도 상기 제 0 내지 제 3 노드(N0∼N3)에는 상기 전원 전압(Vpp)에 의해 공급되는 전류량이 증가하여 접지 레벨로 떨어지지 않는다. 그 결과 상기 워드 라인(WL0∼WL3)들은 인에이블되지 않음으로써 웨이퍼 번인 테스트가 진행되지 않는다.
다시말해서 상기에서 설명한 종래 기술에 의한 반도체 메모리 장치의 로우 디코더는, 웨이퍼 번인 테스트 모드에서 워드 라인들의 로딩에 의해 래치부의 노드를 접지 전압 레벨로 떨어뜨리지 못하거나 그 속도가 느려 워드 라인들을 동시에 인에이블하지 못하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 웨이퍼 번인 테스트 모드에서 래치부의 노드를 보다 빠르게 제 1 전압으로 변경함으로써 워드 라인들을 동시에 인에이블하는 반도체 메모리 장치의 로우 디코더를 제공하는데 있다.
상기 과제를 이루기 위한 본 발명의 일 실시예는 제 1 로우 어드레스들에 응답하여 제 1 전압을 출력하는 입력부, 제 2 로우 어드레스에 응답하여 상기 제 1 전압을 전송하는 복수개의 전송부들, 웨이퍼 번인 테스트 모드에서 인에이블되는 웨이퍼 번인 인에이블 신호(WBE)가 소정 시간 지연된 제 2 웨이퍼 번인 신호(WBI2)에 응답하여 상기 입력부의 출력단을 상기 제 1 전압으로 구동하는 구동부, 및 그 출력단은 워드 라인에 연결되고 제어 신호(ΦRD)를 입력하는 제 1 입력단과 상기 전송부에서 출력된 신호를 입력하는 제 2 입력단을 가지고 상기 제어 신호(ΦRD)에 의하여 그 출력 신호가 래치되는 래치부들을 구비하고, 웨이퍼 번인 테스트 모드에서 상기 래치부들은 상기 제 2 로우 어드레스와 상기 제 2 웨이퍼 번인 신호(WBI2)에 의해 그 출력 신호의 래치가 해제됨으로써 상기 워드 라인들이 동시에 인에이블되는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더를 제공한다.
상기 과제를 이루기 위한 본 발명의 다른 실시예는 제 1 로우 어드레스들에 응답하여 제 1 전압을 출력하는 입력부, 제 2 로우 어드레스에 응답하여 상기 제 1 전압을 전송하는 복수개의 전송부들, 웨이퍼 번인 테스트 모드에서 인에이블되는 웨이퍼 번인 인에이블 신호(WBE)가 소정 시간 지연된 제 2 웨이퍼 번인 신호(WBI2)에 응답하여 상기 제 1 전압을 출력하는 구동부, 및 그 출력단은 워드 라인에 연결되고 제어 신호(ΦRD)를 입력하는 제 1 입력단과 상기 전송부 또는 상기 구동부에서 출력된 신호를 입력하는 제 2 입력단을 가지고 상기 제어 신호(ΦRD)에 의하여 그 출력 신호가 래치되는 래치부들을 구비하고, 웨이퍼 번인 테스트 모드에서 상기 래치부들은 상기 제 2 웨이퍼 번인 신호(WBI2)에 의해 그 출력 신호의 래치가 해제됨으로써 상기 워드 라인들이 동시에 인에이블되는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더를 제공한다.
상기 일 실시예 및 다른 실시예에 있어서, 상기 입력부는 직렬로 연결되면서 게이트에 상기 제 1 로우 어드레스들이 입력되는 앤모스 트랜지스터들를 포함하고 상기 제 1 로우 어드레스들이 논리 하이일 때 상기 제 1 전압은 접지 전압 레벨이 되는 것이 바람직하다.
또한 상기 구동부는 게이트에 상기 제 2 웨이퍼 번인 신호(WBI2)가 입력되고 드레인은 상기 입력부의 출력단에 연결되고 소오스는 접지 전압에 연결된 앤모스 트랜지스터를 포함하고, 상기 제 2 웨이퍼 번인 신호(WBI2)가 논리 하이일 때 상기 제 1 전압은 접지 전압 레벨이 되는 것이 바람직하다.
상기 전송부는 게이트에 상기 제 2 로우 어드레스가 입력되고 드레인은 상기 래치부들의 제 2 입력단에 연결되고 소오스는 상기 입력부의 출력단에 연결된 앤모스 트랜지스터를 포함하는 것이 바람직하다.
상기 래치부들은 각각 게이트에는 상기 제 1 제어 신호(ΦRD)가 입력되고 드레인에는 전원 전압(Vpp)이 연결된 제 1 피모스 트랜지스터, 상기 제 1 피모스 트랜지스터의 소오스에 연결된 인버터, 및 게이트는 상기 인버터의 출력단에 연결되고 드레인은 상기 전원 전압(Vpp)에 연결되고 소오스는 상기 인버터의 입력단에 연결된 제 2 피모스 트랜지스터를 포함하는 것이 바람직하다.
상기 구동부의 구동 능력은 상기 입력부의 구동 능력보다 큰 것이 바람직하다.
상기 제어 신호(ΦRD)는 상기 웨이퍼 번인 인에이블 신호(WBE)가 소정 시간 지연되고 상기 제 2 웨이퍼 번인 신호(WBI2)보다 빠른 제 1 웨이퍼 번인 신호(WBI1)에의해 제어됨으로써 상기 제 2 웨이퍼 번인 신호(WBI2)는 상기 제 1 제어 신호(ΦRD)가 발생된 후 발생되는 것이 바람직하다.
따라서 본 발명에 의한 반도체 메모리 장치의 로우 디코더는, 웨이퍼 번인 테스트 모드에서 제 2 웨이퍼 번인 신호(WBI2)에 의해 구동되는 구동부를 추가함으로써 래치부의 다른 입력단 노드를 보다 빠르게 전압 레벨로 떨어뜨릴 수 있고, 그 결과 워드 라인들이 동시에 인에이블되는 잇점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 의한 반도체 메모리 장치의 로우 디코더의 일 실시예를 나타낸 회로도이다.
상기 도 3을 참조하면, 상기 로우 디코더는 로우 어드레스들이 제 1 프리디코더에서 디코딩되어 출력된 제 1 프리디코딩 어드레스(DRAb,DRAc,DRAd)들을 입력으로하여 제 1 전압(V1)을 출력하는 입력부(31), 제 1 제어 신호(ΦRD)에 의해 그 출력 신호가 래치되는 래치부(32)들, 상기 입력부(31)와 상기 각 래치부(32)들 사이에 연결되고 제 2 프리디코더에서 출력된 제 2 프리디코딩 어드레스(DRAa:DRAa0∼DRAa3)에 응답하여 상기 제 1 전압(V1)을 전송하는 전송부(33)들, 및 제 2 웨이퍼 번인 신호(WBI2)에 응답하여 상기 입력부(31)의 출력단을 상기 제 1 전압(V1)으로 구동하는 구동부(34)를 포함한다.
상기 입력부(31)는 직렬로 연결된 앤모스 트랜지스터(41, 42, 43)들로 이루어지고 상기 앤모스 트랜지스터(41, 42, 43)들의 게이트에는 상기 제 1 프리디코딩 어드레스(DRAb,DRAc,DRAd)들이 각각 입력된다.
따라서 상기 제 1 프리디코딩 어드레스(DRAb,DRAc,DRAd)들이 모두 논리 하이일 때 상기 앤모스 트랜지스터들(41, 42, 43)은 턴온되고 그 결과 상기 입력부(31)의 출력단에 나타나는 제 1 전압(V1)은 접지 전압 레벨이 된다.
상기 래치부(32)들은 각각 제 1 및 제 2 피모스 트랜지스터(45,47) 및 인버터(46)를 포함한다.
상기 제 1 피모스 트랜지스터(45)는 게이트로 상기 제 1 제어 신호(ΦRD)를 입력하고 드레인에는 전원 전압(Vpp)이 연결되고 소오스에는 상기 인버터(46)가 연결된다. 상기 제 2 피모스 트랜지스터(47)를 살펴보면, 게이트는 상기 인버터(46)의 출력단에 연결되고 드레인은 상기 전원 전압(Vpp)에 연결되고 소오스는 상기 인버터(46)의 입력단에 연결된다.
그리고 상기 인버터(46)들의 출력단은 워드 라인(WL0∼WL3)들에 연결된다.
상기 전송부(33)들은 게이트에는 상기 제 2 프리디코딩 어드레스(DRAa:DRAa0∼DRAa3)가 입력되고 드레인에는 상기 인버터(46)의 입력단에 연결되고 소오스는 상기 입력부(31)의 출력단에 연결된 앤모스 트랜지스터(44)를 포함한다.
이때, 제 0 내지 제 3 노드(N0∼N3)는 상기 인버터(46)들의 각 입력단을 나타낸다.
상기 구동부(34)는 게이트에 상기 제 2 웨이퍼 번인 신호(WBI2)가 입력되고 드레인은 상기 입력부(31)의 출력단에 연결되고 소오스는 접지 전압에 연결된 앤모스 트랜지스터(48)로 이루어진다.
이때 상기 앤모스 트랜지스터(48)는 상기 입력부(31)에 포함된 앤모스 트랜지스터들(41,42,43)에 비해 구동 능력을 크게하는데, 이는 웨이퍼 번인 테스트 모드에서 상기 제 1 전압(V1)이 보다 빨리 접지 전압 레벨로 떨어지게하기 위한 것이다.
도 4는 상기 도 3에 도시한 제 1 제어 신호(ΦRD)를 발생하는 회로도이다.
상기 도 4를 참조하면, 로우 어드레스(RAi)와 이의 상보 어드레스(
Figure pat00006
)를 입력으로 하는 노아 게이트(51), 상기 노아 게이트(51)의 출력단에 직렬로 연결된 인버터들(52∼56), 상기 인버터(56)의 출력단에 연결된 노아 게이트(57), 및 상기 노아 게이트(57)의 출력단에 연결된 인버터(58)를 포함한다.
상기 노아 게이트(57)은 상기 인버터(56)에서 출력된 신호, 로우 어드레스 스트로브 신호(RAS)가 일정 시간 지연된 제 2 제어 신호(ΦR), 및 제 1 웨이퍼 번인 신호(WBI1)를 입력으로 한다.
상기 로우 어드레스(RAi)와 이의 상보 어드레스(
Figure pat00007
)가 논리 로우로 프리차아지되면 상기 제 1 제어 신호(ΦRD)는 논리 로우인 상태가 된다. 이러한 상태에서 먼저 상기 제 1 웨이퍼 번인 신호(WBI1) 또는 상기 제 2 제어 신호(ΦR)가 논리 하이되면 상기 제 1 제어 신호(ΦRD)는 논리 하이로 변경된다.
다시말해서 상기 제 1 제어 신호(ΦRD)는 반도체 메모리 장치의 웨이퍼 번인 테스트 모드에서는 상기 제 1 웨이퍼 번인 신호(WBI1)에 의해 제어된다.
도 5는 상기 도 4에 도시된 제 1 웨이퍼 번인 신호(WBI1)를 발생하는 회로도이다.
상기 도 5를 참조하면, 상기 제 1 웨이퍼 번인 신호(WBI1)는 웨이퍼 번인 인에이블 신호(WBE)가 직렬로 연결된 인버터들(62∼65)들을 통과하여 발생한 신호로서 상기 웨이퍼 번인 인에이블 신호(WBE)에 비해 일정시간 지연된 신호이다.
상기 웨이퍼 번인 인에이블 신호(WBE)는 반도체 메모리 장치의 웨이퍼 번인 테스트 모드에서 논리 하이로 인에이블되는 신호이다.
상기 인버터(62) 앞단에 형성된 앤모스 트랜지스터(61)는 그 구동 능력이 작고 상기 웨이퍼 번인 인에이블 신호(WBE)가 논리 하이로 인에이블되지 않을 경우 상기 제 1 웨이퍼 번인 신호(WBI1)를 논리 로우로 유지하는 역할을 한다.
도 6은 상기 도 3에 도시된 제 2 웨이퍼 번인 신호(WBI2)를 발생하는 회로도이다.
상기 도 6을 참조하면, 상기 제 2 웨이퍼 번인 신호(WBI2)는 제 1 웨이퍼 번인 신호(WBI1)가 직렬로 연결된 인버터들(71∼74)들과 저항(R) 및 커패시터(C)로 이루어진 지연 수단들을 통과하여 발생한 신호로서 상기 제 1 웨이퍼 번인 신호(WBI1)에 비해 일정시간 지연된 신호이다.
따라서 상기 도 4 내지 도 6을 참조하면, 제 1 웨이퍼 번인 신호(WBI1)가 발생된 후 제 1 제어 신호(ΦRD)가 발생되고 이후 제 2 웨이퍼 번인 신호(WBI2)가 발생됨을 알 수 있다.
도 7은 상기 도 3에 도시된 제 2 프리디코딩 어드레스(DRAa)를 발생하는 회로도이다.
상기 도 7을 참조하면, 상기 제 2 프리디코딩 어드레스(DRAa)는 로우 어드레스 버퍼에서 버퍼링된 로우 어드레스들(RAi,RAj)을 입력으로하는 낸드 게이트(81), 및 상기 낸드 게이트(81)의 출력단에 연결된 인버터(82)를 포함한다.
따라서 상기 제 2 프리디코딩 어드레스(DRAa)는 상기 로우 어드레스들(RAi,RAj)이 모두 논리 하이일 때 논리 하이를 출력한다.
도시하지는 않았지만 도 3에 도시한 제 1 프리디코딩 어드레스(DRAb,DRAc,DRAd)들도 상기의 회로와 같이 구성할 수 있다.
이하 상기 도 3 내지 도 6을 참조하여 정상 모드에서와 웨이퍼 번인(burn-in) 테스트 모드에서 상기 로우 디코더의 동작 상태를 설명한다.
먼저 정상 모드에서의 동작 상태를 설명하면 다음과 같다.
상기 제 1 제어 신호(ΦRD)가 논리 로우이면, 상기 제 1 및 제 2 피모스 트랜지스터(45,47)가 턴온되어 상기 제 0 내지 제 3 노드(N0∼N3)는 논리 하이로 프리차아지되고, 상기 래치부(32)들은 논리 로우를 출력하여 상기 워드 라인(WL0∼WL3)들이 디세이블된 상태이다.
상기와 같이 상기 제 0 내지 제 3 노드(N0∼N3)가 프리차아지된 상태에서 상기 제 1 제어 신호(ΦRD)가 논리 하이되면 상기 제 1 및 제 2 프리디코딩 어드레스(DRAa,DRAb,DRAc,DRAd)들의 조합에 의해 상기 워드 라인들(WL0∼WL3)이 하나씩 인에이블된다.
이때 상기 제 2 웨이퍼 번인 신호(WBI2)는 논리 로우를 유지하므로 상기 앤모스 트랜지스터(34)는 턴 오프된 상태이다.
따라서 상기 정상 모드에서는 종래의 정상 모드에서의 동작과 동일하다.
이어서 웨이퍼 번인(burn-in) 테스트 모드에서 상기 로우 디코더의 동작 상태를 설명하면 다음과 같다.
상기 제 0 내지 제 3 노드(N0∼N3)가 논리 하이로 프리차아지된 상태에서 상기 제 1 제어 신호(ΦRD)가 먼저 논리 하이되고 이어서 상기 제 2 웨이퍼 번인 신호(WBI2)와 상기 제 2 프리디코딩 어드레스(DRAa:DRAa0∼DRAa3)가 논리 하이되면, 상기 앤모스 트랜지스터들(44,48)이 턴온되어 상기 입력부(31)의 출력단 및 상기 제 0 내지 제 3 노드(N0∼N3)는 상기 제 1 프리디코딩 어드레스(DRAb,DRAc,DRAd)들에 관계없이 접지 전압 레벨로 떨어진다.
그 결과 상기 인버터(46)은 논리 하이를 출력하여 상기 워드 라인(WL0∼WL3)들을 동시에 인에이블한다.
상기 실시예에서 설명한 본 발명에 의한 반도체 메모리 장치의 로우 디코더는, 상기 입력부(31)의 출력단에 상기 입력부(31)에 포함된 앤모스 트랜지스터들(41,42,43)에 비해 구동 능력이 크고 제 2 웨이퍼 번인 신호(WBI2)에 의해 동작하는 앤모스 트랜지스터(48)를 추가함으로써, 웨이퍼 번인 테스트 모드에서 상기 제 0 내지 제 3 노드(N0∼N3)는 보다 빨리 접지 전압 레벨로 떨어진다.
다시말해서 본 실시예는 제 2 웨이퍼 번인 신호(WBI2)와 제 2 프리디코딩 어드레스(DRAa:DRAa0∼DRAa3)만으로 상기 제 0 내지 제 3 노드(N0∼N3)를 접지 전압 레벨로 떨어뜨릴 수 있고, 또한 상기 워드 라인들(WL0∼WL3)의 로딩 증가로 인해 상기 제 2 피모스 트랜지스터(47)들을 통하는 전류 패tm가 발생하더라도 상기에서와 같이 상기 제 0 내지 제 3 노드(N0∼N3)가 빨리 접지 전압 레벨로 떨어져 상기 워드 라인들(WL0∼WL3)이 동시에 인에이블되는 잇점이 있다.
도 8은 웨이퍼 번인 테스트 모드에서 상기 도 3 내지 도 7에 도시된 신호들의 동작 상태를 나타낸 타이밍도이다.
상기 도 8을 참조하면, 먼저 웨이퍼 번인 인에이블 신호(WBE)가 논리 하이되면 소정 시간 후 제 1 웨이퍼 번인 신호(WBI1)가 발생하고 상기 제 1 웨이퍼 번인 신호(WBI1)에 의해 제 1 제어 신호(ΦRD), 로우 어드레스들(RAi,RAj)과 이의 상보 로우 어드레스들(
Figure pat00008
,
Figure pat00009
), 및 제 2 웨이퍼 번인 신호(WBI2)가 차례로 논리 하이된다.
이어서 상기 로우 어드레스들(RAi,RAj)과 이의 상보 로우 어드레스들(
Figure pat00010
,
Figure pat00011
)에 의해 제 2 프리디코딩 어드레스(DRAa)가 논리 하이된다.
다시말해서, 제 1 웨이퍼 번인 신호(WBI1)가 발생한 후 제 1 제어 신호(ΦRD)가 논리 하이됨으로써 래치부(도 3의 32)들의 제 1 피모스 트랜지스터들(45)을 턴오프하고 이어서 상기 제 2 웨이퍼 번인 신호(WBI2)와 상기 제 2 프리디코딩 어드레스(DRAa)가 차례로 논리 하이된다. 그 결과 래치부(도 3의 32)들의 제 0 내지 제 3 노드(N0∼N3)가 접지 레벨로 떨어져 워드 라인들(도 3의 WL0∼WL3)이 동시에 인에이블된다.
도 9는 본 발명에 의한 반도체 메모리 장치의 로우 디코더의 다른 실시예를 나타낸 회로도이다.
상기 도 9을 참조하면, 상기 로우 디코더는 구동부(34)들이 입력부(31)의 출력단에 연결되지 않고 래치부(32)의 제 0 내지 제 3 노드(N0∼N3)에 각각 연결된 것을 제외하면 상기 도 3과 동일하다.
상기 구동부(34)들은 웨이퍼 번인 테스트 모드에서 상기 제 0 내지 제 3 노드(N0∼N3)를 보다 빨리 접지 전압 레벨로 변경하기 위해 추가된 것으로서, 제 2 웨이퍼 번인 신호(WBI2)에 응답하는 앤모스 트랜지스터(48)를 포함한다.
상기 다른 실시예에 의한 로우 디코더는 일 실시예(도 3 참조)에 비해 상기 구동부(34)의 수가 증가되어 반도체 메모리 장치의 칩 면적을 크게하는 반면, 웨이퍼 번인 모드에서 상기 제 2 웨이퍼 번인 신호(WBI2)만을 논리 하이로 제어함으로써 워드 라인들(WL0∼WL3)을 동시에 인에이블할 수 있다.
래치부(32)의 일 입력단으로 입력되는 제 1 제어 신호(ΦRD) 및 상기 구동부(34)에 입력되는 상기 제 2 웨이퍼 번인 신호(WBI2)는 상기 일 실시예에서와 동일하게 발생될 수 있다.
도 10은 웨이퍼 번인 테스트 모드에서 상기 도 9에 도시된 신호들의 동작 상태를 나타낸 타이밍도이다.
상기 도 10을 참조하면, 먼저 웨이퍼 번인 인에이블 신호(WBE)가 논리 하이되면 소정 시간 후 제 1 웨이퍼 번인 신호(WBI1)가 발생하고 상기 제 1 웨이퍼 번인 신호(WBI1)에 의해 제 1 제어 신호(ΦRD), 및 제 2 웨이퍼 번인 신호(WBI2)가 차례로 논리 하이된다.
그 결과 래치부(도 9의 32)들의 제 0 내지 제 3 노드(N0∼N3)가 접지 레벨로 떨어져 워드 라인들(도 9의 WL0∼WL3)이 동시에 인에이블된다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 메모리 장치의 로우 디코더는, 웨이퍼 번인 테스트 모드에서 제 2 웨이퍼 번인 신호(WBI2)에 의해 구동되는 구동부를 추가함으로써 래치부의 다른 입력단 노드를 보다 빠르게 접지 전압 레벨로 떨어뜨릴 수 있고, 그 결과 워드 라인들이 동시에 인에이블되는 잇점이 있다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 로우 디코더의 회로도이다.
도 2는 상기 도 1에 도시한 제 1 제어 신호(ΦRD)를 발생하는 회로도이다.
도 3은 본 발명에 의한 반도체 메모리 장치의 로우 디코더의 일 실시예를 나타낸 회로도이다.
도 4는 상기 도 3에 도시한 제 1 제어 신호(ΦRD)를 발생하는 회로도이다.
도 5는 상기 도 4에 도시된 제 1 웨이퍼 번인 신호(WBI1)를 발생하는 회로도이다.
도 6은 상기 도 3에 도시된 제 2 웨이퍼 번인 신호(WBI2)를 발생하는 회로도이다.
도 7은 상기 도 3에 도시된 제 2 프리디코딩 어드레스(DRAa)를 발생하는 회로도이다.
도 8은 웨이퍼 번인 테스트 모드에서 상기 도 3 내지 도 7에 도시된 신호들의 동작 상태를 나타낸 타이밍도이다.
도 9는 본 발명에 의한 반도체 메모리 장치의 로우 디코더의 다른 실시예를 나타낸 회로도이다.
도 10은 웨이퍼 번인 테스트 모드에서 상기 도 9에 도시된 신호들의 동작 상태를 나타낸 타이밍도이다.

Claims (14)

  1. 제 1 로우 어드레스들에 응답하여 제 1 전압을 출력하는 입력부;
    제 2 로우 어드레스에 응답하여 상기 제 1 전압을 전송하는 복수개의 전송부들;
    웨이퍼 번인(burn-in) 테스트 모드에서 인에이블되는 웨이퍼 번인 인에이블 신호(WBE)가 소정 시간 지연된 제 2 웨이퍼 번인 신호(WBI2)에 응답하여 상기 입력부의 출력단을 상기 제 1 전압으로 구동하는 구동부; 및
    그 출력단은 워드 라인에 연결되고 제어 신호(ΦRD)를 입력하는 제 1 입력단과 상기 전송부에서 출력된 신호를 입력하는 제 2 입력단을 가지고 상기 제어 신호(ΦRD)에 의하여 그 출력 신호가 래치되는 래치부들을 구비하고,
    웨이퍼 번인 테스트 모드에서 상기 래치부들은 상기 제 2 로우 어드레스와 상기 제 2 웨이퍼 번인 신호(WBI2)에 의해 그 출력 신호의 래치가 해제됨으로써 상기 워드 라인들이 동시에 인에이블되는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  2. 제 1 항에 있어서, 상기 입력부는
    직렬로 연결되면서 게이트에 상기 제 1 로우 어드레스들이 입력되는 앤모스 트랜지스터들를 포함하고 상기 제 1 로우 어드레스들이 논리 하이일 때 상기 제 1 전압은 접지 전압 레벨이 되는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  3. 제 1 항에 있어서, 상기 구동부는
    게이트에 상기 제 2 웨이퍼 번인 신호(WBI2)가 입력되고 드레인은 상기 입력부의 출력단에 연결되고 소오스는 접지 전압에 연결된 앤모스 트랜지스터를 포함하고, 상기 제 2 웨이퍼 번인 신호(WBI2)가 논리 하이일 때 상기 제 1 전압은 접지 전압 레벨이 되는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  4. 제 1 항에 있어서, 상기 전송부는
    게이트에 상기 제 2 로우 어드레스가 입력되고 드레인은 상기 래치부들의 제 2 입력단에 연결되고 소오스는 상기 입력부의 출력단에 연결된 앤모스 트랜지스터를 포함하는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  5. 제 1 항에 있어서, 상기 래치부들은 각각
    게이트에는 상기 제 1 제어 신호(ΦRD)가 입력되고 드레인에는 전원 전압(Vpp)이 연결된 제 1 피모스 트랜지스터;
    상기 제 1 피모스 트랜지스터의 소오스에 연결된 인버터; 및
    게이트는 상기 인버터의 출력단에 연결되고 드레인은 상기 전원 전압(Vpp)에 연결되고 소오스는 상기 인버터의 입력단에 연결된 제 2 피모스 트랜지스터를 포함하는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  6. 제 1 항에 있어서, 상기 구동부의 구동 능력은
    상기 입력부의 구동 능력보다 큰 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  7. 제 1 항에 있어서, 상기 제어 신호(ΦRD)는
    상기 웨이퍼 번인 인에이블 신호(WBE)가 소정 시간 지연되고 상기 제 2 웨이퍼 번인 신호(WBI2)보다 빠른 제 1 웨이퍼 번인 신호(WBI1)에 의해 제어됨으로써 상기 제 2 웨이퍼 번인 신호(WBI2)는 상기 제 1 제어 신호(ΦRD)가 발생된 후 발생되는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  8. 제 1 로우 어드레스들에 응답하여 제 1 전압을 출력하는 입력부;
    제 2 로우 어드레스에 응답하여 상기 제 1 전압을 전송하는 복수개의 전송부들;
    웨이퍼 번인 테스트 모드에서 인에이블되는 웨이퍼 번인 인에이블 신호(WBE)가 소정 시간 지연된 제 2 웨이퍼 번인 신호(WBI2)에 응답하여 상기 제 1 전압을 출력하는 구동부; 및
    그 출력단은 워드 라인에 연결되고 제어 신호(ΦRD)를 입력하는 제 1 입력단과 상기 전송부 또는 상기 구동부에서 출력된 신호를 입력하는 제 2 입력단을 가지고 상기 제어 신호(ΦRD)에 의하여 그 출력 신호가 래치되는 래치부들을 구비하고,
    웨이퍼 번인 테스트 모드에서 상기 래치부들은 상기 제 2 웨이퍼 번인 신호(WBI2)에 의해 그 출력 신호의 래치가 해제됨으로써 상기 워드 라인들이 동시에 인에이블되는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  9. 제 8 항에 있어서, 상기 입력부는
    직렬로 연결되면서 게이트에 상기 제 1 로우 어드레스들이 입력되는 앤모스 트랜지스터들를 포함하고 상기 제 1 로우 어드레스들이 논리 하이일 때 상기 제 1 전압은 접지 전압 레벨이 되는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  10. 제 8 항에 있어서, 상기 구동부는
    게이트에 상기 제 2 웨이퍼 번인 신호(WBI2)가 입력되고 드레인은 상기 입력부의 출력단에 연결되고 소오스는 접지 전압에 연결된 앤모스 트랜지스터를 포함하고, 상기 제 2 웨이퍼 번인 신호(WBI2)가 논리 하이일 때 상기 제 1 전압은 접지 전압 레벨이 되는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  11. 제 8 항에 있어서, 상기 전송부는
    게이트에 상기 제 2 로우 어드레스가 입력되고 드레인은 상기 래치부들의 제 2 입력단에 연결되고 소오스는 상기 입력부의 출력단에 연결된 앤모스 트랜지스터를 포함하는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  12. 제 8 항에 있어서, 상기 래치부들은 각각
    게이트에는 상기 제 1 제어 신호(ΦRD)가 입력되고 드레인에는 전원 전압(Vpp)이 연결된 제 1 피모스 트랜지스터;
    상기 제 1 피모스 트랜지스터의 소오스에 연결된 인버터; 및
    게이트는 상기 인버터의 출력단에 연결되고 드레인은 상기 전원 전압(Vpp)에 연결되고 소오스는 상기 인버터의 입력단에 연결된 제 2 피모스 트랜지스터를 포함하는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  13. 제 8 항에 있어서, 상기 구동부의 구동 능력은
    상기 입력부의 구동 능력보다 큰 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
  14. 제 1 항에 있어서, 상기 제어 신호(ΦRD)는
    상기 웨이퍼 번인 인에이블 신호(WBE)가 소정 시간 지연되고 상기 제 2 웨이퍼 번인 신호(WBI2)보다 빠른 제 1 웨이퍼 번인 신호(WBI1)에의해 제어됨으로써 상기 제 2 웨이퍼 번인 신호(WBI2)는 상기 제 1 제어 신호(ΦRD)가 발생된 후 발생되는 것을 특징으로하는 반도체 메모리 장치의 로우 디코더.
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KR19980013965A (ko) * 1996-08-06 1998-05-15 문정환 반도체 소자의 번인(burn-in)검사장치
KR19980083772A (ko) * 1997-05-19 1998-12-05 문정환 반도체 메모리

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002369A (ko) * 1994-06-08 1996-01-26 김광호 반도체 메모리장치의 웨이퍼 번-인 테스트 회로
KR19980013965A (ko) * 1996-08-06 1998-05-15 문정환 반도체 소자의 번인(burn-in)검사장치
KR19980083772A (ko) * 1997-05-19 1998-12-05 문정환 반도체 메모리

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