KR101212720B1 - 반도체 메모리 장치의 다이 식별 회로 - Google Patents

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Abstract

본 발명은 웨이퍼 상태에서의 각 다이를 식별하기 위한 다이 식별 회로에 관한 것으로서, 버스트 모드에 맞게 카운팅된 컬럼 어드레스들 COL_ADD<0:n>을 디코딩하여 순차적으로 인에이블되는 펄스 신호들 CAHD<0:i>을 생성하고, 각 펄스 신호 CAHD<0:i>에 대응하여 전달되는 퓨즈(F0~F7)의 다이 식별 정보 DIT<0:i>를 래치하여 다이 식별 신호 DIEN로 출력한다.

Description

반도체 메모리 장치의 다이 식별 회로{DIE IDENTIFICATION CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 다이 식별 회로의 회로도.
도 2는 본 발명의 실시 예에 따른 다이 식별 회로를 나타내는 블럭도.
도 3은 도 2의 다이 식별 퓨즈부(20)의 일 예를 나타내는 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 웨이퍼 상태에서의 각 다이를 식별하기 위한 다이 식별 회로에 관한 것이다.
일반적으로, 다이 식별(Die ID) 회로는 웨이퍼 테스트 정보, 웨이퍼 맵(Map), 및 실험결과 등을 패키지 조립(Assembly) 후에도 추적(Tracking) 가능하도록 고안된 회로로서, 다이의 불량분석 등을 수월하게 하는데 그 목적이 있다.
이러한 다이 식별 회로는 제품 번호(Lot Number), 웨이퍼 번호, 및 넷 다이 좌표(Net Die Coordinate), 및 기타 정보를 퓨즈 옵션(Fuse Option)에 기록하여 패키지 레벨에서의 웨이퍼 상태의 다이를 식별할 수 있다.
종래의 다이 식별 회로는, 도 1에 도시된 바와 같이, 다수의 퓨즈(F0~F7)가 하나의 출력 라인에 병렬로 연결되도록 구성되며, 테스트 버스트 리드 동작시 퓨즈(F0~F7)의 커팅(Cutting) 여부를 순차적으로 감지하여 이를 하이 또는 로우 상태로 출력한다.
예를 들어, 28개의 다이를 식별하고자 하는 경우, 도 1의 다이 식별 회로는 8개의 퓨즈(F0~F7)를 구비하며, 테스트 모드 인에이블 신호 TDIEID에 의해 NMOS 트랜지스터(N9)가 턴온됨에 따라 테스트 모드로 진입하여 다이 식별 동작을 수행한다.
그리고, 테스트 모드로 진입하면, 버스트 리드 동작인 x8에 대응하여 토글링하는 컬럼 어드레스 인에이블 신호 YAE에 의해 PMOS 트랜지스터(P1)가 턴온 및 턴오프를 반복하고, 버스트 길이에 맞게 카운팅된 컬럼 어드레스들을 디코딩한 펄스 신호 CAHD<0:7>에 의해 NMOS 트랜지스터들(N1~N8)이 턴온되어 퓨즈(F0~F7) 커팅 상태에 따라 각각 하이 또는 로우 상태의 신호가 출력 라인으로 전달된다.
그 후, 출력 라인으로 전달된 하이 또는 로우 상태의 신호는 래치(NA1,IV2)에 의해 래치된 후 다이 식별 신호 DIEN로 출력된다. 한편, 도 1의 다이 식별 회로는 파워 업 신호 PWRUP에 의해 초기화된다.
이와 같이, 종래의 다이 식별 회로는 테스트 모드로 동작하며, 버스트 리드 동작에 사용되는 컬럼 어드레스를 이용하여 각 퓨즈(F0~F7)의 상태에 대응되는 다이 식별 신호 DIEN를 출력한다.
하지만, 이러한 종래의 다이 식별 회로는 PMOS 트랜지스터(P1)의 출력 노드 에 병렬로 연결된 다수의 퓨즈(F0~F7)로 인하여 PMOS 트랜지스터(P1)의 드라이빙 능력이 떨어질 수 있으며, 동작 환경상의 스큐(Skew)로 인해 NMOS 트랜지스터(N9)로 방전되는 시간이 길어지면 출력 레벨이 저하될 수 있는 문제점이 있다.
또한, 종래의 다이 식별 회로는 공통 노드로 입력되는 펄스 신호 CAHD<0:7>에 의해 NMOS 트랜지스터들(N1~N8)을 모두 제어하므로, 순서대로 퓨즈의 상태를 감지하는 동안 커팅되지 않은 퓨즈에서 지속적으로 전류 소모가 발생할 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 퓨즈의 의해 발생하는 다이 식별 신호의 로딩을 줄여 다이 식별을 정확하고 신속하게 하고자 함에 있다.
또한, 본 발명의 목적은 각 퓨즈를 통해 다이 식별 정보를 출력할 때 커팅되지 않은 퓨즈에서 발생하는 전류 소모를 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 다이 식별 회로는, 웨이퍼 상태에서의 메모리 다이를 식별하기 위한 다이 식별 회로에 있어서, 버스트 모드에 맞게 카운팅된 컬럼 어드레스를 디코딩하여 순차적으로 인에이블되는 펄스 신호들을 발생하는 디코더부; 상기 각 펄스 신호에 대응하여 퓨즈 개폐 여부에 따른 다이 식별 정보를 독립적으로 전달하는 다수의 다이 식별 퓨즈부; 및 상기 각 다이 식별 퓨즈부에서 전달되는 다이 식별 정보를 래치하여 다이 식별 신호로 출력하는 출력부;를 포함하고, 상기 각 다이 식별 퓨즈부는, 일단이 전원 전압이 공급되는 라인에 연결된 퓨즈; 테스트 모드 진입을 결정하는 테스트 신호에 응답하여 상기 다이 식별 정보를 출력하는 조합 수단; 및 대응하는 상기 펄스 신호에 응답하여 출력된 상기 다이 식별 정보를 상기 출력부로 전달하는 전달부를 포함하는 것을 특징으로 한다.
여기서, 상기 다이 식별 퓨즈부는, 상기 퓨즈의 커팅 상태에 따라 상기 다이 식별 정보의 상태를 결정함을 특징으로 한다.
그리고, 상기 조합 수단은 상기 테스트 신호와 상기 다이 식별 정보를 낸드 조합하는 낸드 게이트로 구성됨을 특징으로 한다.
또한, 상기 테스트 신호를 이용하여 동작 초기에 상기 다이 식별 정보를 초기화시키는 테스트 동작부를 추가 포함함이 바람직하다.
이때, 상기 테스트 동작부는, 상기 테스트 신호와 상기 테스트 신호를 소정 시간 지연시킨 신호를 이용하여 초기화 신호를 발생하는 초기화 신호 발생 수단; 및 상기 초기화 신호를 이용하여 상기 다이 식별 정보를 초기화시키는 초기화 수단;을 포함함을 특징으로 한다.
상기 초기화 신호 발생 수단은, 상기 테스트 신호를 반전 지연시키는 반전 지연 수단; 상기 테스트 신호와 상기 반전 지연 수단에서 출력되는 신호를 낸드 조합하는 낸드 게이트; 및 상기 낸드 게이트에서 출력되는 신호를 반전하여 상기 초기화 신호로 출력하는 인버터;로 구성됨을 특징으로 한다.
그리고, 상기 초기화 수단은 상기 초기화 신호에 의해 턴 온되어 상기 다이 식별 정보를 접지 전압 레벨로 풀 다운시키는 MOS 트랜지스터로 구성됨을 특징으로 한다.
상기 출력부는 상기 각 다이 식별 퓨즈부에서 전달된 다이 식별 정보를 래치하여 상기 다이 식별 신호로 출력하는 래치로 구성됨을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
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본 발명의 실시 예로서 도 2의 블럭도가 개시되며, 본 발명의 실시 예는 버스트 모드에 맞게 카운팅된 컬럼 어드레스들 COL_ADD<0:n>을 디코딩하여 순차적으로 인에이블되는 펄스 신호들 CAHD<0:i>을 생성하고, 각 펄스 신호 CAHD<0:i>에 대응하여 전달되는 퓨즈(F0~F7)의 다이 식별 정보 DIT<0:i>를 래치하여 다이 식별 신호 DIEN로 출력한다.
구체적으로, 도 2의 실시 예는 버스트 모드에 맞게 카운팅된 컬럼 어드레스들 COL_ADD<0:n>을 디코딩하여 순차적으로 인에이블되는 펄스 신호들 CAHD<0:i>을 발생하는 디코더부(10), 각 펄스 신호 CAHD<0:i>에 대응하여 퓨즈 개폐 여부에 따른 다이 식별 정보 DIT<0:i>를 전달하는 다수의 다이 식별 퓨즈부(20), 및 각 다이 식별 퓨즈부(20)에서 전달되는 다이 식별 정보 DIT<0:i>를 래치하여 다이 식별 신호 DIEN로 출력하는 출력부(30)를 포함한다.
디코더부(10)는 어드레스 카운터(도시되지 않음)의 출력을 디코딩하여 펄스 신호들 CAHD<0:i>을 생성한다. 여기서, 어드레스 카운터는 버스트 모드 동작을 위해 버스트 길이를 결정하는 어드레스(예컨대, A0~A2)를 카운팅한다.
각 다이 식별 퓨즈부(20)는 테스트 모드 진입을 결정하는 테스트 신호 TDIEID에 의해 다이 식별 정보 DIT<0:i>의 전달 여부를 결정하고, 펄스 신호들 CAHD<0:i>이 인에이블될 때 다이 식별 정보 DIT<0:i>를 순차적으로 출력부(30)로 출력한다. 그리고, 각 다이 식별 퓨즈부(20)는 테스트 신호 TDIEID를 이용하여 동작 초기에 다이 식별 정보 DIT<0:i>를 초기화시킨다.
이러한 다이 식별 퓨즈부(20)는, 도 3과 같이, 일단이 전원 전압(예컨대, 메모리의 셀 영역을 제외한 주변 회로 영역으로 공급되는 PERI 전압)이 공급되는 라인에 연결된 퓨즈(F0), 퓨즈(F0)의 타단에서 제공되는 전압과 테스트 신호 TDIEID를 낸드 조합하는 낸드 게이트(NA2), 테스트 신호 TDIEID를 반전 지연하는 인버터 체인(INV5~INV7), 테스트 신호 TDIEID와 인버터 체인(INV5~INV7)에서 출력되는 신호를 낸드 조합하는 낸드 게이트(NA3), 낸드 게이트(NA3)에서 출력되는 신호를 반전하여 초기화 신호 TDIEIDP로 출력하는 인버터(INV8), 초기화 신호 TDIEIDP에 의해 턴 온되어 퓨즈(F0)의 타단에서 제공되는 전압을 접지 전압 레벨로 하강시키는 NMOS 트랜지스터(N10), 펄스 신호 CAHD<0>를 반전하는 인버터(INV9), 및 펄스 신호 CAHD<0>와 인버터(INV9)에서 출력되는 신호에 의해 낸드 게이트(NA2)에서 출력되는 신호를 반전하여 출력부(30)로 전달하는 반전 전달 소자(ITG)로 구성될 수 있다.
도 3과 같은 구성을 갖는 다이 식별 퓨즈부(20)는 초기 테스트 모드 진입시 테스트 신호 TDIEID를 이용하여 펄스인 초기화 신호 TDIEIDP를 생성한 뒤, 이 초기화 신호 TDIEIDP에 의해 퓨즈(F0)의 타단과 낸드 게이트(NA2) 사이를 연결하는 노드를 초기화시킨다.
그 후, 각 다이에 따라 개폐된 퓨즈(F0)에 의해 하이 또는 로우 레벨을 갖는 전압이 반전 전달 소자(ITG)로 전달되고, 펄스 신호 CAHD<0>가 인에이블될 때 이 하이 또는 로우 레벨의 전압이 반전 전달 소자(ITG)를 거쳐 다이 식별 정보 DIT<0>로 출력된다.
그리고, 나머지 다이 식별 퓨즈부(20)도 도 3과 같이 동작하여 펄스 신호 CAHD<1:i>가 순차적으로 인에이블될 때 각 다이 식별 정보 DIT<1:i>를 출력부(30)로 출력한다.
출력부(30)는 도 2와 같이 래치 동작을 하는 두 인버터(INV3,INV4)로 구성되며, 다수의 다이 식별 퓨즈부(20)에서 순차적으로 출력되는 다이 식별 정보 DIT<i:i>를 공통 노드로 입력받아 래치한 뒤 다이 식별 신호 DIEN로 출력한다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예는 각 다이 식별 퓨즈부(20)에서 해당 다이에 대응되는 다이 식별 정보 DIT<0:i>를 출력하며, 이때, 각 다이 식별 정보 DIT<0:i>의 출력이 펄스 신호 CAHD<0:i>를 통해 독립적으로 제어된다.
그리고, 각 다이 식별 퓨즈부(20)에서 출력되는 다이 식별 정보 DIT<0:i>가 공통 출력 노드를 통해 출력부(30)로 전달된 뒤, 출력부(30)에서 래치되어 다이 식별 신호 DIEN로 출력된다.
따라서, 본 발명의 실시 예는 다이 식별 정보 DIT<0:i>의 상태를 병렬로 연결된 각 다이 식별 퓨즈부(20)에서 결정하므로, 다이 식별 정보 DIT<0:i>의 로딩을 줄일 수 있으며, 이에 따라, 고속으로 다이를 식별할 수 있는 동시에 다이 식별 오류도 줄일 수 있는 효과가 있다.
또한, 본 발명의 실시 예는 종래와 같이 버스트 모드에 대응하여 토글링되는 컬럼 어드레스 인에이블 신호 YAE를 사용하지 않고 테스트 신호 TDIEID와 펄스 신호 CAHD<0>로써 다이 식별 정보 DIT<0:i>의 전달을 제어하며, 다이 식별 퓨즈부(20)에서 각각 다른 펄스 신호 CAHD<0:i>를 입력받아 퓨즈의 다이 식별 정보 DIT<0:i>를 출력한다.
따라서, 본 발명의 실시 예는 컬럼 어드레스 인에이블 신호 YAE를 사용하지 않음에 따라 라인 레이아웃이 간단해질 수 있으며, 각 퓨즈에 대응되어 제공되는 펄스 신호 CAHD<0:i>에 의해 각 퓨즈의 다이 식별 정보 DIT<0:i>를 독립적으로 제어함으로써 커팅되지 않는 퓨즈에서 발생하는 전류 소모를 줄일 수 있는 효과가 있다.
이와 같이, 본 발명은 다이 식별 정보의 상태를 각각 다른 경로로 결정하므로, 다이 식별 신호의 로딩을 줄여 고속으로 다이를 식별할 수 있는 동시에 다이 식별 오류도 줄일 수 있는 효과가 있다.
또한, 본 발명은 각 퓨즈의 다이 식별 정보 전달을 독립적으로 제어함으로써 커팅되지 않는 퓨즈에서 발생하는 전류 소모를 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (9)

  1. 웨이퍼 상태에서의 메모리 다이를 식별하기 위한 다이 식별 회로에 있어서,
    버스트 모드에 맞게 카운팅된 컬럼 어드레스를 디코딩하여 순차적으로 인에이블되는 펄스 신호들을 발생하는 디코더부;
    상기 각 펄스 신호에 대응하여 퓨즈 개폐 여부에 따른 다이 식별 정보를 독립적으로 전달하는 다수의 다이 식별 퓨즈부; 및
    상기 각 다이 식별 퓨즈부에서 전달되는 다이 식별 정보를 래치하여 다이 식별 신호로 출력하는 출력부를 포함하고,
    상기 각 다이 식별 퓨즈부는,
    상기 다이 식별 정보를 저장하는 퓨즈;
    테스트 신호에 응답하여 상기 퓨즈로부터 상기 다이 식별 정보를 출력하는 조합 수단; 및
    대응하는 상기 펄스 신호에 응답하여 출력된 상기 다이 식별 정보를 상기 출력부로 전달하는 전달부를 포함하는 것을 특징으로 하는 다이 식별 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 다이 식별 퓨즈부는,
    상기 퓨즈의 커팅 상태에 따라 상기 다이 식별 정보의 상태를 결정함을 특징으로 하는 다이 식별 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서.
    상기 조합 수단은 상기 테스트 신호와 상기 다이 식별 정보를 낸드 조합하는 낸드 게이트로 구성됨을 특징으로 하는 다이 식별 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 테스트 신호를 이용하여 동작 초기에 상기 다이 식별 정보를 초기화시키는 테스트 동작부를 추가 포함함을 특징으로 하는 다이 식별 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 테스트 동작부는,
    상기 테스트 신호와 상기 테스트 신호를 소정 시간 지연시킨 신호를 이용하여 초기화 신호를 발생하는 초기화 신호 발생 수단; 및
    상기 초기화 신호를 이용하여 상기 다이 식별 정보를 초기화시키는 초기화 수단;을 포함함을 특징으로 하는 다이 식별 회로.
  6. 삭제
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 초기화 신호 발생 수단은,
    상기 테스트 신호를 반전 지연시키는 반전 지연 수단;
    상기 테스트 신호와 상기 반전 지연 수단에서 출력되는 신호를 낸드 조합하는 낸드 게이트; 및
    상기 낸드 게이트에서 출력되는 신호를 반전하여 상기 초기화 신호로 출력하는 인버터;를 포함함을 특징으로 하는 다이 식별 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 초기화 수단은 상기 초기화 신호에 의해 턴 온되어 상기 다이 식별 정보를 접지 전압 레벨로 풀 다운시키는 MOS 트랜지스터로 구성됨을 특징으로 하는 다이 식별 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 출력부는 상기 각 다이 식별 퓨즈부에서 전달된 다이 식별 정보를 래치하여 상기 다이 식별 신호로 출력하는 래치로 구성됨을 특징으로 하는 다이 식별 회로.
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* Cited by examiner, † Cited by third party
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KR100393214B1 (ko) * 2001-02-07 2003-07-31 삼성전자주식회사 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및이를 내장한 반도체 장치
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