KR100512934B1 - 반도체 메모리 장치 - Google Patents

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KR100512934B1 KR10-2002-0001262A KR20020001262A KR100512934B1 KR 100512934 B1 KR100512934 B1 KR 100512934B1 KR 20020001262 A KR20020001262 A KR 20020001262A KR 100512934 B1 KR100512934 B1 KR 100512934B1
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 액티브 명령에 응답하여 로우 어드레스를 입력하여 디코딩하는 디코더, 디코더의 출력신호에 응답하여 복수개의 워드 라인들중 하나의 워드 라인을 선택하는 워드 라인 선택회로, 하나의 워드 라인을 선택하기 위한 워드 라인 선택회로와 거의 동일한 구성을 가지고 디코더의 출력신호에 응답하여 하나의 워드 라인과 거의 동일한 라인 캐패시턴스를 가지는 더미 워드 라인을 선택하는 더미 워드 라인 선택회로, 및 상기 워드 라인을 인에이블하기 위한 인에이블 전압과 동일한 전원전압에 연결되고, 더미 워드 라인의 신호를 입력하여 워드 라인 인에이블 검출신호를 발생하는 슈미트 트리거로 구성되어 있다. 따라서, 비트 라인 센스 인에이블 신호를 발생하기 위한 회로의 레이아웃 면적이 줄어들게 되고, 공정, 전압, 및 온도 변화에 관계없이 일정한 지연시간 후에 비트 라인 센스 인에이블 신호가 발생되게 된다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 공정, 전압, 및 온도 변화에 관계없이 일정한 지연시간을 가지고 비트 라인 센스 인에이블 신호를 발생할 수 있는 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치는 비트 라인 센스 인에이블 신호를 발생하는 회로를 설계할 때, 저항과 캐패시터, 인버터 등으로 구성된 지연회로를 사용하게 된다. 그런데, 지연회로를 사용하여 비트 라인 센스 인에이블 신호를 발생하게 되면, 공정, 전압, 및 온도 변화에 민감하여, 고전원전압 및 낮은 온도에서 동작하는 경우의 지연시간이 저전원전압 및 높은 온도에서 동작하는 경우의 지연시간보다 짧아지게 된다. 따라서, 더 많은 지연시간을 가지게 되는 경우인 저전원전압 및 높은 온도에서 동작하는 경우에 맞추어서 비트 라인 센스 인에이블 신호가 발생되도록 지연회로를 구성한다. 이와같이 구성함으로써 공정, 전압, 및 온도 변화에 의해서 비트 라인 센스 인에이블 신호의 발생 시점이 달라지더라도 비트 라인쌍의 데이터를 데이터 에러없이 정확하게 증폭할 수 있다. 그런데, 이 경우에는 비트 라인 센스 인에이블 신호의 발생 시점이 지연됨으로써 반도체 메모리 장치의 동작 속도가 즉, 데이터가 입출력되는데 걸리는 시간이 늦어지게 된다는 문제점이 있었다.
상술한 바와 같은 문제점을 해결하기 위한 종래의 반도체 메모리 장치는 메모리 셀 어레이내의 서브 워드 라인을 선택하기 위한 회로 구성을 메모리 셀 어레이의 주변에 그대로 복사하여 메모리 셀 어레이내의 서브 워드 라인이 선택될 때 더미 서브 워드 라인이 함께 선택되고, 더미 서브 워드 라인이 선택되고 일정 시간 지연 후에 비트 라인 센스 인에이블 신호가 발생되게 한다. 따라서, 서브 워드 라인이 인에이블되고 일정 지연 시간 후에 비트 라인 센스 인에이블 신호가 발생됨으로써 비교적 공정, 전압, 및 온도 변화에 둔감하게 일정한 지연시간을 가지고 비트 라인 센스 인에이블 신호가 발생될 수 있다. 이와같은 기술은 미국 특허 번호 제5,465,232호에 공개되어 있다.
그런데, 종래의 반도체 메모리 장치는 메모리 셀 어레이의 주변 회로부에 서브 워드 라인을 선택하기 위한 회로 구성을 그대로 복사하여 구성하여야 하기 때문에 레이아웃 면적을 많이 차지하게 된다는 문제점이 있다.
또한, 종래의 반도체 메모리 장치는 주변 회로부에 복사된 회로가 원하는 특성을 나타내는지를 반복적으로 테스트해보아야 한다는 문제점이 있다.
본 발명의 목적은 레이아웃 면적을 증가하지 않고, 공정, 전압, 및 온도 변화에 둔감하게 비트 라인 센스 인에이블 신호를 발생할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 워드 라인을 선택하기 위한 워드 라인 선택신호를 발생하는 워드 라인 선택신호 발생수단, 상기 워드 라인 선택신호를 발생하기 위한 상기 워드 라인 선택신호 발생수단을 위하여 요구되는 것과 거의 동일한 지연시간만큼 기준 신호를 지연함에 의해서 지연된 신호를 발생하는 지연수단, 및 상기 워드 라인을 인에이블하기 위한 인에이블 전압과 동일한 전원전압에 연결되고, 상기 지연수단의 출력신호를 입력하여 워드 라인 인에이블 검출신호를 발생하는 슈미트 트리거를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 액티브 명령에 응답하여 로우 어드레스를 입력하여 디코딩하는 디코딩 수단, 상기 디코딩 수단의 출력신호에 응답하여 상기 복수개의 워드 라인들중 하나의 워드 라인을 선택하는 워드 라인 선택수단, 상기 하나의 워드 라인을 선택하기 위한 워드 라인 선택수단과 거의 동일한 구성을 가지고 상기 디코딩 수단의 출력신호에 응답하여 상기 하나의 워드 라인과 거의 동일한 라인 캐패시턴스를 가지는 더미 워드 라인을 선택하는 더미 워드 라인 선택수단, 및 상기 워드 라인을 인에이블하기 위한 인에이블 전압과 동일한 전원전압에 연결되고, 상기 더미 워드 라인의 신호를 입력하여 워드 라인 인에이블 검출신호를 발생하는 슈미트 트리거를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 복수개의 워드 라인들 각각이 소정 개수의 서브 워드 라인들로 이루어지고, 상기 서브 워드 라인과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 액티브 명령에 응답하여 제1로우 어드레스를 디코딩하여 제1디코딩 신호 라인을 선택하는 제1로우 디코더, 상기 액티브 명령에 응답하여 제2로우 어드레스를 디코딩하여 제2디코딩 신호 라인을 제2로우 디코더, 상기 제1디코딩 신호 라인의 신호를 구동하는 제1디코딩 신호 드라이버, 상기 제1디코딩 신호 드라이버의 출력신호와 상기 제2디코딩 신호를 조합하여 상기 서브 워드 라인을 선택하는 서브 워드 라인 드라이버, 상기 제2로우 디코더의 출력신호들을 조합한 신호에 응답하여 상기 제1디코딩 신호 라인과 거의 동일한 라인 캐패시턴스를 가지는 더미 제1디코딩 신호 라인을 선택하는 더미 디코딩 신호 라인 선택수단, 상기 제1디코딩 신호 라인 선택수단의 출력신호를 구동하는 더미 디코딩 신호 드라이버, 상기 제1더미 디코딩 신호 드라이버의 출력신호와 상기 제2디코딩 신호 라인과 거의 동일한 라인 캐패시턴스를 가지는 제2더미 디코딩 신호 라인의 신호를 조합하여 더미 서브 워드 라인을 선택하는 더미 서브 워드 라인 드라이버, 및 상기 서브 워드 라인을 인에이블하기 위한 인에이블 전압과 동일한 전원전압에 연결되고, 상기 더미 서브 워드 라인의 신호를 입력하여 워드 라인 인에이블 검출신호를 발생하는 슈미트 트리거를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 비트 라인 센스 인에이블 신호 발생회로의 일예의 구성을 개략적으로 나타내는 것으로, 메모리 셀 어레이 블록들(10-1 ~ 10-n), 메모리 셀 어레이 블록들(10-1, ..., 10-n) 각각의 PX 신호 드라이버들(PX)(12), 서브 워드 라인 드라이버들(SWD)(14), 및 메모리 셀들(MC), 프리차지 회로들(PRE)(16), 비트 라인 아이솔레이션 회로들(ISO)(18), 비트 라인 센스 증폭기들(BLSA)(20), 제1로우 디코더(22), 제2로우 디코더(24), 신호 발생회로(26), DPX 신호 드라이버들(DPX)(28), 더미 서브 워드 라인 드라이버들(DSWD)(30), 더미 메모리 셀들(DMC), 비트 라인 캐패시턴스 값에 상응하는 캐패시터(Cb), 워드 라인 인에이블 검출회로(32), 및 비트 라인 센스 인에이블 신호(BLSEN) 발생회로(34)로 구성되어 있다.
도1에 나타낸 반도체 메모리 장치는 서브 워드 라인 구성을 가진 반도체 메모리 장치를 나타내는 것으로, PX 신호 드라이버들(12)을 PX로, 서브 워드 라인 드라이버들(14)을 SWD로, 프리차지 회로들(16)을 PRE로, 비트 라인 아이솔레이션 회로들(18)을 ISO로, 비트 라인 센스 증폭기들(20)을 BLSA로, DPX 신호 드라이버들(28)을 DPX로, 더미 서브 워드 라인 드라이버들(30)을 DSWD로 각각 나타내었다.
도1에서, 메모리 셀 어레이 블록들(10-1 ~ 10-n) 각각의 메모리 셀들(MC)은 서브 워드 라인들(SWL1)과 비트 라인쌍들((BL11, BL11B), ..., (BL1n, BL1nB), ..., ((BLn1, BLn1B), ..., (BLnn, BLnnB))사이에 연결되고, 더미 메모리 셀들(DMC)은 더미 서브 워드 라인(DSWL)과 비트 라인쌍들((BL11, BL11B), ..., (BL1n, BL1nB), ..., (BLn1, BLn1B), ..., (BLnn, BLnnB))사이에 연결되어 있다. 그리고, 프리차지 회로들(16), 비트 라인 아이솔레이션 회로들(18), 및 비트 라인 센스 증폭기들(20)은 비트 라인쌍들((BL11, BL11B), ..., (BL1n, BL1nB), ..., (BLn1, BLn1B), ..., (BLnn, BLnnB))각각의 사이에 연결되어 있다. DPX 신호 드라이버들(28), 더미 서브 워드 라인 드라이버들(30), 더미 메모리 셀들(DMC), DPX 신호 라인(DPXL), 더미 워드 라인(DWL), 및 더미 서브 워드 라인(DSWL)은 메모리 셀 어레이 블록내의 PX 신호 드라이버들(12), 서브 워드 라인 드라이버들(14), 메모리 셀들(MC), PX 신호 라인(PXL1), 워드 라인(WL1), 및 서브 워드 라인(SWL1)을 주변회로에 그대로 복사한 회로 구성이다. 비트 라인 캐패시턴스 값에 상응하는 캐패시터(Cb)는 메모리 셀 어레이 블록내의 비트 라인쌍들((BL11, BL11B), ..., (BL1n, BL1nB), ..., (BLn1, BLn1B), ..., (BLnn, BLnnB))각각의 비트 라인 캐패시턴스를 가지도록 구성되어 있다.
또한, 도1에서, 더미 메모리 셀(DMC)은 트랜지스터(N1)와 캐패시터(Cs), VINT/2 전원전압으로 구성되며, 워드 라인 인에이블 검출회로(32)는 PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N2, N3), 및 인버터(INV1)로 구성되어 있다. PMOS트랜지스터(P1)는 노드(A)를 프리차지하기 위한 프리차지 트랜지스터이고, PMOS트랜지스터(P2)는 노드(B)를 프리차지하기 위한 프리차지 트랜지스터이다.
도1에 나타낸 종래의 반도체 메모리 장치의 비트 라인 센스 인에이블 신호 발생 동작을 설명하면 다음과 같다.
프리차지 명령(PRE)이 발생되면, 프리차지 회로들(16)은 프리차지 명령(PRE)에 응답하여 비트 라인쌍들((BL11, BL11B), ..., (BL1n, BL1nB), ..., (BLn1, BLn1B), ..., (BLnn, BLnnB))을 전압(VINT/2) 레벨로 프리차지함과 동시에 프리차지 명령(PRE)에 응답하여 PMOS트랜지스터(P1)와 PMOS트랜지스터(P2)가 온되어 노드들(A, B)을 내부 전원전압(VINT) 레벨과 전압(VINT/2) 레벨로 각각 프리차지한다. 그러면, NMOS트랜지스터(N2)가 온되어 노드(C)로 전하를 공급한다. 인버터(INV1)는 노드(C)의 레벨이 일정 전압 레벨이상이 되면 이를 검출하여 "로우"레벨의 신호를 발생한다. 비트 라인 센스 인에이블 신호 발생회로(34)는 "로우"레벨의 신호를 입력하고 지연하여 비트 라인 센스 인에이블 신호(BLSEN)를 발생한다.
액티브 명령(ACT)이 발생되면, 제1로우 디코더(22)가 제1로우 어드레스(RA1)를 디코딩하여 PX 신호 라인(PXL1)을 선택하고, 제2로우 디코더(24)가 제2로우 어드레스(RA2)를 디코딩하여 워드 라인(WL1)을 선택한다. 이때, DPX 신호 발생회로(26)는 제2로우 디코더(24)의 출력신호들중의 하나의 출력신호가 선택되면 더미 PX 신호 라인(DPXL)을 선택한다. PX 신호 드라이버들(12)은 PX 신호 라인(PXL1)의 신호를 구동하고, DPX 드라이버들(DPX)(28)은 DPX 신호 라인(DPXL)의 신호를 구동한다. 서브 워드 라인 드라이버들(14)은 워드 라인(WL1)의 신호와 PX 드라이버들(12)의 출력신호에 응답하여 서브 워드 라인(SWL1)을 선택하고, 더미 서브 워드 라인 드라이버들(30)은 DPX 신호 드라이버들(28)의 출력신호에 응답하여 더미 서브 워드 라인(DSWL)을 선택한다.
서브 워드 라인(SWL1)이 선택되면 서브 워드 라인(SWL1)에 연결된 메모리 셀들(MC)과 비트 라인쌍들((BL11, BL11B), ..., (BL1n, BL1nB), ..., (BLn1, BLn1B), ..., (BLnn, BLnnB))사이에 전하 공유가 이루어진다. 더미 서브 워드 라인(DSWL)이 선택되면, NM0S트랜지스터(N1)가 온되고, 노드(A)에서 노드(B)로 전하가 전송되어, 노드(A)의 레벨이 낮아지게 된다. 따라서, NMOS트랜지스터(N2)가 오프되고 노드(C)의 레벨이 낮아지게 된다. 인버터(INV1)는 노드(C)의 레벨이 일정 레벨이하로 낮아지게 되면 "하이"레벨의 신호를 발생한다. 비트 라인 센스 인에이블 신호 발생회로(34)는 "하이"레벨의 인버터(INV1)의 출력신호를 지연하여 "하이"레벨의 비트 라인 센스 인에이블 신호(BLSEN)를 발생한다.
전하 공유 동작에 의해서 비트 라인쌍들((BL11, BL11B), ..., (BL1n, BL1nB), ..., (BLn1, BLn1B), ..., (BLnn, BLnnB))사이에 소정의 전압 차가 발생하면 비트 라인 아이솔레이션 제어신호(ISO)가 발생되어 비트 라인 아이솔레이션 회로들(18)을 온한다. 그리고, 비트 라인 아이솔레이션 제어신호(ISO)가 발생된 후에 발생되는 "하이"레벨의 비트 라인 센스 인에이블 신호(BLSEN)에 응답하여 비트 라인 센스 증폭기들(20)이 동작하여 비트 라인쌍들((BL11, BL11B), ..., (BL1n, BL1nB), ..., (BLn1, BLn1B), ..., (BLnn, BLnnB))사이의 전압 차를 증폭한다.
상술한 바와 같은 방법으로, 메모리 셀 어레이(10)내의 하나의 서브 워드 라인(SWL1)이 인에이블될 때 더미 서브 워드 라인(DSWL)이 동시에 인에이블되고, 더미 워드 라인(DSWL)이 인에이블된 시점으로부터 소정 시간 지연되어 비트 라인 센스 인에이블 신호(BLSEN)가 발생되도록 구성되기 때문에 공정, 전압, 및 온도 변화에 비교적 둔감하게 일정한 타이밍에 비트 라인 센스 인에이블 신호(BLSEN)를 발생할 수 있다.
그러나, 도1에 나타낸 종래의 반도체 메모리 장치는 액티브 명령(ACT)이 발생된 후 메모리 셀 어레이내의 서브 워드 라인(DSWL)이 선택될 때까지의 회로 구성을 그대로 복사하여야 하기 레이아웃 면적이 증가하게 되고, 복사된 회로 구성이 원하는 특성을 가지는지를 반복적으로 테스트해보아야 한다는 문제점이 있다.
도2는 본 발명의 반도체 메모리 장치의 비트 라인 센스 인에이블 신호 발생회로의 실시예의 구성을 개략적으로 나타내는 것으로, 도1에 나타낸 반도체 메모리 장치의 더미 메모리 셀들(DMC), 비트 라인 캐패시터들(Cb), 및 워드 라인 인에이블 검출회로(32), 및 비트 라인 센스 인에이블 신호 발생회로(34)대신에 슈미트 트리거(50), 및 비트 라인 센스 인에이블 신호 발생회로(52)를 구비하여 구성되어 있다.
즉, 도2에 나타낸 본 발명의 반도체 메모리 장치는 비트 라인 센스 인에이블 신호(BLSEN)를 발생하기 위하여 메모리 셀들(MC), 및 비트 라인 캐패시터(Cb)를 주변회로에 복사하여 구성하지 않아도 되기 때문에 레이아웃 면적이 줄어들게 된다.
도3은 도2에 나타낸 슈미트 트리거의 실시예의 구성을 나타내는 회로도로서, PMOS트랜지스터들(P3, P4, P5), NMOS트랜지스터들(N4, N5, N6), 및 인버터(INV2)로 구성되어 있다.
도3에서, 슈미트 트리거(50)는 고전압(VPP)이 인가되는 소스와 더미 서브 워드 라인(DSWL)에 연결된 게이트와 노드(E)에 연결된 드레인을 가진 PMOS트랜지스터(P3), 노드(E)에 연결된 소스와 더미 서브 워드 라인(DSWL)에 연결된 게이트와 노드(D)에 연결된 드레인을 가진 PMOS트랜지스터(P4), 노드(D)에 연결된 드레인과 더미 서브 워드 라인(DSWL)에 연결된 게이트를 가진 NMOS트랜지스터(N4), 노드(F)에 연결된 드레인과 더미 서브 워드 라인(DSWL)에 연결된 게이트와 접지전압(VSS)이 인가되는 소스를 가진 NMOS트랜지스터(N5), 노드(E)에 연결된 소스와 접지전압(VSS)이 인가되는 드레인과 노드(D)에 연결된 게이트를 가진 PMOS트랜지스터(P5), 노드(D)에 연결된 게이트와 노드(F)에 연결된 소스와 고전압(VPP)이 인가되는 드레인을 가진 NMOS트랜지스터(N6), 및 노드(D)의 신호를 반전하는 인버터(INV2)로 구성되어 있다.
도2 및 도3을 이용하여 본 발명의 반도체 메모리 장치의 비트 라인 센스 인에이블 신호 발생 동작을 설명하면 다음과 같다.
더미 서브 워드 라인(DSWL)이 "로우"레벨인 경우에는 슈미트 트리거(50)의 PMOS트랜지스터들(P3, P4)이 온되어 노드(D)로 고전압(VPP) 레벨의 신호를 전송한다. 인버터(INV2)는 노드(D)의 전압 레벨이 소정 전압 레벨이상이 되면 "로우"레벨의 신호를 발생한다. 그리고, NMOS트랜지스터(N6)는 노드(D)의 고전압(VPP) 레벨의 신호에 응답하여 온되어 노드(F)로 고전압(VPP) 레벨을 전송한다. 비트 라인 센스 인에이블 신호 발생회로(52)는 "로우"레벨의 신호를 지연하여 "로우"레벨의 비트 라인 센스 인에이블 신호(BLSEN)를 발생한다.
액티브 명령(ACT)이 발생되면, 제1로우 디코더(22)는 제1로우 어드레스(RA1)를 디코딩하여 신호 라인(PXL1)을 선택하고, 제2로우 디코더(24)는 제2로우 어드레스(RA2)를 디코딩하여 워드 라인(WL1)을 선택한다. 그리고, PX 신호 드라이버(12)는 PX 신호 라인(PXL1)의 신호를 구동하고, 서브 워드 라인 드라이버(14)는 PX 신호 드라이버(12)의 출력신호와 워드 라인(WL1)의 신호를 입력하여 서브 워드 라인(SWL1)을 선택한다. DPX 신호 발생회로(26)는 제2로우 디코더(24)의 출력신호들을 논리합하여 더미 신호 라인(DPXL)을 선택한다. DPX 신호 드라이버(28)는 더미 신호 라인(DPXL)의 신호를 구동하고, 더미 서브 워드 라인 드라이버(30)는 DPX 신호 드라이버(28)의 출력신호와 "하이"레벨의 신호를 입력하여 더미 서브 워드 라인(DSWL)을 선택한다.
서브 워드 라인(SWL1)이 선택되면 서브 워드 라인(SWL1)에 연결된 메모리 셀들(MC)과 비트 라인쌍들((BL11, BL11B), ..., (BL1n, BL1nB), ..., (BLn1, BLn1B), ..., (BLnn, BLnnB))사이에 전하 공유가 이루어진다. 더미 서브 워드 라인(DSWL)이 선택되면, NMOS트랜지스터들(N4, N5)이 온되어 노드(F)를 접지전압(VSS) 레벨로 만든다. 이때, 노드(F)의 레벨이 고전압(VPP) 레벨로 된 상태에서 접지전압(VSS) 레벨로 되는데 소정의 지연시간이 요구된다. 이때, 노드(F)의 레벨이 접지전압(VSS) 레벨로 떨어지면서 노드(D)의 레벨 또한 떨어지게 된다. 인버터(INV2)는 노드(D)의 레벨이 소정 전압 레벨이하로 떨어지면 이를 검출하여 "하이"레벨의 신호를 발생한다. 비트 라인 센스 인에이블 신호 발생회로(52)는 "하이"레벨의 신호를 소정 시간 지연하여 "하이"레벨의 비트 라인 센스 인에이블 신호(BLSEN)를 발생한다.
이 후의 동작은 도1에 나타낸 종래의 반도체 메모리 장치의 동작과 동일하게 수행되므로 도1에 대한 설명을 참고로 하면 쉽게 이해될 수 있을 것이다.
도2에 나타낸 본 발명의 반도체 메모리 장치는 액티브 명령(ACT)으로부터 더미 서브 워드 라인(DSWL)이 선택될 때까지의 구성만을 주변회로부에 복사하여 비트 라인 센스 인에이블 신호를 발생하기 때문에 도1에 나타낸 반도체 메모리 장치에 비해서 레이아웃 면적이 줄어들게 된다.
또한, 본 발명의 반도체 메모리 장치는 슈미트 트리거의 전원전압으로 고전압을 인가하여 구성함으로써 일정한 지연시간을 가지는 비트 라인 센스 인에이블 신호를 발생할 수 있다. 따라서, 종래의 반도체 메모리 장치에서처럼, 비트 라인 센스 인에이블 신호를 발생하기 위하여 복사된 회로가 제대로 동작하는지를 반복적으로 테스트해보아야 될 필요가 없다.즉, 본원 발명의 반도체 메모리 장치의 슈미트 트리거는 서브 워드 라인을 인에이블하기 위한 전압으로 사용되는 고전압(VPP)이 인가되어, 고전압(VPP)의 레벨 변화를 감지하여 일정한 지연시간을 가진 비트 라인 센스 증폭기 인에이블 신호(BLSEN)를 발생할 수 있다. 즉, 서브 워드 라인이 선택되지 않는 경우에는 PMOS트랜지스터들(P3, P4)이 온되어 노드(D)의 레벨이 소정 전압 레벨이상이 되면 인버터(INV2)가 "로우"레벨의 신호(OUT)를 발생하고, NMOS트랜지스터(N6)가 온되어 노드(F)를 고전압(VPP) 레벨로 만든다. 이 후, 서브 워드 라인이 선택되면 NMOS트랜지스터들(N4, N5)이 온되어 노드(F)의 레벨이 낮아지게 되고, 이에 따라 노드(D)의 레벨 또한 낮아지게 된다. 노드(F)의 레벨이 고전압(VPP) 레벨에서 접지전압 레벨로 떨어지는데는 소정의 지연시간이 요구되며, 노드(D)의 레벨이 소정 전압 레벨이하가 되면 이를 검출하여 인버터(INV2)가 "하이"레벨의 신호(OUT)를 발생한다. 따라서, 노드(D)의 레벨이 소정 전압 레벨로 떨어지는데 걸리는 소정의 지연시간은 일정하게 된다. 그리고, 일반적으로, 전원전압의 레벨 변화에 관계없이 고전압(VPP)은 일정한 레벨을 유지하게 되며, 본원 발명의 슈미트 트리거는 워드 라인을 인에이블하기 위한 전압과 동일한 전압, 즉 고전압(VPP) 레벨을 전원전압으로 이용하여 워드 라인 인에이블 검출신호를 발생하기 때문에 공정, 전압 및 온도 변화(일반적으로, PVT 변화라고 함)에 비교적 둔감하게 된다.
따라서, 본 발명의 반도체 메모리 장치는 레이아웃 면적을 줄이면서 전압, 온도, 및 공정 변화에 무관하게 일정한 지연시간을 가지고 비트 라인 센스 인에이블 신호를 발생할 수 있다.
그리고, 본 발명의 반도체 메모리 장치를 비트 라인 센스 인에이블 신호를 발생하기 위한 회로 구성을 예로 들어 설명하였지만, 본 발명의 사상은 비트 라인 센스 인에이블 신호를 발생하기 위한 회로 구성 뿐만아니라 액티브 명령과 같은 기준이 되는 명령으로부터 일정 시간 지연된 신호를 발생하는 경우에도 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 비트 라인 센스 인에이블 신호를 발생하기 위한 회로의 레이아웃 면적이 줄어들게 된다.
또한, 공정, 전압, 및 온도 변화에 둔감하게 액티브 명령이 발생된 후 일정한 지연시간 후에 비트 라인 센스 인에이블 신호가 발생되게 된다. 즉, 저전원전압 및 높은 온도에서 비트 라인 센스 인에이블 신호의 발생시점과 고전원전압 및 낮은 온도에서의 비트 라인 센스 인에이블 신호의 발생시점이 거의 동일하다.
도1은 종래의 반도체 메모리 장치의 비트 라인 센스 인에이블 신호 발생회로의 일예의 구성을 개략적으로 나타내는 것이다.
도2는 본 발명의 반도체 메모리 장치의 비트 라인 센스 인에이블 신호 발생회로의 실시예의 구성을 개략적으로 나타내는 것이다.
도3은 도2에 나타낸 슈미트 트리거의 실시예의 구성을 나타내는 회로도이다.

Claims (6)

  1. 워드 라인을 선택하기 위한 워드 라인 선택신호를 발생하는 워드 라인 선택신호 발생수단;
    상기 워드 라인 선택신호를 발생하기 위한 상기 워드 라인 선택신호 발생수단을 위하여 요구되는 것과 거의 동일한 지연시간만큼 기준 신호를 지연함에 의해서 지연된 신호를 발생하는 지연수단; 및
    상기 워드 라인을 인에이블하기 위한 인에이블 전압과 동일한 전원전압에 연결되고, 상기 지연수단의 출력신호를 입력하여 워드 라인 인에이블 검출신호를 발생하는 슈미트 트리거를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 슈미트 트리거는
    상기 지연수단의 출력신호에 연결된 게이트와 상기 전원전압이 인가되는 소스를 가진 제1PMOS트랜지스터;
    상기 지연수단의 출력신호에 연결된 게이트와 상기 제1PMOS트랜지스터의 드레인에 연결된 소스와 공통 노드에 연결된 드레인을 가진 제2PMOS트랜지스터;
    상기 지연수단의 출력신호에 연결된 게이트와 상기 공통 노드에 연결된 드레인을 가진 제1NMOS트랜지스터;
    상기 지연수단의 출력신호에 연결된 게이트와 상기 제1NMOS트랜지스터의 소스에 연결된 드레인과 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터;
    상기 제1PMOS트랜지스터의 드레인에 연결된 소스와 접지전압이 인가되는 드레인과 상기 공통 노드에 연결된 게이트를 가진 제3PMOS트랜지스터;
    상기 제1NMOS트랜지스터의 소스에 연결된 소스와 상기 전원전압이 인가되는 드레인과 상기 공통 노드에 연결된 게이트를 가진 제3NMOS트랜지스터; 및
    상기 공통 노드의 전압이 소정 전압 레벨이하가 되면 상기 워드 라인 인에이블 검출신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    액티브 명령에 응답하여 로우 어드레스를 입력하여 디코딩하는 디코딩 수단;
    상기 디코딩 수단의 출력신호에 응답하여 상기 복수개의 워드 라인들중 하나의 워드 라인을 선택하는 워드 라인 선택수단;
    상기 하나의 워드 라인을 선택하기 위한 워드 라인 선택수단과 거의 동일한 구성을 가지고 상기 디코딩 수단의 출력신호에 응답하여 상기 하나의 워드 라인과 거의 동일한 라인 캐패시턴스를 가지는 더미 워드 라인을 선택하는 더미 워드 라인 선택수단; 및
    상기 워드 라인을 인에이블하기 위한 인에이블 전압과 동일한 전원전압에 연결되고, 상기 더미 워드 라인의 신호를 입력하여 워드 라인 인에이블 검출신호를 발생하는 슈미트 트리거를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 슈미트 트리거는
    상기 더미 워드 라인에 연결된 게이트와 상기 전원전압이 인가되는 소스를 가진 제1PMOS트랜지스터;
    상기 더미 워드 라인에 연결된 게이트와 상기 제1PMOS트랜지스터의 드레인에 연결된 소스와 공통 노드에 연결된 드레인을 가진 제2PMOS트랜지스터;
    상기 더미 워드 라인에 연결된 게이트와 상기 공통 노드에 연결된 드레인을 가진 제1NMOS트랜지스터;
    상기 더미 워드 라인에 연결된 게이트와 상기 제1NMOS트랜지스터의 소스에 연결된 드레인과 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터;
    상기 제1PMOS트랜지스터의 드레인에 연결된 소스와 접지전압이 인가되는 드레인과 상기 공통 노드에 연결된 게이트를 가진 제3PMOS트랜지스터;
    상기 제1NMOS트랜지스터의 소스에 연결된 소스와 상기 전원전압이 인가되는 드레인과 상기 공통 노드에 연결된 게이트를 가진 제3NMOS트랜지스터; 및
    상기 공통 노드의 전압이 소정 전압 레벨이하가 되면 상기 워드 라인 인에이블 검출신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수개의 워드 라인들 각각이 소정 개수의 서브 워드 라인들로 이루어지고, 상기 서브 워드 라인과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    액티브 명령에 응답하여 제1로우 어드레스를 디코딩하여 제1디코딩 신호 라인을 선택하는 제1로우 디코더;
    상기 액티브 명령에 응답하여 제2로우 어드레스를 디코딩하여 제2디코딩 신호 라인을 제2로우 디코더;
    상기 제1디코딩 신호 라인의 신호를 구동하는 제1디코딩 신호 드라이버;
    상기 제1디코딩 신호 드라이버의 출력신호와 상기 제2디코딩 신호를 조합하여 상기 서브 워드 라인을 선택하는 서브 워드 라인 드라이버;
    상기 제2로우 디코더의 출력신호들을 조합한 신호에 응답하여 상기 제1디코딩 신호 라인과 거의 동일한 라인 캐패시턴스를 가지는 더미 제1디코딩 신호 라인을 선택하는 더미 디코딩 신호 라인 선택수단;
    상기 제1디코딩 신호 라인 선택수단의 출력신호를 구동하는 더미 디코딩 신호 드라이버;
    상기 제1더미 디코딩 신호 드라이버의 출력신호와 상기 제2디코딩 신호 라인과 거의 동일한 라인 캐패시턴스를 가지는 제2더미 디코딩 신호 라인의 신호를 조합하여 더미 서브 워드 라인을 선택하는 더미 서브 워드 라인 드라이버; 및
    상기 서브 워드 라인을 인에이블하기 위한 인에이블 전압과 동일한 전원전압에 연결되고, 상기 더미 서브 워드 라인의 신호를 입력하여 워드 라인 인에이블 검출신호를 발생하는 슈미트 트리거를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 슈미트 트리거는
    상기 더미 워드 라인에 연결된 게이트와 상기 전원전압이 인가되는 소스를 가진 제1PMOS트랜지스터;
    상기 더미 워드 라인에 연결된 게이트와 상기 제1PMOS트랜지스터의 드레인에 연결된 소스와 공통 노드에 연결된 드레인을 가진 제2PMOS트랜지스터;
    상기 더미 워드 라인에 연결된 게이트와 상기 공통 노드에 연결된 드레인을 가진 제1NMOS트랜지스터;
    상기 더미 워드 라인에 연결된 게이트와 상기 제1NMOS트랜지스터의 소스에 연결된 드레인과 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터;
    상기 제1PMOS트랜지스터의 드레인에 연결된 소스와 접지전압이 인가되는 드레인과 상기 공통 노드에 연결된 게이트를 가진 제3PMOS트랜지스터;
    상기 제1NMOS트랜지스터의 소스에 연결된 소스와 상기 전원전압이 인가되는 드레인과 상기 공통 노드에 연결된 게이트를 가진 제3NMOS트랜지스터; 및
    상기 공통 노드의 전압이 소정 전압 레벨이하가 되면 상기 워드 라인 인에이블 검출신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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