JP3360717B2 - ダイナミック型半導体記憶装置 - Google Patents

ダイナミック型半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型半
導体記憶装置（ＤＲＡＭ）に関し、特に、１つのメモリ
セルに複数ビットの情報の記憶を可能にする、しきい値
補正機能付きのセンス増幅器を備えたダイナミック型半
導体記憶装置に関する。
【０００２】
【従来の技術】近年、ダイナミック型半導体記憶装置の
高集積化、大容量化を図るため、種々の技術が開発され
ている。例えば特開平３ー１６０４９号公報には、２ト
ランジスタ及び従来と同じ蓄積容量の１キャパシタの３
素子で２ビット分の情報を蓄える、すなわち１ビット当
たり１.５素子のメモリ素子の構成が提案されている。
【０００３】図１８は、特開平３-１６４０９号公報に
開示された従来の半導体記憶装置のー例を示す回路図、
図１９は、図１８の回路の動作を説明するための入力波
形を示す波形図、図２０及び図２１は、図１８の回路の
動作を説明するための波形図であり、ビット線の読出し
時の波形を示すものである。
【０００４】図１８中、２０は２トランジスタ及び１キ
ャパシタによって２ビット分の情報を蓄えるメモリセ
ル、２１は蓄積容量、２２，２３は蓄積容量２１の情報
をビット線に読出すためのトランスファゲート、２４，
２５は蓄積ノードである。また、２６，２７はセンスア
ンプである。
【０００５】次に、図１９に示す入力タイミング波形を
参照して、図１８に示す半導体記憶装置の回路動作を説
明する。
【０００６】図１９を参照すると、時刻ｔ０において、
ビット線イコライズ制御信号ＮＥＱ、ＰＥＱが図示する
ように変化すると、ビット線イコライズ回路のトランジ
スタは、全てオフし、ビット線のプリチャージが終了し
て、いずれも電圧が１／２Ｖｃｃとなる。
【０００７】続いて、ビット線ＢＬＬ１，／ＢＬＬ１
（但し、記号「／」 は信号名の相補信号を示す）に接
続するメモリセル２０が選択されると、ＣＵＴ２がビッ
ト線センスアンプの切り離し回路のＣＵＴ２に接続する
トランジスタをオフし、時刻ｔ１にワード線ＷＬＬ１を
立ち上げる。
【０００８】すると、蓄積容量２１に蓄えられていた情
報がビット線ＢＬＬ１，ＢＬＲ１，ＳＢＬ１，ＳＢＬ２
及び／ＢＬＬ１，／ＢＬＲ１，／ＳＢＬ１，／ＳＢＬ２
に電荷転送される。
【０００９】さらに、時刻ｔ２においてＣＵＴ１，ＲＥ
Ｑを立ち下げると、メモリセル側のビット線とセンスア
ンプとが切り離され、ＳＢＬ１とＳＢＬ２及び／ＳＢＬ
１と／ＳＢＬ２も切り離される。これで、メモリセル２
０の同じ情報をセンスアンプ２６と２７が別々に持つこ
とになる。
【００１０】そこで、時刻ｔ３にＵＰ，ＤＯＷＮを図１
９に示すように変化させた後、時刻ｔ４で／ＳＡＳによ
るセンスアンプ動作を始め、時刻ｔ５でＣＵＴ１，ＣＵ
Ｔ２を立ち上げてセンスアンプとメモリセル側のビット
線を接続して、／ＳＡＳによるブルアップを行う。
【００１１】最後に、時刻ｔ６でＣＳＥＬを立ち下げ、
増幅されたメモリセルの情報をデータ線に転送し、読出
し動作を完了する。
【００１２】この従来例のメモリセルは、一つの蓄積容
量に２ビットの情報を蓄えるため、メモリセルが情報を
保持しているときの蓄積ノード２４，２５の電圧の状態
は、以下の表１の通り４種類ある。表中のデータとは、
データ線Ｄ１，Ｄ２に出力される情報を表しており、Ｈ
がＶcc、ＬがＧＮＤ電圧に対応する。
【００１３】
【表１】 このうち、Ｄ１＝Ｈ，Ｄ２＝Ｈの情報を読出すときの状
態を示したのが図２０であり、Ｄ１＝Ｈ，Ｄ２＝Ｌの情
報を説出す時の状態を示したのが図２１である。
【００１４】Ｄ１＝Ｈ，Ｄ２＝Ｈの情報を読出す場合、
図２０に示すように、ワード線が立ち上がる時刻ｔ１で
は、各々相補なるビット線には、ΔＶの電位差が生じ
る。時刻ｔ３では、ＵＰ及びＤＯＷＮの信号によって、
ＳＢＬ１，／ＳＢＬ２は１／３ΔＶだけ電位が上げら
れ、一方／ＳＢＬ１，ＳＢＬ２は１／３ΔＶだけ電位が
下げられる。
【００１５】しかし、ＳＢＬ１と／ＳＢＬ１及びＳＢＬ
２と／ＳＢＬ２の電圧は、逆転することなく、時刻ｔ４
以降のセンス動作の後、Ｄ１，Ｄ２ともＶccレベルが出
力される。
【００１６】他方、Ｄ１＝Ｈ，Ｄ２＝Ｌの情報を読出す
場合、図２１に示すように、ワード線が立ち上がる時刻
ｔ１では、各々相補なるビット線対には、１／３ΔＶの
電位差しか生じない。そこで、時刻ｔ３に、ＵＰ及びＤ
ＯＷＮの信号によって、ＳＢＬ１，／ＳＢＬ２は１／３
ΔＶだけ電位が上げられ、一方、／ＳＢＬ１，ＳＢＬ２
は１／３ΔＶだけ電位が下げられると、ＳＢＬ２と／Ｓ
ＢＬ２の電位は、逆転してしまう。従って、時刻ｔ４以
降のセンス動作の後、Ｄ１にはＶｃｃ、Ｄ２にはＧＮＤ
レベルが出力される。
【００１７】
【発明が解決しようとする課題】しかし、上述した従来
の半導体記憶装置は、２トランジスタ及び１キャパシタ
からなる特別なメモリセル構造を有するので、１トラン
ジスタ及び１キャパシタからなるメモリセル構造を有す
る一般的なダイナミックＲＡＭに比べ、メモリセルアレ
イの構成が複雑であり、その製造方法も複雑になる。
【００１８】また、キャパシタの両方の電極から、相補
なる各々のビット線に、２つのトランジスタを通して配
線を引き出すことが必要とされるため、高集積化を行お
うとした場合、対称性を維持してレイアウトすることが
困難であり、それによって、マージン（例えば、読み出
しマージン等）の劣化を招くという問題がある。
【００１９】本発明の目的は、１トランジスタ及び１キ
ャパシタで構成されるメモリセル構造を有し、かつ、１
つのメモリセルに２ビット分の情報を蓄えることのでき
るダイナミック型半導体記憶装置を提供することにあ
る。
【００２０】
【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、相補型の主ビット線対及び副ビット
線対とからなる階層型ビット線を備えたダイナミック型
半導体記憶装置において、主ビット線対と、副センスア
ンプに接続される前記副ビット線対との間に容量素子と
トランスファゲートとを直列接続したものをＮ個（Ｎは
２以上の整数である）並列に接続して挿入され、選択さ
れたメモリセルからそのメモリセルに接続される前記副
ビット線対に読み出された差電位を、前記主ビット線対
に伝達し前記主ビット線対に接続される主センスアンプ
によって増幅し、前記容量素子を介して前記主ビット線
対上のデータが前記副ビット線対に帰還され、再度前記
副ビット線対から前記主ビット線対への読み出しを行う
ことにより、２ビット分を読み出すようにしたことを特
徴とするものである。
【００２１】前記Ｎ個の容量素子はおのおの別の値に設
定され、メモリ動作時には前記Ｎ個の容量素子から最適
値を有する１つを選択してもよい。
【００２２】
【００２３】
【００２４】
【００２５】副ビット線対を分離するトランスファゲー
トを備え、トランスファゲートを介して２分される副ビ
ット線対のそれぞれの側に所定の組合せの電圧を書込ん
だ後、トランスファゲートを導通状態として、４つの電
圧状態をメモリセルに書込み可能としてもよい。
【００２６】複数の副ビット線対と１つの副センスアン
プと対をなし、複数の副ビット線対と１つの副センスア
ンプとの間に、トランスファゲートを挿入し、時分割に
各々の副ビット線対と副センスアンプとがトランスファ
ゲートを介して導通状態となり、順次データが読み出さ
れるようにしてもよい。
【００２７】副センスアンプにより読み出される２ビッ
ト分のデータのうち、１ビット分のみが不良となる場合
に、その１ビット分のみを不良救済用に設けられた副セ
ンスアンプに置き換えるようにしてもよい。
【００２８】
【００２９】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら説明する。図１は、本発明の第１の実
施の形態に係るダイナミック型半導体記憶装置のメモリ
セル及び読出し、書込みのための回路を示す回路図、図
２は、図１に示す本発明の第１の実施の形態の動作を説
明するための入力タイミング波形を示す波形図、図３及
び図４は図１に示す本発明の第１の実施の形態の動作を
説明するためのビット線の読出し時の波形を示す波形図
である。
【００３０】図１において、１は本発明のダイナミック
型半導体記憶装置のメモリセル、２は蓄積容量、３はト
ランスファゲート、４は蓄積ノード、５は副センスアン
プ、６，７はセンスアンプトランジスタ、８，９はしき
い値電圧のばらつきを補償するトランジスタ、１０、１
１は読出しゲートである。ビット線は、相補型の主ビッ
ト線と副ビット線とに階層化されており、１組の主ビッ
ト線には、図示しない１つの主センスアンプ及び複数の
副センスアンプに接続される。
【００３１】本発明の第１の実施の形態は、以下に詳細
に説明されるように、副センスアンプ５の副ビット線と
主ビット線との間（即ち／ＳＢＬとＧＢＬ、ＳＢＬと／
ＧＢＬの間）に、フィードバック用キャパシタ１２、１
３がそれぞれ設けられる。
【００３２】選択されたメモリセルから副ビット線に読
み出された差電位が、主ビット線に伝達され、図示しな
い主センスアンプにより増幅され、まず上位ビットの読
出しが行われると同時に、フィードバック用キャパシタ
１２、１３を通して、主ビット線のデータが、副ビット
線にフィードバックされる。その後、再度、副ビット線
から主ビット線への読出し動作を行うことにより、下位
ビットの読出しを行うことができる。
【００３３】また、副ビット線の間に、副ビット線を２
つに切り離すトランスファゲートを有し、副ビット線の
トランスファゲートのそれぞれの側に別々の電圧を書込
み、その後に、このトランスファゲートを活性化させ
て、電荷の配分によって４つの電圧状態をつくり、メモ
リセルに４つの状態を書き込む。
【００３４】次に、本発明の第１の実施の形態に係るダ
イナミック型半導体記憶装置の動作を説明する。
【００３５】まず、ワード線ＷＬＵ１及び副ビット線Ｂ
ＬＵ１で選択されるメモリセル１の、読出し動作につい
て説明する。
【００３６】図２を参照すると、まず、時刻ｔ０におい
て、副ビット線のプリチャージ制御信号であるＰＤＬが
図示するようにＨレベルからＬレベルに変化すると、図
１の副ビット線プリチャージ回路の全てのトランジスタ
がオフして、副ビット線のプリチャージが終了する。副
ビット線ＢＬＵ１，／ＢＬＵ１，ＢＬＵ２，／ＢＬＵ
２，ＳＢＬ，／ＳＢＬ，ＢＬＬ１，／ＢＬＬ１，ＢＬＬ
２，／ＢＬＬ２の電圧は、いずれも１／２Ｖccのままで
ある。
【００３７】また、時刻ｔ０において、書き込み用ゲー
トのトランスファゲートの制御信号ＣＴＧＬ、副ビット
線に挿入されたトランスファゲートの制御信号ＴＧＬが
図示するようにＨレベルからＬレベルに変化し、ＣＴＧ
Ｌ、ＴＧＬをゲート入力とするトランジスタがオフし、
ＳＢＬとＢＬＬ１、／ＳＢＬと／ＢＬＬ１、ＢＬＬ１と
ＢＬＬ２、／ＢＬＬ１と／ＢＬＬ２がいずれも互いに切
り離される。
【００３８】次いで、時刻ｔ１において、副センスアン
プのオフセットキャンセル用の信号ＯＣＳ及びＯＣＶが
図示するように変化すると、ＯＣＳ、ＯＣＶをゲート入
力とするトランジスタ８，９がオンし、副ビット線ＳＢ
Ｌ及び／ＳＢＬとＯＣＶとがセンスアンプトランジスタ
６，７によりダイオード接続される。このときの、ＯＣ
ＶのレベルをＯＶＶ、トランジスタ６，７のしきい値電
圧をそれぞれＶＴＨ６，ＶＴＨ７とすると、副ビット線
ＳＢＬ，／ＳＢＬの電圧は、それぞれＯＶＶ＋ＶＴＨ
６，ＯＶＶ＋ＶＴＨ７となる。
【００３９】以上の操作により、製造ばらつきによるセ
ンスアンプトランジスタのしきい値電圧ばらつきが補償
されたことになり、この後、メモリセルのデータを副ビ
ット線に読出すことにより、しきい値電圧ばらつきによ
る読出しマージンの劣化を防ぐことができる。ただし、
センスアンプトランジスタ６，７のしきい値電圧の設計
値をＶＴＨ０とすると、ＯＶＶのレベルは１／２Ｖcc−
ＶＴＨーα（ここで、αは所定の電圧値）に設定してお
く必要がある。
【００４０】以下では、簡単化のため、ＶＴＨ６＝ＶＴ
Ｈ７、すなわちしきい値電圧にばらつきがないものとし
て説明する。
【００４１】上記した閥値電圧ばらつき補償動作を終了
した後、時刻ｔ２において、ワード線ＷＬＵ１をＬレベ
ルからＨレベルに変化させると、トランスファゲート３
がオンし、蓄積容量２に蓄えられていた情報が、副ビッ
ト線ＢＬＵ２，ＢＬＵ１，ＳＢＬに電荷転送される。
【００４２】本発明の第１の実施の形態に係る半導体記
憶装置のメモリセルは、１つの蓄積容量に２ビットの情
報を蓄えるため、メモリセルが情報を保持しているとき
の蓄積ノード４の電圧は、電源電圧Ｖcc，２／３Ｖcc，
１／３Ｖcc，ＧＮＤ（接地電位）の４種類ある。これら
の４つの状態は、２ビットの２進数"１１"，"１０"，"
０１"，"００"にそれぞれ対応する。
【００４３】このうち、"１１"（Ｖcc）の情報を読出す
ときの主ビット線及び副ビット線の波形を示したものが
図３であり、"１０"（２／３Ｖcc）の情報を読出すとき
の主ビット線及び副ビット線の波形を示したものが図４
である。
【００４４】次いで、時刻ｔ２において、ワード線ＷＬ
Ｕ１が立ち上がった後、メモリセルが情報"１１"を保持
しているときは、相補の副ビット線対ＢＬＵ１，／ＢＬ
Ｕ１の間には、図３に示すようにΔＶの電位差が生じ、
メモリセルが情報"１０"を保持しているときは、図４に
示すように１／３ΔＶの電位差が生じる。
【００４５】次いで、時刻ｔ３において、リードスイッ
チ信号ＲＳが、図２に示すようにＬレベルからＨレベル
に変化すると、副センスアンプのトランジスタ１０，１
１がオンし、図示されない主ビット線プリチャージ回路
によって１／２Ｖccにプリチャージされた主ビット線の
電位が、センストランジスタ６，７のゲート電圧、すな
わち副ビット線対のレベルに応じて下げられる。これに
よって、副ビット線に読み出された電位差が、主ビット
線ＧＢＬ，／ＧＢＬに伝達される。
【００４６】次いで、時刻ｔ４において、リードスイッ
チ信号ＲＳがＬレベルに立ち下がり、主センスアンプに
よりＧＢＬ，／ＧＢＬの電位差が、図３及び図４に示す
ようにＶccまたはＧＮＤレベルに増幅される。その際、
図３及び図４に示すように、メモリセルが情報"１１"ま
たは"１０"を保持しているときは、共にＧＢＬがＶccレ
ベル、／ＧＢＬがＧＮＤレベルに増幅される。これは、
上位ビットの読出し動作を表しており、いずれの場合
も"Ｈ"データが読み出されることを示している。一方、
メモリセルが情報"０１"または"００"を保持していると
きには、この上位ビットの読出し動作により"Ｌ"データ
が読み出される。
【００４７】主ビット線が増幅されている間（時刻ｔ４
からｔ５まで）、主ビット線と副ビット線の間にキャパ
シタ１２，１３とそれぞれ直列に接続されたトランスフ
ァゲートの導通を制御する信号ＣＰＥはＨレベルである
ため、読み出し用回路のキャパシタ１２，１３によっ
て、主ビット線の電位変動の影響を受けて、副ビット線
対の電位も、変動する。
【００４８】メモリセルが情報"１１"または"１０"を保
持しているときには、副ビット線ＳＢＬ，ＢＬＵ１，Ｂ
ＬＵ２は、１／３ΔＶだけ電位が上げられ、／ＳＢＬ，
／ＢＬＵ１，／ＢＬＵ２は１／３ΔＶだけ電位が下げら
れる。これにより、図４に示す場合には、ＳＢＬと／Ｓ
ＢＬの電位が逆転する。
【００４９】次いで、時刻ｔ５において、ＴＧＵ及びＣ
ＰＥがＬレベルに立ち下がり、メモリアレイ内のビット
線とセンスアンプとが切り離され、また、これ以降、副
ビット線の電位が主ビット線の電位変動による影響を受
けなくなる。
【００５０】次いで、時刻ｔ６において、ライトスイッ
チ信号ＷＳＵが立ち上がり、増幅された主ビット線の電
位が、副ビット線ＢＬＵ１，ＢＬＵ２，及び／ＢＬＵ
１，／ＢＬＵ２にそれぞれ書き込まれる。
【００５１】次いで、時刻ｔ７において、ライトスイッ
チ信号ＷＳＵが立ち下がり、主ビット線が１／２Ｖccに
プリチャージされる。
【００５２】次いで、時刻ｔ８において、再びリードス
イッチ信号ＲＳが活性化され、副ビット線ＳＢＬ，／Ｓ
ＢＬの電位差が主ビット線ＧＢＬ，／ＧＢＬに伝達さ
れ、増幅される。このとき、メモリセルが情報"１１"を
保持しているときには、図３に示すように再び"Ｈ"デー
タが読み出されるが、メモリセルが情報"１０"を保持し
ているときには、図４に示すように、ＳＢＬ，／ＳＢＬ
の電位が上位ビットの読出しのときと逆転しているた
め、今度は"Ｌ"データが読み出される。このときの読出
し動作が、下位ビットの読出し動作となる。上位ビット
の読出し動作と合わせて、図３では"１１"が、図４で
は"１０"が順次読み出されている様子が示されている。
【００５３】メモリセルが情報"０１"または"００"を保
持しているときにも、同様にして"０１"または"００"が
順次読み出される。
【００５４】次いで、時刻ｔ１０において、図２に示す
ようにＷＳＬ及びＴＧＬを立ち上げ、主ビット線のデー
タを副ビット線ＳＢＬ，ＢＬＬ１，及び／ＳＢＬ／ＢＬ
Ｌ１にそれぞれ書き込む。
【００５５】ライトスイッチ信号ＷＳＬを立ち下げた
後、例えば図４に示すように、メモリセルに情報"１０"
が保持されていたとき、副ビット線ＢＬＵ１，ＢＬＵ２
はＶccレベル、ＳＢＬ，ＢＬＬ１はＧＮＤレベルとなっ
ている。
【００５６】ところで、副ビット線ＢＬＵ１の寄生容量
（ワード線ｎ本分）をＣＢとすると、ＢＬＵ２及びＢＬ
Ｌ１の寄生容量もＣＢとなる。ここで、ＳＢＬの寄生容
量をＣＢと比べて小さいとして無視すると、時刻ｔ１１
においてＴＧＵを立ち上げたとき、ＢＬＵ２，ＢＬＵ
１，ＳＢＬ，ＢＬＬ１は全て接続され、容量結合により
副ビット線ＢＬＵ１及び蓄積ノード４の電圧レベルは、
次式（１）となる。
【００５７】
【数１】 その後、時刻ｔ１２においてワード線ＷＬＵ１を立ち下
げることにより、メモリセルに２／３Ｖcc、すなわち、
情報"１０"が再書込みされる。４つの状態での再書込み
時の各副ビット線の電圧を、表２に示す。
【００５８】
【表２】 ここで、メモリセルに"１１"の情報、すなわちＶccレベ
ルが保持されている状態で、ワード線ＷＬＵ１を立ち上
げたときに、副ビット線ＢＬＵ１，ＢＬＵ２に読み出さ
れる差電位をΔＶ、ワード線ｎ本分に相当するビット線
の寄生容量、すなわちＢＬＵ１，ＢＬＵ２の寄生容量を
ＣＢ、メモリセルの蓄積容量をＣＳ、キャパシ夕１２，
１３の容量をＣＣとし、副センスアンプ内のビット線容
量はメモリアレイ内のビット線容量に比べて小さいと仮
定して無視すると、ΔＶは、次式（２）となる。
【００５９】
【数２】 また、時刻ｔ４からｔ５の期間に、主ビット線の変動が
キャパシタ１２，１３を通して副ビット線に与える電位
の変動量をΔＶ'とすると、次式（３）の関係が成立す
る。
【００６０】
【数３】 上式（１）、（２）から、ΔＶ'＝１／３ΔＶとなるＣ
Ｃを求めると、次式（４）となり、ＣＣは蓄積容量の１
／３とすればよい。
【００６１】ＣＣ＝１／３ＣＳ…（４） 蓄積容量のＣＳの１／３容量値は、例えば蓄積容量を３
個直列に接続することで実現できる。
【００６２】次に、本発明の第１の実施の形態に係るダ
イナミック型半導体記憶装置の書込み動作について説明
する。
【００６３】書込み動作時の副センスアンプの入力タイ
ミング波形は、図２と全く同様である。ただし、ライト
スイッチ信号ＷＳＵ及びＷＳＬがアクティブの期間、す
なわち時刻ｔ６から ｔ７までの期間及び時刻ｔ１０か
らｔ１１までの期間に、読出し動作時には主ビット線か
ら副ビット線に読出しデータに応じて主センスアンプで
増幅された信号を、再書込みしているが、書込み動作時
には、主センスアンプから書込みデータに応じた信号を
主ビット線を通して、副ビット線に書き込む。
【００６４】時刻ｔ６からｔ７までの期間には、ライト
スイッチ信号ＷＳＵが"Ｈ"レベルとされ、書込みデータ
の上位ビットに相当するデータ、すなわち、書込みデー
タが"１１"または"１０"であれば、ＧＢＬ＝"Ｈ"，／Ｇ
ＢＬ＝"Ｌ"とし、書込みデータが"０１"または"００"で
あれば、ＧＢＬ＝"Ｌ"，／ＧＢＬ＝"Ｈ"として、副ビッ
ト線ＢＬＵ１及びＢＬＵ２に"Ｈ"または"Ｌ"レベルをそ
れぞれ書き込む。
【００６５】また、時刻ｔ１０からｔ１１までの期間に
は、ライトスイッチ信号ＷＳＬが"Ｈ"レベルとされ、書
込みデータの下位ビットに相当するデータ、すなわち、
書込みデータが"１１"または"０１"であれば、ＧＢＬ
＝"Ｈ"，／ＧＢＬ＝"Ｌ"とし、書込みデータが"１０"ま
たは"００"であれば、ＧＢＬ＝"Ｌ"，／ＧＢＬ＝"Ｈ"と
して、副ビット線ＢＬＬ１に"Ｈ"または"Ｌ"レベルをそ
れぞれ書き込む。
【００６６】その後、時刻ｔ１１において、読出し動作
時と同様に、副ビット線ＢＬＵ１（／ＢＬＵ１）とＳＢ
Ｌ（／ＳＢＬ）の間に挿入されたトランスファゲートを
制御する信号ＴＧＵを立ち上げることにより、上記表２
に示した４つの状態をメモリセルに書き込むことができ
る。
【００６７】次に、本発明の第２の実施の形態を、図面
を参照して説明する。図５は、本発明の第２の実施の形
態を示すダイナミック型半導体記憶装置のメモリセル
と、読出し及び書込みのための回路を示した図である。
図６は、図５の動作を説明するための入力タイミング波
形を示す波形図、図７及び図８は、図５の回路の動作を
説明するためのビット線の読出し時の波形を示す波形図
である。
【００６８】図５において、センスアンプ、読出し用回
路、ビット線プリチャージ回路は、前述した第１の実施
の形態と同様であるが、メモリアレイの構成及び入力タ
イミング波形が異なる。
【００６９】ワード線ＷＬ１及び副ビット線ＢＬＵ１で
選択されるメモリセル１に保持されている情報の読出し
動作を説明する。
【００７０】まず、第１の実施の形態と同様、図６の時
刻ｔ０において、ＰＤＬ及びＴＧＬが図に示すように変
化し、副ビット線のプリチャージが終了し、図５の下側
のビット線ＢＬＬ１，／ＢＬＬ１が副センスアンプと切
り離される。
【００７１】次いで、時刻ｔ１でセンスアンプトランジ
スタのしきい値電圧ばらつきの補償動作を行い、時刻ｔ
２でワード線ＷＬ１が立ち上がり、蓄積容量２に保持さ
れているデータが副ビット線ＢＬＵ１，ＢＬＵ２，ＳＢ
Ｌに読み出される。
【００７２】次いで、時刻ｔ３において、ＲＳが立ち上
がり、副ビット線の差電位が主ビット線に伝達され、時
刻ｔ４において、図５には図示されない主センスアンプ
により主ビット線の差電位が増幅される。
【００７３】このとき、副センスアンプ内のキャパシタ
１２，１３により、主ビット線の電位の変動が図７及び
図８に示すように、副ビット線に伝達され、前述した第
１の実施の形態と同様、副ビット線の電位が各々１／３
ΔＶだけ変動する。
【００７４】その後、時刻ｔ５において、ＴＧＵ及びＣ
ＰＥが図６に示すように変化し、時刻ｔ６において、Ｗ
ＳＵが立ち上がり、増幅された主ビット線のレベルが、
副ビット線ＢＬＵ１，／ＢＬＵ１，ＢＬＵ２，／ＢＬＵ
２にそれぞれ書き込まれる。
【００７５】ここまでの動作は、前述した第１の実施の
形態と同様であるが、次の時刻ｔ７において、ＷＳＵが
立ち下がると同時にＣＴＧＵも立ち下がり、ＢＬＵ１と
ＢＬＵ２、／ＢＬＵ１と／ＢＬＵ２がそれぞれ切り離さ
れる。
【００７６】続いて、主ビット線が１／２Ｖccにプリチ
ャージされ、時刻ｔ８において、再びＲＳが立ち上が
り、下位ビットのデータが主ビット線に伝達される。上
位ビット及び下位ビットのデータが、副ビット線から主
ビット線に伝達され、読み出される原理は、第１の実施
の形態と同様である。
【００７７】次に、時刻ｔ９において、主ビット線に伝
達された下位ビットのデータが、図示されない主センス
アンプによって増幅され、時刻ｔ１０において、再びＷ
ＳＵが立ち上がり、主ビット線の電圧レベルが副ビット
線ＢＬＵ１，／ＢＬＵ１に書き込まれる。このとき、Ｃ
ＴＧＵはＧＮＤレベルであり、書き込み用データがオフ
しているので、副ビット線ＢＬＵ２，／ＢＬＵ２には上
位ビットの再書込みレベルが保持されている。
【００７８】その後、ライトスイッチ信号ＷＳＵが立ち
下げられ、時刻ｔ１１においてＣＴＧＵが立ち上げられ
ると、ＢＬＵ１とＢＬＵ２、／ＢＬＵ１と／ＢＬＵ２が
それぞれ接続される。このとき、ＢＬＵ２はワード線２
ｎ本分の寄生容量、すなわち２ＣＢのビット線容量を持
っており、ＢＬＵ１はワード線ｎ本分の寄生容量、すな
わちＣＢのビット線容量を持っている。
【００７９】したがって、ＣＴＧＵを立ち上げた後、前
述した第１の実施の形態と同様、保持されていたメモリ
セル内の蓄積容量の４つの状態に応じて、表２に示すよ
うに、Ｖcc，２／３Ｖcc，１／３Ｖcc，ＧＮＤの４つの
レベルが副ビット線及び蓄積ノード４に書き込まれる。
その後、時刻ｔ１２において、ワード線ＷＬ１を立ち下
げることにより、読出し及び再書込み動作を終了する。
【００８０】書込み動作については、前述した第１の実
施の形態と同様、ＷＳＵが活性化されているとき、すな
わち時刻ｔ６からｔ７及び時刻ｔ１０からｔ１１の期間
に、図示されていない主センスアンプから、主ビット線
を通して、書込みデータの上位ビット、下位ビットに相
当するデータを順次副ビット線に書き込めばよい。
【００８１】図９に、本発明の第２の実施の形態の回路
を用いてメモリアレイを構成する例を示す。図９に示す
ように、副センスアンプをメモリセルアレイの上下に交
互配置することができ、ワード線をｎ本ずつ図示するよ
うに３つのブロックに分割し、それぞれのブロックの間
に、図の上側の副センスアンプ列のＣＴＧＬ及び図の下
側の副センスアンプ列のＣＴＧＵを、図に示すように配
置することで、全てのメモリセルのデータを正常に読み
書きすることができる。
【００８２】また、前述した第１の実施の形態の方式で
は、再書込み時に４つの状態を作るために副センスアン
プのー方の副ビット線（例えばＢＬＵ１，ＢＬＵ２）及
び他方の副ビット線（例えばＢＬＬ１）の両方のビット
線容量が必要となり、したがってメモリアレイの最も外
側にある副センスアンプのさらに外側にも、再書込みの
ための寄生容量として用いるダミーの副ビット線が必要
となる。
【００８３】しかし、この第２の実施の形態の方式で
は、副センスアンプのー方の副ビット線のみ用いられ、
ダミーの副ビット線を必要としない。
【００８４】次に、本発明の第３の実施の形態を図面を
参照して説明する。図１０は、本発明の第３の実施の形
態を示すダイナミック型半導体記憶装置のメモリセルア
レイを示す回路図、図１１は、図１０のー部を取り出し
て示した詳細図、図１２は、図１０で示すメモリセルア
レイを構成したときの、読み出し動作時の入力タイミン
グ波形を示す波形図である。
【００８５】図１０において、センスアンプ、ワード
線、メモリセルは、前述した第２の実施の形態と同様で
あるが、副ビット線と副センスアンプの接続方法が異な
る。
【００８６】図１０に示すように、副ビット線と副セン
スアンプの間に、トランスファゲート制御信号ＳＧＯか
らＳＧ３をゲート入力とするトランスファゲートを、図
示の通り接続する。すなわち、４つの副ビット線対を１
つの副センスアンプが共有する。このような構成にする
ことにより、副センスアンプのレイアウトピッチが、前
述した第２の実施の形態と比べて、４倍に緩和される。
【００８７】図１１及び図１２を用いて、本発明の第３
の実施の形態の動作を説明する。ワード線ＷＬ及びトラ
ンスファゲート制御信号ＳＧＯが、図１２に示すよう
に、Ｈレベルに立ち上がると、ワード線ＷＬで選択され
たメモリセルのデータが、図１１に示す副ビット線ＢＬ
０〜ＢＬ３に読み出される。この時、ＳＧＯ〜ＳＧ３の
うちＳＧＯのみがＨレベルとなっているので、副ビット
線ＢＬ０に読み出された差電位が、副センスアンプＳＳ
Ａ内のビット線に伝達される。
【００８８】次いで、本発明の第２の実施の形態と同様
の手順で、副ビット線ＢＬ０に読み出されたデータを、
上位ビット（Ｕ０）、下位ビット（Ｌ０）の順に主セン
スアンプＭＳＡに伝達し、副ビット線ＢＬ０への再書き
込み動作を行う。その後、ＳＧ０をＬレベルに立ち下
げ、副ビット線ＢＬ０と副センスアンプＳＳＡとを切り
離す。
【００８９】次いで、トランスファゲート制御信号ＳＧ
１をＨレベルに立ち上げ、副ビット線ＢＬ１に読み出さ
れた差電位を副センスアンプＳＳＡ内のビット線に伝達
する。
【００９０】続いて、同様にＢＬ１に読み出されたデー
タを、上位ビット（Ｕ１）、下位ビット（Ｌ１）の順
に、主センスアンプＭＳＡに伝達し、副ビット線ＢＬ１
に再書き込みを行い、ＳＧ１をＬレベルに立ち下げる。
【００９１】同様にして、ＳＧ２を立ち上げてＢＬ２の
上位ビット（Ｕ２）、下位ビット（Ｌ２）のデータの読
み出し及び再書き込み動作を行い、次に、ＳＧ３を立ち
上げて、ＢＬ３の上位ビット（Ｕ３）、下位ビット（Ｌ
３）のデータの読み出し及び再書き込み動作を行い、最
後にワード線ＷＬをＬレベルに立ち下げて、読み出し動
作の１サイクルを終了する。
【００９２】以上のように、１回の読み出しサイクル
で、Ｕ０、Ｌ０〜Ｕ３、Ｌ３の合計８ビットのデータ
が、４つのメモリセルから順に読み出される。
【００９３】次に、本発明の第４の実施の形態を、図面
を参照して説明する。図１３は、本発明の第４の実施の
形態の方式を示した回路図、図１４及び図１５は、図１
３で示す回路の読み出し動作時の入力タイミング波形を
示す波形図である。
【００９４】近年、ダイナミック型半導体記憶装置の高
集積化、大容量化に伴い、歩留まりの向上を目的とし
た、冗長アレイを用いたリダンダンシ技術が不可欠とな
っている。センスアンプに不良が生じた場合には、あら
かじめ用意された置き換え用の冗長メモリセルアレイ及
び冗長センスアンプに置き換えることにより、不良を救
済し、歩留まりの向上を実現している。
【００９５】本発明の第１、第２及び第３の実施の形態
で示した多値の副センスアンプには、内部にフィードバ
ック用のキャパシタを備えているため、製造ばらつきに
より、キャパシタの容量値が変動した場合、下位ビット
の読み出しが正常に行われず、不良センスアンプとなる
場合が考えられる。一方、上位ビットの読み出しはキャ
パシタの容量値に依存しないため、このようにキャパシ
タの容量値が変動した場合も上位ビットだけは正常に読
み出される。
【００９６】図１３において、不良ＳＳＡ１及びＳＳＡ
２は、上述したような上位ビットは正常に読み書き動作
ができるが、下位ビットは不良となる不良副センスアン
プを示し、ＲＳＳＡは通常の副センスアンプと同じ構成
のリダンダンシ副センスアンプを示す。
【００９７】図１３を用いて、以下に不良の置き換え方
法をに詳細を説明する。図１３において、不良ＳＳＡ１
の副ビット線ＢＬ０１、ＢＬ１１、ＢＬ２１、ＢＬ３１
の不良となる各々の下位ビット（合計４ビット）は、図
示するように、リダンダンシ副センスアンプＲＳＳＡの
副ビット線ＲＢＬ０、ＲＢＬ１の上位及び下位ビット
の、合計４ビットに置き換えられる。不良ＳＳＡ１とは
別の不良ＳＳＡ２の副ビット線ＢＬ０２、ＢＬ１２、Ｂ
Ｌ２２、ＢＬ３２の不良となる各々の下位ビット（合計
４ビット）は、リダンダンシ副センスアンプＲＳＳＡの
副ビット線ＲＢＬ２、ＲＢＬ３の上位及び下位ビット
の、合計４ビットに、図示するように置き換えられる。
【００９８】以上の置き換えは、例えば図示しないリダ
ンダンシ置き換え用回路の、ヒューズを切るなどの方法
により行われる。
【００９９】図１３、図１４及び図１５を用いて、上記
のリダンダンシ置き換えを行ったときの読み出し動作の
説明を以下で行う。
【０１００】図１３に示す不良副センスアンプＳＳＡ１
の読み出し動作を行う場合、リダンダンシ副センスアン
プＲＳＳＡのトランスファゲート制御信号ＲＳＧＯ〜Ｒ
ＳＧ３を図１４に示す順に活性化させ、それぞれに対応
する副ビット線ＲＢＬ０〜ＲＢＬ３に読み出されたデー
タを、順次読み出し及び再書き込み動作を行う。
【０１０１】これらのうち、ＲＢＬ０及びＲＢＬ１の上
位ビット及び下位ビットの合計４ビットは、不良ＳＳＡ
１の下位ビットの合計４ビットに相当するので、これら
を図１３に示す４ビットレジスタに保持し、図１４に示
すタイミングでデータバスＤＯＵＴに転送することによ
って、所望の順序での８ビットの読み出しが行える。
【０１０２】次に、図１３に示す不良副センスアンプＳ
ＳＡ２の読み出し動作を行う場合、リダンダンシ副セン
スアンプＲＳＳＡのトランスファゲート制御信号ＲＳＧ
Ｏ〜ＲＳＧ３を図１５に示す順に活性化させ、それぞれ
に対応する副ビット線ＲＢＬ２、ＲＢＬ３、ＲＢＬ０、
ＲＢＬ１に読み出されたデータを、順次読み出し及び再
書き込み動作を行う。
【０１０３】これらのうち、ＲＢＬ２及びＲＢＬ３の上
位ビット及び下位ビットの合計４ビットは、不良ＳＳＡ
２の下位ビットの合計４ビットに相当するので、これら
を図１３に示す４ビットレジスタに保持し、図１５に示
すタイミングでデータバスＤＯＵＴに転送することによ
って、所望の順序での８ビットの読み出しが行える。
【０１０４】次に、本発明の第５の実施の形態を、図面
を参照して説明する。図１６は、本発明の第５の実施の
形態の方式を示す回路図、図１７は、図１６で示す回路
の読み出し動作時の入力タイミング波形のー部分を示す
波形図である。
【０１０５】本発明の第１〜第４の実施の形態で示した
多値の副センスアンプは、内部にフィードバック用のキ
ャパシタを備えているため、製造ばらつきにより、キャ
パシタの容量値が変動することが予想される。本発明の
第５の実施の形態は、この製造ばらつきへの対策を行う
ものである。
【０１０６】図１６に示すように、副センスアンプ内に
は、ｎ種類（ｎは２以上の整数値）のフィードバック用
のキャパシタＣＣ０〜ＣＣn-1が存在する。各フィード
バック用のキャパシタは、（４）式で与えられる値を中
心にして、おのおの別の値に設定される。図１７に示す
ように、メモリ動作時には、ｎ個のキャパシタ制御信号
ＣＰＥ０〜ＣＰＥn-1から１つの制御信号ＣＰＥiを活性
化することにより、最適値を有するフィードバック用の
キャパシタを選択することができる。
【０１０７】
【発明の効果】本発明によれば、上記従来技術で説明し
たような２トランジスタ・１キャパシタからなる特別な
メモリセル構造を用いることなく、一般的なダイナミッ
ク型半導体記憶装置と同様の１トランジスタ・１キャパ
シタからなるメモリセル構造を用いて、１つのメモリセ
ルに２ビット分の情報を保持することができるので、チ
ップ面積の縮小に大きく貢献することができる。
【０１０８】また、階層ビット線構成を用い、一度に多
くのデータを読み書きすることができるので、ファイル
メモリ等の高速な用途に適している。
【０１０９】さらに、不良センスアンプの下位ビットの
不良のみをリダンダンシセンスアンプに置き換えること
により、リダンダンシ部の面積の増加を最小限に抑え
て、歩留まりの向上を実現できる。
【０１１０】本発明の別の実施の形態では、センスアン
プ回路内に、それぞれ値の異なるフィードバック用キャ
パシタを複数個用意することにより、製造ばらつきによ
りキャパシタの容量値が変動する場合の、動作マージン
の低下を抑制できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示す回路図
である。
【図２】本発明の第１の実施の形態の入力タイミング波
形を示す波形図である。
【図３】本発明の第１の実施の形態のビット線読出し波
形を示す波形図である。
【図４】本発明の第１の実施の形態のビット線読出し波
形を示す波形図である。
【図５】本発明の第２の実施の形態の構成を示す回路図
である。
【図６】本発明の第２の実施の形態の入力タイミング波
形を示す波形図である。
【図７】本発明の第２の実施の形態のビット線読出し波
形を示す波形図である。
【図８】本発明の第２の実施の形態のビット線読出し波
形を示す波形図である。
【図９】本発明の第２の実施の形態のアレイを示す構成
図である。
【図１０】本発明の第３の実施の形態のアレイを示す構
成図である。
【図１１】本発明の第３の実施の形態の構成を示す回路
図である。
【図１２】本発明の第３の実施の形態の入力タイミング
波形を示す波形図である。
【図１３】本発明の第４の実施の形態の構成を示す回路
図である。
【図１４】本発明の第４の実施の形態の入力タイミング
波形を示す波形図である。
【図１５】本発明の第４の実施の形態の入力タイミング
波形を示す波形図である。
【図１６】本発明の第５の実施の形態を示す回路図であ
る。
【図１７】本発明の第５の実施の形態の入力タイミング
波形のー部分を示す波形図である。
【図１８】従来例の構成を示す回路図である。
【図１９】従来例の入力タイミング波形を示す波形図で
ある。
【図２０】従来例のビット線読出し波形を示す波形図で
ある。
【図２１】従来例のビット線読出し波形を示す波形図で
ある。
【符号の説明】
１：本発明の方式によるメモリセル ２：蓄積容量 ３：トランスファゲート ４：蓄積ノード ５：本発明の方式による副センスアンプ ６，７：センスアンプトランジスタ ８，９：しきい値電圧ばらつき補償用トランジスタ １０，１１：読出しゲート １２，１３：キャパシタ ２０：従来例のメモリセル ２１：従来例の蓄積容量 ２２，２３：トランスファゲート ２４，２５：蓄積ノード ２６， ２７：従来例のセンスアンプ
フロントページの続き (56)参考文献 特開 平４−219698（ＪＰ，Ａ) 特開 平９−320280（ＪＰ，Ａ) 特開 平11−96771（ＪＰ，Ａ) 特開 平11−73781（ＪＰ，Ａ) 特開 平10−97791（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 H01L 27/108 H01L 21/8242

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】相補型の主ビット線対及び副ビット線対
    と、前記主ビット線対に接続される主センスアンプと、
    前記主ビット線対に１又は複数接続され、それぞれに前
    記副ビット線対が接続される副センスアンプとを備えた
    ダイナミック型半導体記憶装置において、 前記副ビット線対の間に、１つのトランジスタ及び１つ
    のキャパシタからなるメモリセルが複数接続され、 主ビット線対と、副センスアンプに接続される前記副ビ
    ット線対との間に容量素子とトランスファゲートとを直
    列接続したものをＮ個（Ｎは２以上の整数である）並列
    に接続して挿入され、前記トランスファゲートの導通を
    制御するＮ個の制御信号から１つの制御信号を活性化す
    ることにより、前記容量素子を選択し、 前記副ビット線対に接続された分離用トランスファゲー
    トを備え、前記分離用トランスファゲートの導通を制御
    する制御信号により前記副ビット線対を分離又は導通さ
    せ、 前記副ビット線対の分離によって選択されたメモリセル
    からそのメモリセルに接続される前記副ビット線対に読
    み出された差電位を、前記主ビット線対に伝達し前記主
    ビット線対に接続される主センスアンプによって増幅
    し、前記容量素子を介して前記主ビット線対上のデータ
    が前記副ビット線対に帰還され、再度前記副ビット線対
    から前記主ビット線対への読み出しを行うことにより、
    ２ビット分を読み出すことを特徴とするダイナミック型
    半導体記憶装置。
  2. 【請求項２】前記Ｎ個の容量素子はおのおの別の値に設
    定され、メモリ動作時には、前記トランスファゲートの
    導通を制御するＮ個の制御信号から１つの制御信号を活
    性化することにより、前記Ｎ個の容量素子から最適値を
    有する１つを選択することを特徴とする請求項１に記載
    のダイナミック型半導体記憶装置。
  3. 【請求項３】前記副ビット線対に接続された分離用トラ
    ンスファゲートを介して２分される前記副ビット線対の
    それぞれの側に所定の組合せの電圧を書込んだ後、前記
    分離用トランスファゲートを導通状態として、４つの電
    圧状態を前記メモリセルに書込み可能としたことを特徴
    とする請求項１又は２に記載のダイナミック型半導体記
    憶装置。
  4. 【請求項４】複数の前記副ビット線対と１つの前記副セ
    ンスアンプと対をなし、複数の前記副ビット線対と１つ
    の前記副センスアンプとの間に、分離用トランスファゲ
    ートを挿入し、時分割に各々の前記副ビット線対と前記
    副センスアンプとが前記分離用トランスファゲートを介
    して導通状態となり、順次データが読み出されることを
    特徴とする請求項１乃至３のいずれか１つの項に記載の
    ダイナミック型半導体記憶装置。
  5. 【請求項５】前記副センスアンプにより読み出される２
    ビット分のデータのうち、１ビット分のみが不良となる
    場合に、その１ビット分のみを不良救済用に設けられた
    前記副センスアンプに置き換えることを特徴とした請求
    項１乃至４のいずれか１つの項に記載のダイナミック型
    半導体記憶装置。
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