JP2876975B2 - 半導体メモリ装置の製造方法および半導体メモリ装置 - Google Patents
半導体メモリ装置の製造方法および半導体メモリ装置Info
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- JP2876975B2 JP2876975B2 JP6012482A JP1248294A JP2876975B2 JP 2876975 B2 JP2876975 B2 JP 2876975B2 JP 6012482 A JP6012482 A JP 6012482A JP 1248294 A JP1248294 A JP 1248294A JP 2876975 B2 JP2876975 B2 JP 2876975B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
するものである。
するものである。
【０００２】
【従来の技術】半導体メモリ装置は、半導体装置内に形
成されたキャパシタに電荷を蓄積する。その電荷の有無
によって半導体メモリ装置にデータを記憶しておく、い
わゆるダイナミック方式メモリ（以下ＤＲＡＭと呼ぶ）
が主に用いられている。この半導体メモリ装置のキャパ
シタには、従来、シリコン酸化膜を絶縁膜として用いら
れている。
成されたキャパシタに電荷を蓄積する。その電荷の有無
によって半導体メモリ装置にデータを記憶しておく、い
わゆるダイナミック方式メモリ（以下ＤＲＡＭと呼ぶ）
が主に用いられている。この半導体メモリ装置のキャパ
シタには、従来、シリコン酸化膜を絶縁膜として用いら
れている。
【０００３】近年、強誘電体材料をこのキャパシタの絶
縁膜に用いることにより、記憶データの不揮発性を実現
しようとする半導体メモリ装置が考案されている。
縁膜に用いることにより、記憶データの不揮発性を実現
しようとする半導体メモリ装置が考案されている。
【０００４】以下、強誘電体材料を用いた従来の半導体
メモリ装置について説明する（アメリカ特許第４,８７
３,６６４号明細書参照）。
メモリ装置について説明する（アメリカ特許第４,８７
３,６６４号明細書参照）。
【０００５】図１８は従来の半導体メモリ装置の回路構
成図である。図１９は従来の半導体メモリ装置の回路構
成を示す図１８のセンスアンプ部９０，９６を示す図で
ある。また、図２０は従来の半導体メモリ装置の動作タ
イミングを示す図である。さらに、図２１は従来の半導
体メモリ装置のメモリセルのキャパシタ（以下メモリセ
ルキャパシタと呼ぶ）に用いられた強誘電体材料のヒス
テリシス特性とメモリセルのデータ読み出しを示す図で
ある。
成図である。図１９は従来の半導体メモリ装置の回路構
成を示す図１８のセンスアンプ部９０，９６を示す図で
ある。また、図２０は従来の半導体メモリ装置の動作タ
イミングを示す図である。さらに、図２１は従来の半導
体メモリ装置のメモリセルのキャパシタ（以下メモリセ
ルキャパシタと呼ぶ）に用いられた強誘電体材料のヒス
テリシス特性とメモリセルのデータ読み出しを示す図で
ある。
【０００６】図１８において、８０ａ〜８０ｄはメモリ
セル、８１ａ〜８１ｄはメモリセルトランジスタ、８
２，８４はワード線（ＷＯＲＤ）、８３ａ〜８３ｄは強
誘電体膜を用いたメモリセルキャパシタ、８６，８８，
９２，９４はビット線、９０，９６はセンスアンプ、９
８，１００はセルプレート電極（ＰＬＡＴＥ）、１０
２，１０４，１０６，１０８はビット線プリチャージ用
トランジスタ、φＰＲＥＣＨＡＲＧＥはビット線プリチ
ャージ制御信号、φＳＥＮＳＥはセンスアンプ制御信号
である。
セル、８１ａ〜８１ｄはメモリセルトランジスタ、８
２，８４はワード線（ＷＯＲＤ）、８３ａ〜８３ｄは強
誘電体膜を用いたメモリセルキャパシタ、８６，８８，
９２，９４はビット線、９０，９６はセンスアンプ、９
８，１００はセルプレート電極（ＰＬＡＴＥ）、１０
２，１０４，１０６，１０８はビット線プリチャージ用
トランジスタ、φＰＲＥＣＨＡＲＧＥはビット線プリチ
ャージ制御信号、φＳＥＮＳＥはセンスアンプ制御信号
である。
【０００７】図１９において、１１０，１１２はＰチャ
ネル型ＭＯＳトランジスタ、１１８，１２０はＮチャネ
ル型ＭＯＳトランジスタ、１１４，１１６は信号ノード
である。
ネル型ＭＯＳトランジスタ、１１８，１２０はＮチャネ
ル型ＭＯＳトランジスタ、１１４，１１６は信号ノード
である。
【０００８】図２１において、Ｖｒ２１はメモリセルの
データ読み出し電位差、ｌ１，ｌ２はビット線の寄生容
量の特性を示す線、Ａ，Ｂ，Ｄ，Ｅ，Ｍ２１，Ｎ２１，
Ｏ２１，Ｐ２１，Ｑ２１はメモリセルのデータ読み出し
を示す図中の点である。
データ読み出し電位差、ｌ１，ｌ２はビット線の寄生容
量の特性を示す線、Ａ，Ｂ，Ｄ，Ｅ，Ｍ２１，Ｎ２１，
Ｏ２１，Ｐ２１，Ｑ２１はメモリセルのデータ読み出し
を示す図中の点である。
【０００９】図１８の従来の半導体メモリ装置の回路構
成について説明する。センスアンプ９０にビット線８
６，８８が接続されている。このビット線８６および８
８に本体メモリセル８０ａ，８０ｂが接続されている。
本体メモリセル８０ａは、第１の本体メモリセルキャパ
シタ８３ａが第１のＭＯＳトランジスタ８１ａを介して
ビット線８６に接続されている。第２の本体メモリセル
キャパシタ８３ａが第２のＭＯＳトランジスタ８１ａを
介してビット線８８に接続されている。第１および第２
のＭＯＳトランジスタ８１ａのゲートはワード線８２に
接続されている。また、第１および第２のＭＯＳトラン
ジスタ８１ａのソースに接続された、第１および第２の
本体メモリセルキャパシタ８３ａの第１の電極と反対側
にある第２の電極はセルプレート電極９８に接続されて
いる。本体メモリセル８０ｂ〜８０ｄについても同様で
ある。
成について説明する。センスアンプ９０にビット線８
６，８８が接続されている。このビット線８６および８
８に本体メモリセル８０ａ，８０ｂが接続されている。
本体メモリセル８０ａは、第１の本体メモリセルキャパ
シタ８３ａが第１のＭＯＳトランジスタ８１ａを介して
ビット線８６に接続されている。第２の本体メモリセル
キャパシタ８３ａが第２のＭＯＳトランジスタ８１ａを
介してビット線８８に接続されている。第１および第２
のＭＯＳトランジスタ８１ａのゲートはワード線８２に
接続されている。また、第１および第２のＭＯＳトラン
ジスタ８１ａのソースに接続された、第１および第２の
本体メモリセルキャパシタ８３ａの第１の電極と反対側
にある第２の電極はセルプレート電極９８に接続されて
いる。本体メモリセル８０ｂ〜８０ｄについても同様で
ある。
【００１０】また、ビット線８６，８８は、ゲートがビ
ット線プリチャージ制御信号φＰＲＥＣＨＡＲＧＥであ
るＭＯＳトランジスタ１０２，１０４を介して接地電圧
に接続されている。また、センスアンプ９０は図１９に
示されるように、Ｎチャネル型ＭＯＳトランジスタ１１
８のソースは接地電圧に接続されている。また、そのゲ
ートは信号ノード１１６に、ドレインは信号ノード１１
４に接続されている。信号ノード１１４にはＰチャネル
型ＭＯＳトランジスタ１１０のドレインが接続され、そ
のソースはφＳＥＮＣＥに接続されている。また、ゲー
トが信号ノード１１６に接続されている。一方、Ｎチャ
ネル型ＭＯＳトランジスタ１２０のソースは接地電圧に
接続されている。そのゲートは信号ノード１１４に接続
され、ドレインが信号ノード１１６に接続されている。
Ｐチャネル型ＭＯＳトランジスタ１１２のソースはφＳ
ＥＮＣＥに接続され、そのゲートは信号ノード１１４
に、ドレインは信号ノード１１６に接続されている。
ット線プリチャージ制御信号φＰＲＥＣＨＡＲＧＥであ
るＭＯＳトランジスタ１０２，１０４を介して接地電圧
に接続されている。また、センスアンプ９０は図１９に
示されるように、Ｎチャネル型ＭＯＳトランジスタ１１
８のソースは接地電圧に接続されている。また、そのゲ
ートは信号ノード１１６に、ドレインは信号ノード１１
４に接続されている。信号ノード１１４にはＰチャネル
型ＭＯＳトランジスタ１１０のドレインが接続され、そ
のソースはφＳＥＮＣＥに接続されている。また、ゲー
トが信号ノード１１６に接続されている。一方、Ｎチャ
ネル型ＭＯＳトランジスタ１２０のソースは接地電圧に
接続されている。そのゲートは信号ノード１１４に接続
され、ドレインが信号ノード１１６に接続されている。
Ｐチャネル型ＭＯＳトランジスタ１１２のソースはφＳ
ＥＮＣＥに接続され、そのゲートは信号ノード１１４
に、ドレインは信号ノード１１６に接続されている。
【００１１】このように図１８に示した従来の半導体メ
モリ装置の回路構成は、一つのメモリセルが二つのメモ
リセルキャパシタと二つのＭＯＳトランジスタとで構成
されている。この二つのメモリセルキャパシタには逆論
理電圧を書き込み、読み出し時にはこの二つのメモリセ
ルキャパシタのそれぞれから読み出された電位差をセン
スアンプで増幅してデータを読み出す。
モリ装置の回路構成は、一つのメモリセルが二つのメモ
リセルキャパシタと二つのＭＯＳトランジスタとで構成
されている。この二つのメモリセルキャパシタには逆論
理電圧を書き込み、読み出し時にはこの二つのメモリセ
ルキャパシタのそれぞれから読み出された電位差をセン
スアンプで増幅してデータを読み出す。
【００１２】この従来の半導体メモリ装置の回路の動作
について、図２０の動作タイミング図と、図２１のメモ
リセルキャパシタの強誘電体材料のヒステリシス特性と
メモリセルのデータ読み出しを示す図を参照しながら説
明する。
について、図２０の動作タイミング図と、図２１のメモ
リセルキャパシタの強誘電体材料のヒステリシス特性と
メモリセルのデータ読み出しを示す図を参照しながら説
明する。
【００１３】図２１の強誘電体材料のヒステリシス特性
図において、横軸はメモリセルキャパシタにかかる電界
を、縦軸にそのときの電荷を示している。強誘電体材料
のキャパシタでは電界が０のときでも点Ｂ、点Ｅとな
り、残留分極が残っている。このように、電源がオフし
た後にも強誘電体材料のキャパシタに残った残留分極を
不揮発性のデータとして利用し、不揮発性半導体メモリ
装置を実現するものである。
図において、横軸はメモリセルキャパシタにかかる電界
を、縦軸にそのときの電荷を示している。強誘電体材料
のキャパシタでは電界が０のときでも点Ｂ、点Ｅとな
り、残留分極が残っている。このように、電源がオフし
た後にも強誘電体材料のキャパシタに残った残留分極を
不揮発性のデータとして利用し、不揮発性半導体メモリ
装置を実現するものである。
【００１４】メモリセルのデータが“１”の場合、第１
の本体メモリセルキャパシタは図２１の点Ｂの状態であ
り、第２の本体メモリセルキャパシタは点Ｅの状態であ
る。メモリセルのデータが“０”である場合には第１の
本体メモリセルキャパシタは点Ｅの状態で第２の本体メ
モリセルキャパシタは点Ｂの状態である。
の本体メモリセルキャパシタは図２１の点Ｂの状態であ
り、第２の本体メモリセルキャパシタは点Ｅの状態であ
る。メモリセルのデータが“０”である場合には第１の
本体メモリセルキャパシタは点Ｅの状態で第２の本体メ
モリセルキャパシタは点Ｂの状態である。
【００１５】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ビット線８６および８８、ワ
ード線８２，８４、セルプレート電極９８、センスアン
プ制御信号φＳＥＮＳＥは全て論理電圧“Ｌ”、ビット
線プリチャージ制御信号φＰＲＥＣＨＡＲＧＥは論理電
圧“Ｈ”である。
ために、初期状態として、ビット線８６および８８、ワ
ード線８２，８４、セルプレート電極９８、センスアン
プ制御信号φＳＥＮＳＥは全て論理電圧“Ｌ”、ビット
線プリチャージ制御信号φＰＲＥＣＨＡＲＧＥは論理電
圧“Ｈ”である。
【００１６】その後、ビット線プリチャージ制御信号φ
ＰＲＥＣＨＡＲＧＥを論理電圧“Ｌ”とし、ビット線８
６および８８をフローティング状態とする。
ＰＲＥＣＨＡＲＧＥを論理電圧“Ｌ”とし、ビット線８
６および８８をフローティング状態とする。
【００１７】次に、図２０のように、ワード線８２、セ
ルプレート電極９８を論理電圧“Ｈ”とする。これによ
って、ＭＯＳトランジスタ８１ａがオンする。このた
め、本体メモリセルキャパシタ８３ａには電界がかか
り、本体メモリセルからビット線８６，８８にデータが
読み出される。
ルプレート電極９８を論理電圧“Ｈ”とする。これによ
って、ＭＯＳトランジスタ８１ａがオンする。このた
め、本体メモリセルキャパシタ８３ａには電界がかか
り、本体メモリセルからビット線８６，８８にデータが
読み出される。
【００１８】このときのビット線に読み出される電位差
について図２１を参照しながら説明する。図２１に示さ
れている線ｌ１，ｌ２はビット線８６，８８の寄生容量
値で決まる傾きを持つ線である。容量値が小さくなると
傾きの絶対値は小さくなる。読み出されるデータが
“１”のとき、ビット線８６には第１の本体メモリセル
キャパシタからデータが読み出され、図２１の点Ｂの状
態から点Ｏ２１の状態となる。点Ｏ２１はメモリセルキ
ャパシタに電界をかけた時、点Ｂから点Ｄに向かうヒス
テリシス曲線と、ワード線８２とセルプレート電極９８
との論理電圧を“Ｈ”とした時生じる電界の分だけ点Ｂ
から横軸に移動した点Ｍ２１を通る線ｌ１との交点であ
る。
について図２１を参照しながら説明する。図２１に示さ
れている線ｌ１，ｌ２はビット線８６，８８の寄生容量
値で決まる傾きを持つ線である。容量値が小さくなると
傾きの絶対値は小さくなる。読み出されるデータが
“１”のとき、ビット線８６には第１の本体メモリセル
キャパシタからデータが読み出され、図２１の点Ｂの状
態から点Ｏ２１の状態となる。点Ｏ２１はメモリセルキ
ャパシタに電界をかけた時、点Ｂから点Ｄに向かうヒス
テリシス曲線と、ワード線８２とセルプレート電極９８
との論理電圧を“Ｈ”とした時生じる電界の分だけ点Ｂ
から横軸に移動した点Ｍ２１を通る線ｌ１との交点であ
る。
【００１９】同様に、ビット線８８には第２の本体メモ
リセルキャパシタからデータが読み出され、図２１の点
Ｅの状態から点Ｐ２１の状態となる。点Ｐ２１はメモリ
セルキャパシタに電界がかかった時、点Ｅから点Ｄに向
かうヒステリシス曲線と、ワード線８２とセルプレート
電極９８との論理電圧を“Ｈ”とした時生じる電界の分
だけ点Ｅから横軸に移動した点Ｎ２１を通る線ｌ２との
交点である。ここでビット線８６とビット線８８に読み
出される電位差は図２１の点Ｏ２１と点Ｐ２１の電界差
であるＶｒ２１となる。
リセルキャパシタからデータが読み出され、図２１の点
Ｅの状態から点Ｐ２１の状態となる。点Ｐ２１はメモリ
セルキャパシタに電界がかかった時、点Ｅから点Ｄに向
かうヒステリシス曲線と、ワード線８２とセルプレート
電極９８との論理電圧を“Ｈ”とした時生じる電界の分
だけ点Ｅから横軸に移動した点Ｎ２１を通る線ｌ２との
交点である。ここでビット線８６とビット線８８に読み
出される電位差は図２１の点Ｏ２１と点Ｐ２１の電界差
であるＶｒ２１となる。
【００２０】読み出されるデータが“０”のときも同様
でビット線８６とビット線８８の状態が逆になるだけ
で、読み出される電位差はＶｒ２１である。次に、セン
スアンプ制御信号φＳＥＮＳＥを論理電圧“Ｈ”とし、
ビット線８６とビット線８８に読み出されたデータをセ
ンスアンプ９０で増幅し、データを読み出す。このセン
スアンプ９０で増幅すると、ビット線８６の状態は点Ｏ
２１から点Ｑ２１になり、ビット線８８の状態は点Ｐ２
１から点Ｄになる。
でビット線８６とビット線８８の状態が逆になるだけ
で、読み出される電位差はＶｒ２１である。次に、セン
スアンプ制御信号φＳＥＮＳＥを論理電圧“Ｈ”とし、
ビット線８６とビット線８８に読み出されたデータをセ
ンスアンプ９０で増幅し、データを読み出す。このセン
スアンプ９０で増幅すると、ビット線８６の状態は点Ｏ
２１から点Ｑ２１になり、ビット線８８の状態は点Ｐ２
１から点Ｄになる。
【００２１】次に、データの再書き込み状態としてセル
プレート電極９８を論理電圧“Ｌ”とする。このとき、
図２１において、ビット線８６の状態は点Ｑ２１から点
Ａとなり、ビット線８８の状態は点Ｄから点Ｅとなる。
プレート電極９８を論理電圧“Ｌ”とする。このとき、
図２１において、ビット線８６の状態は点Ｑ２１から点
Ａとなり、ビット線８８の状態は点Ｄから点Ｅとなる。
【００２２】次に、ワード線８２とセンスアンプ制御信
号φＳＥＮＳＥとを論理電圧“Ｌ”にする。その後、ビ
ット線プリチャージ制御信号φＰＲＥＣＨＡＲＧＥを論
理電圧“Ｈ”とし、ビット線８６および８８を論理電圧
“Ｌ”として初期状態に戻る。
号φＳＥＮＳＥとを論理電圧“Ｌ”にする。その後、ビ
ット線プリチャージ制御信号φＰＲＥＣＨＡＲＧＥを論
理電圧“Ｈ”とし、ビット線８６および８８を論理電圧
“Ｌ”として初期状態に戻る。
【００２３】
【発明が解決しようとする課題】上記のような従来の構
成の半導体メモリ装置では、図２１において、ビット線
の寄生容量値が小さくなると線ｌ１，ｌ２の傾きの絶対
値が小さくなる。たとえばビット線の寄生容量値がほと
んど０になると、点Ｏ２１の位置は点Ｂに近づき、点Ｐ
２１の位置は点Ｅに近づく。ビット線８６とビット線８
８とに生じる読み出し電位差Ｖｒ２１は０に近づく。こ
のためこの電位差をセンスアンプ９０で正確に増幅する
ことができなくなるという課題があった。
成の半導体メモリ装置では、図２１において、ビット線
の寄生容量値が小さくなると線ｌ１，ｌ２の傾きの絶対
値が小さくなる。たとえばビット線の寄生容量値がほと
んど０になると、点Ｏ２１の位置は点Ｂに近づき、点Ｐ
２１の位置は点Ｅに近づく。ビット線８６とビット線８
８とに生じる読み出し電位差Ｖｒ２１は０に近づく。こ
のためこの電位差をセンスアンプ９０で正確に増幅する
ことができなくなるという課題があった。
【００２４】
【課題を解決するための手段】この課題を解決するため
に、本発明の半導体メモリ装置は、増幅器に第１のビッ
ト線と前記第１のビット線と対になった第２のビット線
が接続され、第１のＭＯＳトランジスタのゲートが第１
のワード線に接続され、第１の強誘電体キャパシタの第
１の電極が前記第１のＭＯＳトランジスタのソースに接
続され、前記第１のビット線に前記第１のＭＯＳトラン
ジスタのドレインが接続され、前記第１の強誘電体キャ
パシタの第２の電極が第１のプレート電極に接続され、
前記第１のビット線に第１のビット線容量調整用容量が
接続され、前記第２のビット線に第２のビット線容量調
整用容量が接続されている。
に、本発明の半導体メモリ装置は、増幅器に第１のビッ
ト線と前記第１のビット線と対になった第２のビット線
が接続され、第１のＭＯＳトランジスタのゲートが第１
のワード線に接続され、第１の強誘電体キャパシタの第
１の電極が前記第１のＭＯＳトランジスタのソースに接
続され、前記第１のビット線に前記第１のＭＯＳトラン
ジスタのドレインが接続され、前記第１の強誘電体キャ
パシタの第２の電極が第１のプレート電極に接続され、
前記第１のビット線に第１のビット線容量調整用容量が
接続され、前記第２のビット線に第２のビット線容量調
整用容量が接続されている。
【００２５】また、増幅器に第１のビット線と前記第１
のビット線と対になった第２のビット線が接続され、第
１のＭＯＳトランジスタのゲートが第１のワード線に接
続され、第１の強誘電体キャパシタの第１の電極が前記
第１のＭＯＳトランジスタのソースに接続され、前記第
１のビット線に前記第１のＭＯＳトランジスタのドレイ
ンが接続され、前記第１の強誘電体キャパシタの第２の
電極が第１のプレート電極に接続され、前記第１のビッ
ト線に第１のビット線容量調整用容量が接続され、前記
第２のビット線に第２のビット線容量調整用容量が接続
され、前記第１のビット線容量調整用容量の第１の電極
が前記第１のビット線に接続され、前記第１のビット線
容量調整用容量の第２の電極が第２のプレート電極に接
続され、待機状態時に前記第１のビット線容量調整用容
量の第１の電極の論理電圧と前記第１のビット線容量調
整用容量の第２の電極が第２のプレート電極の論理電圧
が異なる。
のビット線と対になった第２のビット線が接続され、第
１のＭＯＳトランジスタのゲートが第１のワード線に接
続され、第１の強誘電体キャパシタの第１の電極が前記
第１のＭＯＳトランジスタのソースに接続され、前記第
１のビット線に前記第１のＭＯＳトランジスタのドレイ
ンが接続され、前記第１の強誘電体キャパシタの第２の
電極が第１のプレート電極に接続され、前記第１のビッ
ト線に第１のビット線容量調整用容量が接続され、前記
第２のビット線に第２のビット線容量調整用容量が接続
され、前記第１のビット線容量調整用容量の第１の電極
が前記第１のビット線に接続され、前記第１のビット線
容量調整用容量の第２の電極が第２のプレート電極に接
続され、待機状態時に前記第１のビット線容量調整用容
量の第１の電極の論理電圧と前記第１のビット線容量調
整用容量の第２の電極が第２のプレート電極の論理電圧
が異なる。
【００２６】さらに、増幅器に、第１のビット線と第２
のビット線が接続され、前記第１と第２のビット線に第
１と第２のそれぞれのＭＯＳトランジスタが接続されて
おり、前記第１と第２のＭＯＳトランジスタに第１と第
２のそれぞれのワード線に接続され、前記第１と第２の
ＭＯＳトランジスタに第１と第２のそれぞれの強誘電体
キャパシタを介して第１と第２のプレート電極に接続さ
れ、前記第１と第２のビット線に第１と第２のそれぞれ
のビット線容量調整用容量が接続され、前記第２のビッ
ト線容量調整用容量の容量値が、前記第１の強誘電体キ
ャパシタに論理電圧“Ｈ”が書き込まれた時の容量値
と、前記第１の強誘電体キャパシタに論理電圧“Ｌ”が
書き込まれた時の容量値の間の値である。
のビット線が接続され、前記第１と第２のビット線に第
１と第２のそれぞれのＭＯＳトランジスタが接続されて
おり、前記第１と第２のＭＯＳトランジスタに第１と第
２のそれぞれのワード線に接続され、前記第１と第２の
ＭＯＳトランジスタに第１と第２のそれぞれの強誘電体
キャパシタを介して第１と第２のプレート電極に接続さ
れ、前記第１と第２のビット線に第１と第２のそれぞれ
のビット線容量調整用容量が接続され、前記第２のビッ
ト線容量調整用容量の容量値が、前記第１の強誘電体キ
ャパシタに論理電圧“Ｈ”が書き込まれた時の容量値
と、前記第１の強誘電体キャパシタに論理電圧“Ｌ”が
書き込まれた時の容量値の間の値である。
【００２７】
【作用】上記のような構成および動作の半導体メモリ装
置にすることにより、メモリセルのデータ読み出し電位
差を大きくすることができ、読み出し時の誤動作がない
半導体メモリ装置が実現できる。
置にすることにより、メモリセルのデータ読み出し電位
差を大きくすることができ、読み出し時の誤動作がない
半導体メモリ装置が実現できる。
【００２８】
【実施例】本発明の半導体メモリ装置の第１の実施例に
ついて図面を参照しながら説明する。図１は本発明の半
導体メモリ装置の回路構成を示す図である。図２は本発
明の半導体メモリ装置の動作タイミングを示す図であ
る。図３は本発明の半導体メモリ装置のメモリセルキャ
パシタの強誘電体材料のヒステリシス特性とメモリセル
のデータ読み出しを示す図である。
ついて図面を参照しながら説明する。図１は本発明の半
導体メモリ装置の回路構成を示す図である。図２は本発
明の半導体メモリ装置の動作タイミングを示す図であ
る。図３は本発明の半導体メモリ装置のメモリセルキャ
パシタの強誘電体材料のヒステリシス特性とメモリセル
のデータ読み出しを示す図である。
【００２９】まず、図１の回路構成図について簡単に説
明する。ＷＬ０〜ＷＬ７はワード線、ＢＬ０，／ＢＬ
０，ＢＬ１，／ＢＬ１はビット線、ＣＰ０〜ＣＰ７はセ
ルプレート電極、ＥＱ１０１はビット線イコライズおよ
びプリチャージ制御信号、ＳＡＥ１００はセンスアンプ
制御信号、ＶＳＳは接地電圧、ＶＣＣは電源電圧、ＳＡ
０，ＳＡ１はセンスアンプ、Ｃｓ００〜Ｃｓ１７，Ｃｓ
００Ｂ〜Ｃｓ１７Ｂは本体メモリセルキャパシタ、Ｃｂ
０，Ｃｂ０Ｂ，Ｃｂ１，Ｃｂ１Ｂはビット線容量調整用
容量、ＱｎはＮチャネル型ＭＯＳトランジスタである。
明する。ＷＬ０〜ＷＬ７はワード線、ＢＬ０，／ＢＬ
０，ＢＬ１，／ＢＬ１はビット線、ＣＰ０〜ＣＰ７はセ
ルプレート電極、ＥＱ１０１はビット線イコライズおよ
びプリチャージ制御信号、ＳＡＥ１００はセンスアンプ
制御信号、ＶＳＳは接地電圧、ＶＣＣは電源電圧、ＳＡ
０，ＳＡ１はセンスアンプ、Ｃｓ００〜Ｃｓ１７，Ｃｓ
００Ｂ〜Ｃｓ１７Ｂは本体メモリセルキャパシタ、Ｃｂ
０，Ｃｂ０Ｂ，Ｃｂ１，Ｃｂ１Ｂはビット線容量調整用
容量、ＱｎはＮチャネル型ＭＯＳトランジスタである。
【００３０】センスアンプＳＡ０にビット線ＢＬ０，／
ＢＬ０が、センスアンプＳＡ１にビット線ＢＬ１，／Ｂ
Ｌ１が接続されている。センスアンプＳＡ０，ＳＡ１の
動作はセンスアンプ制御信号ＳＡＥ１００によって制御
される。本体メモリセルキャパシタＣｓ００の第１の電
極はＮチャネル型ＭＯＳトランジスタＱｎを介してビッ
ト線ＢＬ０に接続されている。本体メモリセルキャパシ
タＣｓ００の第２の電極はセルプレート電極ＣＰ０に接
続されている。本体メモリセルキャパシタＣｓ００Ｂの
第１の電極はＮチャネル型ＭＯＳトランジスタＱｎを介
してビット線／ＢＬ０に接続されている。また、本体メ
モリセルキャパシタＣｓ００Ｂの第２の電極はセルプレ
ート電極ＣＰ０に接続されている。
ＢＬ０が、センスアンプＳＡ１にビット線ＢＬ１，／Ｂ
Ｌ１が接続されている。センスアンプＳＡ０，ＳＡ１の
動作はセンスアンプ制御信号ＳＡＥ１００によって制御
される。本体メモリセルキャパシタＣｓ００の第１の電
極はＮチャネル型ＭＯＳトランジスタＱｎを介してビッ
ト線ＢＬ０に接続されている。本体メモリセルキャパシ
タＣｓ００の第２の電極はセルプレート電極ＣＰ０に接
続されている。本体メモリセルキャパシタＣｓ００Ｂの
第１の電極はＮチャネル型ＭＯＳトランジスタＱｎを介
してビット線／ＢＬ０に接続されている。また、本体メ
モリセルキャパシタＣｓ００Ｂの第２の電極はセルプレ
ート電極ＣＰ０に接続されている。
【００３１】同様に、本体メモリセルキャパシタＣｓ０
１〜Ｃｓ０７のそれぞれの第１の電極はＮチャネル型Ｍ
ＯＳトランジスタＱｎを介してビット線ＢＬ０に接続さ
れている。同様に、本体メモリセルキャパシタＣｓ０１
〜Ｃｓ０７のそれぞれの第２の電極はそれぞれセルプレ
ート電極ＣＰ１〜ＣＰ７に接続されている。さらに、本
体メモリセルキャパシタＣｓ０１Ｂ〜Ｃｓ０７Ｂのそれ
ぞれの第１の電極はＮチャネル型ＭＯＳトランジスタＱ
ｎを介してビット線／ＢＬ０に接続されている。また、
本体メモリセルキャパシタＣｓ０１Ｂ〜Ｃｓ０７Ｂのそ
れぞれの第２の電極はそれぞれセルプレート電極ＣＰ１
〜ＣＰ７に接続されている。
１〜Ｃｓ０７のそれぞれの第１の電極はＮチャネル型Ｍ
ＯＳトランジスタＱｎを介してビット線ＢＬ０に接続さ
れている。同様に、本体メモリセルキャパシタＣｓ０１
〜Ｃｓ０７のそれぞれの第２の電極はそれぞれセルプレ
ート電極ＣＰ１〜ＣＰ７に接続されている。さらに、本
体メモリセルキャパシタＣｓ０１Ｂ〜Ｃｓ０７Ｂのそれ
ぞれの第１の電極はＮチャネル型ＭＯＳトランジスタＱ
ｎを介してビット線／ＢＬ０に接続されている。また、
本体メモリセルキャパシタＣｓ０１Ｂ〜Ｃｓ０７Ｂのそ
れぞれの第２の電極はそれぞれセルプレート電極ＣＰ１
〜ＣＰ７に接続されている。
【００３２】本体メモリセルキャパシタＣｓ１０〜Ｃｓ
１７，Ｃｓ１０Ｂ〜Ｃｓ１７Ｂについても同様に、ビッ
ト線ＢＬ１，／ＢＬ１にデータが読み出されるように接
続されている。また、ビット線ＢＬ０と／ビット線ＢＬ
０、ビット線ＢＬ１とビット線／ＢＬ１はビット線イコ
ライズおよびプリチャージ制御信号ＥＱ１０１によって
イコライズおよびプリチャージされるように構成されて
いる。ここでは、プリチャージ電位は接地電圧としてい
る。
１７，Ｃｓ１０Ｂ〜Ｃｓ１７Ｂについても同様に、ビッ
ト線ＢＬ１，／ＢＬ１にデータが読み出されるように接
続されている。また、ビット線ＢＬ０と／ビット線ＢＬ
０、ビット線ＢＬ１とビット線／ＢＬ１はビット線イコ
ライズおよびプリチャージ制御信号ＥＱ１０１によって
イコライズおよびプリチャージされるように構成されて
いる。ここでは、プリチャージ電位は接地電圧としてい
る。
【００３３】また、ビット線ＢＬ０，／ＢＬ０，ＢＬ
１，／ＢＬ１のそれぞれにビット線容量調整用容量Ｃｂ
０，Ｃｂ０Ｂ，Ｃｂ１，Ｃｂ１Ｂが接続されている。こ
のビット線容量調整用容量Ｃｂ０，Ｃｂ０Ｂ，Ｃｂ１，
Ｃｂ１Ｂのビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ
１に接続されている電極と反対の電極には電源電圧ＶＣ
Ｃが接続されている。この反対に電極に印加される電圧
は任意に設定される。また、ビット線容量調整用容量Ｃ
ｂ０，Ｃｂ０Ｂ，Ｃｂ１，Ｃｂ１Ｂは絶縁膜の上下にポ
リシリコンのプレート電極を形成した構成のものや、Ｍ
ＯＳトランジスタのゲート絶縁膜を容量とする構成、あ
るいはビット線の配線長を長くしてその対基板容量を使
用するなど様々な方法で形成することが可能である。
１，／ＢＬ１のそれぞれにビット線容量調整用容量Ｃｂ
０，Ｃｂ０Ｂ，Ｃｂ１，Ｃｂ１Ｂが接続されている。こ
のビット線容量調整用容量Ｃｂ０，Ｃｂ０Ｂ，Ｃｂ１，
Ｃｂ１Ｂのビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ
１に接続されている電極と反対の電極には電源電圧ＶＣ
Ｃが接続されている。この反対に電極に印加される電圧
は任意に設定される。また、ビット線容量調整用容量Ｃ
ｂ０，Ｃｂ０Ｂ，Ｃｂ１，Ｃｂ１Ｂは絶縁膜の上下にポ
リシリコンのプレート電極を形成した構成のものや、Ｍ
ＯＳトランジスタのゲート絶縁膜を容量とする構成、あ
るいはビット線の配線長を長くしてその対基板容量を使
用するなど様々な方法で形成することが可能である。
【００３４】図３において、Ｖｒ３はメモリセルのデー
タ読み出し電位差である。ｌ１，ｌ２はビット線容量調
整用容量を含むビット線容量の特性を示す線である。ま
た、Ａ，Ｂ，Ｄ，Ｅ，Ｍ３，Ｎ３，Ｏ３，Ｐ３，Ｑ３は
メモリセルのデータ読み出しを示す図における点であ
る。
タ読み出し電位差である。ｌ１，ｌ２はビット線容量調
整用容量を含むビット線容量の特性を示す線である。ま
た、Ａ，Ｂ，Ｄ，Ｅ，Ｍ３，Ｎ３，Ｏ３，Ｐ３，Ｑ３は
メモリセルのデータ読み出しを示す図における点であ
る。
【００３５】図３は強誘電体材料のヒステリシス特性図
を示す。横軸はメモリセルキャパシタにかかる電界であ
り、縦軸はのときの電荷を示している。強誘電体材料の
キャパシタでは電界が０のときでも点Ｂ、点Ｅのように
残留分極が残る。電源をオフしても強誘電体材料のキャ
パシタに残った残留分極を不揮発性のデータとして利用
して、不揮発性半導体メモリ装置を実現している。
を示す。横軸はメモリセルキャパシタにかかる電界であ
り、縦軸はのときの電荷を示している。強誘電体材料の
キャパシタでは電界が０のときでも点Ｂ、点Ｅのように
残留分極が残る。電源をオフしても強誘電体材料のキャ
パシタに残った残留分極を不揮発性のデータとして利用
して、不揮発性半導体メモリ装置を実現している。
【００３６】メモリセルのデータが“１”の場合、第１
の本体メモリセルキャパシタは図３の点Ｂの状態で、第
２の本体メモリセルキャパシタは点Ｅの状態である。メ
モリセルのデータが“０”の場合、第１の本体メモリセ
ルキャパシタは点Ｅの状態で、第２の本体メモリセルキ
ャパシタは点Ｂの状態である。
の本体メモリセルキャパシタは図３の点Ｂの状態で、第
２の本体メモリセルキャパシタは点Ｅの状態である。メ
モリセルのデータが“０”の場合、第１の本体メモリセ
ルキャパシタは点Ｅの状態で、第２の本体メモリセルキ
ャパシタは点Ｂの状態である。
【００３７】ここでは、本体メモリセルキャパシタＣｓ
００，Ｃｓ００Ｂのデータを読み出す方法について説明
する。
００，Ｃｓ００Ｂのデータを読み出す方法について説明
する。
【００３８】まず本体メモリセルのデータを読み出すた
めに、初期状態として、ビット線ＢＬ０，／ＢＬ０、ワ
ード線ＷＬ０〜ＷＬ７、セルプレート電極ＣＰ０〜ＣＰ
７、センスアンプ制御信号ＳＡＥ１００の全てを論理電
圧“Ｌ”とし、ビット線プリチャージ制御信号ＥＱ１０
１を論理電圧“Ｈ”とする。その後、ビット線プリチャ
ージ制御信号ＥＱ１０１を論理電圧“Ｌ”とすると、ビ
ット線ＢＬ０，／ＢＬ０はフローティング状態となる。
めに、初期状態として、ビット線ＢＬ０，／ＢＬ０、ワ
ード線ＷＬ０〜ＷＬ７、セルプレート電極ＣＰ０〜ＣＰ
７、センスアンプ制御信号ＳＡＥ１００の全てを論理電
圧“Ｌ”とし、ビット線プリチャージ制御信号ＥＱ１０
１を論理電圧“Ｈ”とする。その後、ビット線プリチャ
ージ制御信号ＥＱ１０１を論理電圧“Ｌ”とすると、ビ
ット線ＢＬ０，／ＢＬ０はフローティング状態となる。
【００３９】次に、ワード線ＷＬ０、セルプレート電極
ＣＰ０を論理電圧“Ｈ”とする。この時、本体メモリセ
ルキャパシタＣｓ００，Ｃｓ００Ｂに電界がかかる。こ
れによって、本体メモリセルからＢＬ０，／ＢＬ０ビッ
ト線にデータが読み出される。
ＣＰ０を論理電圧“Ｈ”とする。この時、本体メモリセ
ルキャパシタＣｓ００，Ｃｓ００Ｂに電界がかかる。こ
れによって、本体メモリセルからＢＬ０，／ＢＬ０ビッ
ト線にデータが読み出される。
【００４０】このときのビット線に読み出される電位差
について図３を参照しながら説明する。線ｌ１，ｌ２は
ビット線ＢＬ０，／ＢＬ０の寄生容量とビット線容量調
整用容量とをあわせたビット線容量の値に依存した傾き
を持つ。容量値が小さくなると傾きの絶対値は小さくな
る。読み出されるデータが“１”のとき、ビット線ＢＬ
０には本体メモリセルキャパシタＣｓ００からデータが
読み出され、図３の点Ｂの状態から点Ｏ３の状態とな
る。点Ｏ３はメモリセルキャパシタに電界がかかった
時、点Ｂから点Ｄに向かう強誘電体メモリセルキャパシ
タのヒステリシス曲線と、ワード線ＷＬ０とセルプレー
ト電極ＣＰ０とを論理電圧“Ｈ”とした時生じる電界の
分だけ点Ｂから横軸に移動した点Ｍ３を通る線ｌ１との
交点である。
について図３を参照しながら説明する。線ｌ１，ｌ２は
ビット線ＢＬ０，／ＢＬ０の寄生容量とビット線容量調
整用容量とをあわせたビット線容量の値に依存した傾き
を持つ。容量値が小さくなると傾きの絶対値は小さくな
る。読み出されるデータが“１”のとき、ビット線ＢＬ
０には本体メモリセルキャパシタＣｓ００からデータが
読み出され、図３の点Ｂの状態から点Ｏ３の状態とな
る。点Ｏ３はメモリセルキャパシタに電界がかかった
時、点Ｂから点Ｄに向かう強誘電体メモリセルキャパシ
タのヒステリシス曲線と、ワード線ＷＬ０とセルプレー
ト電極ＣＰ０とを論理電圧“Ｈ”とした時生じる電界の
分だけ点Ｂから横軸に移動した点Ｍ３を通る線ｌ１との
交点である。
【００４１】同様に、ビット線／ＢＬ０には本体メモリ
セルキャパシタＣｓ００Ｂからデータが読み出され、点
Ｅの状態から点Ｐ３の状態となる。点Ｐ３はメモリセル
キャパシタに電界がかかった時、点Ｅから点Ｄに向かう
ヒステリシス曲線と、ワード線ＷＬ０とセルプレート電
極ＣＰ０とを論理電圧“Ｈ”とした時生じる電界の分だ
け点Ｅから横軸に移動した点Ｎ３を通る線ｌ２との交点
である。
セルキャパシタＣｓ００Ｂからデータが読み出され、点
Ｅの状態から点Ｐ３の状態となる。点Ｐ３はメモリセル
キャパシタに電界がかかった時、点Ｅから点Ｄに向かう
ヒステリシス曲線と、ワード線ＷＬ０とセルプレート電
極ＣＰ０とを論理電圧“Ｈ”とした時生じる電界の分だ
け点Ｅから横軸に移動した点Ｎ３を通る線ｌ２との交点
である。
【００４２】ここでビット線ＢＬ０とビット線／ＢＬ０
との間に読み出される電位差は点Ｏ３と点Ｐ３の電界差
であるＶｒ３となる。読み出されるデータが“０”のと
きも同様にビット線ＢＬ０とビット線／ＢＬ０の状態が
逆になるだけで読み出される電位差はＶｒ３である。
との間に読み出される電位差は点Ｏ３と点Ｐ３の電界差
であるＶｒ３となる。読み出されるデータが“０”のと
きも同様にビット線ＢＬ０とビット線／ＢＬ０の状態が
逆になるだけで読み出される電位差はＶｒ３である。
【００４３】次に、センスアンプ制御信号ＳＡＥ１００
を論理電圧“Ｈ”とすると、ビット線ＢＬ０とビット線
／ＢＬ０に読み出されたデータはセンスアンプＳＡ０で
増幅され読み出される。センスアンプＳＡ０で増幅した
とき、ビット線ＢＬ０の状態は点Ｏ３から点Ｑ３にな
り、ビット線／ＢＬ０の状態は点Ｐ３から点Ｄになる。
を論理電圧“Ｈ”とすると、ビット線ＢＬ０とビット線
／ＢＬ０に読み出されたデータはセンスアンプＳＡ０で
増幅され読み出される。センスアンプＳＡ０で増幅した
とき、ビット線ＢＬ０の状態は点Ｏ３から点Ｑ３にな
り、ビット線／ＢＬ０の状態は点Ｐ３から点Ｄになる。
【００４４】次に、データの再書き込み状態としてセル
プレート電極ＣＰ０を論理電圧“Ｌ”とする。このと
き、ビット線ＢＬ０の状態は点Ｑ３から点Ａとなり、ビ
ット線／ＢＬ０の状態は点Ｄから点Ｅとなる。その後、
ワード線ＷＬ０とセンスアンプ制御信号ＳＡＥ１００と
を論理電圧“Ｌ”とし、さらに、ビット線プリチャージ
制御信号ＥＱ１０１を論理電圧“Ｈ”とする。この後、
ビット線ＢＬ０およびビット線／ＢＬ０を論理電圧
“Ｌ”とすることで、初期状態に戻る。
プレート電極ＣＰ０を論理電圧“Ｌ”とする。このと
き、ビット線ＢＬ０の状態は点Ｑ３から点Ａとなり、ビ
ット線／ＢＬ０の状態は点Ｄから点Ｅとなる。その後、
ワード線ＷＬ０とセンスアンプ制御信号ＳＡＥ１００と
を論理電圧“Ｌ”とし、さらに、ビット線プリチャージ
制御信号ＥＱ１０１を論理電圧“Ｈ”とする。この後、
ビット線ＢＬ０およびビット線／ＢＬ０を論理電圧
“Ｌ”とすることで、初期状態に戻る。
【００４５】この動作でビット線ＢＬ０とビット線／Ｂ
Ｌ０とに読み出された電位差Ｖｒ３はセンスアンプＳＡ
０で正確に増幅できるだけの電位差でなければならな
い。これを満たすようにビット線の寄生容量とビット線
容量調整用容量をあわせたビット線容量値（線ｌ１，ｌ
２の傾き）を決定する。電位差Ｖｒ３ができるだけ大き
くなるようにビット線容量調整用容量を決定することに
より、センスアンプによるより正確で高速な増幅が可能
となる。ＤＲＡＭに用いられるセンスアンプでは、その
電位差Ｖｒ３を約５０ｍＶ以上にしておく。
Ｌ０とに読み出された電位差Ｖｒ３はセンスアンプＳＡ
０で正確に増幅できるだけの電位差でなければならな
い。これを満たすようにビット線の寄生容量とビット線
容量調整用容量をあわせたビット線容量値（線ｌ１，ｌ
２の傾き）を決定する。電位差Ｖｒ３ができるだけ大き
くなるようにビット線容量調整用容量を決定することに
より、センスアンプによるより正確で高速な増幅が可能
となる。ＤＲＡＭに用いられるセンスアンプでは、その
電位差Ｖｒ３を約５０ｍＶ以上にしておく。
【００４６】ここでは、低電圧で動作させるために、電
位差Ｖｒ３が最大となるように設計している。例えば、
２５６Ｋビットの１キャパシターセル型のメモリ装置で
は約１００ｍＶとし、１Ｋビットの２キャパシターセル
型のメモリ装置では約１２００ｍＶにしてある。
位差Ｖｒ３が最大となるように設計している。例えば、
２５６Ｋビットの１キャパシターセル型のメモリ装置で
は約１００ｍＶとし、１Ｋビットの２キャパシターセル
型のメモリ装置では約１２００ｍＶにしてある。
【００４７】本発明の半導体メモリ装置の第２の実施例
について説明する。回路構成図および動作タイミングは
第１の実施例と同様に図１および図２で示す。図４は本
発明の半導体メモリ装置のメモリセルキャパシタの強誘
電体材料のヒステリシス特性とメモリセルのデータ読み
出しを示す図である。
について説明する。回路構成図および動作タイミングは
第１の実施例と同様に図１および図２で示す。図４は本
発明の半導体メモリ装置のメモリセルキャパシタの強誘
電体材料のヒステリシス特性とメモリセルのデータ読み
出しを示す図である。
【００４８】この第２の実施例では第１の実施例と比べ
てビット線の寄生容量とビット線容量調整用容量をあわ
せたビット線容量値が小さくなっている。すなわち図４
で線ｌ１，ｌ２の傾きの絶対値が図３のそれに比べて小
さい。
てビット線の寄生容量とビット線容量調整用容量をあわ
せたビット線容量値が小さくなっている。すなわち図４
で線ｌ１，ｌ２の傾きの絶対値が図３のそれに比べて小
さい。
【００４９】ここで、ビット線ＢＬ０とビット線／ＢＬ
０に読み出された電位差はＶｒ４である。電位差Ｖｒ４
はセンスアンプＳＡ０で正確に増幅できるだけの電位差
でなければならない。
０に読み出された電位差はＶｒ４である。電位差Ｖｒ４
はセンスアンプＳＡ０で正確に増幅できるだけの電位差
でなければならない。
【００５０】ここで、ビット線の寄生容量とビット線容
量調整用容量をあわせたビット線容量値Ｃｂと、ビット
線ＢＬ０とビット線／ＢＬ０との間に読み出された電位
差Ｖｒとの関係を図５に示す。図５からわかるように電
位差Ｖｒはビット線容量値Ｃｂに対して最大値をもつ曲
線であらわされる。図５でＶｒｍはセンスアンプで正確
に増幅できる読み出し可能最低電位差値を示している。
このＶｒｍと図の曲線の交点のうちビット線容量値の小
さい方をＣｂｌ、ビット線容量値の大きい方をＣｂｈと
する。この図よりビット線容量の値ＣｂはＣｂｌとＣｂ
ｈとの間にあることが必要である。ビット線容量の値Ｃ
ｂがＣｂｌとＣｂｈとの間であれば、より小さな値を用
いる方がメモリセルを構成する強誘電体材料の劣化が少
ない。具体的には、図３と図４とを比較した場合、第２
の実施例の方がビット線容量値Ｃｂが小さい。すなわち
線ｌ１，ｌ２の傾きの絶対値が小さい。
量調整用容量をあわせたビット線容量値Ｃｂと、ビット
線ＢＬ０とビット線／ＢＬ０との間に読み出された電位
差Ｖｒとの関係を図５に示す。図５からわかるように電
位差Ｖｒはビット線容量値Ｃｂに対して最大値をもつ曲
線であらわされる。図５でＶｒｍはセンスアンプで正確
に増幅できる読み出し可能最低電位差値を示している。
このＶｒｍと図の曲線の交点のうちビット線容量値の小
さい方をＣｂｌ、ビット線容量値の大きい方をＣｂｈと
する。この図よりビット線容量の値ＣｂはＣｂｌとＣｂ
ｈとの間にあることが必要である。ビット線容量の値Ｃ
ｂがＣｂｌとＣｂｈとの間であれば、より小さな値を用
いる方がメモリセルを構成する強誘電体材料の劣化が少
ない。具体的には、図３と図４とを比較した場合、第２
の実施例の方がビット線容量値Ｃｂが小さい。すなわち
線ｌ１，ｌ２の傾きの絶対値が小さい。
【００５１】このためメモリセルのデータが“１”のと
きの読み出しでは、図３において、点Ｂの状態から点Ｏ
３となるのに対して、図４において、点Ｂの状態から点
Ｏ４となる。これより図４の方がメモリセルを構成する
強誘電体材料にかかる電界が小さいことが分かる。すな
わち強誘電体材料の分極が反転する割合も少なく強誘電
体材料の劣化が少ない。この様にビット線容量値Ｃｂは
ＣｂｌとＣｂｈとの間でより小さな値を用いる方がメモ
リセルを構成する強誘電体材料の劣化が少なくメモリセ
ルの寿命が長くなる。
きの読み出しでは、図３において、点Ｂの状態から点Ｏ
３となるのに対して、図４において、点Ｂの状態から点
Ｏ４となる。これより図４の方がメモリセルを構成する
強誘電体材料にかかる電界が小さいことが分かる。すな
わち強誘電体材料の分極が反転する割合も少なく強誘電
体材料の劣化が少ない。この様にビット線容量値Ｃｂは
ＣｂｌとＣｂｈとの間でより小さな値を用いる方がメモ
リセルを構成する強誘電体材料の劣化が少なくメモリセ
ルの寿命が長くなる。
【００５２】本発明の半導体メモリ装置の第３の実施例
について説明する。回路構成図および動作タイミングを
示す図は第１の実施例と同様に図１および図２で示され
る。
について説明する。回路構成図および動作タイミングを
示す図は第１の実施例と同様に図１および図２で示され
る。
【００５３】図６が本発明の半導体メモリ装置の第３の
実施例のメモリセルキャパシタの強誘電体材料のヒステ
リシス特性とメモリセルのデータ読み出しを示す図であ
る。この第３の実施例では第１の実施例と比べてビット
線容量調整用容量Ｃｂ０，Ｃｂ０Ｂ，Ｃｂ１，Ｃｂ１Ｂ
として強誘電体材料を使用している点が異なる。
実施例のメモリセルキャパシタの強誘電体材料のヒステ
リシス特性とメモリセルのデータ読み出しを示す図であ
る。この第３の実施例では第１の実施例と比べてビット
線容量調整用容量Ｃｂ０，Ｃｂ０Ｂ，Ｃｂ１，Ｃｂ１Ｂ
として強誘電体材料を使用している点が異なる。
【００５４】強誘電体材料を用いることで、他の酸化膜
を使用した容量等に比べ、小さな面積で大きな容量を値
を確保できる。
を使用した容量等に比べ、小さな面積で大きな容量を値
を確保できる。
【００５５】この第３の実施例では、ビット線の待機状
態での電位は接地電圧としており、ビット線容量調整用
容量のビット線に接続された電極と反対側の電極が電源
電圧ＶＣＣとなっている。このため、ビット線容量調整
用容量の電極の電位が電源電圧から接地電圧に向かって
動くため、図６において、ビット線の容量値を示す線ｌ
１およびｌ２は上に凸の曲線となる。
態での電位は接地電圧としており、ビット線容量調整用
容量のビット線に接続された電極と反対側の電極が電源
電圧ＶＣＣとなっている。このため、ビット線容量調整
用容量の電極の電位が電源電圧から接地電圧に向かって
動くため、図６において、ビット線の容量値を示す線ｌ
１およびｌ２は上に凸の曲線となる。
【００５６】読み出し動作については、第１の実施例ま
たは第２の実施例と同様にビット線ＢＬ０とビット線／
ＢＬ０に読み出される電位差はＶｒ６となる。この第３
の実施例では、ビット線容量調整用容量として強誘電体
材料を用い、データを読み出す前の待機状態としてビッ
ト線容量調整用容量の二つの電極に、ビット線に接続さ
れた電極（待機状態は接地電圧ＶＳＳ）と、電源電圧Ｖ
ＣＣに接続された電極との電位を逆の電位にしている。
これによって、強誘電体材料を用いた容量の容量値を初
期化することができる。つまり、特別な動作を必要とせ
ずに強誘電体材料を用いた容量の容量値を初期化でき
る。
たは第２の実施例と同様にビット線ＢＬ０とビット線／
ＢＬ０に読み出される電位差はＶｒ６となる。この第３
の実施例では、ビット線容量調整用容量として強誘電体
材料を用い、データを読み出す前の待機状態としてビッ
ト線容量調整用容量の二つの電極に、ビット線に接続さ
れた電極（待機状態は接地電圧ＶＳＳ）と、電源電圧Ｖ
ＣＣに接続された電極との電位を逆の電位にしている。
これによって、強誘電体材料を用いた容量の容量値を初
期化することができる。つまり、特別な動作を必要とせ
ずに強誘電体材料を用いた容量の容量値を初期化でき
る。
【００５７】この実施例では、待機状態時、強誘電体材
料を用いたビット線容量調整用容量のビット線に接続さ
れた電極に、電源電圧ＶＳＳが印加され、プレート電極
（前記ビット線に接続された電極とは反対の電極）には
電源電圧ＶＣＣが印加されているが、ビット線に接続さ
れた電極が接地電圧ＶＣＣで、プレート電極が接地電圧
ＶＳＳであっても同様の効果を得ることができる。
料を用いたビット線容量調整用容量のビット線に接続さ
れた電極に、電源電圧ＶＳＳが印加され、プレート電極
（前記ビット線に接続された電極とは反対の電極）には
電源電圧ＶＣＣが印加されているが、ビット線に接続さ
れた電極が接地電圧ＶＣＣで、プレート電極が接地電圧
ＶＳＳであっても同様の効果を得ることができる。
【００５８】本発明の半導体メモリ装置の第４の実施例
について説明する。図７は本発明の半導体メモリ装置の
回路構成を示す図である。図８は本発明の半導体メモリ
装置の動作タイミングを示す図である。図９は本発明の
半導体メモリ装置のメモリセルキャパシタの強誘電体材
料のヒステリシス特性とメモリセルのデータ読み出しを
示す図である。
について説明する。図７は本発明の半導体メモリ装置の
回路構成を示す図である。図８は本発明の半導体メモリ
装置の動作タイミングを示す図である。図９は本発明の
半導体メモリ装置のメモリセルキャパシタの強誘電体材
料のヒステリシス特性とメモリセルのデータ読み出しを
示す図である。
【００５９】図７の回路構成図において、第１の実施例
と異なるのは、ビット線容量調整用容量として強誘電体
材料を用いており、またビット線に接続された電極が接
地電圧ＶＳＳである点である。
と異なるのは、ビット線容量調整用容量として強誘電体
材料を用いており、またビット線に接続された電極が接
地電圧ＶＳＳである点である。
【００６０】このような半導体メモリ装置において、そ
れが製造された直後は、強誘電体材料を用いたビット線
容量調整用容量の分極状態が不定で、その容量値は初期
化されていない。そこで、製造された直後のこのような
状態に対してビット線容量調整用容量の分極状態を初期
化する必要がある。
れが製造された直後は、強誘電体材料を用いたビット線
容量調整用容量の分極状態が不定で、その容量値は初期
化されていない。そこで、製造された直後のこのような
状態に対してビット線容量調整用容量の分極状態を初期
化する必要がある。
【００６１】その方法として、ビット線ＢＬ０を論理電
圧“Ｈ”とし、書き込み動作を期間ｐ１の間行って、ビ
ット線容量調整用容量Ｃｂ０を初期化する。また、ビッ
ト線／ＢＬ０を論理電圧“Ｈ”とする書き込み動作を、
図８の期間ｐ２の間行うことでビット線容量調整用容量
Ｃｂ０Ｂの初期化を行なう。ビット線ＢＬ１，／ＢＬ１
についても同様である。この初期化は半導体メモリ装置
の製造後に１度行なうだけでよい。ここで図８の期間ｐ
３の間はデータ読み出し動作をしている時間を示してい
る。
圧“Ｈ”とし、書き込み動作を期間ｐ１の間行って、ビ
ット線容量調整用容量Ｃｂ０を初期化する。また、ビッ
ト線／ＢＬ０を論理電圧“Ｈ”とする書き込み動作を、
図８の期間ｐ２の間行うことでビット線容量調整用容量
Ｃｂ０Ｂの初期化を行なう。ビット線ＢＬ１，／ＢＬ１
についても同様である。この初期化は半導体メモリ装置
の製造後に１度行なうだけでよい。ここで図８の期間ｐ
３の間はデータ読み出し動作をしている時間を示してい
る。
【００６２】次に図９において、ビット線の容量値を示
す線ｌ１およびｌ２は下に凸の曲線となる。なぜなら待
機状態でのビット線の電位は接地電圧としており、ビッ
ト線容量調整用容量のビット線に接続された電極と反対
の電極の電位をも接地電圧としているためである。読み
出し動作については第１の実施例または第２の実施例と
同様でビット線ＢＬ０とビット線／ＢＬ０に読み出され
る電位差はＶｒ９となる。この第４の実施例は、第３の
実施例と同様に、半導体メモリ装置が製造された直後に
初期化を行なえば、再度初期化を行なう必要はない。
す線ｌ１およびｌ２は下に凸の曲線となる。なぜなら待
機状態でのビット線の電位は接地電圧としており、ビッ
ト線容量調整用容量のビット線に接続された電極と反対
の電極の電位をも接地電圧としているためである。読み
出し動作については第１の実施例または第２の実施例と
同様でビット線ＢＬ０とビット線／ＢＬ０に読み出され
る電位差はＶｒ９となる。この第４の実施例は、第３の
実施例と同様に、半導体メモリ装置が製造された直後に
初期化を行なえば、再度初期化を行なう必要はない。
【００６３】また、ビット線容量調整用容量の二つの電
極が待機状態すなわち両電極共に接地電圧ＶＳＳとなっ
ている。このため、特に電源投入時等にビット線容量調
整用容量に電荷を蓄える必要がない。このため電源投入
時の消費電力を抑えることができる。
極が待機状態すなわち両電極共に接地電圧ＶＳＳとなっ
ている。このため、特に電源投入時等にビット線容量調
整用容量に電荷を蓄える必要がない。このため電源投入
時の消費電力を抑えることができる。
【００６４】本発明の半導体メモリ装置の第５の実施例
について説明する。図１０は本発明の半導体メモリ装置
の回路構成を示す図である。図１１は本発明の半導体メ
モリ装置の動作タイミングを示す図である。また、メモ
リセルキャパシタの強誘電体材料のヒステリシス特性と
メモリセルのデータ読み出しを示す図は図９の第４の実
施例と同様である。
について説明する。図１０は本発明の半導体メモリ装置
の回路構成を示す図である。図１１は本発明の半導体メ
モリ装置の動作タイミングを示す図である。また、メモ
リセルキャパシタの強誘電体材料のヒステリシス特性と
メモリセルのデータ読み出しを示す図は図９の第４の実
施例と同様である。
【００６５】図１０の回路構成図は図７の第４の実施例
と比べて、第４の実施例ではビット線イコライズおよび
プリチャージ電位が接地電圧ＶＳＳであるのに対して、
第５の実施例ではビット線イコライズおよびプリチャー
ジ電位ＶＢＥが可変となっている点で異なる。
と比べて、第４の実施例ではビット線イコライズおよび
プリチャージ電位が接地電圧ＶＳＳであるのに対して、
第５の実施例ではビット線イコライズおよびプリチャー
ジ電位ＶＢＥが可変となっている点で異なる。
【００６６】この半導体メモリ装置を製造した直後は、
強誘電体材料を用いたビット線容量調整用容量の分極状
態は不定であり、その容量値が初期化されていない。そ
こで、製造直後のこのような状態に対して、ビット線容
量調整用容量の分極状態を初期化しておくことが必要で
ある。
強誘電体材料を用いたビット線容量調整用容量の分極状
態は不定であり、その容量値が初期化されていない。そ
こで、製造直後のこのような状態に対して、ビット線容
量調整用容量の分極状態を初期化しておくことが必要で
ある。
【００６７】その方法として、ビット線ＢＬ０，／ＢＬ
０をビット線イコライズおよびプリチャージ電位ＶＢＥ
を論理電圧“Ｈ”とする動作を期間ｐ４だけ行なうこと
で、ビット線容量調整用容量Ｃｂ０，Ｃｂ０Ｂの初期化
できる。ビット線ＢＬ１，／ＢＬ１についても同様であ
る。この初期化は半導体メモリ装置の製造後に１度行な
うだけで充分である。ここで期間ｐ５はデータ読み出し
動作を行う時間を示している。
０をビット線イコライズおよびプリチャージ電位ＶＢＥ
を論理電圧“Ｈ”とする動作を期間ｐ４だけ行なうこと
で、ビット線容量調整用容量Ｃｂ０，Ｃｂ０Ｂの初期化
できる。ビット線ＢＬ１，／ＢＬ１についても同様であ
る。この初期化は半導体メモリ装置の製造後に１度行な
うだけで充分である。ここで期間ｐ５はデータ読み出し
動作を行う時間を示している。
【００６８】メモリセルキャパシタの強誘電体材料のヒ
ステリシス特性とメモリセルのデータ読み出しは第４の
実施例と同様である。このため第５の実施例では、ビッ
ト線イコライズおよびプリチャージ電位ＶＢＥを可変と
することで、ビット線容量調整用容量の分極状態の初期
化を１度で行なうことができる。また、ビット線容量調
整用容量の二つの電極が待機状態で、両電極共に接地電
圧ＶＳＳとなっている。このため、特に電源投入時等に
ビット線容量調整用容量に電荷を蓄える必要がない。こ
のため電源投入時の消費電力を抑えることができる。
ステリシス特性とメモリセルのデータ読み出しは第４の
実施例と同様である。このため第５の実施例では、ビッ
ト線イコライズおよびプリチャージ電位ＶＢＥを可変と
することで、ビット線容量調整用容量の分極状態の初期
化を１度で行なうことができる。また、ビット線容量調
整用容量の二つの電極が待機状態で、両電極共に接地電
圧ＶＳＳとなっている。このため、特に電源投入時等に
ビット線容量調整用容量に電荷を蓄える必要がない。こ
のため電源投入時の消費電力を抑えることができる。
【００６９】本発明の半導体メモリ装置の第６の実施例
について説明する。図１２は本発明の半導体メモリ装置
の回路構成を示す図である。動作タイミングは第３の実
施例と同様に図２を用いる。メモリセルキャパシタの強
誘電体材料のヒステリシス特性とメモリセルのデータ読
み出しも第３の実施例と同様に図６を用いる。
について説明する。図１２は本発明の半導体メモリ装置
の回路構成を示す図である。動作タイミングは第３の実
施例と同様に図２を用いる。メモリセルキャパシタの強
誘電体材料のヒステリシス特性とメモリセルのデータ読
み出しも第３の実施例と同様に図６を用いる。
【００７０】この第６の実施例では第３の実施例と比べ
て、強誘電体材料を用いたビット線容量調整用容量Ｃｂ
００とビット線容量調整用容量Ｃｂ０１、ビット線容量
調整用容量Ｃｂ００Ｂとビット線容量調整用容量Ｃｂ０
１Ｂ、ビット線容量調整用容量Ｃｂ１０とビット線容量
調整用容量Ｃｂ１１、ビット線容量調整用容量Ｃｂ１０
Ｂとビット線容量調整用容量Ｃｂ１１Ｂのように、一つ
のビット線に接続されるビット線容量調整用容量が複数
個に分割されている点で異なる。また、この複数個に分
割された各々のビット線容量調整用容量はメモリセルキ
ャパシタと同程度の大きさである。このように、ビット
線容量調整用容量をメモリセルキャパシタと同程度の大
きさで、ビット線容量調整用容量を複数個で構成するこ
とにより、強誘電体材料を用いて形成した容量の容量値
が変化した場合でも、メモリセルキャパシタの容量値の
変化とビット線容量調整用容量の容量値の変化との相対
値がほとんど変化しない。このためビット線ＢＬ０とビ
ット線／ＢＬ０に読み出される電位差Ｖｒ６はセンスア
ンプＳＡ０で正確に増幅できる電位差を確保できる。
て、強誘電体材料を用いたビット線容量調整用容量Ｃｂ
００とビット線容量調整用容量Ｃｂ０１、ビット線容量
調整用容量Ｃｂ００Ｂとビット線容量調整用容量Ｃｂ０
１Ｂ、ビット線容量調整用容量Ｃｂ１０とビット線容量
調整用容量Ｃｂ１１、ビット線容量調整用容量Ｃｂ１０
Ｂとビット線容量調整用容量Ｃｂ１１Ｂのように、一つ
のビット線に接続されるビット線容量調整用容量が複数
個に分割されている点で異なる。また、この複数個に分
割された各々のビット線容量調整用容量はメモリセルキ
ャパシタと同程度の大きさである。このように、ビット
線容量調整用容量をメモリセルキャパシタと同程度の大
きさで、ビット線容量調整用容量を複数個で構成するこ
とにより、強誘電体材料を用いて形成した容量の容量値
が変化した場合でも、メモリセルキャパシタの容量値の
変化とビット線容量調整用容量の容量値の変化との相対
値がほとんど変化しない。このためビット線ＢＬ０とビ
ット線／ＢＬ０に読み出される電位差Ｖｒ６はセンスア
ンプＳＡ０で正確に増幅できる電位差を確保できる。
【００７１】本発明の半導体メモリ装置の第７の実施例
について説明する。図１３は本発明の半導体メモリ装置
の回路構成を示す図である。また、動作タイミングは第
３の実施例と同様に図２に示す。メモリセルキャパシタ
の強誘電体材料のヒステリシス特性とメモリセルのデー
タ読み出しを示す図は第３の実施例と同様に図６に示
す。
について説明する。図１３は本発明の半導体メモリ装置
の回路構成を示す図である。また、動作タイミングは第
３の実施例と同様に図２に示す。メモリセルキャパシタ
の強誘電体材料のヒステリシス特性とメモリセルのデー
タ読み出しを示す図は第３の実施例と同様に図６に示
す。
【００７２】第７の実施例では第３の実施例と比べて、
強誘電体材料を用いたビット線容量調整用容量Ｃｂ０
１、ビット線容量調整用容量Ｃｂ００Ｂとビット線容量
調整用容量Ｃｂ０１Ｂ、ビット線容量調整用容量Ｃｂ１
０とビット線容量調整用容量Ｃｂ１１、ビット線容量調
整用容量Ｃｂ１０Ｂとビット線容量調整用容量Ｃｂ１１
Ｂのように、一つのビット線に接続されるビット線容量
調整用容量を複数個に分割している。さらに、ビット線
容量調整用容量Ｃｂ０１，Ｃｂ０１Ｂ，Ｃｂ１１，Ｃｂ
１１Ｂは、ゲートがビット線容量調整用制御信号ＣＢＣ
であるＮチャネル型ＭＯＳトランジスタを介してビット
線に接続されている。このビット線容量調整用制御信号
ＣＢＣの論理電圧を“Ｌ”にすることにより、ビット線
容量調整用容量Ｃｂ０１，Ｃｂ０１Ｂ，Ｃｂ１１，Ｃｂ
１１Ｂをビット線から電気的に切り離すことができる。
これによってビット線容量調整用容量の容量値を可変
（この場合は容量値を小さく）できる。このようにビッ
ト線容量調整用制御信号ＣＢＣの制御によって、ビット
線ＢＬ０とビット線／ＢＬ０に読み出される電位差Ｖｒ
６をセンスアンプＳＡ０が正確に増幅できる電位差とな
るように制御できる。
強誘電体材料を用いたビット線容量調整用容量Ｃｂ０
１、ビット線容量調整用容量Ｃｂ００Ｂとビット線容量
調整用容量Ｃｂ０１Ｂ、ビット線容量調整用容量Ｃｂ１
０とビット線容量調整用容量Ｃｂ１１、ビット線容量調
整用容量Ｃｂ１０Ｂとビット線容量調整用容量Ｃｂ１１
Ｂのように、一つのビット線に接続されるビット線容量
調整用容量を複数個に分割している。さらに、ビット線
容量調整用容量Ｃｂ０１，Ｃｂ０１Ｂ，Ｃｂ１１，Ｃｂ
１１Ｂは、ゲートがビット線容量調整用制御信号ＣＢＣ
であるＮチャネル型ＭＯＳトランジスタを介してビット
線に接続されている。このビット線容量調整用制御信号
ＣＢＣの論理電圧を“Ｌ”にすることにより、ビット線
容量調整用容量Ｃｂ０１，Ｃｂ０１Ｂ，Ｃｂ１１，Ｃｂ
１１Ｂをビット線から電気的に切り離すことができる。
これによってビット線容量調整用容量の容量値を可変
（この場合は容量値を小さく）できる。このようにビッ
ト線容量調整用制御信号ＣＢＣの制御によって、ビット
線ＢＬ０とビット線／ＢＬ０に読み出される電位差Ｖｒ
６をセンスアンプＳＡ０が正確に増幅できる電位差とな
るように制御できる。
【００７３】本発明の半導体メモリ装置の第８の実施例
について説明する。図１４が本発明の半導体メモリ装置
の第８の実施例の回路構成を示す図である。動作タイミ
ングは第１の実施例と同様に図２で示す。メモリセルキ
ャパシタの強誘電体材料のヒステリシス特性とメモリセ
ルのデータ読み出しを示す図は第１の実施例と同様に図
３で示される。
について説明する。図１４が本発明の半導体メモリ装置
の第８の実施例の回路構成を示す図である。動作タイミ
ングは第１の実施例と同様に図２で示す。メモリセルキ
ャパシタの強誘電体材料のヒステリシス特性とメモリセ
ルのデータ読み出しを示す図は第１の実施例と同様に図
３で示される。
【００７４】第８の実施例では第１の実施例と比べて、
セルプレート電極がワード線と平行に並んだメモリセル
に接続されておらず、ビット線と平行に並んだメモリセ
ルに接続されている。メモリセルのデータ読み出しは選
択された、すなわち論理電圧が“Ｈ”となったワード線
と、論理電圧が“Ｈ”となったセルプレート電極の交点
に位置しているメモリセルについてのみデータが読み出
される。このため、センスアンプを制御するセンスアン
プ制御信号はセンスアンプＳＡ０，ＳＡ１の各々に対し
てＳＡＥ１００，ＳＡＥ１０１の二つの信号によって制
御する。ビット線にビット線容量調整用容量が接続され
ている構成やその効果については第１の実施例と同様で
ある。
セルプレート電極がワード線と平行に並んだメモリセル
に接続されておらず、ビット線と平行に並んだメモリセ
ルに接続されている。メモリセルのデータ読み出しは選
択された、すなわち論理電圧が“Ｈ”となったワード線
と、論理電圧が“Ｈ”となったセルプレート電極の交点
に位置しているメモリセルについてのみデータが読み出
される。このため、センスアンプを制御するセンスアン
プ制御信号はセンスアンプＳＡ０，ＳＡ１の各々に対し
てＳＡＥ１００，ＳＡＥ１０１の二つの信号によって制
御する。ビット線にビット線容量調整用容量が接続され
ている構成やその効果については第１の実施例と同様で
ある。
【００７５】本発明の半導体メモリ装置の第９の実施例
について、図１５〜図１７を用いて説明する。図１５は
本実施例の半導体メモリ装置の回路構成図を示す。図１
６はその回路の動作タイミング図を示す。また、図１７
はメモリセルキャパシタの強誘電体材料のヒステリシス
特性とメモリセルのデータ読み出しを示す。
について、図１５〜図１７を用いて説明する。図１５は
本実施例の半導体メモリ装置の回路構成図を示す。図１
６はその回路の動作タイミング図を示す。また、図１７
はメモリセルキャパシタの強誘電体材料のヒステリシス
特性とメモリセルのデータ読み出しを示す。
【００７６】第１の実施例が一つのメモリセルが、二つ
のメモリセルキャパシタと二つのＭＯＳトランジスタで
構成されているのに対して、第９の実施例は一つのメモ
リセルが一つのメモリセルキャパシタと一つのＭＯＳト
ランジスタで構成されている点で異なる。
のメモリセルキャパシタと二つのＭＯＳトランジスタで
構成されているのに対して、第９の実施例は一つのメモ
リセルが一つのメモリセルキャパシタと一つのＭＯＳト
ランジスタで構成されている点で異なる。
【００７７】まず、図１５の回路構成図について簡単に
説明する。ＷＬ０〜ＷＬ３はワード線、ＤＷＬ０〜ＤＷ
Ｌ１はダミーワード線、ＢＬ０，／ＢＬ０，ＢＬ１，／
ＢＬ１はビット線、ＣＰ０，ＣＰ１はセルプレート電
極、ＤＣＰ０，ＤＣＰ１はダミーセルプレート電極、Ｅ
Ｑ１１はビット線イコライズおよびプリチャージ制御信
号、ＳＡＥ０，ＳＡＥ１はセンスアンプ制御信号、ＶＳ
Ｓは接地電圧、ＶＣＣは電源電圧、ＳＡ０，ＳＡ１はセ
ンスアンプ、Ｃｓ１〜Ｃｓ８は本体メモリセル強誘電体
キャパシタ、Ｃｄ１〜Ｃｄ４はダミーメモリセル強誘電
体キャパシタ、ＱｎはＮチャネル型ＭＯＳトランジスタ
である。
説明する。ＷＬ０〜ＷＬ３はワード線、ＤＷＬ０〜ＤＷ
Ｌ１はダミーワード線、ＢＬ０，／ＢＬ０，ＢＬ１，／
ＢＬ１はビット線、ＣＰ０，ＣＰ１はセルプレート電
極、ＤＣＰ０，ＤＣＰ１はダミーセルプレート電極、Ｅ
Ｑ１１はビット線イコライズおよびプリチャージ制御信
号、ＳＡＥ０，ＳＡＥ１はセンスアンプ制御信号、ＶＳ
Ｓは接地電圧、ＶＣＣは電源電圧、ＳＡ０，ＳＡ１はセ
ンスアンプ、Ｃｓ１〜Ｃｓ８は本体メモリセル強誘電体
キャパシタ、Ｃｄ１〜Ｃｄ４はダミーメモリセル強誘電
体キャパシタ、ＱｎはＮチャネル型ＭＯＳトランジスタ
である。
【００７８】本体メモリセルは本体メモリセル強誘電体
キャパシタＣｓ１〜Ｃｓ８と、ワード線ＷＬ０〜ＷＬ３
がゲートに接続されたＮチャネル型ＭＯＳトランジスタ
Ｑｎとで構成されている。本体メモリセル強誘電体キャ
パシタＣｓ１〜Ｃｓ８の第１の電極はＮチャネル型ＭＯ
ＳトランジスタＱｎのソースに接続されている。また、
本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第
２の電極はセルプレート電極ＣＰ０，ＣＰ１に接続され
ている。また、本体メモリセルを構成するＮチャネル型
ＭＯＳトランジスタＱｎのドレインはビット線ＢＬ０，
／ＢＬ０，ＢＬ１，／ＢＬ１に接続されている。ダミー
メモリセルも同様に、ダミーメモリセル強誘電体キャパ
シタＣｄ１〜Ｃｄ４と、ダミーワード線ＤＷＬ０〜ＤＷ
Ｌ１がゲートに接続されたＮチャネル型ＭＯＳトランジ
スタＱｎとで構成されている。また、ダミーメモリセル
強誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極はＮチ
ャネル型ＭＯＳトランジスタＱｎのソースに接続されて
いる。ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃ
ｄ４の第２の電極はダミーセルプレート電極ＤＣＰ０，
ＤＣＰ１に接続されている。また、ダミーメモリセルを
構成するＮチャネル型ＭＯＳトランジスタＱｎのドレイ
ンは、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に
接続されている。また、ビット線ＢＬ０，／ＢＬ０，Ｂ
Ｌ１，／ＢＬ１のそれぞれにビット線容量調整用容量Ｃ
ｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４が接続されている。ここ
では、このビット線容量調整用容量のビット線に接続さ
れている電極と反対側の電極は電源電圧ＶＣＣに接続さ
れている。この電極の電圧は任意に設定される。
キャパシタＣｓ１〜Ｃｓ８と、ワード線ＷＬ０〜ＷＬ３
がゲートに接続されたＮチャネル型ＭＯＳトランジスタ
Ｑｎとで構成されている。本体メモリセル強誘電体キャ
パシタＣｓ１〜Ｃｓ８の第１の電極はＮチャネル型ＭＯ
ＳトランジスタＱｎのソースに接続されている。また、
本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第
２の電極はセルプレート電極ＣＰ０，ＣＰ１に接続され
ている。また、本体メモリセルを構成するＮチャネル型
ＭＯＳトランジスタＱｎのドレインはビット線ＢＬ０，
／ＢＬ０，ＢＬ１，／ＢＬ１に接続されている。ダミー
メモリセルも同様に、ダミーメモリセル強誘電体キャパ
シタＣｄ１〜Ｃｄ４と、ダミーワード線ＤＷＬ０〜ＤＷ
Ｌ１がゲートに接続されたＮチャネル型ＭＯＳトランジ
スタＱｎとで構成されている。また、ダミーメモリセル
強誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極はＮチ
ャネル型ＭＯＳトランジスタＱｎのソースに接続されて
いる。ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃ
ｄ４の第２の電極はダミーセルプレート電極ＤＣＰ０，
ＤＣＰ１に接続されている。また、ダミーメモリセルを
構成するＮチャネル型ＭＯＳトランジスタＱｎのドレイ
ンは、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に
接続されている。また、ビット線ＢＬ０，／ＢＬ０，Ｂ
Ｌ１，／ＢＬ１のそれぞれにビット線容量調整用容量Ｃ
ｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４が接続されている。ここ
では、このビット線容量調整用容量のビット線に接続さ
れている電極と反対側の電極は電源電圧ＶＣＣに接続さ
れている。この電極の電圧は任意に設定される。
【００７９】また、ビット線ＢＬ０と／ＢＬ０，ＢＬ１
と／ＢＬ１はそれぞれセンスアンプＳＡ０，ＳＡ１に接
続されている。センスアンプＳＡ０，ＳＡ１は、それぞ
れセンスアンプ制御信号ＳＡＥ０，ＳＡＥ１で制御さ
れ、センスアンプ制御信号ＳＡＥ０，ＳＡＥ１が全て論
理電圧“Ｈ”のとき動作する。また、ビット線ＢＬ０と
ビット線／ＢＬ０、ビット線ＢＬ１とビット線／ＢＬ１
は、ゲートがビット線イコライズおよびプリチャージ制
御信号ＥＱ１１であるＮチャネル型ＭＯＳトランジスタ
Ｑｎを介して接続されている。ビット線ＢＬ０，／ＢＬ
０，ＢＬ１，／ＢＬ１のそれぞれはゲートがビット線イ
コライズおよびプリチャージ制御信号ＥＱ１１であるＮ
チャネル型ＭＯＳトランジスタＱｎを介して接地電圧Ｖ
ＳＳに接続されている。
と／ＢＬ１はそれぞれセンスアンプＳＡ０，ＳＡ１に接
続されている。センスアンプＳＡ０，ＳＡ１は、それぞ
れセンスアンプ制御信号ＳＡＥ０，ＳＡＥ１で制御さ
れ、センスアンプ制御信号ＳＡＥ０，ＳＡＥ１が全て論
理電圧“Ｈ”のとき動作する。また、ビット線ＢＬ０と
ビット線／ＢＬ０、ビット線ＢＬ１とビット線／ＢＬ１
は、ゲートがビット線イコライズおよびプリチャージ制
御信号ＥＱ１１であるＮチャネル型ＭＯＳトランジスタ
Ｑｎを介して接続されている。ビット線ＢＬ０，／ＢＬ
０，ＢＬ１，／ＢＬ１のそれぞれはゲートがビット線イ
コライズおよびプリチャージ制御信号ＥＱ１１であるＮ
チャネル型ＭＯＳトランジスタＱｎを介して接地電圧Ｖ
ＳＳに接続されている。
【００８０】次に、図１６と図１７において、本体メモ
リセルのデータを読み出すために、初期状態として、ワ
ード線ＷＬ０〜ＷＬ３、ダミーワード線ＤＷＬ０，ＤＷ
Ｌ１、セルプレート電極ＣＰ０，ＣＰ１、ダミーセルプ
レート電極ＤＣＰ０，ＤＣＰ１、センスアンプ制御信号
ＳＡＥ０，ＳＡＥ１の全ての論理電圧を“Ｌ”としてい
る。さらに、ビット線イコライズおよびプリチャージ制
御信号ＥＱ１１を論理電圧“Ｈ”とし、ビット線を論理
電圧“Ｌ”とする。
リセルのデータを読み出すために、初期状態として、ワ
ード線ＷＬ０〜ＷＬ３、ダミーワード線ＤＷＬ０，ＤＷ
Ｌ１、セルプレート電極ＣＰ０，ＣＰ１、ダミーセルプ
レート電極ＤＣＰ０，ＤＣＰ１、センスアンプ制御信号
ＳＡＥ０，ＳＡＥ１の全ての論理電圧を“Ｌ”としてい
る。さらに、ビット線イコライズおよびプリチャージ制
御信号ＥＱ１１を論理電圧“Ｈ”とし、ビット線を論理
電圧“Ｌ”とする。
【００８１】その後、ビット線イコライズおよびプリチ
ャージ制御信号ＥＱ１１を論理電圧“Ｌ”とし、ビット
線をフローティング状態にする。次に、本体メモリセル
キャパシタＣｓ２のデータを読み出すために、ワード線
ＷＬ１、ダミーワード線ＤＷＬ１、セルプレート電極Ｃ
Ｐ０、ダミーセルプレート電極ＤＣＰ０の全てを論理電
圧“Ｈ”とする。これによって、ビット線ＢＬ０にダミ
ーメモリセルのデータが読み出され、ビット線／ＢＬ０
に本体メモリセルのデータが読み出される。このとき、
本体メモリセルのデータが“１”の場合、図１７の点Ｂ
の状態から点Ｏ１７の状態になる。本体メモリセルのデ
ータが“０”の場合、点Ｅの状態から点Ｐ１７の状態に
なり、ダミーメモリセルは点Ｔ１７の状態から点Ｓ１７
の状態になる。その後、センスアンプ制御信号ＳＡＥ０
を論理電圧“Ｈ”として、センスアンプＳＡ０を動作さ
せると、ビット線ＢＬ０，／ＢＬ０に読み出されたデー
タが増幅される。センスアンプを動作させデータが増幅
された状態で、本体メモリセルのデータが“１”であれ
ば、本体メモリセルは点Ｏ１７の状態から点Ｑ１７の状
態に、ダミーメモリセルは点Ｓ１７の状態から点Ｄの状
態になる。この時、本体メモリセルのデータが“０”で
あれば、本体メモリセルは点Ｐ１７の状態から点Ｄの状
態に、ダミーメモリセルは点Ｓ１７の状態から点Ｔ１７
の状態になる。
ャージ制御信号ＥＱ１１を論理電圧“Ｌ”とし、ビット
線をフローティング状態にする。次に、本体メモリセル
キャパシタＣｓ２のデータを読み出すために、ワード線
ＷＬ１、ダミーワード線ＤＷＬ１、セルプレート電極Ｃ
Ｐ０、ダミーセルプレート電極ＤＣＰ０の全てを論理電
圧“Ｈ”とする。これによって、ビット線ＢＬ０にダミ
ーメモリセルのデータが読み出され、ビット線／ＢＬ０
に本体メモリセルのデータが読み出される。このとき、
本体メモリセルのデータが“１”の場合、図１７の点Ｂ
の状態から点Ｏ１７の状態になる。本体メモリセルのデ
ータが“０”の場合、点Ｅの状態から点Ｐ１７の状態に
なり、ダミーメモリセルは点Ｔ１７の状態から点Ｓ１７
の状態になる。その後、センスアンプ制御信号ＳＡＥ０
を論理電圧“Ｈ”として、センスアンプＳＡ０を動作さ
せると、ビット線ＢＬ０，／ＢＬ０に読み出されたデー
タが増幅される。センスアンプを動作させデータが増幅
された状態で、本体メモリセルのデータが“１”であれ
ば、本体メモリセルは点Ｏ１７の状態から点Ｑ１７の状
態に、ダミーメモリセルは点Ｓ１７の状態から点Ｄの状
態になる。この時、本体メモリセルのデータが“０”で
あれば、本体メモリセルは点Ｐ１７の状態から点Ｄの状
態に、ダミーメモリセルは点Ｓ１７の状態から点Ｔ１７
の状態になる。
【００８２】次に、セルプレート電極ＣＰ０を論理電圧
“Ｌ”とする。このとき、本体メモリセルのデータが
“１”であれば、本体メモリセルは点Ｑ１７の状態から
点Ａの状態に、ダミーメモリセルは点Ｄの状態を維持す
る。本体メモリセルのデータが“０”であれば、本体メ
モリセルは点Ｄの状態から点Ｅの状態に、ダミーメモリ
セルは点Ｔ１７の状態を維持する。
“Ｌ”とする。このとき、本体メモリセルのデータが
“１”であれば、本体メモリセルは点Ｑ１７の状態から
点Ａの状態に、ダミーメモリセルは点Ｄの状態を維持す
る。本体メモリセルのデータが“０”であれば、本体メ
モリセルは点Ｄの状態から点Ｅの状態に、ダミーメモリ
セルは点Ｔ１７の状態を維持する。
【００８３】次に、ワード線ＷＬ１、ダミーワード線Ｄ
ＷＬ１を論理電圧“Ｌ”とする。このとき、本体メモリ
セルのデータが“１”であれば、本体メモリセルは点Ａ
の状態から点Ａと点Ｂの間の状態に、ダミーメモリセル
は点Ｄの状態から点Ｄと点Ｔ１７の間の状態となる。
ＷＬ１を論理電圧“Ｌ”とする。このとき、本体メモリ
セルのデータが“１”であれば、本体メモリセルは点Ａ
の状態から点Ａと点Ｂの間の状態に、ダミーメモリセル
は点Ｄの状態から点Ｄと点Ｔ１７の間の状態となる。
【００８４】その後、ダミーメモリセルは点Ｔ１７の状
態とする。本体メモリセルのデータが“０”であれば、
本体メモリセルは点Ｅの状態を維持し、ダミーメモリセ
ルは点Ｔ１７を維持する。
態とする。本体メモリセルのデータが“０”であれば、
本体メモリセルは点Ｅの状態を維持し、ダミーメモリセ
ルは点Ｔ１７を維持する。
【００８５】次にダミーセルプレート電極ＤＣＰ０を論
理電圧“Ｌ”とし、センスアンプ制御信号ＳＡＥ０を論
理電圧“Ｌ”、ビット線イコライズおよびプリチャージ
制御信号ＥＱ１１を論理電圧“Ｈ”とし、ビット線を論
理電圧“Ｌ”とする。
理電圧“Ｌ”とし、センスアンプ制御信号ＳＡＥ０を論
理電圧“Ｌ”、ビット線イコライズおよびプリチャージ
制御信号ＥＱ１１を論理電圧“Ｈ”とし、ビット線を論
理電圧“Ｌ”とする。
【００８６】この第９の実施例において、ビット線容量
調整用容量の容量値は、ビット線の寄生容量とビット線
容量調整用容量をあわせた容量値から求まる。この容量
値を傾きとしてもつ線ｌ１，ｌ２，ｌ３は、本体メモリ
セルのデータ“１”とデータ“０”の読み出し電位差Ｖ
ｒ１７がセンスアンプで正確に増幅できる電位差の少な
くとも２倍以上となるように、線ｌ１，ｌ２，ｌ３の傾
きを決める。
調整用容量の容量値は、ビット線の寄生容量とビット線
容量調整用容量をあわせた容量値から求まる。この容量
値を傾きとしてもつ線ｌ１，ｌ２，ｌ３は、本体メモリ
セルのデータ“１”とデータ“０”の読み出し電位差Ｖ
ｒ１７がセンスアンプで正確に増幅できる電位差の少な
くとも２倍以上となるように、線ｌ１，ｌ２，ｌ３の傾
きを決める。
【００８７】次に、ダミーメモリセルの容量値を決定す
るために、ダミーメモリセルの容量を示す線すなわち点
Ｄ、点Ｓ１７、点Ｔ１７を通る線と、ワード線ＷＬ０と
セルプレート電極ＣＰ０との論理電圧を“Ｈ”とした直
後に生じる電界の分だけ点Ｔ１７から横軸に移動した点
Ｒ１７を通る線ｌ３（線ｌ１，ｌ２を平行移動した線）
との交点を点Ｓ１７とする。このとき、点Ｓ１７と点Ｐ
１７との電位差をＶｌ１７、点Ｓ１７と点Ｏ１７との電
位差をＶｈ１７とし、Ｖｌ１７およびＶｈ１７がセンス
アンプで正確に増幅できるだけの電位差であるようにす
る。理想的にはＶｌ１７＝Ｖｈ１７＝Ｖｒ１７／２とす
る。このようにしてビット線容量調整用容量を決定する
ことにより、センスアンプによって正確で高速な増幅が
可能となる。
るために、ダミーメモリセルの容量を示す線すなわち点
Ｄ、点Ｓ１７、点Ｔ１７を通る線と、ワード線ＷＬ０と
セルプレート電極ＣＰ０との論理電圧を“Ｈ”とした直
後に生じる電界の分だけ点Ｔ１７から横軸に移動した点
Ｒ１７を通る線ｌ３（線ｌ１，ｌ２を平行移動した線）
との交点を点Ｓ１７とする。このとき、点Ｓ１７と点Ｐ
１７との電位差をＶｌ１７、点Ｓ１７と点Ｏ１７との電
位差をＶｈ１７とし、Ｖｌ１７およびＶｈ１７がセンス
アンプで正確に増幅できるだけの電位差であるようにす
る。理想的にはＶｌ１７＝Ｖｈ１７＝Ｖｒ１７／２とす
る。このようにしてビット線容量調整用容量を決定する
ことにより、センスアンプによって正確で高速な増幅が
可能となる。
【００８８】ビット線容量調整用容量の構成方法やビッ
ト線容量調整用容量のそれぞれの電極の待機時の設定電
圧などについては、第１〜第８の実施例の場合と同様の
ことが可能でそれぞれに対応する実施例が可能である。
ト線容量調整用容量のそれぞれの電極の待機時の設定電
圧などについては、第１〜第８の実施例の場合と同様の
ことが可能でそれぞれに対応する実施例が可能である。
【００８９】
【発明の効果】本発明のメモリセルキャパシタに強誘電
体膜を用いた半導体メモリ装置によれば、ビット線の寄
生容量以外に意図的に容量を付加することによって、メ
モリセルのデータ読み出し電位差を大きくすることがで
き、読み出し時の誤動作がない半導体メモリ装置とする
ことができる。
体膜を用いた半導体メモリ装置によれば、ビット線の寄
生容量以外に意図的に容量を付加することによって、メ
モリセルのデータ読み出し電位差を大きくすることがで
き、読み出し時の誤動作がない半導体メモリ装置とする
ことができる。
【図１】本発明の半導体メモリ装置の第１の実施例の回
路構成を示す図
路構成を示す図
【図２】本発明の半導体メモリ装置の第１の実施例の動
作タイミングを示す図
作タイミングを示す図
【図３】本発明の半導体メモリ装置の第１の実施例のメ
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
【図４】本発明の半導体メモリ装置の第２の実施例のメ
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
【図５】本発明の半導体メモリ装置の第２の実施例のビ
ット線容量とメモリセルのデータ読み出し電位差との関
係図
ット線容量とメモリセルのデータ読み出し電位差との関
係図
【図６】本発明の半導体メモリ装置の第３の実施例のメ
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
【図７】本発明の半導体メモリ装置の第４の実施例の回
路構成を示す図
路構成を示す図
【図８】本発明の半導体メモリ装置の第４の実施例の動
作タイミングを示す図
作タイミングを示す図
【図９】本発明の半導体メモリ装置の第４の実施例のメ
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
【図１０】本発明の半導体メモリ装置の第５の実施例の
回路構成を示す図
回路構成を示す図
【図１１】本発明の半導体メモリ装置の第５の実施例の
動作タイミングを示す図
動作タイミングを示す図
【図１２】本発明の半導体メモリ装置の第６の実施例の
回路構成を示す図
回路構成を示す図
【図１３】本発明の半導体メモリ装置の第７の実施例の
回路構成を示す図
回路構成を示す図
【図１４】本発明の半導体メモリ装置の第８の実施例の
回路構成を示す図
回路構成を示す図
【図１５】本発明の半導体メモリ装置の第９の実施例の
回路構成を示す図
回路構成を示す図
【図１６】本発明の半導体メモリ装置の第９の実施例の
動作タイミングを示す図
動作タイミングを示す図
【図１７】本発明の半導体メモリ装置の第９の実施例の
メモリセルキャパシタの強誘電体材料のヒステリシス特
性とメモリセルのデータ読み出しを示す図
メモリセルキャパシタの強誘電体材料のヒステリシス特
性とメモリセルのデータ読み出しを示す図
【図１８】従来の半導体メモリ装置の回路構成を示す図
【図１９】従来の半導体メモリ装置の回路構成を示す図
１８のセンスアンプ部９０，９６を示す図
１８のセンスアンプ部９０，９６を示す図
【図２０】従来の半導体メモリ装置の動作タイミングを
示す図
示す図
【図２１】従来の半導体メモリ装置のメモリセルキャパ
シタの強誘電体材料のヒステリシス特性とメモリセルの
データ読み出しを示す図
シタの強誘電体材料のヒステリシス特性とメモリセルの
データ読み出しを示す図
ｌ１〜ｌ３ ビット線容量調整用容量を含むビット線容
量の特性を示す線 ８０ａ〜８０ｄ メモリセル ８１ａ〜８１ｄ メモリセルトランジスタ ８２ ワード線（ＷＯＲＤ） ８３ａ〜８３ｄ 強誘電体膜を用いたメモリセルキャパ
シタ ８４ ワード線（ＷＯＲＤ） ８６，８８ ビット線 ９０ センスアンプ ９２，９４ ビット線 ９６ センスアンプ ９８，１００ セルプレート電極（ＰＬＡＴＥ） １０２，１０４，１０６，１０８ ビット線プリチャー
ジ用トランジスタ １１０，１１２ Ｐチャネル型ＭＯＳトランジスタ １１４，１１６ 信号ノード １１８，１２０ Ｎチャネル型ＭＯＳトランジスタ ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１ ビット線 Ｃｂ ビット線容量 Ｃｂ０，Ｃｂ０Ｂ，Ｃｂ１，Ｃｂ１Ｂ，Ｃｂ００〜Ｃｂ
１１，Ｃｂ００Ｂ〜Ｃｂ１１Ｂ ビット線容量調整用容
量 ＣＢＣ ビット線容量調整用制御信号 Ｃｂｈ 読み出し可能最高ビット線容量調整用容量値 Ｃｂｌ 読み出し可能最低ビット線容量調整用容量値 Ｃｄ１〜Ｃｄ４ ダミーメモリセルキャパシタ ＣＰ０〜ＣＰ７ セルプレート電極 Ｃｓ００〜Ｃｓ１７，Ｃｓ００Ｂ〜Ｃｓ１７Ｂ，Ｃｓ１
〜Ｃｓ８ 本体メモリセルキャパシタ ＤＣＰ０，ＤＣＰ１ ダミーセルプレート電極 ＤＷＬ０〜ＤＷＬ１ ダミーワード線 ＥＱ１１〜ＥＱ１０１ ビット線イコライズおよびプリ
チャージ制御信号 Ｑｎ Ｎチャネル型ＭＯＳトランジスタ ＳＡ０，ＳＡ１ センスアンプ ＳＡＥ１００，ＳＡＥ１０１ センスアンプ制御信号 ＶＢＥ ビット線イコライズおよびプリチャージ電位 ＶＣＣ 電源電圧 Ｖｌ１７，Ｖｈ１７，Ｖｒ，Ｖｒ３〜Ｖｒ２１ メモリ
セルのデータ読み出し電位差 Ｖｒｍ 読み出し可能最低電位差値 ＶＳＳ 接地電圧 ＷＬ０〜ＷＬ７ ワード線 φＰＲＥＣＨＡＲＧＥ ビット線プリチャージ制御信号 φＳＥＮＳＥ センスアンプ制御信号 ｐ１〜ｐ５ 期間
量の特性を示す線 ８０ａ〜８０ｄ メモリセル ８１ａ〜８１ｄ メモリセルトランジスタ ８２ ワード線（ＷＯＲＤ） ８３ａ〜８３ｄ 強誘電体膜を用いたメモリセルキャパ
シタ ８４ ワード線（ＷＯＲＤ） ８６，８８ ビット線 ９０ センスアンプ ９２，９４ ビット線 ９６ センスアンプ ９８，１００ セルプレート電極（ＰＬＡＴＥ） １０２，１０４，１０６，１０８ ビット線プリチャー
ジ用トランジスタ １１０，１１２ Ｐチャネル型ＭＯＳトランジスタ １１４，１１６ 信号ノード １１８，１２０ Ｎチャネル型ＭＯＳトランジスタ ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１ ビット線 Ｃｂ ビット線容量 Ｃｂ０，Ｃｂ０Ｂ，Ｃｂ１，Ｃｂ１Ｂ，Ｃｂ００〜Ｃｂ
１１，Ｃｂ００Ｂ〜Ｃｂ１１Ｂ ビット線容量調整用容
量 ＣＢＣ ビット線容量調整用制御信号 Ｃｂｈ 読み出し可能最高ビット線容量調整用容量値 Ｃｂｌ 読み出し可能最低ビット線容量調整用容量値 Ｃｄ１〜Ｃｄ４ ダミーメモリセルキャパシタ ＣＰ０〜ＣＰ７ セルプレート電極 Ｃｓ００〜Ｃｓ１７，Ｃｓ００Ｂ〜Ｃｓ１７Ｂ，Ｃｓ１
〜Ｃｓ８ 本体メモリセルキャパシタ ＤＣＰ０，ＤＣＰ１ ダミーセルプレート電極 ＤＷＬ０〜ＤＷＬ１ ダミーワード線 ＥＱ１１〜ＥＱ１０１ ビット線イコライズおよびプリ
チャージ制御信号 Ｑｎ Ｎチャネル型ＭＯＳトランジスタ ＳＡ０，ＳＡ１ センスアンプ ＳＡＥ１００，ＳＡＥ１０１ センスアンプ制御信号 ＶＢＥ ビット線イコライズおよびプリチャージ電位 ＶＣＣ 電源電圧 Ｖｌ１７，Ｖｈ１７，Ｖｒ，Ｖｒ３〜Ｖｒ２１ メモリ
セルのデータ読み出し電位差 Ｖｒｍ 読み出し可能最低電位差値 ＶＳＳ 接地電圧 ＷＬ０〜ＷＬ７ ワード線 φＰＲＥＣＨＡＲＧＥ ビット線プリチャージ制御信号 φＳＥＮＳＥ センスアンプ制御信号 ｐ１〜ｐ５ 期間
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−62469（ＪＰ，Ａ) 特開 昭63−201998（ＪＰ，Ａ) 特開 平４−90189（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (19)
- 【請求項１】 増幅器に第１のビット線と前記第１のビ
ット線と対になった第２のビット線とが接続され、 前記第１のビット線に第１のＭＯＳトランジスタのドレ
インが接続され、前記第１のＭＯＳトランジスタのゲー
トに第１のワード線が接続され、前記第１のＭＯＳトラ
ンジスタのソースに第１の強誘電体キャパシタの第１の
電極が接続され、前記第１の強誘電体キャパシタの第２
の電極に第１のセルプレート電極が接続され、 前記第２のビット線に第２のＭＯＳトランジスタのドレ
インが接続され、前記第２のＭＯＳトランジスタのゲー
トに第２のワード線が接続され、前記第２のＭＯＳトラ
ンジスタのソースに第２の強誘電体キャパシタの第１の
電極が接続され、前記第１の強誘電体キャパシタの第２
の電極に第２のセルプレート電極が接続され、 前記第１のビット線に第１のビット線容量調整用容量
が、前記第２のビット線に第２のビット線容量調整用容
量がそれぞれ接続された半導体メモリ装置の製造方法で
あって、 前記第１の強誘電体キャパシタの電荷を第１のビット線
に、前記第２の強誘電体キャパシタの電荷を第２のビッ
ト線にそれぞれ読み出した時に、前記第１のビット線と
前記第２のビット線との間に生じる電位差を前記増幅器
で増幅できるように、前記第１の強誘電体キャパシタ及
び前記第２の強誘電体キャパシタのヒステリシス特性
と、前記第１のビット線及び前記第２のビット線の寄生
容量値とから前記第１のビット線容量調整用容量及び前
記第２のビット線容量調整用容量の容量値を設定するこ
とを特徴とする半導体メモリ装置の製造方法。 - 【請求項２】 前記第１の強誘電体キャパシタの電荷を
第１のビット線に、前記第２の強誘電体キャパシタの電
荷を第２のビット線にそれぞれ読み出した時の前記第１
のセルプレート電極および第２のセルプレート電極の電
圧がともに第１の電圧であり、 前記第１の強誘電体キャパシタの分極反転する方向のヒ
ステリシス特性を示す曲線と前記第１の強誘電体キャパ
シタの残留分極点から第１の電圧分移動した点 を通る第
１のビット線容量の特性を示す線との交点が示す電圧
と、前記第１の電圧との差が前記第１のビット線に生じ
る電位であり、 前記第２の強誘電体キャパシタの分極反転しない方向の
ヒステリシス特性を示す曲線と前記第２の強誘電体キャ
パシタの残留分極点から第１の電圧分移動した点を通る
第２のビット線容量の特性を示す線との交点が示す電圧
と、前記第１の電圧との差が前記第２のビット線に生じ
る電位である請求項１記載の半導体メモリ装置の製造方
法。 - 【請求項３】 増幅器に第１のビット線と前記第１のビ
ット線と対になった第２のビット線とが接続され、前記第１のビット線に第１のＭＯＳトランジスタのドレ
インが接続され、前記第１のＭＯＳトランジスタのゲー
トに第１のワード線が接続され、前記第１のＭＯＳトラ
ンジスタのソースに第１の強誘電体キャパシタの第１の
電極が接続され、前記第１の強誘電体キャパシタの第２
の電極に第１のセルプレート電極が接続され、 前記第２のビット線に第２のＭＯＳトランジスタのドレ
インが接続され、前記第２のＭＯＳトランジスタのゲー
トに第２のワード線が接続され、前記第２のＭＯＳトラ
ンジスタのソースに第２の強誘電体キャパシタの第１の
電極が接続され、前記第１の強誘電体キャパシタの第２
の電極に第２のセルプレート電極が接続され、 前記第１のビット線に第１のビット線容量調整用容量の
第１の電極が、前記第２のビット線に第２のビット線容
量調整用容量の第１の電極がそれぞれ接続され、前記第
１のビット線容量調整用容量の第２の電極および前記第
２のビット線容量調整用容量の第２の電極にそれぞれプ
レート電極が接続され、 前記第１の強誘電体キャパシタの電荷を第１のビット線
に、前記第２の強誘電体キャパシタの電荷を第２のビッ
ト線にそれぞれ読み出した時に、前記第１のビット線と
前記第２のビット線との間に生じる電位差を前記増幅器
で増幅できるように、前記第１の強誘電体キャパシタ及
び前記第２の強誘電体キャパシタのヒステリシス特性
と、前記第１のビット線及び前記第２のビット線の寄生
容量値とから前記第１のビット線容量調整用容量及び前
記第２のビット線容量調整用容量の 容量値を設定した こ
とを特徴とする半導体メモリ装置。 - 【請求項４】 前記第１の強誘電体キャパシタの電荷を
第１のビット線に、前記第２の強誘電体キャパシタの電
荷を第２のビット線にそれぞれ読み出した時の前記第１
のセルプレート電極および第２のセルプレート電極の電
圧がともに第１の電圧であり、 前記第１の強誘電体キャパシタの分極反転する方向のヒ
ステリシス特性を示す曲線と前記第１の強誘電体キャパ
シタの残留分極点から第１の電圧分移動した点を通る第
１のビット線容量の特性を示す線との交点が示す電圧
と、前記第１の電圧との差が前記第１のビット線に生じ
る電位であり、 前記第２の強誘電体キャパシタの分極反転しない方向の
ヒステリシス特性を示す曲線と前記第２の強誘電体キャ
パシタの残留分極点から第１の電圧分移動した点を通る
第２のビット線容量の特性を示す線との交点が示す電圧
と、前記第１の電圧との差が前記第２のビット線に生じ
る電位である請求項３記載の半導体メモリ装置。 - 【請求項５】 前記第１のビット線容量調整用容量およ
び前記第２のビット線容量調整用容量が強誘電体膜で形
成されていることを特徴とする請求項３記載の半導体メ
モリ装置。 - 【請求項６】 前記第１のビット線容量調整用容量およ
び前記第２のビット線容量調整用容量が複数個の容量で
構成され、前記複数個の容量の接続の有無が選択されて
いることを特徴とする請求項３または請求項５記載の半
導体メモリ装置。 - 【請求項７】 前記第１のビット線容量調整用容量およ
び前記第２のビット線容量調整用容量を前記電位差が前
記増幅器で増幅可能な範囲で小さくしたことを特徴とす
る請求項３記載の半導体メモリ装置。 - 【請求項８】 待機状態時に前記第１のビット線容量調
整用容量の第１の電極の論理電圧と第２の電極の論理電
圧とが同一であることを特徴とする請求項３記載の半導
体メモリ装置。 - 【請求項９】 前記待機状態時に前記第１のビット線容
量調整用容量の第１の電極の論理電圧と第２の電極の論
理電圧とがともに”Ｌ”であることを特徴とする請求項
８記載の半導体メモリ装置。 - 【請求項１０】 前記第１のビット線容量調整用容量お
よび前記第２のビット線容量調整用容量に、前記第１の
ビット線が第１の論理電圧で、前記第２のビット線を第
１の論理電圧、第２の論理電圧、第１の論理電圧と変化
させる書き込み動作と、前記第２のビット線が第１の論
理電圧で、前記第１のビット線を第１の論理電圧、第２
の論理電圧、第１の論理電圧と変化させる書き込み動作
とを行い、前記第１のビット線容量調整用容量および前
記第２のビット線容量調整用容量を初期化したことを特
徴とする請求項５記載の半導体メモリ装置。 - 【請求項１１】 前記第１のビット線および前記第２の
ビット線のプリチャージ電位を第１の論理電圧、第２の
論理電圧、第１の論理電圧と変化させて、前記第１のビ
ット線容量調整用容量および前記第２のビット線容量調
整用容量を初期化したことを特徴とする請求項５記載の
半導体メモリ装置。 - 【請求項１２】 前記第１のビット線容量調整用容量お
よび前記第２のビット線容量調整用容量が、前記第１の
強誘電体キャパシタと同程度の大きさをもつ容量複数個
で構成されていることを特徴とする請求項３記載の半導
体メモリ装置。 - 【請求項１３】 増幅器に、第１のビット線と前記第１
のビット線と対になった第２のビット線とが接続され、 前記第１のビット線に第１のＭＯＳトランジスタのドレ
インが接続され、前記第１のＭＯＳトランジスタのゲー
トに第１のワード線が接続され、前記第１のＭＯＳトラ
ンジスタのソースに第１の強誘電体キャパシタの第１の
電極が接続され、前記第１の強誘電体キャパシタの第２
の電極に第１のセルプレート電極が接続され、 前記第１のビット線に第１のビット線容量調整用容量が
接続された半導体メモリ装置の製造方法であって、 前記第１の強誘電体キャパシタが分極反転する方向で電
荷を前記第１のビット線に読み出した時の電位と前記第
２のビット線に設定された参照電位との差および前記第
１の強誘電体キャパシタが分極反転しない方向で電荷を
前記第１のビット線に読み出した時の電位と前記第２の
ビット線に設定された参照電位との差がそれぞれ前記増
幅器で増幅できるように、前記第１の強誘電体キャパシ
タのヒス テリシス特性と、前記第１のビット線の寄生容
量値とから前記第１のビット線容量調整用容量の容量値
を設定することを特徴とする半導体メモリ装置の製造方
法。 - 【請求項１４】 前記第１の強誘電体キャパシタが分極
反転する方向で電荷を第１のビット線に読み出した時お
よび前記第１の強誘電体キャパシタが分極反転しない方
向で電荷を第１のビット線に読み出した時の前記第１の
セルプレート電極の電圧がともに第１の電圧であり、 前記第１の強誘電体キャパシタの分極反転する方向のヒ
ステリシス特性を示す曲線と前記第１の強誘電体キャパ
シタの残留分極点から第１の電圧分移動した点を通る第
１のビット線容量の特性を示す線との交点が示す電圧
と、前記第１の電圧との差が前記第１のビット線に生じ
る一方の電位であり、 前記第１の強誘電体キャパシタの分極反転しない方向の
ヒステリシス特性を示す曲線と前記第１の強誘電体キャ
パシタの残留分極点から第１の電圧分移動した点を通る
第１のビット線容量の特性を示す線との交点が示す電圧
と、前記第１の電圧との差が前記第１のビット線に生じ
る他方の電位である請求項１３記載の半導体メモリ装置
の製造方法。 - 【請求項１５】 増幅器に、第１のビット線と前記第１
のビット線と対になった第２のビット線とが接続され、前記第１のビット線に第１のＭＯＳトランジスタのドレ
インが接続され、前記第１のＭＯＳトランジスタのゲー
トに第１のワード線が接続され、前記第１のＭＯＳトラ
ンジスタのソースに第１の強誘電体キャパシタの第１の
電極が接続され、前記第１の強誘電体キャパシタの第２
の電極に第１のセルプレート電極が接続され、 前記第１のビット線に第１のビット線容量調整用容量の
第１の電極が接続され、前記第１のビット線容量調整用
容量の第２の電極にプレート電極が接続され、 前記第１
の強誘電体キャパシタが分極反転する方向で電荷を前記
第１のビット線に読み出した時の電位と前記第２のビッ
ト線に設定された参照電位との差および前記第１の強誘
電体キャパシタが分極反転しない方向で電荷を前記第１
のビット線に読み出した時の電位と前記第２のビット線
に設定された参照電位との差が それぞれ前記増幅器で増
幅できるように、前記第１の強誘電体キャパシタのヒス
テリシス特性と、前記第１のビット線の寄生容量値とか
ら前記第１のビット線容量調整用容量の容量値を設定し
た ことを特徴とする半導体メモリ装置。 - 【請求項１６】 前記第１の強誘電体キャパシタが分極
反転する方向で電荷を第１のビット線に読み出した時お
よび前記第１の強誘電体キャパシタが分極反転しない方
向で電荷を第１のビット線に読み出した時の前記第１の
セルプレート電極の電圧がともに第１の電圧であり、 前記第１の強誘電体キャパシタの分極反転する方向のヒ
ステリシス特性を示す曲線と前記第１の強誘電体キャパ
シタの残留分極点から第１の電圧分移動した点を通る第
１のビット線容量の特性を示す線との交点が示す電圧
と、前記第１の電圧との差が前記第１のビット線に生じ
る一方の電位であり、 前記第１の強誘電体キャパシタの分極反転しない方向の
ヒステリシス特性を示す曲線と前記第１の強誘電体キャ
パシタの残留分極点から第１の電圧分移動した点を通る
第１のビット線容量の特性を示す線との交点が示す電圧
と、前記第１の電圧との差が前記第１のビット線に生じ
る他方の電位である請求項１５記載の半導体メモリ装
置。 - 【請求項１７】 前記第１のビット線容量調整用容量お
よび前記第２のビット線容量調整用容量は、ビット線の
寄生容量と異なる容量を設けたものであることを特徴と
する請求項３または請求項１５記載の半導体メモリ装
置。 - 【請求項１８】 前記第１のビット線容量調整用容量お
よび前記第２のビット線容量調整用容量は、絶縁膜の上
下にポリシリコンのプレート電極を形成したものである
ことを特徴とする請求項１７記載の半導体メモリ装置。 - 【請求項１９】 前記第１のビット線容量調整用容量お
よび前記第２のビット線容量調整用容量は、ＭＯＳトラ
ンジスタのゲート絶縁膜を容量とするものであることを
特徴とする請求項１７記載の半導体メモリ装置。
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1994
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