JPH06342597A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH06342597A JPH06342597A JP6012482A JP1248294A JPH06342597A JP H06342597 A JPH06342597 A JP H06342597A JP 6012482 A JP6012482 A JP 6012482A JP 1248294 A JP1248294 A JP 1248294A JP H06342597 A JPH06342597 A JP H06342597A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
て、ビット線の寄生容量以外に意図的に容量を付加する
ことによりビット線へのデータ読み出し電位を大きくす
る。 【構成】 ビット線BL0,/BL0をセンスアンプS
A0に、ビット線BL1,/BL1をセンスアンプSA
1に接続した。ビット線BL0と/ビット線BL0、ビ
ット線BL1とビット線/BL1はビット線イコライズ
およびプリチャージ制御信号EQ101によってイコラ
イズおよびプリチャージされる。ここでは、プリチャー
ジ電位は接地電圧としている。また、ビット線容量調整
用容量Cb0,Cb0B,Cb1,Cb1Bをビット線
BL0,/BL0,BL1,/BL1のそれぞれに接続
した。
Description
するものである。
成されたキャパシタに電荷を蓄積する。その電荷の有無
によって半導体メモリ装置にデータを記憶しておく、い
わゆるダイナミック方式メモリ(以下DRAMと呼ぶ)
が主に用いられている。この半導体メモリ装置のキャパ
シタには、従来、シリコン酸化膜を絶縁膜として用いら
れている。
縁膜に用いることにより、記憶データの不揮発性を実現
しようとする半導体メモリ装置が考案されている。
メモリ装置について説明する(アメリカ特許第4,87
3,664号明細書参照)。
成図である。図19は従来の半導体メモリ装置の回路構
成を示す図18のセンスアンプ部90,96を示す図で
ある。また、図20は従来の半導体メモリ装置の動作タ
イミングを示す図である。さらに、図21は従来の半導
体メモリ装置のメモリセルのキャパシタ(以下メモリセ
ルキャパシタと呼ぶ)に用いられた強誘電体材料のヒス
テリシス特性とメモリセルのデータ読み出しを示す図で
ある。
セル、81a〜81dはメモリセルトランジスタ、8
2,84はワード線(WORD)、83a〜83dは強
誘電体膜を用いたメモリセルキャパシタ、86,88,
92,94はビット線、90,96はセンスアンプ、9
8,100はセルプレート電極(PLATE)、10
2,104,106,108はビット線プリチャージ用
トランジスタ、φPRECHARGEはビット線プリチ
ャージ制御信号、φSENSEはセンスアンプ制御信号
である。
ネル型MOSトランジスタ、118,120はNチャネ
ル型MOSトランジスタ、114,116は信号ノード
である。
データ読み出し電位差、l1,l2はビット線の寄生容
量の特性を示す線、A,B,D,E,M21,N21,
O21,P21,Q21はメモリセルのデータ読み出し
を示す図中の点である。
成について説明する。センスアンプ90にビット線8
6,88が接続されている。このビット線86および8
8に本体メモリセル80a,80bが接続されている。
本体メモリセル80aは、第1の本体メモリセルキャパ
シタ83aが第1のMOSトランジスタ81aを介して
ビット線86に接続されている。第2の本体メモリセル
キャパシタ83aが第2のMOSトランジスタ81aを
介してビット線88に接続されている。第1および第2
のMOSトランジスタ81aのゲートはワード線82に
接続されている。また、第1および第2のMOSトラン
ジスタ81aのソースに接続された、第1および第2の
本体メモリセルキャパシタ83aの第1の電極と反対側
にある第2の電極はセルプレート電極98に接続されて
いる。本体メモリセル80b〜80dについても同様で
ある。
ット線プリチャージ制御信号φPRECHARGEであ
るMOSトランジスタ106,108を介して接地電圧
に接続されている。また、センスアンプ90は図19に
示されるように、Nチャネル型MOSトランジスタ11
8のソースは接地電圧に接続されている。また、そのゲ
ートは信号ノード116に、ドレインは信号ノード11
4に接続されている。信号ノード114にはPチャネル
型MOSトランジスタ110のドレインが接続され、そ
のソースはφPRECHARGEに接続されている。ま
た、ゲートが信号ノード116に接続されている。一
方、Nチャネル型MOSトランジスタ120のソースは
接地電圧に接続されている。そのゲートは信号ノード1
14に接続され、ドレインが信号ノード116に接続さ
れている。Pチャネル型MOSトランジスタ112のソ
ースはφPRECHARGEに接続され、そのゲートは
信号ノード114に、ドレインは信号ノード116に接
続されている。
モリ装置の回路構成は、一つのメモリセルが二つのメモ
リセルキャパシタと二つのMOSトランジスタとで構成
されている。この二つのメモリセルキャパシタには逆論
理電圧を書き込み、読み出し時にはこの二つのメモリセ
ルキャパシタのそれぞれから読み出された電位差をセン
スアンプで増幅してデータを読み出す。
について、図20の動作タイミング図と、図21のメモ
リセルキャパシタの強誘電体材料のヒステリシス特性と
メモリセルのデータ読み出しを示す図を参照しながら説
明する。
図において、横軸はメモリセルキャパシタにかかる電界
を、縦軸にそのときの電荷を示している。強誘電体材料
のキャパシタでは電界が0のときでも点B、点Eとな
り、残留分極が残っている。このように、電源がオフし
た後にも強誘電体材料のキャパシタに残った残留分極を
不揮発性のデータとして利用し、不揮発性半導体メモリ
装置を実現するものである。
の本体メモリセルキャパシタは図21の点Bの状態であ
り、第2の本体メモリセルキャパシタは点Eの状態であ
る。メモリセルのデータが“0”である場合には第1の
本体メモリセルキャパシタは点Eの状態で第2の本体メ
モリセルキャパシタは点Bの状態である。
ために、初期状態として、ビット線86および88、ワ
ード線82,84、セルプレート電極98、センスアン
プ制御信号φSENSEは全て論理電圧“L”、ビット
線プリチャージ制御信号φPRECHARGEは論理電
圧“H”である。
PRECHARGEを論理電圧“L”とし、ビット線8
6および88をフローティング状態とする。
ルプレート電極98を論理電圧“H”とする。これによ
って、MOSトランジスタ81aがオンする。このた
め、本体メモリセルキャパシタ83aには電界がかか
り、本体メモリセルからビット線86,88にデータが
読み出される。
について図21を参照しながら説明する。図21に示さ
れている線l1,l2はビット線86,88の寄生容量
値で決まる傾きを持つ線である。容量値が小さくなると
傾きの絶対値は小さくなる。読み出されるデータが
“1”のとき、ビット線86には第1の本体メモリセル
キャパシタからデータが読み出され、図21の点Bの状
態から点O21の状態となる。点O21はメモリセルキ
ャパシタに電界をかけた時、点Bから点Dに向かうヒス
テリシス曲線と、ワード線82とセルプレート電極98
との論理電圧を“H”とした時生じる電界の分だけ点B
から横軸に移動した点M21を通る線l1との交点であ
る。
リセルキャパシタからデータが読み出され、図21の点
Eの状態から点P21の状態となる。点P21はメモリ
セルキャパシタに電界がかかった時、点Eから点Dに向
かうヒステリシス曲線と、ワード線82とセルプレート
電極98との論理電圧を“H”とした時生じる電界の分
だけ点Eから横軸に移動した点N21を通る線l2との
交点である。ここでビット線86とビット線88に読み
出される電位差は図21の点O21と点P21の電界差
であるVr21となる。
でビット線86とビット線88の状態が逆になるだけ
で、読み出される電位差はVr21である。次に、セン
スアンプ制御信号φSENSEを論理電圧“H”とし、
ビット線86とビット線88に読み出されたデータをセ
ンスアンプ90で増幅し、データを読み出す。このセン
スアンプ90で増幅すると、ビット線86の状態は点O
21から点Q21になり、ビット線88の状態は点P2
1から点Dになる。
プレート電極98を論理電圧“L”とする。このとき、
図21において、ビット線86の状態は点Q21から点
Aとなり、ビット線88の状態は点Dから点Eとなる。
号φSENSEとを論理電圧“L”にする。その後、ビ
ット線プリチャージ制御信号φPRECHARGEを論
理電圧“H”とし、ビット線86および88を論理電圧
“L”として初期状態に戻る。
成の半導体メモリ装置では、図21において、ビット線
の寄生容量値が小さくなると線l1,l2の傾きの絶対
値が小さくなる。たとえばビット線の寄生容量値がほと
んど0になると、点O21の位置は点Bに近づき、点P
21の位置は点Eに近づく。ビット線86とビット線8
8とに生じる読み出し電位差Vr21は0に近づく。こ
のためこの電位差をセンスアンプ90で正確に増幅する
ことができなくなるという課題があった。
に、本発明の半導体メモリ装置は、増幅器に第1のビッ
ト線と前記第1のビット線と対になった第2のビット線
が接続され、第1のMOSトランジスタのゲートが第1
のワード線に接続され、第1の強誘電体キャパシタの第
1の電極が前記第1のMOSトランジスタのソースに接
続され、前記第1のビット線に前記第1のMOSトラン
ジスタのドレインが接続され、前記第1の強誘電体キャ
パシタの第2の電極が第1のプレート電極に接続され、
前記第1のビット線に第1のビット線容量調整用容量が
接続され、前記第2のビット線に第2のビット線容量調
整用容量が接続されている。
のビット線と対になった第2のビット線が接続され、第
1のMOSトランジスタのゲートが第1のワード線に接
続され、第1の強誘電体キャパシタの第1の電極が前記
第1のMOSトランジスタのソースに接続され、前記第
1のビット線に前記第1のMOSトランジスタのドレイ
ンが接続され、前記第1の強誘電体キャパシタの第2の
電極が第1のプレート電極に接続され、前記第1のビッ
ト線に第1のビット線容量調整用容量が接続され、前記
第2のビット線に第2のビット線容量調整用容量が接続
され、前記第1のビット線容量調整用容量の第1の電極
が前記第1のビット線に接続され、前記第1のビット線
容量調整用容量の第2の電極が第2のプレート電極に接
続され、待機状態時に前記第1のビット線容量調整用容
量の第1の電極の論理電圧と前記第1のビット線容量調
整用容量の第2の電極が第2のプレート電極の論理電圧
が異なる。
のビット線が接続され、前記第1と第2のビット線に第
1と第2のそれぞれのMOSトランジスタが接続されて
おり、前記第1と第2のMOSトランジスタに第1と第
2のそれぞれのワード線に接続され、前記第1と第2の
MOSトランジスタに第1と第2のそれぞれの強誘電体
キャパシタを介して第1と第2のプレート電極に接続さ
れ、前記第1と第2のビット線に第1と第2のそれぞれ
のビット線容量調整用容量が接続され、前記第2のビッ
ト線容量調整用容量の容量値が、前記第1の強誘電体キ
ャパシタに論理電圧“H”が書き込まれた時の容量値
と、前記第1の強誘電体キャパシタに論理電圧“L”が
書き込まれた時の容量値の間の値である。
置にすることにより、メモリセルのデータ読み出し電位
差を大きくすることができ、読み出し時の誤動作がない
半導体メモリ装置が実現できる。
ついて図面を参照しながら説明する。図1は本発明の半
導体メモリ装置の回路構成を示す図である。図2は本発
明の半導体メモリ装置の動作タイミングを示す図であ
る。図3は本発明の半導体メモリ装置のメモリセルキャ
パシタの強誘電体材料のヒステリシス特性とメモリセル
のデータ読み出しを示す図である。
明する。WL0〜WL7はワード線、BL0,/BL
0,BL1,/BL1はビット線、CP0〜CP7はセ
ルプレート電極、EQ101はビット線イコライズおよ
びプリチャージ制御信号、SAE100はセンスアンプ
制御信号、VSSは接地電圧、VCCは電源電圧、SA
0,SA1はセンスアンプ、Cs00〜Cs17,Cs
00B〜Cs17Bは本体メモリセルキャパシタ、Cb
0,Cb0B,Cb1,Cb1Bはビット線容量調整用
容量、QnはNチャネル型MOSトランジスタである。
BL0が、センスアンプSA1にビット線BL1,/B
L1が接続されている。センスアンプSA0,SA1の
動作はセンスアンプ制御信号SAE100によって制御
される。本体メモリセルキャパシタCs00の第1の電
極はNチャネル型MOSトランジスタQnを介してビッ
ト線BL0に接続されている。本体メモリセルキャパシ
タCs00の第2の電極はセルプレート電極CP0に接
続されている。本体メモリセルキャパシタCs00Bの
第1の電極はNチャネル型MOSトランジスタQnを介
してビット線/BL0に接続されている。また、本体メ
モリセルキャパシタCs00Bの第2の電極はセルプレ
ート電極CP0に接続されている。
1〜Cs07のそれぞれの第1の電極はNチャネル型M
OSトランジスタQnを介してビット線BL0に接続さ
れている。同様に、本体メモリセルキャパシタCs01
〜Cs07のそれぞれの第2の電極はそれぞれセルプレ
ート電極CP1〜CP7に接続されている。さらに、本
体メモリセルキャパシタCs01B〜Cs07Bのそれ
ぞれの第1の電極はNチャネル型MOSトランジスタQ
nを介してビット線/BL0に接続されている。また、
本体メモリセルキャパシタCs01B〜Cs07Bのそ
れぞれの第2の電極はそれぞれセルプレート電極CP1
〜CP7に接続されている。
17,Cs10B〜Cs17Bについても同様に、ビッ
ト線BL1,/BL1にデータが読み出されるように接
続されている。また、ビット線BL0と/ビット線BL
0、ビット線BL1とビット線/BL1はビット線イコ
ライズおよびプリチャージ制御信号EQ101によって
イコライズおよびプリチャージされるように構成されて
いる。ここでは、プリチャージ電位は接地電圧としてい
る。
1,/BL1のそれぞれにビット線容量調整用容量Cb
0,Cb0B,Cb1,Cb1Bが接続されている。こ
のビット線容量調整用容量Cb0,Cb0B,Cb1,
Cb1Bのビット線BL0,/BL0,BL1,/BL
1に接続されている電極と反対の電極には電源電圧VC
Cが接続されている。この反対に電極に印加される電圧
は任意に設定される。また、ビット線容量調整用容量C
b0,Cb0B,Cb1,Cb1Bは絶縁膜の上下にポ
リシリコンのプレート電極を形成した構成のものや、M
OSトランジスタのゲート絶縁膜を容量とする構成、あ
るいはビット線の配線長を長くしてその対基板容量を使
用するなど様々な方法で形成することが可能である。
タ読み出し電位差である。l1,l2はビット線容量調
整用容量を含むビット線容量の特性を示す線である。ま
た、A,B,D,E,M3,N3,O3,P3,Q3は
メモリセルのデータ読み出しを示す図における点であ
る。
を示す。横軸はメモリセルキャパシタにかかる電界であ
り、縦軸はのときの電荷を示している。強誘電体材料の
キャパシタでは電界が0のときでも点B、点Eのように
残留分極が残る。電源をオフしても強誘電体材料のキャ
パシタに残った残留分極を不揮発性のデータとして利用
して、不揮発性半導体メモリ装置を実現している。
の本体メモリセルキャパシタは図3の点Bの状態で、第
2の本体メモリセルキャパシタは点Eの状態である。メ
モリセルのデータが“0”の場合、第1の本体メモリセ
ルキャパシタは点Eの状態で、第2の本体メモリセルキ
ャパシタは点Bの状態である。
00,Cs00Bのデータを読み出す方法について説明
する。
めに、初期状態として、ビット線BL0,/BL0、ワ
ード線WL0〜WL7、セルプレート電極CP0〜CP
7、センスアンプ制御信号SAE100の全てを論理電
圧“L”とし、ビット線プリチャージ制御信号EQ10
1を論理電圧“H”とする。その後、ビット線プリチャ
ージ制御信号EQ101を論理電圧“L”とすると、ビ
ット線BL0,/BL0はフローティング状態となる。
CP0を論理電圧“H”とする。この時、本体メモリセ
ルキャパシタCs00,Cs00Bに電界がかかる。こ
れによって、本体メモリセルからBL0,/BL0ビッ
ト線にデータが読み出される。
について図3を参照しながら説明する。線l1,l2は
ビット線BL0,/BL0の寄生容量とビット線容量調
整用容量とをあわせたビット線容量の値に依存した傾き
を持つ。容量値が小さくなると傾きの絶対値は小さくな
る。読み出されるデータが“1”のとき、ビット線BL
0には本体メモリセルキャパシタCs00からデータが
読み出され、図3の点Bの状態から点O3の状態とな
る。点O3はメモリセルキャパシタに電界がかかった
時、点Bから点Dに向かう強誘電体メモリセルキャパシ
タのヒステリシス曲線と、ワード線WL0とセルプレー
ト電極CP0とを論理電圧“H”とした時生じる電界の
分だけ点Bから横軸に移動した点M3を通る線l1との
交点である。
セルキャパシタCs00Bからデータが読み出され、点
Eの状態から点P3の状態となる。点P3はメモリセル
キャパシタに電界がかかった時、点Eから点Dに向かう
ヒステリシス曲線と、ワード線WL0とセルプレート電
極CP0とを論理電圧“H”とした時生じる電界の分だ
け点Eから横軸に移動した点N3を通る線l2との交点
である。
との間に読み出される電位差は点O3と点P3の電界差
であるVr3となる。読み出されるデータが“0”のと
きも同様にビット線BL0とビット線/BL0の状態が
逆になるだけで読み出される電位差はVr3である。
を論理電圧“H”とすると、ビット線BL0とビット線
/BL0に読み出されたデータはセンスアンプSA0で
増幅され読み出される。センスアンプSA0で増幅した
とき、ビット線BL0の状態は点O3から点Q3にな
り、ビット線/BL0の状態は点P3から点Dになる。
プレート電極CP0を論理電圧“L”とする。このと
き、ビット線BL0の状態は点Q3から点Aとなり、ビ
ット線/BL0の状態は点Dから点Eとなる。その後、
ワード線WL0とセンスアンプ制御信号SAE100と
を論理電圧“L”とし、さらに、ビット線プリチャージ
制御信号EQ101を論理電圧“H”とする。この後、
ビット線BL0およびビット線/BL0を論理電圧
“L”とすることで、初期状態に戻る。
L0とに読み出された電位差Vr3はセンスアンプSA
0で正確に増幅できるだけの電位差でなければならな
い。これを満たすようにビット線の寄生容量とビット線
容量調整用容量をあわせたビット線容量値(線l1,l
2の傾き)を決定する。電位差Vr3ができるだけ大き
くなるようにビット線容量調整用容量を決定することに
より、センスアンプによるより正確で高速な増幅が可能
となる。DRAMに用いられるセンスアンプでは、その
電位差Vr3を約50mV以上にしておく。
位差Vr3が最大となるように設計している。例えば、
256Kビットの1キャパシターセル型のメモリ装置で
は約100mVとし、1Kビットの2キャパシターセル
型のメモリ装置では約1200mVにしてある。
について説明する。回路構成図および動作タイミングは
第1の実施例と同様に図1および図2で示す。図4は本
発明の半導体メモリ装置のメモリセルキャパシタの強誘
電体材料のヒステリシス特性とメモリセルのデータ読み
出しを示す図である。
てビット線の寄生容量とビット線容量調整用容量をあわ
せたビット線容量値が小さくなっている。すなわち図4
で線l1,l2の傾きの絶対値が図3のそれに比べて小
さい。
0に読み出された電位差はVr4である。電位差Vr4
はセンスアンプSA0で正確に増幅できるだけの電位差
でなければならない。
量調整用容量をあわせたビット線容量値Cbと、ビット
線BL0とビット線/BL0との間に読み出された電位
差Vrとの関係を図5に示す。図5からわかるように電
位差Vrはビット線容量値Cbに対して最大値をもつ曲
線であらわされる。図5でVrmはセンスアンプで正確
に増幅できる読み出し可能最低電位差値を示している。
このVrmと図の曲線の交点のうちビット線容量値の小
さい方をCbl、ビット線容量値の大きい方をCbhと
する。この図よりビット線容量の値CbはCblとCb
hとの間にあることが必要である。ビット線容量の値C
bがCblとCbhとの間であれば、より小さな値を用
いる方がメモリセルを構成する強誘電体材料の劣化が少
ない。具体的には、図3と図4とを比較した場合、第2
の実施例の方がビット線容量値Cbが小さい。すなわち
線l1,l2の傾きの絶対値が小さい。
きの読み出しでは、図3において、点Bの状態から点O
3となるのに対して、図4において、点Bの状態から点
O4となる。これより図4の方がメモリセルを構成する
強誘電体材料にかかる電界が小さいことが分かる。すな
わち強誘電体材料の分極が反転する割合も少なく強誘電
体材料の劣化が少ない。この様にビット線容量値Cbは
CblとCbhとの間でより小さな値を用いる方がメモ
リセルを構成する強誘電体材料の劣化が少なくメモリセ
ルの寿命が長くなる。
について説明する。回路構成図および動作タイミングを
示す図は第1の実施例と同様に図1および図2で示され
る。
実施例のメモリセルキャパシタの強誘電体材料のヒステ
リシス特性とメモリセルのデータ読み出しを示す図であ
る。この第3の実施例では第1の実施例と比べてビット
線容量調整用容量Cb0,Cb0B,Cb1,Cb1B
として強誘電体材料を使用している点が異なる。
を使用した容量等に比べ、小さな面積で大きな容量を値
を確保できる。
態での電位は接地電圧としており、ビット線容量調整用
容量のビット線に接続された電極と反対側の電極が電源
電圧VCCとなっている。このため、ビット線容量調整
用容量の電極の電位が電源電圧から接地電圧に向かって
動くため、図6において、ビット線の容量値を示す線l
1およびl2は上に凸の曲線となる。
たは第2の実施例と同様にビット線BL0とビット線/
BL0に読み出される電位差はVr6となる。この第3
の実施例では、ビット線容量調整用容量として強誘電体
材料を用い、データを読み出す前の待機状態としてビッ
ト線容量調整用容量の二つの電極に、ビット線に接続さ
れた電極(待機状態は接地電圧VSS)と、電源電圧V
CCに接続された電極との電位を逆の電位にしている。
これによって、強誘電体材料を用いた容量の容量値を初
期化することができる。つまり、特別な動作を必要とせ
ずに強誘電体材料を用いた容量の容量値を初期化でき
る。
料を用いたビット線容量調整用容量のビット線に接続さ
れた電極に、電源電圧VCCが印加され、プレート電極
(前記ビット線に接続された電極とは反対の電極)には
電源電圧VCCが印加されているが、ビット線に接続さ
れた電極が接地電圧VSSで、プレート電極が接地電圧
VSSであっても同様の効果を得ることができる。
について説明する。図7は本発明の半導体メモリ装置の
回路構成を示す図である。図8は本発明の半導体メモリ
装置の動作タイミングを示す図である。図9は本発明の
半導体メモリ装置のメモリセルキャパシタの強誘電体材
料のヒステリシス特性とメモリセルのデータ読み出しを
示す図である。
と異なるのは、ビット線容量調整用容量として強誘電体
材料を用いており、またビット線に接続された電極が接
地電圧VSSである点である。
れが製造された直後は、強誘電体材料を用いたビット線
容量調整用容量の分極状態が不定で、その容量値は初期
化されていない。そこで、製造された直後のこのような
状態に対してビット線容量調整用容量の分極状態を初期
化する必要がある。
圧“H”とし、書き込み動作を期間p1の間行って、ビ
ット線容量調整用容量Cb0を初期化する。また、ビッ
ト線/BL0を論理電圧“H”とする書き込み動作を、
図8の期間p2の間行うことでビット線容量調整用容量
Cb0Bの初期化を行なう。ビット線BL1,/BL1
についても同様である。この初期化は半導体メモリ装置
の製造後に1度行なうだけでよい。ここで図8の期間p
3の間はデータ読み出し動作をしている時間を示してい
る。
す線l1およびl2は下に凸の曲線となる。なぜなら待
機状態でのビット線の電位は接地電圧としており、ビッ
ト線容量調整用容量のビット線に接続された電極と反対
の電極の電位をも接地電圧としているためである。読み
出し動作については第1の実施例または第2の実施例と
同様でビット線BL0とビット線/BL0に読み出され
る電位差はVr9となる。この第4の実施例は、第3の
実施例と同様に、半導体メモリ装置が製造された直後に
初期化を行なえば、再度初期化を行なう必要はない。
極が待機状態すなわち両電極共に接地電圧VSSとなっ
ている。このため、特に電源投入時等にビット線容量調
整用容量に電荷を蓄える必要がない。このため電源投入
時の消費電力を抑えることができる。
について説明する。図10は本発明の半導体メモリ装置
の回路構成を示す図である。図11は本発明の半導体メ
モリ装置の動作タイミングを示す図である。また、メモ
リセルキャパシタの強誘電体材料のヒステリシス特性と
メモリセルのデータ読み出しを示す図は図9の第4の実
施例と同様である。
と比べて、第4の実施例ではビット線イコライズおよび
プリチャージ電位が接地電圧VSSであるのに対して、
第5の実施例ではビット線イコライズおよびプリチャー
ジ電位VBEが可変となっている点で異なる。
強誘電体材料を用いたビット線容量調整用容量の分極状
態は不定であり、その容量値が初期化されていない。そ
こで、製造直後のこのような状態に対して、ビット線容
量調整用容量の分極状態を初期化しておくことが必要で
ある。
0をビット線イコライズおよびプリチャージ電位VBE
を論理電圧“H”とする動作を期間p4だけ行なうこと
で、ビット線容量調整用容量Cb0,Cb0Bの初期化
できる。ビット線BL1,/BL1についても同様であ
る。この初期化は半導体メモリ装置の製造後に1度行な
うだけで充分である。ここで期間p5はデータ読み出し
動作を行う時間を示している。
ステリシス特性とメモリセルのデータ読み出しは第4の
実施例と同様である。このため第5の実施例では、ビッ
ト線イコライズおよびプリチャージ電位VBEを可変と
することで、ビット線容量調整用容量の分極状態の初期
化を1度で行なうことができる。また、ビット線容量調
整用容量の二つの電極が待機状態で、両電極共に接地電
圧VSSとなっている。このため、特に電源投入時等に
ビット線容量調整用容量に電荷を蓄える必要がない。こ
のため電源投入時の消費電力を抑えることができる。
について説明する。図12は本発明の半導体メモリ装置
の回路構成を示す図である。動作タイミングは第3の実
施例と同様に図2を用いる。メモリセルキャパシタの強
誘電体材料のヒステリシス特性とメモリセルのデータ読
み出しも第3の実施例と同様に図6を用いる。
て、強誘電体材料を用いたビット線容量調整用容量Cb
00とビット線容量調整用容量Cb01、ビット線容量
調整用容量Cb00Bとビット線容量調整用容量Cb0
1B、ビット線容量調整用容量Cb10とビット線容量
調整用容量Cb11、ビット線容量調整用容量Cb10
Bとビット線容量調整用容量Cb11Bのように、一つ
のビット線に接続されるビット線容量調整用容量が複数
個に分割されている点で異なる。また、この複数個に分
割された各々のビット線容量調整用容量はメモリセルキ
ャパシタと同程度の大きさである。このように、ビット
線容量調整用容量をメモリセルキャパシタと同程度の大
きさで、ビット線容量調整用容量を複数個で構成するこ
とにより、強誘電体材料を用いて形成した容量の容量値
が変化した場合でも、メモリセルキャパシタの容量値の
変化とビット線容量調整用容量の容量値の変化との相対
値がほとんど変化しない。このためビット線BL0とビ
ット線/BL0に読み出される電位差Vr6はセンスア
ンプSA0で正確に増幅できる電位差を確保できる。
について説明する。図13は本発明の半導体メモリ装置
の回路構成を示す図である。また、動作タイミングは第
3の実施例と同様に図2に示す。メモリセルキャパシタ
の強誘電体材料のヒステリシス特性とメモリセルのデー
タ読み出しを示す図は第3の実施例と同様に図6に示
す。
強誘電体材料を用いたビット線容量調整用容量Cb0
1、ビット線容量調整用容量Cb00Bとビット線容量
調整用容量Cb01B、ビット線容量調整用容量Cb1
0とビット線容量調整用容量Cb11、ビット線容量調
整用容量Cb10Bとビット線容量調整用容量Cb11
Bのように、一つのビット線に接続されるビット線容量
調整用容量を複数個に分割している。さらに、ビット線
容量調整用容量Cb01,Cb01B,Cb11,Cb
11Bは、ゲートがビット線容量調整用制御信号CBC
であるNチャネル型MOSトランジスタを介してビット
線に接続されている。このビット線容量調整用制御信号
CBCの論理電圧を“L”にすることにより、ビット線
容量調整用容量Cb01,Cb01B,Cb11,Cb
11Bをビット線から電気的に切り離すことができる。
これによってビット線容量調整用容量の容量値を可変
(この場合は容量値を小さく)できる。このようにビッ
ト線容量調整用制御信号CBCの制御によって、ビット
線BL0とビット線/BL0に読み出される電位差Vr
6をセンスアンプSA0が正確に増幅できる電位差とな
るように制御できる。
について説明する。図14が本発明の半導体メモリ装置
の第8の実施例の回路構成を示す図である。動作タイミ
ングは第1の実施例と同様に図2で示す。メモリセルキ
ャパシタの強誘電体材料のヒステリシス特性とメモリセ
ルのデータ読み出しを示す図は第1の実施例と同様に図
3で示される。
セルプレート電極がワード線と平行に並んだメモリセル
に接続されておらず、ビット線と平行に並んだメモリセ
ルに接続されている。メモリセルのデータ読み出しは選
択された、すなわち論理電圧が“H”となったワード線
と、論理電圧が“H”となったセルプレート電極の交点
に位置しているメモリセルについてのみデータが読み出
される。このため、センスアンプを制御するセンスアン
プ制御信号はセンスアンプSA0,SA1の各々に対し
てSAE100,SAE101の二つの信号によって制
御する。ビット線にビット線容量調整用容量が接続され
ている構成やその効果については第1の実施例と同様で
ある。
について、図15〜図17を用いて説明する。図15は
本実施例の半導体メモリ装置の回路構成図を示す。図1
6はその回路の動作タイミング図を示す。また、図17
はメモリセルキャパシタの強誘電体材料のヒステリシス
特性とメモリセルのデータ読み出しを示す。
のメモリセルキャパシタと二つのMOSトランジスタで
構成されているのに対して、第9の実施例は一つのメモ
リセルが一つのメモリセルキャパシタと一つのMOSト
ランジスタで構成されている点で異なる。
説明する。WL0〜WL3はワード線、DWL0〜DW
L1はダミーワード線、BL0,/BL0,BL1,/
BL1はビット線、CP0,CP1はセルプレート電
極、DCP0,DCP1はダミーセルプレート電極、E
Q11はビット線イコライズおよびプリチャージ制御信
号、SAE0,SAE1はセンスアンプ制御信号、VS
Sは接地電圧、VCCは電源電圧、SA0,SA1はセ
ンスアンプ、Cs1〜Cs8は本体メモリセル強誘電体
キャパシタ、Cd1〜Cd4はダミーメモリセル強誘電
体キャパシタ、QnはNチャネル型MOSトランジスタ
である。
キャパシタCs1〜Cs8と、ワード線WL0〜WL3
がゲートに接続されたNチャネル型MOSトランジスタ
Qnとで構成されている。本体メモリセル強誘電体キャ
パシタCs1〜Cs8の第1の電極はNチャネル型MO
SトランジスタQnのソースに接続されている。また、
本体メモリセル強誘電体キャパシタCs1〜Cs8の第
2の電極はセルプレート電極CP0,CP1に接続され
ている。また、本体メモリセルを構成するNチャネル型
MOSトランジスタQnのドレインはビット線BL0,
/BL0,BL1,/BL1に接続されている。ダミー
メモリセルも同様に、ダミーメモリセル強誘電体キャパ
シタCd1〜Cd4と、ダミーワード線DWL0〜DW
L1がゲートに接続されたNチャネル型MOSトランジ
スタQnとで構成されている。また、ダミーメモリセル
強誘電体キャパシタCd1〜Cd4の第1の電極はNチ
ャネル型MOSトランジスタQnのソースに接続されて
いる。ダミーメモリセル強誘電体キャパシタCd1〜C
d4の第2の電極はダミーセルプレート電極DCP0,
DCP1に接続されている。また、ダミーメモリセルを
構成するNチャネル型MOSトランジスタQnのドレイ
ンは、ビット線BL0,/BL0,BL1,/BL1に
接続されている。また、ビット線BL0,/BL0,B
L1,/BL1のそれぞれにビット線容量調整用容量C
b1,Cb2,Cb3,Cb4が接続されている。ここ
では、このビット線容量調整用容量のビット線に接続さ
れている電極と反対側の電極は電源電圧VCCに接続さ
れている。この電極の電圧は任意に設定される。
と/BL1はそれぞれセンスアンプSA0,SA1に接
続されている。センスアンプSA0,SA1は、それぞ
れセンスアンプ制御信号SAE0,SAE1で制御さ
れ、センスアンプ制御信号SAE0,SAE1が全て論
理電圧“H”のとき動作する。また、ビット線BL0と
ビット線/BL0、ビット線BL1とビット線/BL1
は、ゲートがビット線イコライズおよびプリチャージ制
御信号EQ11であるNチャネル型MOSトランジスタ
Qnを介して接続されている。ビット線BL0,/BL
0,BL1,/BL1のそれぞれはゲートがビット線イ
コライズおよびプリチャージ制御信号EQ11であるN
チャネル型MOSトランジスタQnを介して接地電圧V
SSに接続されている。
リセルのデータを読み出すために、初期状態として、ワ
ード線WL0〜WL3、ダミーワード線DWL0,DW
L1、セルプレート電極CP0,CP1、ダミーセルプ
レート電極DCP0,DCP1、センスアンプ制御信号
SAE0,SAE1の全ての論理電圧を“L”としてい
る。さらに、ビット線イコライズおよびプリチャージ制
御信号EQ11を論理電圧“H”とし、ビット線を論理
電圧“L”とする。
ャージ制御信号EQ11を論理電圧“L”とし、ビット
線をフローティング状態にする。次に、本体メモリセル
キャパシタCs2のデータを読み出すために、ワード線
WL1、ダミーワード線DWL1、セルプレート電極C
P0、ダミーセルプレート電極DCP0の全てを論理電
圧“H”とする。これによって、ビット線BL0にダミ
ーメモリセルのデータが読み出され、ビット線/BL0
に本体メモリセルのデータが読み出される。このとき、
本体メモリセルのデータが“1”の場合、図17の点B
の状態から点O17の状態になる。本体メモリセルのデ
ータが“0”の場合、点Eの状態から点P17の状態に
なり、ダミーメモリセルは点T17の状態から点S17
の状態になる。その後、センスアンプ制御信号SAE0
を論理電圧“H”として、センスアンプSA0を動作さ
せると、ビット線BL0,/BL0に読み出されたデー
タが増幅される。センスアンプを動作させデータが増幅
された状態で、本体メモリセルのデータが“1”であれ
ば、本体メモリセルは点O17の状態から点Q17の状
態に、ダミーメモリセルは点S17の状態から点Dの状
態になる。この時、本体メモリセルのデータが“0”で
あれば、本体メモリセルは点P17の状態から点Dの状
態に、ダミーメモリセルは点S17の状態から点T17
の状態になる。
“L”とする。このとき、本体メモリセルのデータが
“1”であれば、本体メモリセルは点Q17の状態から
点Aの状態に、ダミーメモリセルは点Dの状態を維持す
る。本体メモリセルのデータが“0”であれば、本体メ
モリセルは点Dの状態から点Eの状態に、ダミーメモリ
セルは点T17の状態を維持する。
WL1を論理電圧“L”とする。このとき、本体メモリ
セルのデータが“1”であれば、本体メモリセルは点A
の状態から点Aと点Bの間の状態に、ダミーメモリセル
は点Dの状態から点Dと点T17の間の状態となる。
態とする。本体メモリセルのデータが“0”であれば、
本体メモリセルは点Eの状態を維持し、ダミーメモリセ
ルは点T17を維持する。
理電圧“L”とし、センスアンプ制御信号SAE0を論
理電圧“L”、ビット線イコライズおよびプリチャージ
制御信号EQ11を論理電圧“H”とし、ビット線を論
理電圧“L”とする。
調整用容量の容量値は、ビット線の寄生容量とビット線
容量調整用容量をあわせた容量値から求まる。この容量
値を傾きとしてもつ線l1,l2,l3は、本体メモリ
セルのデータ“1”とデータ“0”の読み出し電位差V
r17がセンスアンプで正確に増幅できる電位差の少な
くとも2倍以上となるように、線l1,l2,l3の傾
きを決める。
るために、ダミーメモリセルの容量を示す線すなわち点
D、点S17、点T17を通る線と、ワード線WL0と
セルプレート電極CP0との論理電圧を“H”とした直
後に生じる電界の分だけ点T17から横軸に移動した点
R17を通る線l3(線l1,l2を平行移動した線)
との交点を点S17とする。このとき、点S17と点P
17との電位差をVl17、点S17と点O17との電
位差をVh17とし、Vl17およびVh17がセンス
アンプで正確に増幅できるだけの電位差であるようにす
る。理想的にはVl17=Vh17=Vr17/2とす
る。このようにしてビット線容量調整用容量を決定する
ことにより、センスアンプによって正確で高速な増幅が
可能となる。
ト線容量調整用容量のそれぞれの電極の待機時の設定電
圧などについては、第1〜第8の実施例の場合と同様の
ことが可能でそれぞれに対応する実施例が可能である。
体膜を用いた半導体メモリ装置によれば、ビット線の寄
生容量以外に意図的に容量を付加することによって、メ
モリセルのデータ読み出し電位差を大きくすることがで
き、読み出し時の誤動作がない半導体メモリ装置とする
ことができる。
路構成を示す図
作タイミングを示す図
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
ット線容量とメモリセルのデータ読み出し電位差との関
係図
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
路構成を示す図
作タイミングを示す図
モリセルキャパシタの強誘電体材料のヒステリシス特性
とメモリセルのデータ読み出しを示す図
回路構成を示す図
動作タイミングを示す図
回路構成を示す図
回路構成を示す図
回路構成を示す図
回路構成を示す図
動作タイミングを示す図
メモリセルキャパシタの強誘電体材料のヒステリシス特
性とメモリセルのデータ読み出しを示す図
18のセンスアンプ部90,96を示す図
示す図
シタの強誘電体材料のヒステリシス特性とメモリセルの
データ読み出しを示す図
量の特性を示す線 80a〜80d メモリセル 81a〜81d メモリセルトランジスタ 82 ワード線(WORD) 83a〜83d 強誘電体膜を用いたメモリセルキャパ
シタ 84 ワード線(WORD) 86,88 ビット線 90 センスアンプ 92,94 ビット線 96 センスアンプ 98,100 セルプレート電極(PLATE) 102,104,106,108 ビット線プリチャー
ジ用トランジスタ 110,112 Pチャネル型MOSトランジスタ 114,116 信号ノード 118,120 Nチャネル型MOSトランジスタ BL0,/BL0,BL1,/BL1 ビット線 Cb ビット線容量 Cb0,Cb0B,Cb1,Cb1B,Cb00〜Cb
11,Cb00B〜Cb11B ビット線容量調整用容
量 CBC ビット線容量調整用制御信号 Cbh 読み出し可能最高ビット線容量調整用容量値 Cbl 読み出し可能最低ビット線容量調整用容量値 Cd1〜Cd4 ダミーメモリセルキャパシタ CP0〜CP7 セルプレート電極 Cs00〜Cs17,Cs00B〜Cs17B,Cs1
〜Cs8 本体メモリセルキャパシタ DCP0,DCP1 ダミーセルプレート電極 DWL0〜DWL1 ダミーワード線 EQ11〜EQ101 ビット線イコライズおよびプリ
チャージ制御信号 Qn Nチャネル型MOSトランジスタ SA0,SA1 センスアンプ SAE100,SAE101 センスアンプ制御信号 VBE ビット線イコライズおよびプリチャージ電位 VCC 電源電圧 Vl17,Vh17,Vr,Vr3〜Vr21 メモリ
セルのデータ読み出し電位差 Vrm 読み出し可能最低電位差値 VSS 接地電圧 WL0〜WL7 ワード線 φPRECHARGE ビット線プリチャージ制御信号 φSENSE センスアンプ制御信号 p1〜p5 期間
Claims (12)
- 【請求項1】 増幅器に第1のビット線と前記第1のビ
ット線と対になった第2のビット線が接続され、第1の
MOSトランジスタのゲートが第1のワード線に接続さ
れ、第1の強誘電体キャパシタの第1の電極が前記第1
のMOSトランジスタのソースに接続され、前記第1の
ビット線に前記第1のMOSトランジスタのドレインが
接続され、前記第1の強誘電体キャパシタの第2の電極
が第1のプレート電極に接続され、前記第1のビット線
に第1のビット線容量調整用容量が接続され、前記第2
のビット線に第2のビット線容量調整用容量が接続され
たことを特徴とする半導体メモリ装置。 - 【請求項2】 前記第1のビット線と前記第2のビット
線との間に生じる電位差を前記第1のビット線容量調整
用容量および前記第2のビット線容量調整用容量によっ
て所望の値にすることを特徴とする請求項1記載の半導
体メモリ装置。 - 【請求項3】 前記第1のビット線容量調整用容量およ
び前記第2のビット線容量調整用容量を強誘電体膜で形
成することを特徴とする請求項1記載の半導体メモリ装
置。 - 【請求項4】 前記第1のビット線容量調整用容量およ
び前記第2のビット線容量調整用容量が複数個の容量で
構成され、前記複数個の容量の接続の有無が選択するこ
とを特徴とする請求項1記載の半導体メモリ装置。 - 【請求項5】 前記第1のビット線容量調整用容量およ
び前記第2のビット線容量調整用容量が小さくなるよう
に設定されたことを特徴とする請求項2記載の半導体メ
モリ装置。 - 【請求項6】 増幅器に第1のビット線と前記第1のビ
ット線と対になった第2のビット線が接続され、第1の
MOSトランジスタのゲートが第1のワード線に接続さ
れ、第1の強誘電体キャパシタの第1の電極が前記第1
のMOSトランジスタのソースに接続され、前記第1の
ビット線に前記第1のMOSトランジスタのドレインが
接続され、前記第1の強誘電体キャパシタの第2の電極
が第1のプレート電極に接続され、前記第1のビット線
に第1のビット線容量調整用容量が接続され、前記第2
のビット線に第2のビット線容量調整用容量が接続さ
れ、前記第1のビット線容量調整用容量の第1の電極が
前記第1のビット線に接続され、前記第1のビット線容
量調整用容量の第2の電極が第2のプレート電極に接続
され、待機状態時に前記第1のビット線容量調整用容量
の第1の電極の論理電圧と前記第1のビット線容量調整
用容量の第2の電極が第2のプレート電極の論理電圧が
異なることを特徴とする半導体メモリ装置。 - 【請求項7】 前記第1のビット線容量調整用容量の第
1の電極が前記第1のビット線に接続され、前記第1の
ビット線容量調整用容量の第2の電極が第2のプレート
電極に接続され、前記待機状態時に前記第1のビット線
容量調整用容量の第1の電極が論理電圧“L”、前記第
1のビット線容量調整用容量の第2の電極が第2のプレ
ート電極が論理電圧“L”であることを特徴とする請求
項6記載の半導体メモリ装置。 - 【請求項8】 前記第1のビット線容量調整用容量およ
び前記第2のビット線容量調整用容量に、前記第1のビ
ット線が論理電圧“H”で前記第2のビット線が論理電
圧“L”である書き込み動作と、前記第1のビット線が
論理電圧“L”で前記第2のビット線が論理電圧“H”
である書き込み動作を行い、前記第1のビット線容量調
整用容量および前記第2のビット線容量調整用容量を初
期化することを特徴とする請求項3または7記載の半導
体メモリ装置。 - 【請求項9】 前記第1のビット線および前記第2のビ
ット線のプリチャージ信号を論理電圧“H”として、前
記第1のビット線容量調整用容量および前記第2のビッ
ト線容量調整用容量の初期化を行なうことを特徴とする
請求項3記載かつ請求項7記載の半導体メモリ装置。 - 【請求項10】 前記第1のビット線容量調整用容量お
よび前記第2のビット線容量調整用容量が、前記第1の
強誘電体キャパシタまたは前記第2の強誘電体キャパシ
タと同程度の大きさをもつ容量複数個で構成されたこと
を特徴とする請求項3記載の半導体メモリ装置。 - 【請求項11】 増幅器に、第1のビット線と第2のビ
ット線が接続され、前記第1と第2のビット線に第1と
第2のそれぞれのMOSトランジスタが接続されてお
り、前記第1と第2のMOSトランジスタに第1と第2
のそれぞれのワード線に接続され、前記第1と第2のM
OSトランジスタに第1と第2のそれぞれの強誘電体キ
ャパシタを介して第1と第2のプレート電極に接続さ
れ、前記第1と第2のビット線に第1と第2のそれぞれ
のビット線容量調整用容量が接続され、前記第2のビッ
ト線容量調整用容量の容量値が、前記第1の強誘電体キ
ャパシタに論理電圧“H”が書き込まれた時の容量値
と、前記第1の強誘電体キャパシタに論理電圧“L”が
書き込まれた時の容量値の間の値であることを特徴とす
る半導体メモリ装置。 - 【請求項12】 前記第1の強誘電体キャパシタに論理
電圧“H”が書き込まれた時に前記第1のビット線に読
み出される電位と、前記第2のビット線に読み出される
電位との電位差を前記第1のビット線容量調整用容量お
よび前記第2のビット線容量調整用容量によって設定す
ることを特徴とする請求項11記載の半導体メモリ装
置。
Priority Applications (1)
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JP6012482A JP2876975B2 (ja) | 1993-04-09 | 1994-02-04 | 半導体メモリ装置の製造方法および半導体メモリ装置 |
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