JP2003249628A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 可変容量キャパシタで構成されたメモリセル
を有する半導体メモリにおいて、データの読み出しマー
ジンを向上する。 【解決手段】 複数のメモリセルアレイは、可変容量キ
ャパシタで構成されたメモリセルとビット線とを有して
おり、互いに異なるタイミングで動作する。各メモリセ
ルアレイのビット線は、接続配線により他のメモリセル
アレイのビット線に接続されている。このため、ビット
線の実際の容量は、接続配線の容量および他のメモリセ
ルアレイのビット線の容量を加えた値になる。したがっ
て、メモリセルからデータを読み出すときに、容量分割
によるビット線の電圧の変化量を大きくできる。この結
果、読み出しマージンの低下を防止でき、半導体メモリ
の製造歩留が低下することを防止できる。また、ビット
線の電圧の変化量が大きくなるため、データの読み出し
時間を短縮できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、可変容量キャパシ
タで構成されたメモリセルを有する半導体メモリにおい
て、データを確実に読み出す技術に関する。

【０００２】

【従来の技術】近時、DRAMの高速性とフラッシュメモリ
・EEPROMの不揮発性を兼ね備えた半導体メモリとして、
強誘電体メモリが開発されている。強誘電体メモリのメ
モリセルは、例えば、強誘電体キャパシタと、強誘電体
キャパシタの一端をビット線に接続する転送トランジス
タとを有している。強誘電体キャパシタの他端は、プレ
ート線に接続されている。強誘電体メモリは、強誘電体
キャパシタを可変容量キャパシタとして動作させ、強誘
電体キャパシタへの印加電圧をゼロにしても残留分極が
残ることを利用することで、電源が供給されなくてもデ
ータを保持できる。

【０００３】強誘電体メモリの読み出し動作は、転送ト
ランジスタをオンさせて、メモリセルをビット線に接続
した状態で、プレート線のレベルを所定の期間高レベル
に変化させて実行される。ビット線は、読み出し動作前
に接地電圧にプリチャージされる。プレート線のレベル
の変化により、強誘電体キャパシタの分極電荷は変化す
る。分極電荷の変化で生じた電荷は、ビット線の容量と
強誘電体キャパシタの容量とで再分配される（容量分割
の作用）。そして、読み出し動作により変化したビット
線の電圧と参照電圧との電圧差が、センスアンプS/Aに
より増幅され、データが読み出される。

【０００４】

【発明が解決しようとする課題】上述したように、強誘
電体メモリでは、強誘電体キャパシタとビット線容量と
の容量分割を利用してデータの読み出しを行う。強誘電
体キャパシタの容量は、DRAMのメモリセルに形成される
キャパシタの容量に比べてかなり大きい。このため、ビ
ット線の長さが短く、ビット線の容量が小さいと、容量
分割によるビット線の電圧の変化量は小さくなる。この
結果、ビット線の電圧と参照電圧との電圧差は小さくな
り、センスアンプでの読み出しマージンが小さくなる。
さらに、ビット線の電圧と参照電圧との電圧差が小さい
と、センスアンプでの増幅時間が増加するため、読み出
しサイクルは長くなってしまう。

【０００５】近時、クレジットカード等のＩＣカードの
認証用として、小容量の強誘電体メモリが要求されてい
る。この種の強誘電体メモリでは、メモリセルアレイが
小さいため、ビット線の長さが特に短い。この結果、読
み出しマージンはさらに小さくなる傾向にある。一般
に、半導体製品は、ウエハ上でのチップの位置、製造ロ
ット内でのウエハの位置、および製造ロットに依存して
チップの特性がばらつく。このため、読み出しマージン
の減少は、歩留の低下を招く。さらに、歩留の低下によ
り製造コストが増加する。

【０００６】本発明の目的は、半導体メモリの読み出し
動作を確実に行うことにある。特に、可変容量キャパシ
タで構成されたメモリセルを有し、記憶容量の小さい半
導体メモリにおいて、データの読み出しマージンを向上
することにある。

【０００７】

【課題を解決するための手段】請求項１の半導体メモリ
では、複数のメモリセルアレイは、互いに異なるタイミ
ングで動作する。各メモリセルアレイは、可変容量キャ
パシタで構成されたメモリセルと、メモリセルに対して
データを入出力するビット線とを有している。各メモリ
セルアレイのビット線は、接続配線により他のメモリセ
ルアレイのビット線に接続されている。このため、各メ
モリセルアレイにおいて、ビット線の実際の容量は、接
続配線の容量および他のメモリセルアレイのビット線の
容量を加えた値になる。したがって、可変容量キャパシ
タとビット線容量との容量分割を利用してメモリセルか
らデータを読み出すときに、容量分割によるビット線の
電圧の変化量を大きくできる。この結果、メモリセルア
レイが小さく、メモリセルアレイ内のビット線が短い場
合にも、読み出しマージンの低下を防止でき、半導体メ
モリの製造歩留が低下することを防止できる。また、ビ
ット線の電圧の変化量が大きくなるため、データの読み
出し時間を短縮できる。

【０００８】請求項２の半導体メモリでは、接続配線
は、メモリセルアレイにそれぞれ接続されている副接続
配線で構成されている。副接続配線は、読み出し動作時
にオンし書き込み動作時にオフするスイッチング回路を
介して接続されている。このため、書き込み動作時に、
メモリセルアレイ間でビット線の接続は解除され、動作
するメモリセルアレイのビット線容量は小さくなる。し
たがって、データの書き込み時間を短縮できる。すなわ
ち、読み出しサイクルの短縮だけでなく、書き込みサイ
クルも短縮できる。

【０００９】請求項３の半導体メモリでは、接続配線
は、ビット線と同じ配線層を使用して形成されている。
配線層を増やすことなく接続配線が形成できるため、半
導体メモリの製造時に使用するホトマスクの枚数は増え
ない。また、配線層の増加による製造歩留の低下はな
い。すなわち、接続配線の形成による製造コストの上昇
を最小限に抑えることができる。

【００１０】請求項４の半導体メモリでは、接続配線
は、メモリセルアレイに隣接する領域に形成されてい
る。このため、接続配線のレイアウト設計およびレイア
ウト検証を容易にできる。請求項５の半導体メモリで
は、接続配線の少なくとも一部は、ビット線の配線層と
異なる配線層を使用して形成されている。このため、接
続配線のレイアウトの自由度が向上し、メモリセルアレ
イおよび接続配線のレイアウト面積を最小限にできる。
例えば、接続配線をメモリセルアレイ上に形成すること
で、チップサイズを小さくできる。

【００１１】請求項６の半導体メモリでは、ビット線の
うち２本ずつを対にして、相補のビット線対が構成され
ている。各ビット線対のビット線にそれぞれ接続される
接続配線の長さは互いに等しくされている。このため、
各ビット線対において、ビット線に付加される接続配線
の配線容量および配線抵抗を等しくでき、読み出し特性
および書き込み特性を等しくできる。

【００１２】請求項７の半導体メモリでは、接続配線の
少なくとも２本は、配線経路を互いに入れ換える交差部
を有している。交差部を形成することで、各接続配線に
おいて、隣接する接続配線との間の寄生容量を、隣接す
る接続配線を伝達される信号レベルによらず等しくでき
る。この結果、ビット線に伝達されるデータの読み出し
特性および書き込み特性を等しくできる。

【００１３】請求項８の半導体メモリでは、所定の電圧
が供給されるシールド線が、接続配線が形成される配線
領域に隣接して形成されている。シールド線は、例え
ば、接地線または電源線に接続されている。このため、
配線領域の端に位置する接続配線が、隣接する信号線の
影響を受けることを防止できる。すなわち、接続配線の
耐ノイズ性を向上できる。

【００１４】請求項９の半導体メモリでは、データバス
線は、データをビット線に伝達する。コラムスイッチ
は、メモリセルアレイに共有されており、データバス線
を所定のビット線に接続する。コラムスイッチを共有に
することで、チップサイズを小さくでき、製造歩留を向
上できる。この結果、製造コストを削減できる。請求項
１０の半導体メモリでは、センスアンプは、メモリセル
アレイに共有されており、ビット線上に伝達されるデー
タを増幅する。センスアンプを共有にすることで、チッ
プサイズを小さくでき、製造歩留を向上できる。この結
果、製造コストを削減できる。

【００１５】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体メモリの第１
の実施形態を示している。この実施形態は、請求項１、
請求項３および請求項４に対応している。この半導体メ
モリは、シリコン基板上にCMOSプロセスを使用して強誘
電体メモリとして形成されている。強誘電体メモリは、
２ｋビットの記憶容量を有しており、例えば、ＩＣカー
ドに搭載される認証チップとして使用される。

【００１６】強誘電体メモリは、２つのメモリセルアレ
イALYと、２つのメモリセルアレイのビット線BL、/BLを
互いに接続する接続配線CWと、メモリセルアレイALYに
それぞれ対応するワードドライバWD、プレートドライバ
PD、センスアンプSA、コラムスイッチCLと、データバス
線BUSとを有している。接続配線CWの配線領域WAは、メ
モリセルアレイALYに隣接して形成されている。接続配
線CWは、ビット線BL、/BLと同じ第２金属配線層を使用
して形成されている。第２金属配線層は、金属配線層の
うち半導体基板から２番目の金属配線層である。接続配
線CWをビット線BL、/BLと同じ第２金属配線層で形成す
るため、接続配線CWの形成により、製造時に使用するホ
トマスクの枚数が増えることはない。

【００１７】接続配線CWは、メモリセルアレイALYとは
別の領域に、第２金属配線層のみを使用して配線され
る。このため、接続配線CWのレイアウト設計およびレイ
アウト検証は容易になる。センスアンプSAおよびコラム
スイッチCLは、ビット線対BL、/BLを介してそれぞれメ
モリセルアレイALYに接続されている。

【００１８】２つのメモリセルアレイALYは、異なるタ
イミングで動作する。すなわち、メモリセルアレイALY
は、同時に動作しない。一方のメモリセルアレイALYの
ビット線BL（または/BL）にデータが伝達されていると
きに、他方のメモリセルアレイALYのビット線BL（また
は/BL）にデータは伝達されない。図２は、図１に示し
たメモリセルアレイALYの詳細を示している。

【００１９】メモリセルアレイALYは、マトリックス状
に配置された複数の強誘電体メモリセルMCを有してい
る。メモリセルMCは、強誘電体キャパシタと、強誘電体
キャパシタの一端をビット線BL（または/BL）に接続す
る転送トランジスタとを有している。転送トランジスタ
のゲートは、ワード線WLに接続されている。ビット線B
L、/BLは、相補のビット線対として動作する。

【００２０】ワード線WLは、図１に示したワードドライ
バWDに接続されており、ワードドライバWDが生成するワ
ード線電圧をメモリセルMCに供給する。プレート線PL
は、図１に示したプレートドライバPDに接続されてお
り、プレートドライバPDが生成するプレート線電圧をメ
モリセルMCに供給する。読み出し動作では、ビット線を
接地電圧にプリチャージした後、ワード線WLを高レベル
にした状態で、プレート線PLに高レベルのパルス信号が
供給される。そして、相補のビット線対BL、/BLのうち
一方のビット線にデータが伝達され、このビット線の電
圧が変化する。他方のビット線は、接地電圧にプリチャ
ージされており、参照ビット線として動作する。図１に
示したセンスアンプSAは、ビット線と参照ビット線の電
圧差を増幅することで、メモリセルMCに記憶されている
データを読み出す。

【００２１】この実施形態では、異なるメモリセルアレ
イALYのビット線BL、/BLは、接続配線CWを介して互いに
接続されている。このため、各メモリアレイALYのビッ
ト線BL、/BLの容量は、２つのメモリアレイALYのビット
線BL、/BLの容量に接続配線CWの容量を付加した値にな
る。強誘電体キャパシタの容量に対するビット線BL（ま
たは/BL）の容量は、従来に比べて大きくなる。この結
果、読み出し動作の際に、メモリセルMCからビット線BL
（または/BL）に読み出される読み出しデータの信号量
（ビット線対BL、/BLの電圧差）は大きくなる。すなわ
ち、読み出しマージンが向上される。また、ビット線対
BL、/BLの電圧差が大きくなるため、センスアンプSA
は、ビット線BL、/BLを短時間で所定の電圧差に増幅で
きる。この結果、読み出し動作時間は短縮される。

【００２２】以上、本実施形態では、２つのメモリセル
アレイALYのビット線BL、/BLを、接続配線CWを介して互
いに接続したので、読み出し動作時にビット線BL（また
は/BL）の電圧の変化量を大きくできる。この結果、読
み出しマージンを向上でき、強誘電体メモリの製造歩留
を向上できる。また、ビット線BL、/BLの電圧の変化量
が大きくなるため、データの読み出し時間を短縮でき
る。特に、メモリセルアレイALYが小さく、各メモリセ
ルアレイALY内のビット線BL、/BLが短い場合に有効であ
る。

【００２３】接続配線CWを、ビット線BL、/BLと同じ第
２金属配線層を使用して形成したので、接続配線CWの形
成により配線層が増加することを防止できる。すなわ
ち、接続配線の形成による製造コストの上昇を最小限に
抑えることができる。接続配線CWを、メモリセルアレイ
に隣接する領域に形成したので、接続配線CWのレイアウ
ト設計およびレイアウト検証を容易にできる。例えば、
本発明は、既に開発済みの強誘電体メモリに接続配線CW
を追加して、読み出しマージンを向上する場合に有効で
ある。また、システムLSIに内蔵される強誘電体メモリ
コアの記憶容量に応じて接続配線CWを追加する場合に有
効である。

【００２４】ワードドライバWDおよびプレートドライバ
PDを、２つのメモリセルアレイALYの間に配置した。こ
のため、接続配線CWの配線長を長くでき、ビット線BL、
/BLの容量値を増加できる。この結果、さらに読み出し
マージンを向上できる。図３は、本発明の半導体メモリ
の第２の実施形態を示している。この実施形態は、請求
項１、請求項５および請求項６に対応している。第１の
実施形態で説明した要素と同一の要素については、同一
の符号を付し、これ等については、詳細な説明を省略す
る。

【００２５】この実施形態では、各メモリセルアレイAL
Yの両側に、ワードデコーダWDおよびプレートデコーダP
Dが形成されている。また、接続配線CWは、メモリセル
アレイALY上に、図の横方向に沿って配線されている。
ビット線BL、/BLは、第２金属配線層を使用して形成さ
れ、接続配線CWは、第２金属配線層の上の第３金属配線
層を使用して形成されている。換言すれば、接続配線CW
を、ビット線BL、/BLと異なる配線層で形成するため、
接続配線CWは、メモリセルアレイALY上に形成可能にな
る。接続配線CWの配線領域をメモリセルアレイALYの外
側に形成する必要がないため、強誘電体メモリのチップ
サイズは、第１の実施形態に比べ小さくなる。

【００２６】接続配線CWは、メモリセルアレイALYの同
じ位置のビット線BL、/BLを互いに接続している。この
ため、接続配線CWの配線長は、全て同じになる。各メモ
リセルアレイALY内において、ビット線BL、/BLの長さ
は、全て同じである。したがって、各メモリセルアレイ
ALYにおいて、ビット線BL、/BLに付加される容量は全て
同じになる。すなわち、全てのビット線BL、/BLの読み
出し特性および書き込み特性は同一になる。

【００２７】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、接続配線CWを、ビット線BL、/BLと異
なる第３金属配線層で形成した。このため、接続配線CW
をメモリセルアレイALY上に形成でき、チップサイズを
小さくできる。接続配線CWの配線長を全て同じにしたの
で、各メモリセルアレイALYにおいて、ビット線BL、/BL
に付加される容量を等しくできる。この結果、読み出し
特性および書き込み特性を等しくできる。

【００２８】図４は、本発明の半導体メモリの第３の実
施形態を示している。この実施形態は、請求項１、請求
項５および請求項６に対応している。第１の実施形態で
説明した要素と同一の要素については、同一の符号を付
し、これ等については、詳細な説明を省略する。この実
施形態では、接続配線CWは、ビット線BL、/BLと同じ第
２金属配線層L2と、第２金属配線層L2の上の第３金属配
線層L3を使用して形成されている。接続配線CWの配線領
域WAは、メモリセルアレイALYに隣接して形成されてい
る。一部の接続配線CWの角部には、ビット線BL、/BLの
延在方向に突出する突出配線CWPが形成されている。突
出配線CWPにより、各ビット線対BL、/BL毎に接続配線CW
の配線長および配線容量は、それぞれ等しくされてい
る。接続配線CWを除く構成は、第１の実施形態と同じで
ある。

【００２９】図５は、図４の接続配線CWの要部の詳細を
示している。ビット線BL（または/BL）に直接接続され
ている接続配線CW（図の縦方向に延在）は、ビット線B
L、/BLと同じ第２金属配線層L2で形成されている。各ビ
ット線対BL、/BL毎に、第２金属配線層L2の接続配線CW
の配線長は、同じである。メモリセルアレイALYにそれ
ぞれ対応する第２金属配線層L2の接続配線CWは、第３金
属配線層L3を介して互いに接続されている。第２および
第３金属配線層L2、L3は、コンタクトホールにより接続
されている。

【００３０】この実施形態においても、上述した第１お
よび第２の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、接続配線CWのレイアウトの
自由度を向上できる。この結果、ビット線対BL、/BL毎
に接続配線CWの配線長を全て同じにする場合にも、接続
配線CWの配線領域WAのレイアウト面積を最小限にでき
る。

【００３１】図６は、本発明の半導体メモリの第４の実
施形態の詳細を要部を示している。この実施形態は、請
求項１、請求項５および請求項６に対応している。第１
および第３の実施形態で説明した要素と同一の要素につ
いては、同一の符号を付し、これ等については、詳細な
説明を省略する。この実施形態では、接続配線CWは、第
１、第２および第３金属配線層L1、L2、L3を使用して形
成されている。このため、第３の実施形態の突出配線CW
Pを形成することなく、ビット線対BL、/BL毎に接続配線
CWの配線長を全て同じにできる。その他の構成は、第３
の実施形態（図４）と同じである。

【００３２】この実施形態においても、上述した第１お
よび第３の実施形態と同様の効果を得ることができる。
図７は、本発明の半導体メモリの第５の実施形態を示し
ている。この実施形態は、請求項１、請求項５および請
求項７に対応している。第１の実施形態で説明した要素
と同一の要素については、同一の符号を付し、これ等に
ついては、詳細な説明を省略する。

【００３３】この実施形態では、メモリセルアレイALY
上において、ビット線対BL、/BLのビット線BL、/BLを互
いに交差させる交差部CRAが形成されている。交差部CRA
は、ビット線対BL、/BLの１つおきに形成されている。
配線領域WA上において、ビット線対BL、/BLに対応する
２本の接続配線CWを互いに交差させる交差部CRBが形成
されている。交差部CRBは、交差部CRAを持たないビット
線対BL、/BLに対応して形成されている。すなわち、各
ビット線対BL、/BLは、ビット線ツイスト構造を有して
いる。その他の構成は、第１の実施形態と同じである。

【００３４】図８は、ビット線対BL、/BLおよび接続配
線CWにそれぞれ形成される交差部CRA、CRBの詳細を示す
説明図である。ここでは説明を分かりやすくすため、配
線領域WA上の接続配線CWも、ビット線BL（実線）または
ビット線/BL（破線）として示している。配線領域WAを
含むビット線BL、/BLは、それぞれ長さＬで４等分され
ている。そして、メモリセルアレイALY上のビット線対B
L、/BLの１つおきに、ビット線BL、/BLの端から長さＬ
の位置に交差部CRAが形成されている。配線領域WA上に
おいて、交差部CRAを持たないビット線対BL、/BLの中央
に交差部CRBが形成されている。すなわち、２つの交差
部CRAを有するビット線対BL、/BLと、１つの交差部CRB
を有するビット線対BL、/BLとが交互に配線されてい
る。

【００３５】この実施形態では、例えば、ビット線BL1
と、ビット線BL0、/BL0、BL2、/BL2とが隣接する長さは
全てＬになる。同様に、ビット線/BL1と、ビット線BL
0、/BL0、BL2、/BL2とが隣接する長さは全てＬになる。
このため、ビット線対BL1、/BL1において、ビット線BL
1、/BL1と、隣接するビット線BL0、/BL0、BL2、/BL2と
の間に発生する寄生容量はそれぞれ等しくなる（C1+C6+
C3+C4＝C5+C2+C3+C8）。

【００３６】この結果、ビット線BL1、/BL1の容量は、
隣接するビット線BL0、/BL0、BL2、/BL2を伝達される信
号レベルによらず、常に等しくなる。他のビット線対B
L、/BLについても、隣接するビット線BL、/BLとの間に
発生する容量は、等しくなる。したがって、ビット線B
L、/BLに伝達されるデータの読み出し特性および書き込
み特性は、等しくなる。

【００３７】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、各ビット線対BL、/BLに交差部CRAまた
は交差部CRBを形成した。このため、メモリセルアレイA
LYのビット線対BL、/BLを接続配線CWを介して接続した
場合にも、ビット線BL、/BLに伝達されるデータの読み
出し特性および書き込み特性を等しくできる。

【００３８】図９は、本発明の半導体メモリの第６の実
施形態を示している。この実施形態は、請求項１、請求
項５、請求項６および請求項７に対応している。第１、
第２および第５の実施形態で説明した要素と同一の要素
については、同一の符号を付し、これ等については、詳
細な説明を省略する。この実施形態では、第２の実施形
態（図３）の接続配線CWに交差部CRBが形成されてい
る。その他の構成は第２の実施形態と同じである。すな
わち、ビット線対BL、/BLの１つおきに対応する接続配
線CWに交差部CRBが形成されている。特に図示していな
いが、各メモリセルアレイALYには、ビット線対BL、/BL
の１つおきに交差部（図３のCRA）が形成されている。

【００３９】この実施形態においても、上述した第１、
第２および第５の実施形態と同様の効果を得ることがで
きる。図１０は、本発明の半導体メモリの第７の実施形
態を示している。この実施形態は、請求項１、請求項５
ないし請求項８に対応している。第１および第５の実施
形態で説明した要素と同一の要素については、同一の符
号を付し、これ等については、詳細な説明を省略する。

【００４０】この実施形態では、第５の実施形態（図
７）の配線領域WAの外側と、メモリセルアレイALYの端
に、接続配線CWおよびビット線BL、/BLに沿ってシール
ド線（図の一点鎖線）が形成されている。シールド線
は、接地線GNDに接続されている。その他の構成は第５
の実施形態と同じである。この実施形態においても、上
述した第１および第５の実施形態と同様の効果を得るこ
とができる。さらに、接地線GNDに接続されたシールド
線を配線領域WAの外側に形成したので、配線領域WAの端
に位置する接続配線CWが、隣接する信号線の影響を受け
ることを防止できる。すなわち、接続配線CWの耐ノイズ
性を向上できる。

【００４１】図１１は、本発明の半導体メモリの第８の
実施形態を示している。この実施形態は、請求項１、請
求項５、請求項６、請求項９および請求項１０に対応し
ている。第１および第２の実施形態で説明した要素と同
一の要素については、同一の符号を付し、これ等につい
ては、詳細な説明を省略する。この実施形態では、セン
スアンプSA、コラムスイッチCLは、２つのメモリセルア
レイALYに共有されている。すなわち、センスアンプSA
は、図の右側のメモリセルアレイALYのビット線BL、/BL
に接続されている。コラムスイッチCLは、図の左側のメ
モリセルアレイALYのビット線BL、/BLに接続されてい
る。

【００４２】センスアンプSAは、接続配線CWを介して左
側のメモリセルアレイALYのビット線BL、/BLに接続さ
れ、コラムスイッチCLは、接続配線CWを介して右側のメ
モリセルアレイALYのビット線BL、/BLに接続されてい
る。換言すれば、２つのメモリセルアレイのビット線B
L、/BLは、接続配線CWを介して相互に接続されているた
め、センスアンプSAおよびコラムスイッチCLを２つのメ
モリセルアレイで容易に共有できる。データバス線BUS
は、コラムスイッチCLを介してビット線BL、/BLに接続
されている。その他の構成は、第２の実施形態と同じで
ある。

【００４３】この実施形態においても、上述した第１お
よび第２の実施形態と同様の効果を得ることができる。
さらに、センスアンプSAおよびコラムスイッチCLを、２
つのメモリセルアレイALYで共有したので、強誘電体メ
モリのチップサイズを小さくでき、製造歩留を向上でき
る。この結果、製造コストを削減できる。図１２は、本
発明の半導体メモリの第９の実施形態を示している。こ
の実施形態は、請求項１、請求項３、請求項４、請求項
８ないし請求項１０に対応している。第１の実施形態で
説明した要素と同一の要素については、同一の符号を付
し、これ等については、詳細な説明を省略する。

【００４４】この実施形態では、第１の実施形態（図
１）の配線領域WAの外側と、メモリセルアレイALYの端
に、接続配線CWおよびビット線BL、/BLに沿ってシール
ド線（図の一点鎖線）が形成されている。シールド線
は、電源線VCCに接続されている。また、センスアンプS
A、コラムスイッチCLは、第８の実施形態（図１１）と
同様に、２つのメモリセルアレイALYに共有されてい
る。すなわち、センスアンプSAは、図の右側のメモリセ
ルアレイALYのビット線BL、/BLに接続されている。コラ
ムスイッチCLは、図の左側のメモリセルアレイALYのビ
ット線BL、/BLに接続されている。その他の構成は第１
の実施形態と同じである。

【００４５】この実施形態においても、上述した第１、
第７および第８の実施形態と同様の効果を得ることがで
きる。図１３は、本発明の半導体メモリの第１０の実施
形態を示している。この実施形態は、請求項１、請求項
５、請求項９および請求項１０に対応している。第１の
実施形態で説明した要素と同一の要素については、同一
の符号を付し、これ等については、詳細な説明を省略す
る。

【００４６】この実施形態では、強誘電体メモリは、４
つのメモリセルアレイALYを有している。メモリセルア
レイALYのビット線BL、/BLは、接続配線CWを介して互い
に接続されている。接続配線CWは、メモリセルアレイAL
Yに隣接する配線領域WAに形成されている。また、セン
スアンプSA、コラムスイッチCLは、第８の実施形態（図
１１）と同様に、４つのメモリセルアレイALYに共有さ
れている。すなわち、センスアンプSAは、図の右側のメ
モリセルアレイALYのビット線BL、/BLに接続されてい
る。コラムスイッチCLは、図の左側のメモリセルアレイ
ALYのビット線BL、/BLに接続されている。その他の構成
は第１の実施形態と同じである。

【００４７】この実施形態においても、上述した第１お
よび第８の実施形態と同様の効果を得ることができる。
図１４は、本発明の半導体メモリの第１１の実施形態を
示している。この実施形態は、請求項１、請求項５、請
求項６、請求項９および請求項１０に対応している。第
１および第２の実施形態で説明した要素と同一の要素に
ついては、同一の符号を付し、これ等については、詳細
な説明を省略する。

【００４８】この実施形態では、強誘電体メモリは、４
つのメモリセルアレイALYを有している。メモリセルア
レイALYのビット線BL、/BLは、メモリセルアレイALY上
に形成された接続配線CWを介して互いに接続されてい
る。また、センスアンプSA、コラムスイッチCLは、第８
の実施形態（図１１）と同様に、４つのメモリセルアレ
イALYに共有されている。すなわち、センスアンプSA
は、図の右側のメモリセルアレイALYのビット線BL、/BL
に接続されている。コラムスイッチCLは、図の左側のメ
モリセルアレイALYのビット線BL、/BLに接続されてい
る。その他の構成は第１および第２の実施形態と同じで
ある。

【００４９】この実施形態においても、上述した第１、
第２および第８の実施形態と同様の効果を得ることがで
きる。図１５は、本発明の半導体メモリの第１２の実施
形態を示している。この実施形態は、請求項１ないし請
求項４、請求項８に対応している。第１および第９の実
施形態で説明した要素と同一の要素については、同一の
符号を付し、これ等については、詳細な説明を省略す
る。

【００５０】この実施形態では、第１の実施形態（図
１）に、第９の実施形態（図１２）と同じシールド線が
形成されている。また、配線領域WAには、図の左側のメ
モリセルアレイALYのビット線BL、/BLに接続された副接
続配線SLCWと、図の右側のメモリセルアレイALYのビッ
ト線BL、/BLに接続された副接続配線SRCWとが形成され
ている。副接続配線SLCW、SRCWは、スイッチ回路SWを介
して互いに接続されている。その他の構成は第１の実施
形態と同じである。

【００５１】スイッチ回路SWは、副接続配線SLCW、SRCW
をそれぞれ接続する複数のCMOS伝達ゲートを有してい
る。CMOS伝達ゲートは、書き込み動作時に高レベルに変
化する書き込み信号WRを受けてオフする。すなわち、２
つのメモリセルアレイALYのビット線BL、/BLは、書き込
み動作時に切断され、書き込み動作以外（すなわち読み
出し動作時）に接続される。書き込み動作時のビット線
BL、/BLの容量は、読み出し動作時のビット線BL、/BLの
容量より小さくなる。このため、書き込み時間は短くな
る。

【００５２】この実施形態においても、上述した第１お
よび第７の実施形態と同様の効果を得ることができる。
さらに、読み出しサイクルの短縮だけでなく、書き込み
サイクルも短縮できる。図１６は、本発明の半導体メモ
リの第１３の実施形態を示している。この実施形態は、
請求項１、請求項２、請求項５および請求項６に対応し
ている。第１、第３および第１２の実施形態で説明した
要素と同一の要素については、同一の符号を付し、これ
等については、詳細な説明を省略する。

【００５３】この実施形態では、第３の実施形態（図
４）に、第１２の実施形態（図１５）と同じスイッチ回
路SWが形成されている。すなわち、配線領域WAには、図
の左側のメモリセルアレイALYのビット線BL、/BLに接続
された副接続配線SLCWと、図の右側のメモリセルアレイ
ALYのビット線BL、/BLに接続された副接続配線SRCWとが
形成されている。その他の構成は第３の実施形態と同じ
である。

【００５４】この実施形態においても、上述した第１、
第３および第１２の実施形態と同様の効果を得ることが
できる。図１７は、本発明の半導体メモリの第１４の実
施形態を示している。この実施形態は、請求項１、請求
項２、請求項５ないし請求項８に対応している。第１、
第５、第７および第１２の実施形態で説明した要素と同
一の要素については、同一の符号を付し、これ等につい
ては、詳細な説明を省略する。

【００５５】この実施形態では、第７の実施形態（図１
０）に、第１２の実施形態（図１５）と同じスイッチ回
路SWが形成されている。その他の構成は第７の実施形態
と同じである。この実施形態においても、上述した第
１、第５、第７および第１２の実施形態と同様の効果を
得ることができる。

【００５６】図１８は、本発明の半導体メモリの第１５
の実施形態を示している。この実施形態は、請求項１な
いし請求項４、請求項８および請求項１０に対応してい
る。第１、第９および第１２の実施形態で説明した要素
と同一の要素については、同一の符号を付し、これ等に
ついては、詳細な説明を省略する。この実施形態では、
第１２の実施形態（図１５）からセンスアンプSAが１つ
削除されて構成されている。その他の構成は第１２の実
施形態と同じである。この実施形態では、センスアンプ
SAは、図の左側のメモリセルアレイALYに隣接して形成
されている。センスアンプSAは、読み出し動作時のみデ
ータを増幅する。メモリセルアレイALYのビット線BL、/
BLとデータバス線BUSとは、コラムスイッチCLを介して
それぞれ接続されている。

【００５７】この実施形態では、スイッチ回路SWがオン
する読み出し動作時に、メモリセルアレイALYの一方か
ら読み出されたデータは、センスアンプSAで増幅された
後、対応するコラムスイッチCLを介してデータバス線BU
Sに出力される。スイッチ回路SWがオフする書き込み動
作時に、書き込みデータは、書き込み動作を実行するメ
モリセルアレイALYに対応するコラムスイッチCLを介し
て供給される。

【００５８】この実施形態においても、上述した第１、
第７および第９の実施形態と同様の効果を得ることがで
きる。なお、上述した実施形態では、本発明を強誘電体
メモリに適用した例について述べた。本発明はかかる実
施形態に限定されるものではない。例えば、本発明を、
メモリセルが可変容量で構成される他の半導体メモリに
適用してもよい。

【００５９】以上の実施形態において説明した発明を整
理して、付記として開示する。 （付記１） 可変容量キャパシタで構成されたメモリセ
ルと、前記メモリセルに対してデータを入出力するビッ
ト線とを有し、異なるタイミングで動作する複数のメモ
リセルアレイと、前記メモリセルアレイ間での前記ビッ
ト線を互いに接続するための接続配線とを備えているこ
とを特徴とする半導体メモリ。

【００６０】（付記２） 付記１記載の半導体メモリに
おいて、前記接続配線は、前記メモリセルアレイにそれ
ぞれ接続されている副接続配線で構成され、前記副接続
配線は、読み出し動作時にオンし書き込み動作時にオフ
するスイッチング回路を介して接続されていることを特
徴とする半導体メモリ。

【００６１】（付記３） 付記１記載の半導体メモリに
おいて、前記接続配線は、ビット線と同じ配線層を使用
して形成されていることを特徴とする半導体メモリ。 （付記４） 付記３記載の半導体メモリにおいて、前記
接続配線は、前記メモリセルアレイに隣接する領域に形
成されていることを特徴とする半導体メモリ。

【００６２】（付記５） 付記１記載の半導体メモリに
おいて、前記接続配線の少なくとも一部は、前記ビット
線の配線層と異なる配線層を使用して形成されているこ
とを特徴とする半導体メモリ。 （付記６） 付記５記載の半導体メモリにおいて、前記
接続配線は、前記メモリセルアレイ上に形成されている
ことを特徴とする半導体メモリ。

【００６３】（付記７） 付記１記載の半導体メモリに
おいて、前記ビット線の２本ずつで相補のビット線対が
構成されており、前記各ビット線対のビット線にそれぞ
れ接続される前記接続配線の長さは互いに等しいことを
特徴とする半導体メモリ。 （付記８） 付記１記載の半導体メモリにおいて、前記
接続配線の少なくとも２本は、配線経路を互いに入れ換
える交差部を有していることを特徴とする半導体メモ
リ。

【００６４】（付記９） 付記８記載の半導体メモリに
おいて、前記ビット線の２本ずつで相補のビット線対が
構成されており、前記交差部を有する２本の前記接続配
線は、前記ビット線対を構成する前記ビット線にそれぞ
れ接続されていることを特徴とする半導体メモリ。 （付記１０） 付記１記載の半導体メモリにおいて、前
記接続配線が形成される配線領域に隣接して、所定の電
圧が供給されるシールド線を備えていることを特徴とす
る半導体メモリ。

【００６５】（付記１１） 付記９記載の半導体メモリ
において、前記シールド線は、接地線に接続されている
ことを特徴とする半導体メモリ。 （付記１２） 付記９記載の半導体メモリにおいて、前
記シールド線は、電源線に接続されていることを特徴と
する半導体メモリ。 （付記１３） 付記１記載の半導体メモリにおいて、デ
ータを前記ビット線に伝達するデータバス線と、前記メ
モリセルアレイに共有され、前記データバス線を所定の
前記ビット線に接続するコラムスイッチとを備えている
ことを特徴とする半導体メモリ。

【００６６】（付記１４） 付記１記載の半導体メモリ
において、前記メモリセルアレイに共有され、前記ビッ
ト線上に伝達されるデータを増幅するセンスアンプを備
えていることを特徴とする半導体メモリ。 （付記１５） 付記１記載の半導体メモリにおいて、前
記メモリセルを前記ビット線に接続するワード線と、前
記ワード線に所定の電圧を供給するワードドライバとを
備え、前記ワードドライバは、前記メモリセルアレイの
間に配置されていることを特徴とする半導体メモリ。

【００６７】（付記１６） 付記１記載の半導体メモリ
において、前記メモリセルに接続されているプレート線
と、前記プレート線に所定の電圧を供給するプレートド
ライバとを備え、前記プレートドライバは、前記メモリ
セルアレイの間に配置されていることを特徴とする半導
体メモリ。

【００６８】（付記１７） 付記１記載の半導体メモリ
において、前記ビット線の２本ずつで相補のビット線対
が構成されており、前記メモリセルアレイは、前記ビッ
ト線対の一つおきに、前記ビット線対を構成する前記ビ
ット線の配線経路を互いに入れ換える交差部を有し、前
記接続配線のうち、前記交差部のない前記ビット線対に
対応する２本の接続配線は、配線経路を互いに入れ換え
る交差部を有していることを特徴とする半導体メモリ。

【００６９】付記１３の半導体メモリでは、ワード線の
信号レベルに応じて、メモリセルとビット線とが接続さ
れる。ワードドライバは、ワード線に所定の電圧を供給
する。ワードドライバは、メモリセルアレイの間に配置
されているため、接続配線の配線長は長くなり、ビット
線の容量値を増加できる。この結果、さらに読み出しマ
ージンを向上できる。

【００７０】付記１６の半導体メモリでは、プレート線
は、メモリセルに接続されている。プレートドライバ
は、プレート線に所定の電圧を供給する。プレートドラ
イバは、メモリセルアレイの間に配置されているため、
接続配線の配線長は長くなり、ビット線の容量値を増加
できる。この結果、さらに読み出しマージンを向上でき
る。

【００７１】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。

【００７２】

【発明の効果】請求項１の半導体メモリでは、可変容量
キャパシタとビット線容量との容量分割を利用してメモ
リセルからデータを読み出すときに、容量分割によるビ
ット線の電圧の変化量を大きくできる。この結果、メモ
リセルアレイが小さく、メモリセルアレイ内のビット線
が短い場合にも、読み出しマージンの低下を防止でき、
半導体メモリの製造歩留が低下することを防止できる。
また、ビット線の電圧の変化量が大きくなるため、デー
タの読み出し時間を短縮できる。

【００７３】請求項２の半導体メモリでは、読み出しサ
イクルの短縮だけでなく、書き込みサイクルも短縮でき
る。請求項３の半導体メモリでは、半導体メモリの製造
時に使用するホトマスクの枚数が増加することを防止で
き、配線層の増加による製造歩留が低下することを防止
できる。

【００７４】請求項４の半導体メモリでは、接続配線の
レイアウト設計およびレイアウト検証を容易にできる。
請求項５の半導体メモリでは、接続配線のレイアウトの
自由度が向上し、メモリセルアレイおよび接続配線のレ
イアウト面積を最小限にできる。請求項６の半導体メモ
リでは、各ビット線対において、ビット線に付加される
接続配線の配線容量および配線抵抗を等しくでき、読み
出し特性および書き込み特性を等しくできる。

【００７５】請求項７の半導体メモリでは、各接続配線
において、隣接する接続配線との間の寄生容量を、隣接
する接続配線を伝達される信号レベルによらず等しくで
きる。この結果、ビット線に伝達されるデータの読み出
し特性および書き込み特性を等しくできる。請求項８の
半導体メモリでは、配線領域の端に位置する接続配線
が、隣接する信号線の影響を受けることを防止でき、接
続配線の耐ノイズ性を向上できる。

【００７６】請求項９および請求項１０の半導体メモリ
では、チップサイズを小さくでき、製造歩留を向上でき
る。この結果、製造コストを削減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すブロック図であ
る。

【図２】図１に示したメモリセルアレイの詳細を示す回
路図である。

【図３】本発明の第２の実施形態を示すブロック図であ
る。

【図４】本発明の第３の実施形態を示すブロック図であ
る。

【図５】図４の接続配線の要部の詳細を示すレイアウト
図である。

【図６】本発明の第４の実施形態の要部を示すレイアウ
ト図である。

【図７】本発明の第５の実施形態を示すブロック図であ
る。

【図８】図７の交差部の詳細を示す説明図である。

【図９】本発明の第６の実施形態を示すブロック図であ
る。

【図１０】本発明の第７の実施形態を示すブロック図で
ある。

【図１１】本発明の第８の実施形態を示すブロック図で
ある。

【図１２】本発明の第９の実施形態を示すブロック図で
ある。

【図１３】本発明の第１０の実施形態を示すブロック図
である。

【図１４】本発明の第１１の実施形態を示すブロック図
である。

【図１５】本発明の第１２の実施形態を示すブロック図
である。

【図１６】本発明の第１３の実施形態を示すブロック図
である。

【図１７】本発明の第１４の実施形態を示すブロック図
である。

【図１８】本発明の第１５の実施形態を示すブロック図
である。

【符号の説明】

ALY メモリセルアレイ BL、/BL ビット線、ビット線対 BUS データバス線 CL コラムスイッチ CRA、CRB 交差部 CW 接続配線 CWP 突出配線 L1 第１金属配線層 L2 第２金属配線層 L3 第３金属配線層 MC 強誘電体メモリセル PD プレートドライバ PL プレート線 SA センスアンプ SW スイッチ回路 WA 配線領域 WD ワードドライバ WL ワード線

Claims (10)

【特許請求の範囲】
1. 【請求項１】 可変容量キャパシタで構成されたメモリ
   セルと、前記メモリセルに対してデータを入出力するビ
   ット線とを有し、異なるタイミングで動作する複数のメ
   モリセルアレイと、 前記メモリセルアレイ間での前記ビット線を互いに接続
   するための接続配線とを備えていることを特徴とする半
   導体メモリ。
2. 【請求項２】 請求項１記載の半導体メモリにおいて、 前記接続配線は、前記メモリセルアレイにそれぞれ接続
   されている副接続配線で構成され、前記副接続配線は、
   読み出し動作時にオンし書き込み動作時にオフするスイ
   ッチング回路を介して接続されていることを特徴とする
   半導体メモリ。
3. 【請求項３】 請求項１記載の半導体メモリにおいて、 前記接続配線は、ビット線と同じ配線層を使用して形成
   されていることを特徴とする半導体メモリ。
4. 【請求項４】 請求項３記載の半導体メモリにおいて、 前記接続配線は、前記メモリセルアレイに隣接する領域
   に形成されていることを特徴とする半導体メモリ。
5. 【請求項５】 請求項１記載の半導体メモリにおいて、 前記接続配線の少なくとも一部は、前記ビット線の配線
   層と異なる配線層を使用して形成されていることを特徴
   とする半導体メモリ。
6. 【請求項６】 請求項１記載の半導体メモリにおいて、 前記ビット線の２本ずつで相補のビット線対が構成され
   ており、 前記各ビット線対のビット線にそれぞれ接続される前記
   接続配線の長さは互いに等しいことを特徴とする半導体
   メモリ。
7. 【請求項７】 請求項１記載の半導体メモリにおいて、 前記接続配線の少なくとも２本は、配線経路を互いに入
   れ換える交差部を有していることを特徴とする半導体メ
   モリ。
8. 【請求項８】 請求項１記載の半導体メモリにおいて、 前記接続配線が形成される配線領域に隣接して、所定の
   電圧が供給されるシールド線を備えていることを特徴と
   する半導体メモリ。
9. 【請求項９】 請求項１記載の半導体メモリにおいて、 データを前記ビット線に伝達するデータバス線と、 前記メモリセルアレイに共有され、前記データバス線を
   所定の前記ビット線に接続するコラムスイッチとを備え
   ていることを特徴とする半導体メモリ。
10. 【請求項１０】 請求項１記載の半導体メモリにおい
    て、 前記メモリセルアレイに共有され、前記ビット線上に伝
    達されるデータを増幅するセンスアンプを備えているこ
    とを特徴とする半導体メモリ。