JP2003204042A

JP2003204042A - 半導体集積回路装置

Info

Publication number: JP2003204042A
Application number: JP2002003766A
Authority: JP
Inventors: Masahiro Kamoshita; 昌弘鴨志田; Daizaburo Takashima; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-01-10
Filing date: 2002-01-10
Publication date: 2003-07-18

Abstract

(57)【要約】【課題】製造コストの抑制、及びチップ面積の削減の
両立を可能とする半導体集積回路装置を提供すること。【解決手段】ビット線対選択トランジスタ7-0、7-1を
介してビット線対（BL00、/BL00）、（BL10、/BL10）に
接続されるデータ増幅線対（DL0、/DL0）と、データ増
幅線対（DL0、/DL0）に接続されるセンスアンプ１１
と、データ増幅線対（DL0、/DL0）を選択するカラム選
択トランジスタ１３と、カラム選択トランジスタ１３を
選択するカラムデコーダＣＤとを具備する。そして、カ
ラムデコーダＣＤを、データ増幅線DL0、/DL0の間に配
置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に係わり、例えば強誘電体キャパシタを用いた不揮発
性メモリに関する。

【０００２】

【従来の技術】近年、半導体メモリの一つとして強誘電
体キャパシタ（Ferroelectric Capacitor）を用いた不
揮発性メモリ（以下ＦｅＲＡＭ）が注目されている。こ
のＦｅＲＡＭは不揮発性で書き換え回数が１０の１２
乗、読み出し、書き込み回数がＤＲＡＭ程度、２．５Ｖ
から５Ｖの低電圧動作等の長所があるため、全メモリ市
場を置き換える可能性がある。

【０００３】図２３は、ＦｅＲＡＭのセルアレイの構成
を示す回路図である。図２３に示す構成は、本件出願人
が出願し、その後出願公開された特開平１０−２５５４
８３号公報に記載されている。

【０００４】図２３に示すように、メモリセルには、セ
ルトランジスタＴのソース、ゲート間に強誘電体キャパ
シタＣが接続されたユニットセルを複数直列に接続した
強誘電体メモリセルが用いられている（以下、ＴＣ並列
ユニット直列接続型強誘電体メモリセルという）。ＴＣ
並列ユニット直列接続型強誘電体メモリセルの一方の端
子はプレート線ＰＬ（PL0、PL1）に接続され、他方の端
子はブロック選択トランジスタ１０１（101-00、101-0
1、101-10、101-11）を介してビット線ＢＬ（BL0、/BL
0、BL1、/BL1）に接続されている。ブロック選択トラン
ジスタ１０１のゲートは、ブロック選択線ＢＳ（BS00、
BS01、BS10、BS11）に接続されている。また、セルトラ
ンジスタＴのゲートは、ワード線ＷＬ（WL01〜WL03、WL
10〜WL13）に接続されている。ビット線ＢＬ及び/ＢＬ
を含むビット線対はセンスアンプ部ＳＡに接続されてい
る。図２４に、センスアンプ部ＳＡの一回路例を示す。

【０００５】図２４に示すように、センスアンプ部ＳＡ
は、センスアンプ１０３及びカラム選択トランジスタ１
０５を含む。センスアンプ１０３は、例えばセンスアン
プ駆動信号/ＳＡＰ、ＳＡＮに応じて選択的に活性化さ
れる。活性化されたセンスアンプ１０３は、例えばデー
タを読み出したとき、ビット線ＢＬと/ＢＬとの間に生
ずる微小な電位差を、例えばＶＤＤ〜ＶＳＳ間の電位差
まで増幅する。カラム選択トランジスタ１０５のゲート
は、カラム選択信号線ＣＳＬに接続されている。カラム
選択トランジスタ１０５は、カラム選択信号線ＣＳＬに
供給されるカラム選択信号の電位に応じて導通、又は非
導通にされる。カラム選択信号は、カラムデコーダＣＤ
から出力される。

【０００６】センスアンプ部ＳＡは、図２５に示すよう
に、メモリセルアレイ１０７の両サイドにそれぞれ設け
られる。このため、センスアンプ部ＳＡの数が多くな
り、チップ面積の削減が妨げられている。

【０００７】また、センスアンプ部の数を減らし、チッ
プ面積の削減を可能とする技術としては、ダイナミック
型ＲＡＭ（ＤＲＡＭ）等で利用されているシェアードセ
ンスアンプ方式が良く知られている。

【０００８】シェアードセンスアンプ方式は、隣接した
メモリセルアレイどうしで、センスアンプを共有する。
このため、図２５に示す装置に比べて、センスアンプ部
の数をほぼ半分に減らすことができる。図２６に、典型
的なシェアードセンスアンプ方式の半導体記憶装置の回
路図を示す。

【０００９】図２６に示すように、典型的なシェアード
センスアンプ方式では、隣接したメモリセルアレイ１０
７どうしでセンスアンプ部ＳＡを共有する。カラムデコ
ーダＣＤは、メモリセルアレイ１０７のうち、最も端に
配置されたメモリセルアレイ１０７に隣接して配置され
る。カラムデコーダ１０５からの信号線、例えばカラム
選択線ＣＳＬは、メモリセルアレイ１０７の上方を通
り、各センスアンプ部ＳＡにそれぞれ接続される。

【００１０】

【発明が解決しようとする課題】シェアードセンスアン
プ方式の半導体記憶装置では、カラム選択線ＣＳＬがメ
モリセルアレイ１０７の上方を通る。メモリセルアレイ
１０７には、図２７に示すように、ワード線ＷＬ、この
ワード線ＷＬと交差するビット線ＢＬがともに密、例え
ばワード線配置ピッチＰ_WL及びビット線配置ピッチＰ_BL
がともに、ほぼ設計上の最小ピッチで配線される。この
ため、カラム選択線ＣＳＬは、ワード線を形成するため
の導電体層、ビット線を形成するための導電体層に加
え、メモリセルアレイ１０７上にもう１層の導電体層を
追加しないと形成することができない。導電体層を１層
追加することは、製造コストの増加を伴う。

【００１１】このように、製造コストの抑制、及びチッ
プ面積の削減の両立は、従来、困難であった。

【００１２】この発明は、上記の事情に鑑み為されたも
ので、その目的の一つは、製造コストの抑制、及びチッ
プ面積の削減の両立を可能とする半導体集積回路装置を
提供することにある。

【００１３】

【課題を解決するための手段】上記目的の一つを達成す
るために、この発明の第１態様に係る半導体集積回路装
置は、メモリセルが接続されている第１、第２ビット線
を含む第１ビット線対と、メモリセルが接続されている
第３、第４ビット線を含む第２ビット線対と、前記第１
ビット線対を選択する第１ビット線対選択トランジスタ
と、前記第２ビット線対を選択する第２ビット線対選択
トランジスタと、前記第１、第２ビット線対選択トラン
ジスタを介して前記第１、第２ビット線対に接続される
データ増幅線対と、前記データ増幅線対に接続され、前
記第１、第２ビット線対で共有されるセンスアンプと、
前記データ増幅線対を選択するカラム選択トランジスタ
と、平面的に見て前記データ増幅線対に含まれるデータ
増幅線の間に配置され、前記カラム選択トランジスタを
選択するカラムデコーダとを具備する。

【００１４】また、この発明の第２態様に係る半導体集
積回路装置は、メモリセルが接続されている第１、第２
ビット線を含む第１ビット線対と、メモリセルが接続さ
れている第３、第４ビット線を含む第２ビット線対と、
メモリセルが接続されている第５、第６ビット線を含む
第３ビット線対と、メモリセルが接続されている第７、
第８ビット線を含む第４ビット線対と、前記第１、第２
ビット線対を選択する第１ビット線対選択トランジスタ
と、前記第３、第４ビット線対を選択する第２ビット線
対選択トランジスタと、前記第１、第２ビット線対選択
トランジスタを介して前記第１、第３ビット線対に接続
される第１データ増幅線対と、前記第１、第２ビット線
対選択トランジスタを介して前記第２、第４ビット線対
に接続される第２データ増幅線対と、前記第１データ増
幅線対に接続され、前記第１、第３ビット線対で共有さ
れる第１センスアンプと、前記第２データ増幅線対に接
続され、前記第２、第４ビット線対で共有される第２セ
ンスアンプと、前記第１データ増幅線対を選択する第１
カラム選択トランジスタと、前記第２データ増幅線対を
選択する第２カラム選択トランジスタと、平面的に見て
前記第１データ増幅線対に含まれるデータ増幅線の下方
と前記第２データ増幅線対に含まれるデータ増幅線の下
方とにかけて配置され、前記第１、第２カラム選択トラ
ンジスタで共有されるカラムデコーダとを具備する。

【００１５】また、この発明の第３態様に係る半導体集
積回路装置は、メモリセルが接続されている第１、第２
ビット線を含む第１ビット線対と、メモリセルが接続さ
れている第３、第４ビット線を含む第２ビット線対と、
メモリセルが接続されている第５、第６ビット線を含む
第３ビット線対と、メモリセルが接続されている第７、
第８ビット線を含む第４ビット線対と、前記第１、第２
ビット線対を選択する第１ビット線対選択トランジスタ
と、前記第３、第４ビット線対を選択する第２ビット線
対選択トランジスタと、前記第１、第２ビット線対選択
トランジスタを介して前記第１、第３ビット線対に接続
される第１データ増幅線対と、前記第１、第２ビット線
対選択トランジスタを介して前記第２、第４ビット線対
に接続される第２データ増幅線対と、前記第１データ増
幅線対に接続され、前記第１、第３ビット線対で共有さ
れる第１センスアンプと、前記第２データ増幅線対に接
続され、前記第２、第４ビット線対で共有される第２セ
ンスアンプと、前記第１データ増幅線対を選択する第１
カラム選択トランジスタと、前記第２データ増幅線対を
選択する第２カラム選択トランジスタと、平面的に見て
前記第１データ増幅線対に含まれるデータ増幅線と前記
第２データ増幅線対に含まれるデータ増幅線との間にか
けて配置され、前記第１、第２カラム選択トランジスタ
で共有されるカラムデコーダとを具備し、前記第１デー
タ線に含まれるデータ増幅線、及び第２データ増幅線対
に含まれるデータ増幅線は、平面的に見て前記カラムデ
コーダの上方を迂回して配線されている。

【００１６】また、この発明の第４態様に係る半導体集
積回路装置は、メモリセルが接続されている第１、第２
ビット線を含む第１ビット線対と、メモリセルが接続さ
れている第３、第４ビット線を含む第２ビット線対と、
メモリセルが接続されている第５、第６ビット線を含む
第３ビット線対と、メモリセルが接続されている第７、
第８ビット線を含む第４ビット線対と、前記第１ビット
線対を選択する第１ビット線対選択トランジスタと、前
記第２ビット線対を選択する第２ビット線対選択トラン
ジスタと、前記第３ビット線対を選択する第３ビット線
対選択トランジスタと、前記第４ビット線対を選択する
第４ビット線対選択トランジスタと、前記第１、第２、
第３、第４ビット線対選択トランジスタを介して前記第
１、第２、第３、第４ビット線対に接続されるデータ増
幅線対と、前記データ増幅線対に接続され、前記第１、
第２、第３、第４ビット線対で共有されるセンスアンプ
と、前記データ増幅線対を選択するカラム選択トランジ
スタと、平面的に見て、前記データ増幅線対に含まれる
データ増幅線の間に配置され、前記カラム選択トランジ
スタを選択するカラムデコーダとを具備する。

【００１７】また、この発明の第５態様に係る半導体集
積回路装置は、メモリセルが接続されている第１、第２
ビット線を含む第１ビット線対と、メモリセルが接続さ
れている第３、第４ビット線を含む第２ビット線対と、
メモリセルが接続されている第５、第６ビット線を含む
第３ビット線対と、メモリセルが接続されている第７、
第８ビット線を含む第４ビット線対と、メモリセルが接
続されている第９、第10ビット線を含む第５ビット線対
と、メモリセルが接続されている第11、第12ビット線を
含む第６ビット線対と、メモリセルが接続されている第
13、第14ビット線を含む第７ビット線対と、メモリセル
が接続されている第15、第16ビット線を含む第８ビット
線対と、前記第１、第２ビット線対を選択する第１ビッ
ト線対選択トランジスタと、前記第３、第４ビット線対
を選択する第２ビット線対選択トランジスタと、前記第
５、第６ビット線対を選択する第３ビット線対選択トラ
ンジスタと、前記第７、第８ビット線対を選択する第４
ビット線対選択トランジスタと、前記第１、第２、第
３、第４ビット線対選択トランジスタを介して前記第
１、第３、第５、第７ビット線対に接続される第１デー
タ増幅線対と、前記第１、第２、第３、第４ビット線対
選択トランジスタを介して前記第２、第４、第６、第８
ビット線対に接続される第２データ増幅線対と、前記第
１データ増幅線対に接続され、前記第１、第３、第５、
第７ビット線対で共有される第１センスアンプと、前記
第２データ増幅線対に接続され、前記第２、第４、第
６、第８ビット線対で共有される第２センスアンプと、
前記第１データ増幅線対を選択する第１カラム選択トラ
ンジスタと、前記第２データ増幅線対を選択する第２カ
ラム選択トランジスタと、平面的に見て前記第１データ
増幅線対に含まれるデータ増幅線の下方と前記第２デー
タ増幅線対に含まれるデータ増幅線の下方とにかけて配
置され、前記第１、第２カラム選択トランジスタで共有
されるカラムデコーダとを具備する。

【００１８】また、この発明の第６態様に係る半導体集
積回路装置は、メモリセルが接続されている第１、第２
ビット線を含む第１ビット線対と、メモリセルが接続さ
れている第３、第４ビット線を含む第２ビット線対と、
メモリセルが接続されている第５、第６ビット線を含む
第３ビット線対と、メモリセルが接続されている第７、
第８ビット線を含む第４ビット線対と、メモリセルが接
続されている第９、第10ビット線を含む第５ビット線対
と、メモリセルが接続されている第11、第12ビット線を
含む第６ビット線対と、メモリセルが接続されている第
13、第14ビット線を含む第７ビット線対と、メモリセル
が接続されている第15、第16ビット線を含む第８ビット
線対と、前記第１、第２ビット線対を選択する第１ビッ
ト線対選択トランジスタと、前記第３、第４ビット線対
を選択する第２ビット線対選択トランジスタと、前記第
５、第６ビット線対を選択する第３ビット線対選択トラ
ンジスタと、前記第７、第８ビット線対を選択する第４
ビット線対選択トランジスタと、前記第１、第２、第
３、第４ビット線対選択トランジスタを介して前記第
１、第３、第５、第７ビット線対に接続される第１デー
タ増幅線対と、前記第１、第２、第３、第４ビット線対
選択トランジスタを介して前記第２、第４、第６、第８
ビット線対に接続される第２データ増幅線対と、前記第
１データ増幅線対に接続され、前記第１、第３、第５、
第７ビット線対で共有される第１センスアンプと、前記
第２データ増幅線対に接続され、前記第２、第４、第
６、第８ビット線対で共有される第２センスアンプと、
前記第１データ増幅線対を選択する第１カラム選択トラ
ンジスタと、前記第２データ増幅線対を選択する第２カ
ラム選択トランジスタと、平面的に見て前記第１データ
増幅線対に含まれるデータ増幅線と前記第２データ増幅
線対に含まれるデータ増幅線との間にかけて配置され、
前記第１、第２カラム選択トランジスタで共有されるカ
ラムデコーダとを具備し、前記第１データ線に含まれる
データ増幅線、及び第２データ増幅線対に含まれるデー
タ増幅線は、平面的に見て前記カラムデコーダの上方を
迂回して配線されている。

【００１９】

【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。

【００２０】（第１実施形態）図１は、この発明の第１
実施形態に係るＦｅＲＡＭの一回路例を示す回路図であ
る。

【００２１】図１に示すように、メモリセルアレイ１-0
には、ビット線BL00、/BL00を含む第１ビット線対が配
置されている。ビット線BL00、/BL00にはそれぞれ、メ
モリセルが接続されている。本第１実施形態では、メモ
リセルの一例として、セルトランジスタＴのソース、ゲ
ート間に強誘電体キャパシタＣが接続されたユニットセ
ルを複数直列に接続したＴＣ並列ユニット直列接続型強
誘電体メモリセルが用いられている。ＴＣ並列ユニット
直列接続型強誘電体メモリセルの一方の端子はプレート
線ＰＬ（PL0）に接続され、他方の端子はブロック選択
トランジスタ３（3-00、3-01）を介してビット線ＢＬ
（BL00、/BL00）に接続されている。ブロック選択トラ
ンジスタ３のゲートは、ブロック選択線ＢＳ（BS00、BS
01）に接続されている。また、セルトランジスタＴのゲ
ートは、ワード線ＷＬ（WL01〜WL03）に接続されてい
る。メモリセルアレイ1-0には、メモリセルアレイ1-1が
隣接している。

【００２２】メモリセルアレイ1-1にも、メモリセルア
レイ1-0と同様に、ビット線BL10、/BL10を含む第２ビッ
ト線対が配置されている。ビット線BL10、/BL10にはそ
れぞれメモリセル、例えばＴＣ並列ユニット直列接続型
強誘電体メモリセルが接続されている。ＴＣ並列ユニッ
ト直列接続型強誘電体メモリセルの一方の端子はプレー
ト線ＰＬ（PL1）に接続され、他方の端子はブロック選
択トランジスタ３（3-10、3-11）を介してビット線ＢＬ
（BL00、/BL00）に接続されている。ブロック選択トラ
ンジスタ３のゲートは、ブロック選択線ＢＳ（BS10、BS
11）に接続されている。また、セルトランジスタＴのゲ
ートは、ワード線ＷＬ（WL11〜WL13）に接続されてい
る。

【００２３】メモリセルアレイ1-0とメモリセルアレイ1
-1との間の領域５（以下本明細書では便宜上センスアン
プ領域５と呼ぶ）には、第１ビット線対トランジスタ7-
0、第２ビット線対トランジスタ7-1、データ増幅線対
（DL0、/DL0）、センスアンプ部ＳＡ、カラムデコーダ
ＣＤ、及びデータ線対（DQ0、/DQ0）が配置される。

【００２４】第１ビット線対トランジスタ7-0のゲート
は、第１アレイ選択信号線SL0に接続されている。第１
ビット線対トランジスタ7-0は、第１アレイ選択信号線S
L0の電位に応じて導通、又は非導通にされる。これによ
り、第１ビット線対トランジスタ7-0は、第１ビット線
対（BL00、/BL00）を選択する。

【００２５】第２ビット線対トランジスタ7-1のゲート
は、第２アレイ選択信号線SL1に接続されている。第２
ビット線対トランジスタ7-1は、第２アレイ選択信号線S
L1の電位に応じて導通、又は非導通にされる。これによ
り、第２ビット線対トランジスタ７-1は、第２ビット線
対（BL10、/BL10）を選択する。

【００２６】データ増幅線対（DL0、/DL0）は、第１、
第２ビット線対選択トランジスタ7-0、7-1を介して第１
ビット線対（BL00、/BL00）、及び第２ビット線対（BL1
0、/BL10）に接続される。データ増幅線対（DL0、/DL
0）は、例えば第１ビット線対（BL00、/BL00）、及び第
２ビット線対（BL10、/BL10）と並行する方向に沿って
形成される。

【００２７】センスアンプ部ＳＡは、データ増幅線対
（DL0、/DL0）に接続されている。図２に、センスアン
プ部ＳＡの一回路例を示す。

【００２８】図２に示すように、センスアンプ部ＳＡ
は、第１ビット線対（BL00、/BL00）、及び第２ビット
線対（BL10、/BL10）で共有されるセンスアンプ１１、
及びカラム選択トランジスタ１３を含む。センスアンプ
１１は、例えばデータを読み出したとき、ビット線対選
択トランジスタ7-0、又は7-1を介してデータ増幅線DL
0、又は/DL0に伝達されてきた微小な電位差を、例えば
ＶＤＤ〜ＶＳＳ間の電位差まで増幅する。本例のセンス
アンプ１１は、例えばセンスアンプ駆動信号/ＳＡＰ、
ＳＡＮに応じて選択的に活性化される。

【００２９】カラム選択トランジスタ１３のゲートは、
カラム選択信号線ＣＳＬに接続されている。カラム選択
トランジスタ１３は、カラム選択信号線ＣＳＬに供給さ
れるカラム選択信号の電位に応じて導通、又は非導通に
される。これにより、カラムが選択される。カラム選択
信号は、カラムデコーダＣＤから出力される。

【００３０】カラムデコーダＣＤは、例えばカラムアド
レスをデコードし、カラム選択信号を発生する。

【００３１】データ線対（DQ0、/DQ0）は、カラム選択
トランジスタ１３を介してデータ増幅線対（DL0、/DL
0）に接続される。データ線対（DQ0、/DQ0）は、例えば
データ増幅線対（DL0、/DL0）、第１ビット線対（BL0
0、/BL00）、及び第２ビット線対（BL10、/BL10）と交
差する方向に沿って形成される。

【００３２】第１実施形態に係るＦｅＲＡＭでは、セン
スアンプを第１ビット線対（BL00、/BL00）と第２ビッ
ト線対（BL10、/BL10）とで共有する。これにととも
に、カラムデコーダＣＤを、平面的に見て、例えばセン
スアンプ領域５に配置されたデータ増幅線対に含まれる
データ増幅線DL0と/DL0との間に配置する。これによ
り、次に説明するように、製造コストの抑制、及びチッ
プ面積の削減の両立が可能となる。

【００３３】図３は、この発明の第１実施形態に係るＦ
ｅＲＡＭの第１構造例を示す断面図である。

【００３４】図３に示すように、メモリセルアレイ1-
0、1-1には、ワード線ＷＬ、このワード線ＷＬと交差す
るビット線ＢＬがそれぞれ配線される。これに対して、
センスアンプ領域５にはデータ増幅線ＤＬが配線される
が、ワード線ＷＬは配線されない。そこで、例えばワー
ド線ＷＬを形成する導電体層、例えば導電性ポリシリコ
ンを含むゲート層を、カラム選択線ＣＳＬに利用するこ
とが可能となる。本第１構造例では、カラム選択線ＣＳ
Ｌをゲート層により形成している。従って、カラム選択
信号線ＣＳＬを形成するために、導電体層を追加する必
要がない。

【００３５】なお、図３に示す第１構造例ではセンスア
ンプ領域５において、データ線ＤＱ（DQ0、/DQ0、DQ1、
/DQ1）が第３層金属層Ｍ３を用いて形成されている。カ
ラム選択線ＣＳＬを第３金属層Ｍ３により形成すること
も考えられる。しかし、データ線ＤＱは、ビット線ＢＬ
やデータ増幅線ＤＬと交差する。このため、第３層金属
層Ｍ３を利用してカラム選択線ＣＳＬを形成することは
困難である。このため、カラム選択線ＣＳＬを形成する
ためには、導電体層を１層追加しなければならない。導
電体層を１層追加した装置の参考構造例を、図４、図５
に示す。

【００３６】図４はこの発明の参考構造例に係るＦｅＲ
ＡＭの断面図、図５はその回路図である。図４、図５に
示すＦｅＲＡＭには、図２６に示した従来のシェアード
センスアンプ方式が採用されている。

【００３７】特に図４の断面図に示されるように、参考
構造例に係るＦｅＲＡＭでは、カラム選択線ＣＳＬを第
３金属層Ｍ３により形成し、データ線ＤＱを第４層金属
層Ｍ４により形成している。本参考構造例では、第３層
金属層Ｍ３が追加された導電体層（EXTRA METAL）であ
る。

【００３８】図６は、この発明の第１実施形態に係るＦ
ｅＲＡＭの第２構造例を示す断面図である。

【００３９】図６に示すように、ＦｅＲＡＭではプレー
ト線ＰＬ（PL0、PL1）、また、例えばＴＣ並列ユニット
直列接続型強誘電体メモリセルを用いたＦｅＲＡＭで
は、強誘電体キャパシタＣどうしを接続する配線（INTE
RCONNECTION）がさらに必要である。例えば本第２構造
例では、ワード線ＷＬをゲート層により形成し、配線
（INTERCONNECTION）及びプレート線ＰＬを例えば第１
層金属層Ｍ１により形成し、ビット線ＢＬを例えば第２
層金属層Ｍ２により形成している。センスアンプ領域５
には、配線（INTERCONNECTION）及びプレート線ＰＬは
配線されない。このため、センスアンプ領域５では、例
えば第１層金属層を、さらに利用することが可能であ
る。本第２構造例では、データ増幅線ＤＬを第１層金属
層Ｍ１により形成し、カラム選択線ＣＳＬを第２層金属
層Ｍ２により形成している。従って、カラム選択線ＣＳ
Ｌのために導電体層を追加する必要がない。もちろん、
第２構造例とは逆に、データ増幅線ＤＬを第２層金属層
Ｍ２により形成し、カラム選択線ＣＳＬを第１層金属層
Ｍ１により形成することも可能である。この場合にも、
カラム選択線ＣＳＬのために導電体層を追加する必要が
ない。

【００４０】（第２実施形態）図７は、この発明の第２
実施形態に係るＦｅＲＡＭの一回路例を示す回路図であ
る。

【００４１】図７に示すように、第２実施形態に係るＦ
ｅＲＡＭが第１実施形態に係るＦｅＲＡＭと異なるとこ
ろは、例えばセンスアンプ部ＳＡ０〜ＳＡ３でカラムデ
コーダＣＤを共有し、共有されたカラムデコーダＣＤ
を、平面的に見て、データ増幅線対（DL0、/DL0）に含
まれるデータ増幅線の下方と、他のデータ増幅線対（DL
3、/DL3）に含まれるデータ増幅線の下方とにかけて配
置するようにしたことである。

【００４２】第２実施形態に係るＦｅＲＡＭによれば、
次のような利点がある。

【００４３】例えばカラムデコーダＣＤをレイアウトし
たとき、カラムデコーダＣＤの幅が、ビット線ＢＬのピ
ッチに比べて大きくなり、ビット線対間にカラムデコー
ダを配置できないこともある。

【００４４】このような場合には、本第２実施形態に係
るＦｅＲＡＭのように、カラムデコーダＣＤを、データ
増幅線対に含まれるデータ増幅線の下方と、他のデータ
増幅線対に含まれるデータ増幅線の下方とにかけて配置
すれば良い。

【００４５】本第２実施形態においても、第１実施形態
と同様に、カラム選択線ＣＳＬのために導電体層を追加
する必要がない。

【００４６】なお、本第２実施形態において、複数のセ
ンスアンプ部ＳＡ０〜ＳＡ３でカラムデコーダＣＤを共
有する、との技術的意味は、例えばカラムデコーダＣＤ
が４つのセンスアンプ部ＳＡ０〜ＳＡ３に対して同じカ
ラム選択信号、例えば１つのカラム選択信号を出力す
る、ということである。つまり、センスアンプ部ＳＡ０
〜ＳＡ３に配置されている４つのカラム選択トランジス
タは一緒に、カラムデコーダＣＤから出力されたカラム
選択信号に応じて、選択／非選択が行なわれる。

【００４７】（第３実施形態）図８は、この発明の第３
実施形態に係るＦｅＲＡＭの一回路例を示す回路図であ
る。

【００４８】図８に示すように、第３実施形態に係るＦ
ｅＲＡＭが第２実施形態に係るＦｅＲＡＭと異なるとこ
ろは、平面的に見て、例えばデータ増幅線対DLO、/DL0
〜DL3、/DL3が、カラムデコーダＣＤの上方を迂回して
配線されていることである。

【００４９】本第３実施形態では、第２実施形態と同様
の利点に加えて、さらに次に説明するような利点を得る
ことができる。

【００５０】図９Ａ、図９Ｂは、この発明の第３実施形
態に係るＦｅＲＡＭの第１利点を説明する平面図であ
る。

【００５１】図９Ａに示すように本第３実施形態、ま
た、図９Ｂに示すように上記第２実施形態では、カラム
デコーダＣＤの上方にデータ増幅線ＤＬが配線される。
このため、例えばカラムデコーダＣＤが動作した時、デ
ータ増幅線ＤＬにノイズが生じる可能性がある。このノ
イズは、例えばカラムデコーダＣＤをデータ増幅線ＤＬ
から遠ざければ軽減することができる。

【００５２】本第３実施形態では、図９Ａに示すよう
に、データ増幅線ＤＬがカラムデコーダＣＤの上方を迂
回して配線される。このため、本第３実施形態では、図
９Ｂに示す第２実施形態に比べて、データ増幅線ＤＬに
対するノイズ軽減に関して有利である。

【００５３】図１０は、この発明の第３実施形態に係る
ＦｅＲＡＭの第２利点を説明する平面図である。

【００５４】図１０に示すように、第３実施形態ではデ
ータ増幅線ＤＬがカラムデコーダＣＤの上方を迂回して
配線される。このため、データ増幅線ＤＬに利用された
導電体層には、迂回することによって余裕部分３１が生
ずる。つまり、この余裕部分３１を利用して、新たな配
線を形成することが可能となる。余裕部分３１の下には
カラムデコーダＣＤがある。そこで、例えばカラムデコ
ーダＣＤに使用される配線を、この余裕部分３１を用い
て形成する。

【００５５】データ増幅線ＤＬに利用された導電体層を
カラムデコーダＣＤに使用される配線に利用すれば、カ
ラムデコーダＣＤの、例えば配線レイアウトに関するフ
レキシビリティが高まる、という利点が得られる。カラ
ムデコーダＣＤに使用される配線の例としては、カラム
デコーダを構成するトランジスタどうしを接続する配線
や、電源回路から配線されてくるグローバルな電源線
を、例えばカラムデコーダＣＤ内に引き廻すローカルな
電源線等を挙げることができる。

【００５６】図１１は、この発明の第３実施形態に係る
ＦｅＲＡＭの一レイアウト例を示す平面図である。

【００５７】図１１には、４個のセンスアンプ部ＳＡ
と、４個のセンスアンプ部ＳＡで共有されるカラムデコ
ーダＣＤとが示されている。４個のセンスアンプ部ＳＡ
は、紙面左側に、カラムデコーダＣＤは紙面右側に、デ
ータ線ＤＱは紙面中程にそれぞれ配置されている。デー
タ線ＤＱの下方にはセンスアンプ部ＳＡに含まれたカラ
ム選択トランジスタが形成されている。また、カラムデ
コーダＣＤの部分では、データ増幅線ＤＬがカラムデコ
ーダＣＤ上方を迂回して配線されている。本レイアウト
例では、データ増幅線ＤＬが第１層金属層Ｍ１を用いて
形成され、カラム選択線ＣＳＬが第２層金属層Ｍ２を用
いて形成され、データ線ＤＱが第３層金属層Ｍ３を用い
て、データ線ＤＬ及びカラム選択線ＣＤに交差する方向
に形成されている。また、カラムデコーダＣＤには、デ
ータ増幅線ＤＬに利用された第１層金属層Ｍ１を用い
て、このカラムデコーダＣＤに使用される配線が形成さ
れている。

【００５８】（第４実施形態）図１２は、この発明の第
４実施形態に係るＦｅＲＡＭの一回路例を示す回路図で
ある。

【００５９】図１２に示すように、第４実施形態に係る
ＦｅＲＡＭが第１実施形態に係るＦｅＲＡＭと異なると
ころは、１つのセンスアンプ部ＳＡを、複数のビット線
対、例えば４つのビット線対（BL00、/BL00）、（BL0
1、/BL01）、（BL10、/BL10）、（BL11、/BL11）で共有
するようにしたことである。さらにビット線対（BL00、
/BL00）はビット線対選択トランジスタ7-00、ビット線
対（BL01、/BL01）はビット線対選択トランジスタ7-0
1、ビット線対（BL10、/BL10）はビット線対選択トラン
ジスタ7-10、ビット線対（BL11、/BL11）はビット線対
選択トランジスタ7-11によりそれぞれ接続される。ま
た、本第４実施形態では、例えばビット線対（BL00、/B
L00）、（BL01、/BL01）はメモリセルアレイ１-0に配置
され、ビット線対（BL10、/BL10）、（BL11、/BL11）は
メモリセルアレイ１-1に配置されている。

【００６０】本第４実施形態では、次のような利点を得
ることができる。

【００６１】図１３Ａ〜図１３Ｄはそれぞれ、この発明
の第４実施形態に係るＦｅＲＡＭの利点の一つを説明す
る平面図である。

【００６２】図１３Ａに示すように、例えば第１実施形
態では、メモリセルアレイ1-0、あるいは1-1に配置され
たビット線対（BL、/BL）の数と、データ増幅線対（D
L、/DL）の数とが、例えば同数である。このため、１対
のデータ増幅線対（DL、/DL）は、例えば１対のビット
線対BL、/BLを配置するのに必要な幅（以下本明細書で
はカラム配置幅という）Ｗ_COLの中に配置されることに
なる。従来の技術の欄に説明したように、ビット線の配
置ピッチＰ_BLは大変に狭く、例えば設計上の最小ルール
で配置されることがある。このため、カラムデコーダＣ
Ｄが配置される領域は、大変に狭くなることがある。

【００６３】しかし、本第４実施形態では、図１３Ｂに
示すように、１対のデータ増幅線対（DL0、/DL0）に、
例えばメモリセルアレイ1-0に配置された２対のビット
線対（BL00、/BL00）、（BL01、/BL01）と、メモリセル
アレイ1-1に配置された２対のビット線対（BL00、/BL0
0）、（BL01、/BL01）とが接続される。つまり、データ
増幅線対の数は、メモリセルアレイ1-0、あるいは1-1に
配置されたビット線対の数よりも少なくて済む。

【００６４】このため、本第４実施形態では、図１３Ｃ
に示すように、例えば１対のデータ増幅線対（DL0、/DL
0）を、例えばカラム配置幅Ｗ_COL×２中に配置すること
が可能となる、という利点を得ることができる。このよ
うに１対のデータ増幅線対（DL0、/DL0）を、例えばカ
ラム配置幅Ｗ_COL×２中に配置することで、データ増幅
線のピッチＰ_DLを、例えば図１３Ａに示す装置に比べ
て、緩くすることが可能となる。そして、Ｐ_DL＞Ｐ_BLと
した装置では、Ｐ_DL＝Ｐ_BLである装置に比べて、カラム
デコーダＣＤが配置される領域が広くなり、データ増幅
線間にカラムデコーダＣＤを配置しやすい、という利点
を得ることができる。

【００６５】また、本第４実施形態では、１対のデータ
増幅線対（DL0、/DL0）を、例えばメモリセルアレイ1-0
に配置された２対のビット線対（BL00、/BL00）、（BL0
1、/BL01）と、メモリセルアレイ1-1に配置された２対
のビット線対（BL00、/BL00）、（BL01、/BL01）とに接
続した。

【００６６】しかし、これに限定されるものではなく、
例えば図１３Ｄに示すように、データ増幅線対（DL0、/
DL0）を、例えばメモリセルアレイ1-1に配置された、例
えば４対のビット線対（BL10、/BL10）、（BL11、/BL1
1）、（BL12、/BL12）、（BL13、/BL13）とに接続する
ようにしても良い。

【００６７】このように変更した場合においても、図１
３Ｄに示すように、例えば１対のデータ増幅線対（DL
0、/DL0）を、例えばカラム配置幅Ｗ_COL×２中に配置す
ることが可能である。

【００６８】（第５実施形態）図１４は、この発明の第
５実施形態に係るＦｅＲＡＭの一回路例を示す回路図で
ある。

【００６９】図１４に示すように、本第５実施形態は、
第２実施形態に係る装置と、第４実施形態に係る装置と
を組み合わせたものである。

【００７０】このような第５実施形態によれば、第２実
施形態に係る装置から得られる利点及び第４実施形態に
係る装置から得られる利点とを合わせ持つ装置を得るこ
とができる。

【００７１】（第６実施形態）図１５は、この発明の第
６実施形態に係るＦｅＲＡＭの一回路例を示す回路図で
ある。

【００７２】図１５に示すように、本第６実施形態は、
第３実施形態に係る装置と、第４実施形態に係る装置と
を組み合わせたものである。

【００７３】このような第６実施形態によれば、第３実
施形態に係る装置から得られる利点及び第４実施形態に
係る装置から得られる利点とを合わせ持つ装置を得るこ
とができる。

【００７４】（第７実施形態）図１６は、この発明の第
７実施形態に係るＦｅＲＡＭの一回路例を示す回路図で
ある。

【００７５】図１６に示すように、本第７実施形態は、
第１実施形態に係る装置のメモリセルを、１トランジス
タ−１キャパシタ型強誘電体メモリセルとしたものであ
る。

【００７６】このようにメモリセルは、ＴＣ並列ユニッ
ト直列接続型強誘電体メモリセル以外にも変更すること
が可能である。

【００７７】（第８実施形態）図１７は、この発明の第
８実施形態に係るＦｅＲＡＭの一回路例を示す回路図で
ある。

【００７８】図１７に示すように、本第８実施形態は、
第２実施形態に係る装置のメモリセルを、１トランジス
タ−１キャパシタ型強誘電体メモリセルとしたものであ
る。

【００７９】このようにメモリセルは、ＴＣ並列ユニッ
ト直列接続型強誘電体メモリセル以外にも変更すること
が可能である。

【００８０】（第９実施形態）図１８は、この発明の第
９実施形態に係るＦｅＲＡＭの一回路例を示す回路図で
ある。

【００８１】図１８に示すように、本第９実施形態は、
第３実施形態に係る装置のメモリセルを、１トランジス
タ−１キャパシタ型強誘電体メモリセルとしたものであ
る。

【００８２】このようにメモリセルは、ＴＣ並列ユニッ
ト直列接続型強誘電体メモリセル以外にも変更すること
が可能である。

【００８３】（第１０実施形態）図１９は、この発明の
第１０実施形態に係るＦｅＲＡＭの一回路例を示す回路
図である。

【００８４】図１８に示すように、本第１０実施形態
は、第４実施形態に係る装置のメモリセルを、１トラン
ジスタ−１キャパシタ型強誘電体メモリセルとしたもの
である。

【００８５】このようにメモリセルは、ＴＣ並列ユニッ
ト直列接続型強誘電体メモリセル以外にも変更すること
が可能である。

【００８６】（第１１実施形態）図２０は、この発明の
第１１実施形態に係るＦｅＲＡＭの一回路例を示す回路
図である。

【００８７】図２０に示すように、本第１１実施形態
は、第５実施形態に係る装置のメモリセルを、１トラン
ジスタ−１キャパシタ型強誘電体メモリセルとしたもの
である。

【００８８】このようにメモリセルは、ＴＣ並列ユニッ
ト直列接続型強誘電体メモリセル以外にも変更すること
が可能である。

【００８９】（第１２実施形態）図２１は、この発明の
第１２実施形態に係るＦｅＲＡＭの一回路例を示す回路
図である。

【００９０】図２１に示すように、本第１２実施形態
は、第６実施形態に係る装置のメモリセルを、１トラン
ジスタ−１キャパシタ型強誘電体メモリセルとしたもの
である。

【００９１】このようにメモリセルは、ＴＣ並列ユニッ
ト直列接続型強誘電体メモリセル以外にも変更すること
が可能である。

【００９２】以上、この発明を第１〜第１２実施形態に
より説明したが、この発明は、これら実施形態それぞれ
に限定されるものではなく、その実施にあたっては、発
明の要旨を逸脱しない範囲で種々に変形することが可能
である。

【００９３】例えば上記第１〜第１２実施形態では、図
２２Ａに示すように、カラムデコーダＣＤを１対のデー
タ増幅線対が含むデータ増幅線間に配置した。

【００９４】しかし、図２２Ｂに示すように、カラムデ
コーダＣＤは、データ増幅線対が含むデータ増幅線、例
えば/DL0と他のデータ増幅線対が含むデータ増幅線、例
えばDL1との間に配置することも可能である。つまり、
カラムデコーダＣＤは、データ増幅線間に配置されれば
良い。

【００９５】また、上記実施形態はそれぞれ、単独で実
施することが可能であるが、適宜組み合わせて実施する
ことも、もちろん可能である。

【００９６】また、上記各実施形態には、種々の段階の
発明が含まれており、各実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。

【００９７】また、上記各実施形態では、この発明をＦ
ｅＲＡＭに適用した例に基づき説明したが、上述したよ
うなＦｅＲＡＭ、あるいはこの発明に係る半導体記憶装
置を内蔵した半導体集積回路装置、例えばプロセッサ、
システムＬＳＩ等もまた、この発明の範疇である。

【００９８】また、この発明はＦｅＲＡＭ以外の半導体
記憶装置にも適用することができる。

【００９９】

【発明の効果】以上説明したように、この発明によれ
ば、例えば製造コストの抑制、及びチップ面積の削減の
両立を可能とする半導体集積回路装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１実施形態に係るＦｅＲＡ
Ｍの一回路例を示す回路図

【図２】図２は図１中のセンスアンプ部ＳＡの一回路例
を示す回路図

【図３】図３はこの発明の第１実施形態に係るＦｅＲＡ
Ｍの第１構造例を示す断面図

【図４】図４はこの発明の参考構造例に係るＦｅＲＡＭ
の断面図

【図５】図５はこの発明の参考構造例に係るＦｅＲＡＭ
の回路図

【図６】図６はこの発明の第１実施形態に係るＦｅＲＡ
Ｍの第２構造例を示す断面図

【図７】図７はこの発明の第２実施形態に係るＦｅＲＡ
Ｍの一回路例を示す回路図

【図８】図８はこの発明の第３実施形態に係るＦｅＲＡ
Ｍの一回路例を示す回路図

【図９】図９Ａ、図９Ｂはこの発明の第３実施形態に係
るＦｅＲＡＭの第１利点を説明する平面図

【図１０】図１０はこの発明の第３実施形態に係るＦｅ
ＲＡＭの第２利点を説明する平面図

【図１１】図１１はこの発明の第３実施形態に係るＦｅ
ＲＡＭの一レイアウト例を示す平面図

【図１２】図１２はこの発明の第４実施形態に係るＦｅ
ＲＡＭの一回路例を示す回路図

【図１３】図１３Ａ、図１３Ｂ、図１３Ｃ及び図１３Ｄ
はそれぞれこの発明の第４実施形態に係るＦｅＲＡＭの
利点の一つを説明する平面図

【図１４】図１４はこの発明の第５実施形態に係るＦｅ
ＲＡＭの一回路例を示す回路図

【図１５】図１５はこの発明の第６実施形態に係るＦｅ
ＲＡＭの一回路例を示す回路図

【図１６】図１６はこの発明の第７実施形態に係るＦｅ
ＲＡＭの一回路例を示す回路図

【図１７】図１７はこの発明の第８実施形態に係るＦｅ
ＲＡＭの一回路例を示す回路図

【図１８】図１８はこの発明の第９実施形態に係るＦｅ
ＲＡＭの一回路例を示す回路図

【図１９】図１９はこの発明の第１０実施形態に係るＦ
ｅＲＡＭの一回路例を示す回路図

【図２０】図２０はこの発明の第１１実施形態に係るＦ
ｅＲＡＭの一回路例を示す回路図

【図２１】図２１はこの発明の第１２実施形態に係るＦ
ｅＲＡＭの一回路例を示す回路図

【図２２】図２２Ａ、図２２Ｂはこの発明の変形例を示
す平面図

【図２３】図２３は従来のＦｅＲＡＭを示す回路図

【図２４】図２４は図２４中のセンスアンプ部ＳＡの一
回路例を示す回路図

【図２５】図２５は従来のＦｅＲＡＭを示す回路図

【図２６】図２６は従来のシェアードセンスアンプ方式
の半導体メモリを示す回路図

【図２７】図２７は従来のシェアードセンスアンプ方式
の半導体メモリのメモリセルアレイの配線構造を示す斜
視図

【符号の説明】

ＳＡ…センスアンプ部ＣＤ…カラムデコーダＢＬ…ビット線ＷＬ…ワード線１…メモリセルアレイ３…ブロック選択トランジスタ５…センスアンプ領域７…ビット線対選択トランジスタ１１…センスアンプ１３…カラム選択トランジスタ

フロントページの続き (72)発明者高島大三郎神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5F083 FR01 FR02 GA09 JA12 LA03 LA04 LA14 MA06 MA19

Claims

【特許請求の範囲】

【請求項１】メモリセルが接続されている第１、第２
ビット線を含む第１ビット線対と、メモリセルが接続されている第３、第４ビット線を含む
第２ビット線対と、前記第１ビット線対を選択する第１ビット線対選択トラ
ンジスタと、前記第２ビット線対を選択する第２ビット線対選択トラ
ンジスタと、前記第１、第２ビット線対選択トランジスタを介して前
記第１、第２ビット線対に接続されるデータ増幅線対
と、前記データ増幅線対に接続され、前記第１、第２ビット
線対で共有されるセンスアンプと、前記データ増幅線対を選択するカラム選択トランジスタ
と、平面的に見て前記データ増幅線対に含まれるデータ増幅
線の間に配置され、前記カラム選択トランジスタを選択
するカラムデコーダとを具備することを特徴とする半導
体集積回路装置。
【請求項２】前記第１ビット線対は第１メモリセルア
レイに配置され、前記第２ビット線対は第２メモリセルアレイに配置さ
れ、前記カラムデコーダは前記第１メモリセルアレイと前記
第２メモリセルアレイとの間に配置されていることを特
徴とする請求項１に記載の半導体集積回路装置。
【請求項３】メモリセルが接続されている第１、第２
ビット線を含む第１ビット線対と、メモリセルが接続されている第３、第４ビット線を含む
第２ビット線対と、メモリセルが接続されている第５、第６ビット線を含む
第３ビット線対と、メモリセルが接続されている第７、第８ビット線を含む
第４ビット線対と、前記第１、第２ビット線対を選択する第１ビット線対選
択トランジスタと、前記第３、第４ビット線対を選択する第２ビット線対選
択トランジスタと、前記第１、第２ビット線対選択トランジスタを介して前
記第１、第３ビット線対に接続される第１データ増幅線
対と、前記第１、第２ビット線対選択トランジスタを介して前
記第２、第４ビット線対に接続される第２データ増幅線
対と、前記第１データ増幅線対に接続され、前記第１、第３ビ
ット線対で共有される第１センスアンプと、前記第２データ増幅線対に接続され、前記第２、第４ビ
ット線対で共有される第２センスアンプと、前記第１データ増幅線対を選択する第１カラム選択トラ
ンジスタと、前記第２データ増幅線対を選択する第２カラム選択トラ
ンジスタと、平面的に見て前記第１データ増幅線対に含まれるデータ
増幅線の下方と前記第２データ増幅線対に含まれるデー
タ増幅線の下方とにかけて配置され、前記第１、第２カ
ラム選択トランジスタで共有されるカラムデコーダとを
具備することを特徴とする半導体集積回路装置。
【請求項４】メモリセルが接続されている第１、第２
ビット線を含む第１ビット線対と、メモリセルが接続されている第３、第４ビット線を含む
第２ビット線対と、メモリセルが接続されている第５、第６ビット線を含む
第３ビット線対と、メモリセルが接続されている第７、第８ビット線を含む
第４ビット線対と、前記第１、第２ビット線対を選択する第１ビット線対選
択トランジスタと、前記第３、第４ビット線対を選択する第２ビット線対選
択トランジスタと、前記第１、第２ビット線対選択トランジスタを介して前
記第１、第３ビット線対に接続される第１データ増幅線
対と、前記第１、第２ビット線対選択トランジスタを介して前
記第２、第４ビット線対に接続される第２データ増幅線
対と、前記第１データ増幅線対に接続され、前記第１、第３ビ
ット線対で共有される第１センスアンプと、前記第２データ増幅線対に接続され、前記第２、第４ビ
ット線対で共有される第２センスアンプと、前記第１データ増幅線対を選択する第１カラム選択トラ
ンジスタと、前記第２データ増幅線対を選択する第２カラム選択トラ
ンジスタと、平面的に見て前記第１データ増幅線対に含まれるデータ
増幅線と前記第２データ増幅線対に含まれるデータ増幅
線との間にかけて配置され、前記第１、第２カラム選択
トランジスタで共有されるカラムデコーダとを具備し、前記第１データ線に含まれるデータ増幅線、及び第２デ
ータ増幅線対に含まれるデータ増幅線は、平面的に見て
前記カラムデコーダの上方を迂回して配線されているこ
とを特徴とする半導体集積回路装置。
【請求項５】前記第１、第２ビット線対は第１メモリ
セルアレイに配置され、前記第３、第４ビット線対は第２メモリセルアレイに配
置され、前記カラムデコーダは前記第１メモリセルアレイと前記
第２メモリセルアレイとの間に配置されていることを特
徴とする請求項３及び請求項４いずれかに記載の半導体
集積回路装置。
【請求項６】メモリセルが接続されている第１、第２
ビット線を含む第１ビット線対と、メモリセルが接続されている第３、第４ビット線を含む
第２ビット線対と、メモリセルが接続されている第５、第６ビット線を含む
第３ビット線対と、メモリセルが接続されている第７、第８ビット線を含む
第４ビット線対と、前記第１ビット線対を選択する第１ビット線対選択トラ
ンジスタと、前記第２ビット線対を選択する第２ビット線対選択トラ
ンジスタと、前記第３ビット線対を選択する第３ビット線対選択トラ
ンジスタと、前記第４ビット線対を選択する第４ビット線対選択トラ
ンジスタと、前記第１、第２、第３、第４ビット線対選択トランジス
タを介して前記第１、第２、第３、第４ビット線対に接
続されるデータ増幅線対と、前記データ増幅線対に接続され、前記第１、第２、第
３、第４ビット線対で共有されるセンスアンプと、前記データ増幅線対を選択するカラム選択トランジスタ
と、平面的に見て前記データ増幅線対に含まれるデータ増幅
線の間に配置され、前記カラム選択トランジスタを選択
するカラムデコーダとを具備することを特徴とする半導
体集積回路装置。
【請求項７】前記第１、第２ビット線対は第１メモリ
セルアレイに配置され、前記第３、第４ビット線対は第２メモリセルアレイに配
置され、前記カラムデコーダは前記第１メモリセルアレイと前記
第２メモリセルアレイとの間に配置されていることを特
徴とする請求項６に記載の半導体集積回路装置。
【請求項８】前記第１、第２、第３、第４ビット線対
は一つのメモリセルアレイに配置され、前記カラムデコーダは前記一つのメモリセルアレイに隣
接して配置されていることを特徴とする請求項６に記載
の半導体集積回路装置。
【請求項９】メモリセルが接続されている第１、第２
ビット線を含む第１ビット線対と、メモリセルが接続されている第３、第４ビット線を含む
第２ビット線対と、メモリセルが接続されている第５、第６ビット線を含む
第３ビット線対と、メモリセルが接続されている第７、第８ビット線を含む
第４ビット線対と、メモリセルが接続されている第９、第10ビット線を含む
第５ビット線対と、メモリセルが接続されている第11、第12ビット線を含む
第６ビット線対と、メモリセルが接続されている第13、第14ビット線を含む
第７ビット線対と、メモリセルが接続されている第15、第16ビット線を含む
第８ビット線対と、前記第１、第２ビット線対を選択する第１ビット線対選
択トランジスタと、前記第３、第４ビット線対を選択する第２ビット線対選
択トランジスタと、前記第５、第６ビット線対を選択する第３ビット線対選
択トランジスタと、前記第７、第８ビット線対を選択する第４ビット線対選
択トランジスタと、前記第１、第２、第３、第４ビット線対選択トランジス
タを介して前記第１、第３、第５、第７ビット線対に接
続される第１データ増幅線対と、前記第１、第２、第３、第４ビット線対選択トランジス
タを介して前記第２、第４、第６、第８ビット線対に接
続される第２データ増幅線対と、前記第１データ増幅線対に接続され、前記第１、第３、
第５、第７ビット線対で共有される第１センスアンプ
と、前記第２データ増幅線対に接続され、前記第２、第４、
第６、第８ビット線対で共有される第２センスアンプ
と、前記第１データ増幅線対を選択する第１カラム選択トラ
ンジスタと、前記第２データ増幅線対を選択する第２カラム選択トラ
ンジスタと、平面的に見て前記第１データ増幅線対に含まれるデータ
増幅線の下方と前記第２データ増幅線対に含まれるデー
タ増幅線の下方とにかけて配置され、前記第１、第２カ
ラム選択トランジスタで共有されるカラムデコーダとを
具備することを特徴とする半導体集積回路装置。
【請求項１０】メモリセルが接続されている第１、第
２ビット線を含む第１ビット線対と、メモリセルが接続されている第３、第４ビット線を含む
第２ビット線対と、メモリセルが接続されている第５、第６ビット線を含む
第３ビット線対と、メモリセルが接続されている第７、第８ビット線を含む
第４ビット線対と、メモリセルが接続されている第９、第10ビット線を含む
第５ビット線対と、メモリセルが接続されている第11、第12ビット線を含む
第６ビット線対と、メモリセルが接続されている第13、第14ビット線を含む
第７ビット線対と、メモリセルが接続されている第15、第16ビット線を含む
第８ビット線対と、前記第１、第２ビット線対を選択する第１ビット線対選
択トランジスタと、前記第３、第４ビット線対を選択する第２ビット線対選
択トランジスタと、前記第５、第６ビット線対を選択する第３ビット線対選
択トランジスタと、前記第７、第８ビット線対を選択する第４ビット線対選
択トランジスタと、前記第１、第２、第３、第４ビット線対選択トランジス
タを介して前記第１、第３、第５、第７ビット線対に接
続される第１データ増幅線対と、前記第１、第２、第３、第４ビット線対選択トランジス
タを介して前記第２、第４、第６、第８ビット線対に接
続される第２データ増幅線対と、前記第１データ増幅線対に接続され、前記第１、第３、
第５、第７ビット線対で共有される第１センスアンプ
と、前記第２データ増幅線対に接続され、前記第２、第４、
第６、第８ビット線対で共有される第２センスアンプ
と、前記第１データ増幅線対を選択する第１カラム選択トラ
ンジスタと、前記第２データ増幅線対を選択する第２カラム選択トラ
ンジスタと、平面的に見て前記第１データ増幅線対に含まれるデータ
増幅線と前記第２データ増幅線対に含まれるデータ増幅
線との間にかけて配置され、前記第１、第２カラム選択
トランジスタで共有されるカラムデコーダとを具備し、前記第１データ線に含まれるデータ増幅線、及び第２デ
ータ増幅線対に含まれるデータ増幅線は、平面的に見て
前記カラムデコーダの上方を迂回して配線されているこ
とを特徴とする半導体集積回路装置。
【請求項１１】前記第１、第２、第３、第４ビット線
対は第１メモリセルアレイに配置され、前記第５、第６、第７、第８ビット線対は第２メモリセ
ルアレイに配置され、前記カラムデコーダは前記第１メモリセルアレイと前記
第２メモリセルアレイとの間に配置されていることを特
徴とする請求項９及び請求項１０いずれかに記載の半導
体集積回路装置。
【請求項１２】前記第１、第２、第３、第４、第５、
第６、第７、第８ビット線対は一つのメモリセルアレイ
に配置され、前記カラムデコーダは前記一つのメモリセルアレイに隣
接して配置されていることを特徴とする請求項９及び請
求項１０いずれかに記載の半導体集積回路装置。
【請求項１３】前記カラムデコーダと前記カラム選択
トランジスタとを接続する配線は、ワード線と同じ導電
体層により形成されていることを特徴とする請求項１乃
至請求項１２いずれか一項に記載の半導体集積回路装
置。
【請求項１４】前記カラムデコーダに使用される配線
は、前記データ増幅線と同じ導電体層により形成されて
いることを特徴とする請求項４及び請求項１２いずれか
一項に記載の半導体集積回路装置。
【請求項１５】前記カラムデコーダに使用される配線
は、このカラムデコーダに含まれるトランジスタどうし
を接続する配線を含むことを特徴とする請求項１４に記
載の半導体集積回路装置。
【請求項１６】前記カラムデコーダに使用される配線
は、このカラムデコーダ内の電源線を含むことを特徴と
する請求項１４に記載の半導体集積回路装置。
【請求項１７】前記データ増幅線の配置ピッチは、前
記ビット線の配置ピッチよりも大きいことを特徴とする
請求項７乃至請求項１２いずれか一項に記載の半導体集
積回路装置。
【請求項１８】前記メモリセルは、セルトランジスタ
（Ｔ）のソース、ドレイン間に強誘電体キャパシタ
（Ｃ）の両端をそれぞれ接続し、これをユニットセルと
し、このユニットセルを複数直列に接続したＴＣ並列ユ
ニット直列接続型強誘電体メモリセルであることを特徴
とする請求項１乃至請求項１２いずれか一項に記載の半
導体集積回路装置。
【請求項１９】前記データ増幅線は、前記強誘電体キ
ャパシタどうしを接続する配線と同じ導電体層により形
成され、前記カラムデコーダと前記カラム選択トランジスタとを
接続する配線は、前記ビット線と同じ導電体層により形
成されていることを特徴とする請求項１８に記載の半導
体集積回路装置。
【請求項２０】前記データ増幅線は、前記ビット線と
同じ導電体層により形成され、前記カラムデコーダと前記カラム選択トランジスタとを
接続する配線は、前記強誘電体キャパシタどうしを接続
する配線と同じ導電体層により形成されていることを特
徴とする請求項１２に記載の半導体集積回路装置。
【請求項２１】前記メモリセルは、セルトランジスタ
の一方の端子に強誘電体キャパシタを直列に接続した強
誘電体メモリセルであることを特徴とする請求項１乃至
請求項１２いずれか一項に記載の半導体集積回路装置。
【請求項２２】前記データ増幅線は、前記強誘電体メ
モリセルのプレート線と同じ導電体層により形成され、前記カラムデコーダと前記カラム選択トランジスタとを
接続する配線は、前記ビット線と同じ導電体層により形
成されていることを特徴とする請求項２１に記載の半導
体集積回路装置。
【請求項２３】前記データ増幅線は、前記ビット線と
同じ導電体層により形成され、前記カラムデコーダと前記カラム選択トランジスタとを
接続する配線は、前記強誘電体メモリセルのプレート線
と同じ導電体層により形成されていることを特徴とする
請求項２１に記載の半導体集積回路装置。