JP2007184084A - 非揮発性半導体メモリ装置 - Google Patents

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Abstract

【課題】非揮発性半導体メモリ装置に関し、半導体メモリ装置のセルアレイを3次元で具現し、垂直方向に積層された1つの単位ブロックセルアレイが1つのセンスアンプ部を共有するようにしてチップサイズを低減させることができるようにする。
【解決手段】本発明は、ローとカラム方向に複数個配列された単位セルを含む複数個のセルアレイが垂直方向に多層に積層された単位ブロックセルアレイと、カラムアドレスをディコーディングして複数個のセルアレイのうち選択されたセルアレイのビットラインを活性化させるためのカラムアドレスディコーダと、複数個のセルアレイのビットライン上のデータをセンシング及び増幅し、単位ブロックセルアレイによって共有されるセンスアンプ部、及び垂直アドレスをディコーディングして複数個のセルアレイのうち1つのセルアレイを選択し、センスアンプ部の出力を選択されたセルアレイのビットラインに連結する垂直アドレスディコーディング手段を含む。
【選択図】図３

Description

本発明は非揮発性半導体メモリ装置に関し、半導体メモリ装置のセルアレイを3次元で具現し、垂直方向に積層された1つの単位ブロックセルアレイが1つのセンスアンプ部を共有するようにしてチップサイズを低減することができるようにする技術である。
一般に非揮発性強誘電体メモリ、即ちFeRAM（Ferroelectric Random Access Memory）は、DRAM（Dynamic Random Access Memory）程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
このようなFeRAMは、DRAMと殆ど類似の構造を有する記憶素子であって、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性により電界を取り除いてもデータが消失しない。
このような従来の非揮発性強誘電体メモリ装置の単位セルは、ワードラインの状態に応じてスイッチング動作し、サブビットラインと不揮発性強誘電体キャパシタを連結させる1つのスイッチング素子と、スイッチング素子の一端とプレートラインとの間に連結された1つの不揮発性強誘電体キャパシタを備えてなる。ここで、従来の非揮発性強誘電体メモリ装置のスイッチング素子は、ゲート制御信号によりスイッチング動作が制御されるNMOSトランジスタを主に用いる。
しかし、このような従来の非揮発性強誘電体メモリ装置は、セルサイズが小さくなる場合データ維持特性が低下し、正常なセルの動作が困難になる。即ち、セルの読出し動作時に隣接したセルに電圧が加えられ、データが破壊されることにより、セル間にインターフェースノイズが生じることになる。さらに、セルの書込み動作時、非選択されたセルに書込み電圧が印加され、非選択されたセルなどのデータが破壊されることにより、ランダムなアクセス（Random Access）動作が困難になる。
さらに、従来のMFIS（Metal Ferroelectric Insulator Silicon）、MFMIS（Metal Ferroelectric Metal Insulator Silicon）の場合、減極（Depolarization）電荷によりデータ保存（Retention）の特性が著しく劣化する。
本発明は前記のような問題点を解決するために案出されたものであり、次のような目的を有する。
第一、ロー及びカラム方向に複数個配列された単位ブロックセルアレイを垂直方向に積層してチップサイズを低減することができるようにすることにその目的がある。
第二、垂直(Z)アドレスディコーダにより垂直方向に積層された複数個の単位ブロックセルアレイのうち1つを選択し、垂直方向に積層された1つの単位ブロックセルアレイが1つのセンスアンプ部を共有するようにしてチップサイズを画期的に低減することができるようにすることにその目的がある。
本発明に係る非揮発性半導体メモリ装置は、ローとカラム方向にそれぞれ複数個配列された単位セルを含む複数個のセルアレイが垂直方向に多層に積層された単位ブロックセルアレイと、カラムアドレスをディコーディングし、複数個のセルアレイのうち選択されたセルアレイのビットラインを活性化させるためのカラムアドレスディコーダと、複数個のセルアレイのビットライン上のデータをセンシング及び増幅し、単位ブロックセルアレイにより共有されるセンスアンプ部と、垂直アドレスをディコーディングして複数個のセルアレイのうち1つのセルアレイを選択し、センスアンプ部の出力を選択されたセルアレイのビットラインに連結する垂直アドレスディコーディング手段を含むことを特徴とする。
本発明は次のような効果を提供する。
第一、NDRO(Non Destructive Read Out)方式を用いて読出し動作の際にセルのデータが破壊されない。これによって、本発明はナノスケール(Nano scale)の強誘電体セルの低電圧動作の際にセルの信頼性が向上し、読出し動作速度を向上させることができるようになる。
第二、このような強誘電体単位セルアレイをロー及びカラム方向に複数個備え、これを垂直方向に積層してセルの集積容量を向上させることによりチップの全体的なサイズを低減させることができるようにする。
第三、垂直(Z)アドレスディコーダによって垂直方向に積層された複数個の単位ブロックセルアレイの中で1つを選択し、垂直方向に積層された1つの単位ブロックセルアレイが1つのセンスアンプ部を共有するようにしてセルアレイを効率的に駆動し、セルの動作速度を向上させることができるようにする効果を提供する。
以下、図を参照して本発明の実施形態に対し詳しく説明する。
図1は、本発明に係る非揮発性半導体メモリ装置の複数個のバンクセルアレイの構成を示す図である。
図1に示されているように、1つのセルアレイCA1はロー(Row)方向(X軸方向)に複数個配列されたローアドレス(X)領域と、カラム(Column)方向(Y軸方向)に複数個配列されたカラムアドレス(Y)領域を含んで2次元平面構造をなす。
そして、単位ブロックセルアレイ100は複数個のセルアレイCA1〜CAnが垂直方向(Z軸方向)に積層され3次元構造をなし、垂直(Vertical)アドレス(Z)により複数個のセルアレイCA1〜CAnのうち1つを選択する。
ここで、1つのセルアレイCA1でワードラインを選択するためのアドレスをローアドレス(X)といい、ビットラインを選択するためのアドレスをカラムアドレス(Y)という。そして、複数個のセルアレイCA1〜CAnのうち1つを選択するためのアドレスを垂直アドレス(Z)という。
さらに、垂直方向に積層された複数個のセルアレイCA1〜CAnが1つの単位ブロックセルアレイ100をなし、複数個の単位ブロックセルアレイ100は1つの単位バンクセルアレイBCAで構成される。
本発明の実施形態では、垂直方向に積層された複数個のセルアレイCA1〜CAnを1つの単位ブロックセルアレイ100で説明し、複数個の単位ブロックセルアレイ100を1つの単位バンクセルアレイBCAで説明した。しかし、本発明はこれに限定されず、水平方向で同一のレイヤに形成された複数個のセルアレイCA1〜CAnを1つの単位バンクセルアレイBCAで形成し、複数個の単位バンクセルアレイBCAを垂直方向に積層することもできる。
そして、1つの単位バンクセルアレイBCAはロー及びカラム方向に複数個配列され、各単位バンクセルアレイBCA単位で独立的な読出し/書込み動作を行なうことによりセルの動作速度を向上させることができるようにする。
本発明は、複数個の単位バンクセルアレイBCAがロー及びカラム方向に配列されたことをその実施形態として説明したが、本発明の複数個の単位バンクセルアレイBCAは複数個のセルアレイCA1〜CAnの積層方向を基準にしてX、Y、Z方向に配列することができる。そして、特定グループ単位の単位ブロックセルアレイ100が1つの単位バンクセルアレイBCAをなし、各単位バンクセルアレイBCAは独立して読出し/書込み動作を行なうことになる。
図2は、本発明に係る非揮発性半導体メモリ装置のアドレスディコーディング手段に関する構成を示す図である。
アドレスディコーディング手段はロー(X)アドレスレジスタ200、ローアドレスディコーダ210、垂直(Z)アドレスレジスタ220、垂直アドレスディコーダ230、カラム(Y)アドレスレジスタ240、カラムアドレスディコーダ250、バンクアドレスレジスタ260及びバンクアドレスディコーダ270を備える。
ここで、ローアドレスレジスタ200は入力されるローアドレスRADDを格納する。ローアドレスディコーダ210はローアドレスレジスタ200の出力をディコーディングして出力する。垂直アドレスレジスタ220は入力される垂直アドレスVADDを格納する。垂直アドレスディコーダ230は垂直アドレスレジスタ220の出力をディコーディングして出力する。
カラムアドレスレジスタ240は入力されるカラムアドレスCADDを格納する。カラムアドレスディコーダ250はカラムアドレスレジスタ240の出力をディコーディングして出力する。バンクアドレスレジスタ260は入力されるバンクアドレスBADDを格納する。バンクアドレスディコーダ270はバンクアドレスレジスタ260の出力をディコーディングして出力する。
図2の実施形態においてローアドレスレジスタ200、垂直アドレスレジスタ220 及びカラムアドレスレジスタ240はそれぞれ独立したパッド(PAD)から入力されるローアドレスRADD、垂直アドレスVADD及びカラムアドレスCADDを処理することになる。さらに、バンクアドレスレジスタ260は独立したパッドから入力されるバンクアドレスBADDを処理することになる。
図3は、本発明に係る非揮発性半導体メモリ装置のアドレスディコーディング手段及びセンスアンプ部600に関する詳細な構成を示す図である。
ローアドレスと関連するアドレスディコーディング手段は垂直アドレスディコーダ230と、ローアドレスディコーダ210及びローディコーディング部400を備える。ここで、ローディコーディング部400は複数個のセルアレイCA1〜CAn内でワードラインWLと同数を有する複数個のスィッチSW1〜SWnを備える。
垂直アドレスディコーダ230は、1つの単位ブロックセルアレイ100で垂直方向に積層された複数個のセルアレイCA1〜CAnのうち1つを選択するため用いられる。そして、ローアドレスディコーダ210は垂直アドレスディコーダ230によって選択された1つのセルアレイCAn内で複数個のワードラインWLのうち1つのワードラインWLを選択するために用いられる。
さらに、ローディコーディング部400の複数個のスィッチSW1〜SWnは、垂直アドレスディコーダ230の出力に応じて選択されたセルアレイCAnのワードラインWLとローアドレスディコーダ210の出力により選択されたローラインROWを選択的に連結する。
一方、カラムアドレスと関連するアドレスディコーディング手段は垂直アドレスディコーダ230、カラムアドレスディコーダ250、センスアンプディコーディング部500及びセンスアンプ部600を備える。ここで、センスアンプディコーディング部500は複数個のセルアレイCA1〜CAn内でビットラインBLと同数を有する複数個のスィッチSW1〜SWnを備える。
垂直アドレスディコーダ230は、1つの単位ブロックセルアレイ100で垂直方向に積層された複数個のセルアレイCA1〜CAnのうち1つを選択するために用いられる。そして、カラムアドレスディコーダ250は垂直アドレスディコーダ230により選択された1つのセルアレイCAn内で複数個のビットラインBLのうち1つのビットラインBLを選択するために用いられる。
そして、センスアンプ部600は複数個のセンスアンプS/A1〜S/Anを備え、複数個のセルアレイCA1〜CAnで複数個のビットラインBL上のデータをセンシング及び増幅する。さらに、センスアンプ部600はカラムアドレスディコーダ250のディコーディング結果により選択された1つのセンスアンプS/Anと1つのビットラインBLを連結するために用いられる。
このとき、1つの単位ブロックセルアレイ100で垂直方向に積層された複数個のセルアレイCA1〜CAnは1つのセンスアンプ部600を共有する。そして、センスアンプディコーディング部500に備えられた複数個のスィッチSW1〜SWnはこれと対応するそれぞれのセルアレイCA1〜CAnのビットラインBLと一対一対応して連結される。
すなわち、カラムアドレスディコーダ250のディコーディング結果、複数個のセンスアンプS/A1〜S/Anのうち1つのセンスアンプS/Anが選択されたと仮定すれば、センスアンプディコーディング部500の複数個のスィッチSW1〜SWnは、垂直アドレスディコーダ230の出力に応じて選択されたセルアレイCAnの1つのビットラインBLと選択されたセンスアンプS/AnのカラムラインCOLを選択的に連結する。
これに従い、ローディコーディング部400によって選択された当該ワードラインWLと、センスアンプディコーディング部500によって選択された当該ビットラインBLとの交差領域に備えられた単位セルCに対し読出し/書込み動作を行なうことになる。
図4は、本発明に係る非揮発性半導体メモリ装置の第n層セルアレイCAnに関するレイアウト断面図である。
本発明は、ワードラインWLとボトムワードラインBWLが互いに同一の方向に平行に配置されてカラム方向に複数個備えられる。そして、複数個のビットラインBLはワードラインWLと垂直の方向に複数個備えられる。さらに、複数個のワードラインWL、複数個のボトムワードラインBWLと、複数個のビットラインBLが交差する領域に複数個の単位セルCが位置する。
図5は、本発明に係る非揮発性半導体メモリ装置の第n層セルアレイCAnに関する断面図である。
図5は、図4のレイアウト断面図でワードラインWLと平行の(A)方向での第n層セルアレイCAnに関する断面構造を示す。
本発明に係る第n層セルアレイCAnはボトムワードライン10の上部に複数個の絶縁層12が形成され、複数個の絶縁層12の上部に複数個のP型チャンネル領域14が形成される。そして、複数個のP型チャンネル領域14の上部に複数個の強誘電体層22が形成され、複数個の強誘電体層22の上部にボトムワードライン10と平行にワードライン24が形成される。よって、1つのワードラインWL_1と1つのボトムワードラインBWL_1との間に複数個のセルが連結される。
さらに、図6は図4のレイアウト断面図でワードラインWLと垂直の(B)方向での第n層セルアレイCAnに関する断面構造を示す。
本発明の第n層セルアレイCAnは、それぞれのボトムワードラインBWL_1、BWL_2、BWL_3の上部に絶縁層12が形成される。そして、絶縁層12の上部にP型ドレーン領域16とP型チャンネル領域14及びP型ソース領域18が直列連結されたフローティングチャンネル層20が形成される。
ここで、P型ドレーン領域16は隣接したセルでソース領域に用いることができ、 P型ソース領域18は隣接したセルでドレーン領域に用いることができる。すなわち、P型領域は隣接したセルでドレーン領域とソース領域に共通に用いられる。
そして、フローティングチャンネル層20のドレーン領域16、ソース領域18及びチャンネル領域14はP型でなりフローティング状態となる。フローティングチャンネル層20の半導体はカーボンナノチューブ(Carbon Nano Tube)、シリコン、Ge(ゲルマニウム)または有機体(Organic)などの材料が利用できる。
さらに、フローティングチャンネル層20のそれぞれのチャンネル領域14の上部に強誘電体層22が形成され、強誘電体層22の上部にワードラインWL_1、WL_2、WL_3が形成される。ここで、ボトムワードライン10とワードライン24は同一なローアドレスディコーダ(図示省略)により選択的に駆動される。
このような構成を有する本発明は、強誘電体層22の分極(Polarization)状態に従いフローティングチャンネル層20のチャンネル抵抗が異なることになる特性を利用してデータを読出し/書込みする。すなわち、強誘電体層22の極性がチャンネル領域14に正(+)の電荷を誘導する場合、メモリセルは高抵抗状態となりチャンネルが「オフ(off)」になる。逆に、強誘電体層22の極性がチャンネル領域14に負(-)の電荷を誘導する場合、メモリセルは低抵抗状態となりチャンネルが「オン(on)」になる。
図7は、本発明に係る非揮発性半導体メモリ装置の単位ブロックセルアレイ100に関する断面図である。
図7に示した単位ブロックセルアレイ100は、図6のような構成を有する本発明の単位セルアレイCAnが多層構造に積層される。そして、それぞれの単位セルアレイCA1〜CAnはセル絶縁層26を介し互いに分離される。
本発明ではフローティングチャンネル層20がP型ドレーン領域16、P型チャンネル領域14及びP型ソース領域18からなることをその実施形態として説明したが、本発明はこれに限定されず、図8でのようにフローティングチャンネル層20がN型ドレーン領域、N型チャンネル領域及びN型ソース領域からなることもあり得る。
このような構成を有する本発明の動作過程を説明する。
先ず、バンクアドレスディコーダ270の出力に応じて複数個のバンクセルアレイBCAのうち1つの単位バンクセルアレイBCA_1が選択される。そして、垂直アドレスディコーダ230の出力とローアドレスディコーダ210の出力を組み合わせてローアドレスRADDをディコーディングすることになる。
すなわち、選択された単位バンクセルアレイBCA_1内で垂直アドレスディコーダ230の出力に応じてローディコーディング部400の当該スィッチSWnがターンオンすれば、第n層セルアレイCAnが選択される。このとき、スィッチSWnがターンオンする場合、選択された第n層セルアレイCAn内でローアドレスディコーダ210により選択された1つのワードラインWLが活性化される。
次に、垂直アドレスディコーダ230の出力とカラムアドレスディコーダ250の出力、及びセンスアンプ部600の出力を組み合わせてカラムアドレスCADDをディコーディングすることになる。
すなわち、カラムアドレスディコーダ250のディコーディング結果によって複数個のセンスアンプS/A1〜S/Anのうち1つのセンスアンプS/Anが選択される。そして、選択された単位バンクセルアレイBCA_1内で垂直アドレスディコーダ230の出力によってセンスアンプディコーディング部500の当該スィッチSWnがターンオンすれば、第n層セルアレイCAnが選択される。このとき、スィッチSWnがターンオンする場合、選択された第n層セルアレイCAn内で選択された1つのセンスアンプS/Anと当該スィッチSWnと連結された1つのビットラインBLが連結される。
これに従い、ローディコーディング部400によって選択された当該ワードラインWLと、センスアンプディコーディング部500によって選択された当該ビットラインBLとの交差領域に備えられた単位セルCに対し独立的な読出し/書込み動作を行なうことになる。
本発明に係る非揮発性半導体メモリ装置のハイデータ書込み/読出し動作を説明する。
先ず、データ「1」の書込み動作モード時にボトムワードライン10にグラウンド電圧<GND>を印加し、ワードライン24に負の電圧である<-V>を印加する。このとき、ドレーン領域16とソース領域18はグラウンド電圧<GND>状態となるようにする。
このような場合、強誘電体層22と絶縁層12との間のキャパシタの電圧分配により、フローティングチャンネル層20のP型チャンネル領域14と強誘電体層22と の間に電圧が印加される。従って、強誘電体層22の極性に従いチャンネル領域14に正の電荷が誘導され、メモリセルは低抵抗状態となる。これに従い、書込み動作モード時にメモリの全てのセルにデータ「1」を書き込むことができるようになる。
一方、データ「1」の読出し動作モード時にボトムワードライン10にグラウンド電圧<GND>または正の値を有する読出し電圧<+Vrd>を印加する。そして、ワードライン24にグラウンド電圧<GND>を印加する。このとき、ボトムワードライン10から印加される読出し電圧<+Vrd>によってチャンネル領域14の下部に空乏層が形成される。
さらに、チャンネル領域14の上部に正の電荷が誘導され空乏層が生じなくなる。これに従い、チャンネル領域14がオンとなりソース領域18からドレーン領域16へ電流が流れることになる。従って、読出し動作モード時にメモリセルに格納されたデータ「1」を読み出すことができるようになる。このとき、ドレーン領域16とソース領域18に僅かな電圧差が発生してもチャンネル領域14がオンになった状態であるので、多量の電流が流れることになる。
本発明に係る非揮発性半導体メモリ装置のローデータ書込み/読出し動作を説明する。
先ず、データ「0」の書込み動作モード時にボトムワードライン10に負の値を有する電圧<-V>を印加し、ワードライン24にグラウンド電圧<GND>を印加する。そして、ドレーン領域16とソース領域18に負の値を有する電圧<-V>を印加する。
このとき、ワードライン24から印加される正の電圧<+V>とチャンネル領域14に形成された負の電圧<-V>との間に高い電圧が形成される。従って、強誘電体層22の極性に従いチャンネル領域14に負の電荷が誘導され、メモリセルは高抵抗状態となる。これに従い、書込み動作モード時にメモリセルにデータ「0」を書き込むことができるようになる。
一方、データ「0」の読出し動作モード時にボトムワードライン10にグラウンド電圧<GND>または正の値を有する読出し電圧<+Vrd>を印加する。そして、ワードライン24にグラウンド電圧<GND>を印加する。
このとき、ボトムワードライン10から印加される読出し電圧<+Vrd>によってチャンネル領域14の下部に空乏層が形成される。そして、チャンネル領域14の上部に負の電荷が誘導され空乏層が形成される。これに従い、チャンネル領域14に形成された空乏層によってチャンネル領域14のチャンネルがオフになり、ソース領域18からドレーン領域16へ電流経路が遮断される。
このとき、ドレーン領域16とソース領域18との間に僅かな電圧差が発生してもチャンネル領域14がオフとなった状態であるので、少ない電流が流れることになる。これに従い、読出し動作モード時にメモリセルに格納されたデータ「0」を読み出すことができるようになる。
したがって、読出し動作モード時にワードライン24とボトムワードライン10をグラウンドで制御し強誘電体層22に電圧ストレスが加えられないので、セルのデータ保持の特性が向上できるようになる。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
本発明に係る非揮発性半導体メモリ装置の複数個のバンクセルアレイの構成を示す図である。 本発明に係る非揮発性半導体メモリ装置のアドレスディコーディング手段に関する構成を示す図である。 本発明に係る非揮発性半導体メモリ装置のアドレスディコーディング手段及びセンスアンプ部に関する詳細な構成を示す図である。 図1に示したセルアレイに関するレイアウト図である。 図1に示したセルアレイに関する断面図である。 図1に示したセルアレイに関する断面図である。 図1に示した単位ブロックセルアレイに関する断面構成を示す図である。 図1に示したセルアレイに関する他の実施形態を示す図である。
符号の説明
１０ ボトムワードライン
１２ 絶縁層
１４ チャンネル領域
１６ ドレーン領域
１８ ソース領域
２０ フローティングチャンネル層
２２ 強誘電体層
２４ ワードライン
２６ セル絶縁層
１００ 単位ブロックセルアレイ
２００ ローアドレスレジスタ
２１０ ローアドレスディコーダ
２２０ 垂直アドレスレジスタ
２３０ 垂直アドレスディコーダ
２４０ カラムアドレスレジスタ
２５０ カラムアドレスディコーダ
２６０ バンクアドレスレジスタ
２７０ バンクアドレスディコーダ
４００ ローディコーディング部
５００ センスアンプディコーディング部
６００ センスアンプ部

Claims (20)

  1. ローとカラム方向にそれぞれ複数個配列された単位セルを含む複数個のセルアレイが垂直方向に多層に積層された単位ブロックセルアレイと、
    カラムアドレスをディコーディングし、前記複数個のセルアレイのうち選択されたセルアレイのビットラインを活性化させるためのカラムアドレスディコーダと、
    前記複数個のセルアレイの前記ビットライン上のデータをセンシング及び増幅し、前記単位ブロックセルアレイによって共有されるセンスアンプ部と、
    垂直アドレスをディコーディングして前記複数個のセルアレイのうち１つのセルアレイを選択し、前記センスアンプ部の出力を前記選択されたセルアレイのビットラインに連結する垂直アドレスディコーディング手段を含むことを特徴とする非揮発性半導体メモリ装置。
  2. 前記複数個のセルアレイの積層方向を基準にしてＸ、Ｙ、Ｚ方向に配列された特定グループ単位の単位ブロックセルアレイが１つの単位バンクセルアレイをなし、前記単位バンクセルアレイが複数個備えられて各単位バンクセルアレイ別に独立的な読出し/書込み動作を行なうことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。
  3. ローアドレスをディコーディングし、前記複数個のセルアレイのうち選択されたセルアレイのワードラインを活性化させるためのローアドレスディコーダと、
    前記垂直アドレスディコーディング手段の出力に応じて前記ローアドレスディコーダの出力であるローラインと、前記選択されたセルアレイのワードラインを選択的に連結するローディコーディング部と、
    をさらに含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。
  4. 前記ローアドレスディコーダは
    入力される前記ローアドレスを制御し、前記ローアドレスディコーダに出力するローアドレスレジスタをさらに含むことを特徴とする請求項３に記載の非揮発性半導体メモリ装置。
  5. 前記ローアドレス、前記カラムアドレス及び前記垂直アドレスはそれぞれ独立的なパッドから入力されることを特徴とする請求項３に記載の非揮発性半導体メモリ装置。
  6. 入力される前記カラムアドレスを制御し前記カラムアドレスディコーダに出力するカラムアドレスレジスタと、
    入力される前記垂直アドレスを制御し、前記垂直アドレスディコーダに出力する垂直アドレスレジスタをさらに含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。
  7. 入力されるバンクアドレスを制御して出力するバンクアドレスレジスタと、
    前記バンクアドレスレジスタの出力をディコーディングし、複数個の前記単位バンクセルアレイのうち前記１つの単位バンクセルアレイを選択するバンクアドレスディコーダをさらに含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。
  8. 前記バンクアドレスは独立的なパッドから入力されることを特徴とする請求項７に記載の非揮発性半導体メモリ装置。
  9. 前記垂直アドレスディコーディング手段は、
    前記垂直アドレスをディコーディングして前記複数個のセルアレイのうち１つのセルアレイを選択する垂直アドレスディコーダと、
    前記垂直アドレスディコーダの出力状態に従い前記センスアンプ部の出力であるカラムラインと、前記選択されたセルアレイのビットラインを選択的に連結するセンスアンプディコーディング部を含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。
  10. 前記センスアンプディコーディング部は、
    前記カラムラインと前記ビットラインとの間に連結され、前記垂直アドレスディコーダの出力に応じてスイッチング動作する複数個のスィッチを含むことを特徴とする請求項９に記載の非揮発性半導体メモリ装置。
  11. 前記センスアンプ部は複数個のセンスアンプを含み、前記カラムアドレスディコーダのディコーディング結果に従いいずれか１つが活性化されることを特徴とする請求項１に記載の非揮発性半導体メモリ装置。
  12. 前記複数個のセンスアンプのうち選択された１つのセンスアンプは、前記選択されたセルアレイで１つのビットラインと連結されることを特徴とする請求項１１に記載の非揮発性半導体メモリ装置。
  13. 前記単位セルは不揮発性強誘電体キャパシタ素子を含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。
  14. 前記複数個のセルアレイそれぞれは、
    複数個のボトムワードラインと、
    前記複数個のボトムワードラインの上部に形成された絶縁層と、
    前記絶縁層の上部に形成され複数個のチャンネル領域と、前記複数個のチャンネル領域と交互に直列連結された複数個のドレーン及びソース領域を備えるフローティングチャンネル層と、
    前記フローティングチャンネル層の上部に形成された強誘電体層と、
    前記強誘電体層の上部に前記複数個のボトムワードラインとそれぞれ平行に形成された複数個のワードラインと、
    を備え、
    前記強誘電体層の極性状態に従い前記複数個のチャンネル領域に互いに異なるチャンネル抵抗を誘導し、複数個のデータの読出し/書込み動作を行なうことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。
  15. 前記複数個のチャンネル領域、前記複数個のドレーン及びソース領域はＰ型であることを特徴とする請求項１４に記載の非揮発性半導体メモリ装置。
  16. 前記複数個のチャンネル領域、前記複数個のドレーン及びソース領域はＮ型であることを特徴とする請求項１４に記載の非揮発性半導体メモリ装置。
  17. 前記フローティングチャンネル層はカーボンナノチューブからなることを特徴とする請求項１４に記載の非揮発性半導体メモリ装置。
  18. 前記フローティングチャンネル層はシリコンからなることを特徴とする請求項１４に記載の非揮発性半導体メモリ装置。
  19. 前記フローティングチャンネル層はゲルマニウムからなることを特徴とする請求項に記載の非揮発性半導体メモリ装置。
  20. 前記フローティングチャンネル層は有機半導体からなることを特徴とする請求項１４に記載の非揮発性半導体メモリ装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158020A (ja) * 2007-12-27 2009-07-16 Hitachi Ltd 半導体装置
US8054737B2 (en) 2008-06-04 2011-11-08 Hitachi, Ltd. Information storage apparatus and information recording method in which recording is carried out by propagating plasmons along a network of metal rods provided in a recording medium
US8817512B2 (en) 2011-06-14 2014-08-26 Kabushiki Kaisha Toshiba Semiconductor memory device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645617B2 (en) * 2006-07-27 2010-01-12 Hynix Semiconductor, Inc. Nonvolatile ferroelectric memory device using silicon substrate, method for manufacturing the same, and refresh method thereof
KR101519061B1 (ko) 2008-01-21 2015-05-11 삼성전자주식회사 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
KR20090084236A (ko) 2008-01-31 2009-08-05 삼성전자주식회사 메모리 칩 어레이
KR102154851B1 (ko) * 2013-08-26 2020-09-10 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 워드라인 전압 인가 방법
KR102166762B1 (ko) * 2013-12-26 2020-10-16 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
HUE048477T2 (hu) * 2014-01-31 2020-07-28 Hewlett Packard Development Co Háromdimenziós címzés törölhetõ és programozható csak olvasható tárolóhoz
KR20150098105A (ko) * 2014-02-19 2015-08-27 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US10559337B1 (en) * 2018-11-30 2020-02-11 Micron Technology, Inc. Vertical decoder
US11545205B2 (en) 2020-08-20 2023-01-03 Micron Technology, Inc. Apparatuses, systems, and methods for ferroelectric memory cell operations

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62208665A (ja) * 1986-03-07 1987-09-12 Mitsubishi Electric Corp 積層形半導体記憶装置
JPH06291250A (ja) * 1993-04-06 1994-10-18 Nec Corp 半導体集積回路およびその形成方法
JPH07283375A (ja) * 1994-04-15 1995-10-27 Hitachi Maxell Ltd 半導体メモリ装置
JPH1097463A (ja) * 1996-09-24 1998-04-14 Hitachi Ltd セレクトバス機能付き積層型半導体装置
JP2001014218A (ja) * 1999-06-30 2001-01-19 Hitachi Ltd メモリモジュールおよびメモリシステム
JP2001273755A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置及び半導体モジュール
JP2002026283A (ja) * 2000-06-30 2002-01-25 Seiko Epson Corp 多層構造のメモリ装置及びその製造方法
JP2002025299A (ja) * 2000-07-10 2002-01-25 Hitachi Ltd エラーレート判定方法と半導体集積回路装置
JP2002203390A (ja) * 2000-11-03 2002-07-19 Infineon Technologies Ag 複数のバンクを有するデータメモリ
WO2004090984A1 (en) * 2003-04-03 2004-10-21 Kabushiki Kaisha Toshiba Phase change memory device
JP2004327474A (ja) * 2003-04-21 2004-11-18 Elpida Memory Inc メモリモジュール及びメモリシステム
JP2005141829A (ja) * 2003-11-06 2005-06-02 Elpida Memory Inc 積層メモリ、メモリモジュール及びメモリシステム
JP2006012358A (ja) * 2004-06-29 2006-01-12 Nec Corp 積層型半導体メモリ装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3982111A (en) * 1975-08-04 1976-09-21 Bell Telephone Laboratories, Incorporated Memory diagnostic arrangement
US5089862A (en) * 1986-05-12 1992-02-18 Warner Jr Raymond M Monocrystalline three-dimensional integrated circuit
US5280447A (en) * 1992-06-19 1994-01-18 Intel Corporation Floating gate nonvolatile memory with configurable erasure blocks
US5559749A (en) * 1995-05-11 1996-09-24 Micron Technology, Inc. Multi-bit block write in a random access memory
US5835396A (en) * 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US6483736B2 (en) * 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6856572B2 (en) * 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US6567301B2 (en) * 2001-08-09 2003-05-20 Hewlett-Packard Development Company, L.P. One-time programmable unit memory cell based on vertically oriented fuse and diode and one-time programmable memory using the same
US6504742B1 (en) * 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
US6768685B1 (en) * 2001-11-16 2004-07-27 Mtrix Semiconductor, Inc. Integrated circuit memory array with fast test mode utilizing multiple word line selection and method therefor
US6882553B2 (en) * 2002-08-08 2005-04-19 Micron Technology Inc. Stacked columnar resistive memory structure and its method of formation and operation
US6859410B2 (en) * 2002-11-27 2005-02-22 Matrix Semiconductor, Inc. Tree decoder structure particularly well-suited to interfacing array lines having extremely small layout pitch
US6822903B2 (en) * 2003-03-31 2004-11-23 Matrix Semiconductor, Inc. Apparatus and method for disturb-free programming of passive element memory cells
US7291878B2 (en) * 2003-06-03 2007-11-06 Hitachi Global Storage Technologies Netherlands B.V. Ultra low-cost solid-state memory
KR100546120B1 (ko) * 2004-01-13 2006-01-24 주식회사 하이닉스반도체 다층 직렬 다이오드 셀 및 이를 이용한 불휘발성 메모리장치
JP4529493B2 (ja) * 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
US7286439B2 (en) * 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US7307268B2 (en) * 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
US7272052B2 (en) * 2005-03-31 2007-09-18 Sandisk 3D Llc Decoding circuit for non-binary groups of memory line drivers
KR100790043B1 (ko) * 2005-09-16 2008-01-02 가부시끼가이샤 도시바 상변화 메모리장치

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62208665A (ja) * 1986-03-07 1987-09-12 Mitsubishi Electric Corp 積層形半導体記憶装置
JPH06291250A (ja) * 1993-04-06 1994-10-18 Nec Corp 半導体集積回路およびその形成方法
JPH07283375A (ja) * 1994-04-15 1995-10-27 Hitachi Maxell Ltd 半導体メモリ装置
JPH1097463A (ja) * 1996-09-24 1998-04-14 Hitachi Ltd セレクトバス機能付き積層型半導体装置
JP2001014218A (ja) * 1999-06-30 2001-01-19 Hitachi Ltd メモリモジュールおよびメモリシステム
JP2001273755A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置及び半導体モジュール
JP2002026283A (ja) * 2000-06-30 2002-01-25 Seiko Epson Corp 多層構造のメモリ装置及びその製造方法
JP2002025299A (ja) * 2000-07-10 2002-01-25 Hitachi Ltd エラーレート判定方法と半導体集積回路装置
JP2002203390A (ja) * 2000-11-03 2002-07-19 Infineon Technologies Ag 複数のバンクを有するデータメモリ
WO2004090984A1 (en) * 2003-04-03 2004-10-21 Kabushiki Kaisha Toshiba Phase change memory device
JP2004327474A (ja) * 2003-04-21 2004-11-18 Elpida Memory Inc メモリモジュール及びメモリシステム
JP2005141829A (ja) * 2003-11-06 2005-06-02 Elpida Memory Inc 積層メモリ、メモリモジュール及びメモリシステム
JP2006012358A (ja) * 2004-06-29 2006-01-12 Nec Corp 積層型半導体メモリ装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158020A (ja) * 2007-12-27 2009-07-16 Hitachi Ltd 半導体装置
US8054737B2 (en) 2008-06-04 2011-11-08 Hitachi, Ltd. Information storage apparatus and information recording method in which recording is carried out by propagating plasmons along a network of metal rods provided in a recording medium
US8817512B2 (en) 2011-06-14 2014-08-26 Kabushiki Kaisha Toshiba Semiconductor memory device

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