KR20150098105A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 기판에 대하여 수직한 다수의 수직 스트링들이 포함된 CAM 블록; 상기 수직 스트링들에 포함된 CAM 셀들 중 선택된 CAM 셀들을 프로그램하도록 구성된 주변회로; 및 상기 수직 스트링들에 연결된 다수의 워드라인들 중, 제n 워드라인과 상기 제n 워드라인에 인접한 제n-1 및 제n+1 워드라인들에 프로그램 전압을 동시에 인가하여, 상기 CAM 셀들 중 상기 제n-1 내지 제n+1 워드라인들에 연결된 CAM 셀들을 동시에 프로그램하도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치 및 이의 동작방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 장치는 데이터가 저장되는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 메모리 블록들을 포함하는데, 다수의 메모리 블록들 중 일부는 노말 데이터가 저장되는 노말 메모리 블록으로 사용되며, 일부 메모리 블록은 배드 블록 리페어(bad block repair) 정보 및 바이어스 정보 등 반도체 장치의 동작 설정값에 대한 데이터를 저장하는 CAM 블록으로 사용된다.
반도체 장치는 제조 공정의 조건에 따라 동작 특성이 달라질 수 있다. 따라서, 반도체 장치의 패키지 이전에 테스트 동작을 수행하여 동작 설정값에 대한 데이터를 CAM 블록에 저장한다.
이처럼, CAM 블록은 반도체 장치의 동작에 있어서 중요한 동작 설정값에 대한 데이터를 저장하기 때문에 높은 신뢰도가 요구된다. 하지만, 패키지 이전에 CAM 블록에 저장된 데이터는 이후에 수행되는 제조 공정에서 발생되는 고온으로 인하여 변형될 수 있다. 예를 들면, 와이어 본딩(wire bonding) 공정 수행시 반도체 장치에 고온이 가해지는데, 이때 발생하는 고온에 의해 CAM 블록에 저장된 데이터가 변형될 수 있다.
특히, 3차원 반도체 장치는 반도체 기판에 대하여 수직한 다수의 수직 스트링들을 포함하는데, 수직 스트링들에 포함된 메모리 셀들은 2차원 반도체 장치에서 사용되는 플로팅(floating) 구조가 아닌 전하 트랩(charge trap) 구조로 이루어지므로, 2차원 반도체 장치보다 리텐션(retention) 특성이 저하될 수 있다.
CAM 블록의 리텐션 특성 저하는 반도체 장치의 신뢰도를 저하시키는 요인이 되므로, CAM 블록의 리텐션 특성을 향상시키기 위한 기술이 요구되고 있다.
본 발명의 실시예는 CAM 블록의 리텐션 특성을 개선할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 반도체 기판에 대하여 수직한 다수의 수직 스트링들이 포함된 CAM 블록; 상기 수직 스트링들에 포함된 CAM 셀들 중 선택된 CAM 셀들을 프로그램하도록 구성된 주변회로; 및 상기 수직 스트링들에 연결된 다수의 워드라인들 중, 제n 워드라인과 상기 제n 워드라인에 인접한 제n-1 및 제n+1 워드라인들에 프로그램 전압을 동시에 인가하여, 상기 CAM 셀들 중 상기 제n-1 내지 제n+1 워드라인들에 연결된 CAM 셀들을 동시에 프로그램하도록 상기 주변회로를 제어하는 제어회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작방법은, 전하트랩층으로 연결된 다수의 CAM 셀들의 프로그램 방법에 있어서, 상기 CAM 셀들 중 선택된 CAM 셀 및 상기 선택된 CAM 셀에 인접한 CAM 셀들을 동시에 프로그램하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작방법은, 반도체 기판에 대하여 수직한 다수의 수직 스트링들이 포함된 CAM 블록의 프로그램 방법에 있어서, 상기 수직 스트링들에 연결된 다수의 워드라인들 중, 제n 워드라인과 상기 제n 워드라인에 인접한 제n-1 및 제n+1 워드라인들에 프로그램 전압을 동시에 인가하여, 상기 제n-1 내지 제n+1 워드라인들에 연결된 CAM 셀들을 동시에 프로그램하는 단계를 포함한다.
본 기술은 3차원 반도체 장치에 포함된 CAM 블록의 리텐션 특성을 향상시킴으로써, 반도체 장치의 신뢰도를 개선시킬 수 있다.
도 1은 본 발명에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 반도체 장치를 구체적으로 설명하기 위한 블록도이다.
도 3은 3차원 반도체 장치의 메모리 블록을 구체적으로 설명하기 위한 단면도이다.
도 4는 본 발명에 따른 CAM 블록의 프로그램 방법을 설명하기 위한 회로도이다.
도 5는 본 발명에 따른 리텐션 특성 개선 원리를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 시스템(1000)은 데이터가 저장되는 반도체 장치(1100)와, 반도체 장치(1100)를 제어하는 제어장치(1200)를 포함한다. 예를 들면, 제어장치(1200)는 외부로부터 인가받은 명령에 의해 명령신호(CMD) 및 어드레스(ADD)를 반도체 장치(1100)에 출력한다. 반도체 장치(1100)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 프로그램, 리드 및 소거 동작을 수행한다. 또한, 반도체 장치(1100)와 제어장치(1200)는 데이터(DATA)를 주고받기도 한다. 도면에는 도시되지 않았으나, 반도체 장치(1100)는 다수의 메모리 블록들을 포함하는데, 다수의 메모리 블록들 중 일부는 배드 블록 리페어(bad block repair) 정보 및 바이어스 정보 등 반도체 장치(1100)의 동작 설정값에 대한 데이터를 저장하는 CAM(Content Addressable Memory) 블록으로 사용된다.
도 2는 도 1의 반도체 장치를 구체적으로 설명하기 위한 블록도이다.
도 2를 참조하면, 반도체 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램, 리드 및 소거 동작을 수행하는 주변회로(120)와, 주변회로(120)를 제어하는 제어회로(130)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들을 포함한다. 메모리 블록들은 반도체 기판에 대하여 수직으로 배열된 수직 스트링들을 포함하며, 수직 스트링들은 전하 트랩(charge trap) 구조로 이루어진 메모리 셀들을 포함한다. 특히, 메모리 블록들 중 일부는 일반적인 데이터가 저장되는 노말 메모리 블록으로 사용되며, 일부는 동작 설정값에 대한 데이터가 저장되는 CAM 블록으로 사용된다. CAM 블록의 구체적인 구조에 대해서는 도 3에서 상세히 설명하도록 한다.
주변회로(120)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 동작명령신호(OP_CMD)는 프로그램 명령신호, 리드 명령신호 및 소거 명령신호를 포함할 수 있다. 예를 들어, 전압 생성 회로(21)는 소거 전압(Vera), 프로그램 전압(Vpgm), 리드 전압(Vread) 및 패스전압(Vpass)을 생성하며, 이 외에도 다양한 레벨을 갖는 전압들을 생성한다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인들(DSL), 소오스 셀렉트 라인들(SSL), 비트라인들(BL) 및 소오스 라인들(SL)에 동작전압들을 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 프로그램, 리드 및 소거 동작시 선택된 메모리 블록과 데이터를 주고 받고, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(130)에 전달한다.
제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 주변회로(120)를 제어한다. 예를 들면, 제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 주변회로(120)를 제어한다. 특히, CAM 블록에 동작 설정값에 대한 데이터를 프로그램하는 동작시, 제어회로(130)는 CAM 블록에 연결된 다수의 워드라인들 중, 선택된 워드라인과 선택된 워드라인으로부터 상부와 하부에 각각 인접한 인접 워드라인들에 프로그램 전압을 동시에 인가하여 선택된 워드라인과 인접 워드라인들에 연결된 CAM 셀들을 동시에 프로그램하도록 주변회로(120)를 제어한다. 제어회로(130)는 CAM 블록 이외의 나머지 노말 메모리 블록들의 프로그램 동작시에는, 선택된 하나의 워드라인에만 프로그램 전압을 인가하여 프로그램 동작을 수행하도록 주변회로(120)를 제어한다.
도 3은 3차원 반도체 장치의 메모리 블록을 구체적으로 설명하기 위한 단면도이다.
도 3을 참조하면, 다수의 메모리 블록들은 서로 동일한 구조로 구성되기 때문에, 노말 메모리 블록들과 CAM 블록도 서로 동일한 구조로 구성된다. 메모리 블록들의 단면을 구체적으로 설명하면 다음과 같다.
메모리 블록은 반도체 기판 상에 수직으로 형성된 다수의 스트링들(ST)을 포함한다. 서로 인접한 스트링들(ST)은 서로 대칭 구조로 형성된다. 다수의 스트링들(ST) 중에서, 어느 하나의 스트링을 구체적으로 설명하면 다음과 같다.
스트링은 기판 상에 형성된 파이프 게이트(PG)와, 파이프 게이트(PG) 상에 수직으로 연장된 수직채널막들(CN)과, 수직채널막들(CN)을 따라 적층되며 서로 이격된 다수의 워드라인들(WL), 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)을 포함한다. 파이프 게이트(PG)는 수직채널막들(CN)을 서로 연결한다. 메모리 셀들은 수직채널막들(CN)과 워드라인들(WL) 사이에 각각 형성된다. 드레인 셀렉트 트랜지스터는 수직채널막들(CN) 중 일단의 상부에 연장된 플러그와 드레인 셀렉트 라인(DSL) 사이에 형성된다. 소오스 셀렉트 트랜지스터는 수직채널막들(CN) 중 타단의 상부에 연결된 플러그와 소오스 셀렉트 라인(SSL) 사이에 형성된다. 소오스 라인(SL)은 소오스 셀렉트 트랜지스터가 형성된 플러그에 연결되고, 비트라인(BL)은 드레인 셀렉트 트랜지스터가 형성된 플러그에 연결된다.
상술한 반도체 장치를 참조하여, CAM 블록의 프로그램 동작을 설명하면 다음과 같다.
도 4는 본 발명에 따른 CAM 블록의 프로그램 방법을 설명하기 위한 회로도이다.
도 4를 참조하면, 파이프 게이트(PG)로 연결된 두 개의 스트링들이 하나의 스트링 세트(40)를 이루며, 프로그램 동작은 스트링 세트에서 선택된 CAM 셀들에 대하여 수행된다. 스트링 세트는 소오스 라인(SL)과 파이프 게이트(PG) 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터(SST) 및 다수의 CAM 셀들(C1~Cn)과, 파이프 게이트(PG)와 비트라인(BL) 사이에서 서로 직렬로 연결된 다수의 CAM 셀들(Cn+1~C2n)과 드레인 셀렉트 트랜지스터(DST)를 포함한다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, CAM 셀들(C1~C2n)의 게이트들은 워드라인들(WL1~WL2n)에 연결되고, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
CAM 블록의 프로그램 동작은 다음과 같다.
프로그램 동작은 선택된 워드라인과 선택된 워드라인에 상하로 각각 인접한 워드라인들에 프로그램 전압(Vpgm)을 동시에 인가하여 수행된다. 예를 들면, 제5 CAM 셀(C5)이 프로그램될 셀인 경우, 제5 CAM 셀(C5)의 게이트에 연결된 제5 워드라인(WL5)이 선택된 워드라인이 되고, 제5 워드라인(WL5)의 상하에 각각 인접한 제4 및 제6 워드라인들(WL4 및 WL6)이 인접 워드라인들이 된다.
프로그램 동작이 시작되면, 선택된 워드라인(WL5)과, 인접 워드라인들(WL4 및 WL6)에 동일한 레벨의 프로그램 전압(Vpgm)을 동시에 인가하여 선택된 워드라인(WL5)에 연결된 제5 CAM 셀(C5)과 인접 워드라인들(WL4 및 WL6)에 연결된 제4 및 제6 CAM 셀들(C4 및 C6)을 동시에 프로그램한다. 선택된 워드라인(WL5)과 인접 워드라인들(WL4 및 WL6)에 프로그램 전압(Vpgm)을 인가하는 동안, 나머지 워드라인들(WL1~WL3 및 WL7~WL2n)에는 패스전압이 인가된다. 일정 시간 동안 선택된 워드라인(WL5)과 인접 워드라인들(WL4 및 WL6)에 프로그램 전압(Vpgm)을 인가한 후에는, 선택된 워드라인(WL5)에 검증전압을 인가하여 제5 CAM 셀(C5)의 문턱전압이 목표레벨보다 높아졌는지를 판단하기 위한 검증동작을 수행한다. 즉, 프로그램 전압(Vpgm)은 선택된 워드라인(WL5)과 인접 워드라인들(WL4 및 WL6)에 동시에 인가하고, 검증전압은 선택된 워드라인(WL5)에만 인가하여 CAM 블록의 프로그램 동작을 수행한다. 또한, 프로그램 동작 이후, 상기 CAM 블록의 리드 동작시에도 상기 제5 워드라인(WL5)에만 리드전압을 인가하여 제5 CAM 셀(C5)을 리드한다. 즉, 제5 셀(C5)로부터 상부와 하부에 각각 인접한 제4 및 제6 CAM 셀들(C4 및 C6)은 제5 CAM 셀(C5)의 리텐션을 개선하기 위하여 제5 CAM 셀(C5)과 동시에 프로그램된 셀들이므로, 검증 동작 또는 리드 동작 수행시에는 제4 워드라인(WL4) 및 제6 워드라인(WL6)을 포함한 나머지 워드라인들에는 패스전압이 인가된다.
이처럼, 선택된 CAM 셀인 제5 셀(C5)과 인접 CAM 셀인 제4 및 제6 CAM 셀들(C4 및 C6)을 동시에 프로그램하면, 선택된 제5 CAM 셀(C5)의 리텐션(retention) 특성을 개선할 수 있다. 선택된 제5 CAM 셀(C5)의 리텐션 특성이 개선되는 원리를 구체적으로 설명하면 다음과 같다.
도 5는 본 발명에 따른 리텐션 특성 개선 원리를 설명하기 위한 도면이다.
도 5를 참조하면, 3차원 반도체 장치의 메모리 셀은 전하 트랩(charge trap) 구조로 형성되는데, 메모리 셀들이 채널층을 둘러싸고, 워드라인이 메모리 셀들을 둘러싸도록 구성된다. 메모리 셀들은 서로 연결된 전하트랩층으로 구성된다. 전하트랩층은 채널층을 둘러싸도록 형성되지만, 채널층과는 이격되어 형성된다. 워드라인들도 전하트랩층을 둘러싸도록 형성되지만, 전하트랩층과는 이격되어 형성된다. 따라서, 워드라인에 프로그램 전압(Vpgm)이 인가되면, 프로그램 전압(Vpgm)이 인가된 워드라인에 인접한 전하트랩층에 전하가 트랩된다. 구체적으로 설명하면, 워드라인에 양전압을 갖는 프로그램 전압(Vpgm)이 인가되면, 프로그램 전압(Vpgm)이 인가된 워드라인에 인접한 영역의 전차트랩층에 전자(e)가 트랩(trap)된다.
도 4에서 예를 든 바와 같이, 제5 워드라인(WL5)이 선택된 워드라인인 경우, 제5 워드라인(WL5)과 제5 워드라인(WL5)으로부터 상하로 각각 인접한 제4 및 제6 워드라인들(WL4 및 WL6)에 프로그램 전압(Vpgm)을 동시에 인가하면, 제4, 제5 및 제6 워드라인들(WL4, WL5 및 WL6)에 인접한 전하트랩층 영역(A1, A2 및 A3)에 전자(e)가 집중적으로 트랩된다. 특히, 서로 인접한 제4, 제5 및 제6 워드라인들(WL4, WL5 및 WL6)에 프로그램 전압(Vpgm)이 동시에 인가되기 때문에 커플링(coupling)이 발생하여, 제4 워드라인(WL4)과 제5 워드라인(WL5) 사이의 전하트랩층 영역(B1)과 제5 워드라인(WL5)과 제6 워드라인(WL6) 사이의 전하트랩층 영역(B2)에도 전자(e)가 트랩된다. A1, A2 및 A3 영역의 전하트랩층에 트랩된 전자(e)의 밀도는 B1 및 B2 영역의 전하트랩층에 트랩된 전자(e)의 밀도보다 높을 수 있다.
선택된 워드라인(WL5)에 인접한 전하트랩층 영역(A2)에 전자(e)가 집중적으로 트랩되지만, A2 영역의 상부 영역(B1)과 하부 영역(B2)의 전하트랩층에도 전자(e)가 트랩되어 있므로, A2 영역과 B1 영역, 그리고 A2 영역과 B1 영역의 전하트랩층에 트랩된 전자(e) 간 반발력(51 및 52)으로 인해 A1 영역의 전하트랩층에 트랩된 전자(e)가 빠져나는 것이 억제된다. 즉, 동일한 전하 사이에 발생하는 반발력을 이용함으로써, 선택된 영역(A2)의 전하트랩층에 트랩된 전자(e)가 빠져나가는 것을 억제할 수 있다.
이처럼, 선택된 제5 워드라인(WL5)에 인접한 A1 영역의 전하트랩층에 트랩된 전자(e)가 빠져나가는 것을 억제함으로써, CAM 셀들의 리텐션 특성을 개선할 수 있다.
종래에는 CAM 셀들을 프로그램할 때, 선택된 워드라인에만 프로그램 전압을 인가하여 선택된 CAM 셀들만 프로그램하였으므로, 선택된 CAM 셀들의 전하트랩막에 트랩된 전자가 상부와 하부로 연장된 전하트랩막으로 빠져나가기가 쉬었으나, 본 기술에서는 선택된 워드라인의 상부와 하부에 각각 인접한 워드라인들에도 프로그램 전압을 동시에 인가하여 선택된 CAM 셀들 뿐만 아니라 선택된 CAM 셀들의 상부와 하부에 각각 인접한 CAM 셀들도 프로그램함으로써, 선택된 CAM 셀들의 전하트랩막에 트랩된 전자가 상부와 하부로 빠져나가는 것을 억제시킬 수 있다.
상술한 바와 같이, CAM 셀들의 리텐션 특성이 개선되면, 온도 등의 외부 요인에 의한 CAM 셀들의 문턱전압 변화기 감소되므로, 패키지 공정과 같은 후속 제조 공정을 용이하게 수행할 수 있다. 또한, CAM 셀들에 저장된 동작 설정값에 대한 데이터의 신뢰도가 개선될 수 있으므로, 반도체 장치의 신뢰도가 향상될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 시스템 1100: 반도체 장치
1200: 제어장치 110: 메모리 셀 어레이
120: 주변회로 130: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로

Claims (17)

  1. 반도체 기판에 대하여 수직한 다수의 수직 스트링들이 포함된 CAM 블록;
    상기 수직 스트링들에 포함된 CAM 셀들 중 선택된 CAM 셀들을 프로그램하도록 구성된 주변회로; 및
    상기 수직 스트링들에 연결된 다수의 워드라인들 중, 제n 워드라인과 상기 제n 워드라인에 인접한 제n-1 및 제n+1 워드라인들에 프로그램 전압을 동시에 인가하여, 상기 CAM 셀들 중 상기 제n-1 내지 제n+1 워드라인들에 연결된 CAM 셀들을 동시에 프로그램하도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 수직 스트링들은,
    채널막;
    상기 채널막을 감싸는 CAM 셀들; 및
    상기 CAM 셀들을 감싸는 다수의 워드라인들을 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 CAM 셀들은 전하트랩층으로 형성된 반도체 장치.
  4. 제2항에 있어서.
    상기 CAM 셀들은 상기 채널막을 감싸되, 상기 채널막과 이격되어 형성되고,
    상기 워드라인들은 상기 CAM 셀들을 감싸되, 상기 CAM 셀들과 이격되어 형성된 반도체 장치.
  5. 제1항에 있어서,
    상기 CAM 셀들을 동시에 프로그램한 후 검증 동작 또는 리드 동작 수행시,
    상기 제어회로는 상기 제n 워드라인에 검증전압 또는 리드전압을 인가하여 상기 제n 워드라인에 연결된 CAM 셀들을 검증하거나 리드하도록 상기 주변회로를 제어하는 반도체 장치.
  6. 제5항에 있어서,
    상기 검증 동작 또는 리드 동작 수행시,
    상기 제어회로는 상기 제n-1 워드라인과 상기 제n+1 워드라인에 패스전압이 인가되도록 상기 주변회로를 제어하는 반도체 장치.
  7. 제1항에 있어서, 상기 주변회로는,
    동작명령신호에 응답하여 다양한 레벨의 동작전압들을 생성하는 전압 생성 회로;
    로우 어드레스에 응답하여 상기 CAM 블록을 선택하고, 상기 선택된 CAM 블록에 연결된 연결된 워드라인들, 드레인 셀렉트 라인들, 소오스 셀렉트 라인들, 비트라인들 및 소오스 라인들에 동작전압들을 전달하는 로우 디코더;
    상기 비트라인들을 통해 사익 CAM 블록과 연결되며, 프로그램, 리드 및 소거 동작시 상기 CAM 블록과 데이터를 주고 받고, 전달받은 데이터를 임시로 저장하는 페이지 버퍼;
    컬럼 어드레스에 응답하여 상기 페이지 버퍼와 데이터를 주고받는 컬럼 디코더; 및
    외부로부터 전달받은 명령신호 및 어드레스를 상기 제어회로에 전달하고, 상기 외부로부터 전달받은 데이터를 상기 컬럼 디코더에 전송하고, 상기 컬럼 디코더로부터 전달받은 데이터를 상기 외부로 출력하거나 상기 제어회로에 전달하는 입출력 회로를 포함하는 반도체 장치.
  8. 전하트랩층으로 연결된 다수의 CAM 셀들의 프로그램 방법에 있어서,
    상기 CAM 셀들 중 선택된 CAM 셀 및 상기 선택된 CAM 셀에 인접한 CAM 셀들을 동시에 프로그램하는 단계를 포함하는 반도체 장치의 동작방법.
  9. 제8항에 있어서,
    상기 선택된 CAM 셀과 상기 인접한 CAM 셀들을 동시에 프로그램하기 위하여, 상기 선택된 CAM 셀과 상기 인접한 CAM 셀들에 각각 연결된 워드라인들에 동일한 레벨을 갖는 프로그램 전압을 동시에 인가하는 반도체 장치의 동작방법.
  10. 제8항에 있어서,
    상기 선택된 CAM 셀과 상기 인접한 CAM 셀들을 동시에 프로그램한 후,
    상기 선택된 CAM 셀의 문턱전압이 목표레벨보다 높아졌는지를 판단하기 위한 검증동작을 수행하는 단계를 더 포함하는 반도체 장치의 동작방법.
  11. 제10항에 있어서, 상기 검증동작은,
    상기 선택된 CAM 셀에 연결된 워드라인에 검증전압을 인가하고,
    상기 인접한 CAM 셀들에 연결된 워드라인들을 포함한 나머지 워드라인들에는 패스전압을 인가하여 수행하는 반도체 장치의 동작방법.
  12. 반도체 기판에 대하여 수직한 다수의 수직 스트링들이 포함된 CAM 블록의 프로그램 방법에 있어서,
    상기 수직 스트링들에 연결된 다수의 워드라인들 중, 제n 워드라인과 상기 제n 워드라인에 인접한 제n-1 및 제n+1 워드라인들에 프로그램 전압을 동시에 인가하여, 상기 제n-1 내지 제n+1 워드라인들에 연결된 CAM 셀들을 동시에 프로그램하는 단계를 포함하는 반도체 장치의 동작방법.
  13. 제12항에 있어서,
    상기 제n-1 내지 제n+1 워드라인들에 인가되는 상기 프로그램 전압은 모두 동일한 레벨을 갖는 프로그램 전압인 반도체 장치의 동작방법.
  14. 제12항에 있어서,
    상기 제n-1 내지 제n+1 워드라인들에 상기 프로그램 전압을 인가하는 동안, 나머지 워드라인들에는 패스전압을 인가하는 반도체 장치의 동작방법.
  15. 제12항에 있어서,
    상기 제n-1 내지 제n+1 워드라인들에 상기 프로그램 전압을 인가하여 상기 제n-1 내지 제n+1 워드라인들에 연결된 상기 CAM 셀들의 문턱전압을 상승시킨 후, 상기 제n 워드라인에 연결된 CAM 셀의 문턱전압이 목표레벨보다 높아졌는지를 판단하기 위한 검증동작을 수행하는 단계를 더 포함하는 반도체 장치의 동작방법.
  16. 제15항에 있어서,
    상기 검증동작은, 상기 제n 워드라인에 검증전압을 인가하고, 나머지 워드라인들에는 패스전압을 인가하여 수행하는 반도체 장치의 동작방법.
  17. 제12항에 있어서,
    상기 CAM 셀들의 프로그램 동작이 완료된 후, 상기 CAM 블록의 리드동작을 수행하는 경우, 상기 리드동작은 상기 제n 워드라인에 리드전압을 인가하고 나머지 워드라인들에는 패스전압을 인가하여 수행하는 반도체 장치의 동작방법.
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