KR20170033661A - 저장 장치 및 이의 동작 방법 - Google Patents

저장 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR20170033661A
KR20170033661A KR1020150131689A KR20150131689A KR20170033661A KR 20170033661 A KR20170033661 A KR 20170033661A KR 1020150131689 A KR1020150131689 A KR 1020150131689A KR 20150131689 A KR20150131689 A KR 20150131689A KR 20170033661 A KR20170033661 A KR 20170033661A
Authority
KR
South Korea
Prior art keywords
voltage
sub
block
read
erased
Prior art date
Application number
KR1020150131689A
Other languages
English (en)
Other versions
KR102395722B1 (ko
Inventor
이희열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150131689A priority Critical patent/KR102395722B1/ko
Priority to US15/050,946 priority patent/US9653172B2/en
Publication of KR20170033661A publication Critical patent/KR20170033661A/ko
Application granted granted Critical
Publication of KR102395722B1 publication Critical patent/KR102395722B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5646—Multilevel memory with flag bits, e.g. for showing that a "first page" of a word line is programmed but not a "second page"

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 다수의 서브 블록들을 포함하는 메인 블록; 상기 서브 블록들 중 선택된 서브 블록의 리드 동작에 사용되는 동작 전압들을 생성하고, 상기 동작 전압들을 사용하여 상기 선택된 서브 블록의 상기 리드 동작을 수행하도록 구성된 주변 회로; 및 상기 리드 동작 시, 상기 서브 블록들 중 소거된 서브 블록이 포함된 경우, 상기 동작 전압들 일부의 레벨을 낮추어 상기 리드 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 저장 장치 및 이의 동작 방법을 포함한다.

Description

저장 장치 및 이의 동작 방법{Storage device and operating method thereof}
본 발명은 저장 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 3차원 저장 장치 및 이의 동작 방법에 관한 것이다.
메모리 시스템은 데이터가 저장되는 메모리 장치와, 메모리 장치를 전반적으로 제어하는 메모리 컨트롤러를 포함할 수 있다.
메모리 장치는 다수의 저장 장치들을 포함하며, 저장 장치들은 3차원 구조의 메모리 셀 어레이를 포함할 수 있다.
3차원 저장 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변 회로와, 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
메모리 셀 어레이는 다수의 메인 블록들을 포함하는데, 메인 블록들은 3차원 구조로 이루어진 다수의 스트링들을 포함할 수 있다. 3차원 구조를 갖는 스트링들은 기판으로부터 수직 방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 3차원 저장 장치의 리드 동작에 사용되는 전압들의 레벨을 조절함으로써, 리드 동작의 신뢰도를 개선할 수 있는 저장 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 저장 장치는, 다수의 서브 블록들을 포함하는 메인 블록; 상기 서브 블록들 중 선택된 서브 블록의 리드 동작에 사용되는 동작 전압들을 생성하고, 상기 동작 전압들을 사용하여 상기 선택된 서브 블록의 상기 리드 동작을 수행하도록 구성된 주변 회로; 및 상기 리드 동작 시, 상기 서브 블록들 중 소거된 서브 블록이 포함된 경우, 상기 동작 전압들 일부의 레벨을 낮추어 상기 리드 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.
본 발명의 실시예에 따른 저장 장치의 동작 방법은, 선택된 메인 블록 내에 소거 상태인 서브 블록이 있는지 판단하는 단계; 및 상기 소거 상태인 서브 블록이 없으면, 제1 동작 전압들을 사용하여 상기 메인 블록의 리드 동작을 수행하고, 상기 소거 상태인 서브 블록이 있으면, 상기 제1 동작 전압들보다 낮은 레벨을 갖는 제2 동작 전압들을 사용하거나, 상기 제1 동작 전압들의 일부 전압들과 상기 제2 동작 전압들의 일부 전압들을 사용하여 상기 메인 블록의 리드 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 저장 장치의 동작 방법은, 선택된 메인 블록 내에 소거 상태인 서브 블록이 있는지 판단하는 단계; 상기 소거 상태인 서브 블록이 없으면, 제1 리드 파라미터에 따라 제1 동작 전압들을 생성하고, 상기 소거 상태인 서브 블록이 있으면, 제2 리드 파라미터에 따라 제2 동작 전압들을 생성하는 단계; 및 상기 제1 동작 전압들 또는 상기 제2 동작 전압들을 사용하여 상기 선택된 메인 블록의 리드 동작을 수행하는 단계를 포함한다.
본 기술은 메인 블록에 포함된 서브 블록들 중 소거된 서브 블록이 있는 경우, 스트링 내의 저항 변화를 보상하기 위하여 리드 동작에 필요한 전압을 조절함으로써, 리드 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 저장 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 메인 블록의 실시예를 설명하기 위한 회로도이다.
도 4는 도 2의 메인 블록의 다른 실시예를 설명하기 위한 회로도이다.
도 5는 본 발명에 따른 리드 동작을 설명하기 위한 순서도이다.
도 6 내지 도 16은 P-BiCS 구조를 갖는 메인 블록의 리드 동작에 따른 다양한 실시예들을 설명하기 위한 도면이다.
도 17 내지 24는 BiCS 구조를 갖는 메인 블록의 리드 동작에 따른 다양한 실시예들을 설명하기 위한 도면이다.
도 25는 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 26은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 다수의 저장 장치들(1110)을 포함할 수 있다. 저장 장치들(1110)은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 이하 실시예에서는, 낸드 플래쉬(NAND FLASH) 메모리로 이루어진 저장 장치(1110)를 예를 들어 설명하도록 한다. 또한, 저장 장치(1110)는 3차원 구조를 갖는 스트링들이 포함된 다수의 메인 블록들을 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)의 동작을 전반적으로 제어하며, 호스트(2000)로부터 수신받은 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(1100)에 출력하거나, 메모리 장치(1100)로부터 데이터를 수신받을 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다.
도 2는 도 1의 저장 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 저장 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변 회로(120)와, 주변 회로(120)를 제어하도록 구성된 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 제1 내지 제K 메인 블록들(K는 양의 정수)을 포함할 수 있다. 제1 내지 제K 메인 블록들은 3차원 구조로 이루어질 수 있다. 제1 내지 제K 메인 블록들 각각은 제1 내지 제K 로컬 라인들(LL1~LLK)에 연결될 수 있다. 또한, 제1 내지 제K 메인 블록들 각각은 다수의 서브 블록들을 포함할 수 있다. 제1 내지 제K 메인 블록들은 노말 데이터를 저장하는 노말 셀들(normal cells)과, 저장 장치(1110)의 동작에 필요한 데이터를 저장하는 스페어 셀들(spare cells) 또는 플래그 셀들(flag cells)을 포함할 수 있다. 스페어 셀들 또는 플래그 셀들에는 소거된 서브 블록들의 정보가 저장될 수 있다.
주변 회로(120)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함할 수 있다.
전압 생성 회로(21)는 동작 데이터(OPSIG)에 응답하여 다양한 레벨의 동작 전압들(Vop)을 생성하고, 생성된 동작 전압들(Vop)을 글로벌 라인들에 선택적으로 인가할 수 있다. 예를 들면, 동작 데이터(OPSIG)에는 동작 신호 및 워드라인 정보(또는, 워드라인 그룹 정보)가 포함될 수 있다. 전압 생성 회로(21)는 리드 동작 데이터(OPSIG)가 수신되면, 리드 동작에 필요한 파이프 전압, 패스 전압, 턴온 전압, 더미 패스 전압 및 리드 전압 등의 동작 전압들(Vop)을 생성할 수 있다. 여기서, 파이프 전압은 메인 블록들이 파이프 트랜지스터를 포함하는 U자 구조로 이루어진 경우에 생성되며, 메인 블록들이 파이프 트랜지스터를 포함하지 않는 I자 구조로 이루어진 경우에는 생성되지 않는다. U자 또는 I자 구조를 갖는 메인 블록들의 구체적인 구조는 후술하도록 한다.
로우 디코더(22)는 로우 어드레스(row address; RADD)에 응답하여 제1 내지 제K 로컬 라인들(LL1~LLK) 중에서, 선택된 메인 블록에 연결된 로컬 라인들에 동작 전압들(Vop)을 전달한다. 예를 들면, 로우 디코더(22)는 글로벌 라인들을 통해 전압 생성 회로(21)에 연결되는데, 글로벌 라인들을 통해 전달받은 동작 전압들(Vop)을 선택된 메인 블록에 연결된 로컬 라인들에 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트라인들(BL)을 양전압으로 프리차지하거나, 프로그램 및 리드 동작시 선택된 메인 블록과 데이터를 주고 받거나, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터(DATA)를 주고받거나, 입출력 회로(25)와 데이터(DATA)를 주고받는다.
입출력 회로(25)는 외부 장치(예컨데, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 외부 장치로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하거나, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부 장치로 출력하도록 구성된다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어한다. 제어 로직(130)은 선택된 메인 블록의 리드 동작시, 선택된 메인 블록에 소거된 서브 블록이 없으면, 미리 설정된 전압 조건들로 리드 동작에 필요한 전압들을 생성될 수 있도록 동작 데이터(OPSIG)를 출력한다. 만약, 선택된 메인 블록에 소거된 서브 블록이 적어도 하나 이상 있으면, 제어 로직(130)은 미리 설정된 전압 조건들의 일부를 조절하여 리드 동작에 필요한 전압들을 가변하여 생성될 수 있도록 동작 데이터(OPSIG)를 출력할 수 있다. 예를 들면, 제어 로직(130)은 선택된 메모리 블록 내에 소거된 서브 블록이 적어도 하나 이상 있으면, 파이프 전압, 패스 전압, 턴온 전압, 더미 패스 전압 및 리드 전압 중 적어도 하나 이상의 전압들의 레벨이 기준 레벨보다 높아질 수 있도록 동작 데이터(OPSIG)를 출력한다. 제어 로직(130)은 소거된 서브 블록들의 정보를 저장하기 위한 레지스터를 포함할 수 있다.
도 3은 도 2의 메인 블록의 실시예를 설명하기 위한 회로도이다.
도 3을 참조하면, 3차원 구조를 갖는 메인 블록은 U자 구조의 스트링들을 포함할 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부를 수 있다. P-BiCS 구조에서는, 소오스 라인(SL)에 연결된 수직 스트링과 비트라인(BL)에 연결된 수직 스트링을 서로 연결하는 파이프 트랜지스터(PG)가 포함된다.
메인 블록에 포함된 스트링들 중, 어느 하나의 스트링을 구체적으로 설명하면 다음과 같다.
메인 블록은 소오스 라인(SL)과 파이프 트랜지스터(PG) 사이에 연결된 제1 수직 스트링과, 비트라인(BL)과 파이프 트랜지스터(PG) 사이에 연결된 제2 수직 스트링을 포함할 수 있다. 제1 수직 스트링과 제2 수직 스트링은 기판 상에 수직 방향으로 배열된다.
제1 수직 스트링은 서로 직렬로 연결된 소오스 셀렉트 트랜지스터(SST), 제1 더미 셀(D1), 제1 내지 제4 메모리 셀들(C1~C4) 및 제2 더미 셀(D2)을 포함할 수 있다. 소오스 셀렉트 트랜지스터(SST)는 소오스 라인(SL)과 제1 더미 셀(D1) 사이에 연결되고, 제2 더미 셀(D2)은 제4 메모리 셀(C4)과 파이프 트랜지스터(PG) 사이에 연결된다.
제2 수직 스트링은 서로 직렬로 연결된 제3 더미 셀(D3), 제5 내지 제8 메모리 셀들(C5~C8), 제4 더미 셀(D4) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 제3 더미 셀(D3)은 파이프 트랜지스터(PG)와 제5 메모리 셀(C5) 사이에 연결되고, 드레인 셀렉트 트랜지스터(DST)는 제4 더미 셀(D4)과 비트라인(BL) 사이에 연결될 수 있다. 여기서, 소오스 셀렉트 트랜지스터(SST), 제1 내지 제4 더미 셀들(D1~D4) 및 제1 내지 제8 메모리 셀들(C1~C8)의 개수는 저장 장치에 따라 더 많은 개수가 포함될 수 있다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결된다. 제1 내지 제4 더미 셀들(D1~D4)의 게이트들은 제1 내지 제4 더미 라인들(DWL1~DWL4)에 연결된다. 제1 내지 제8 메모리 셀들(C1~C8)의 게이트들은 제1 내지 제8 워드라인들(WL1~WL8)에 연결된다. 파이프 트랜지스터(PG)의 게이트는 파이트 라인(PL)에 연결된다.
메인 블록은 다수의 서브 블록들을 포함할 수 있다. 제1 수직 스트링에 포함된 제1 내지 제4 메모리 셀들(C1~C4)의 그룹을 제1 서브 블록으로 정의할 수 있고, 제2 수직 스트링에 포함된 제5 내지 제8 메모리 셀들(C5~C8)의 그룹을 제2 서브 블록으로 정의할 수 있다. 메인 블록의 소거 동작시, 제1 및 제2 서브 블록들은 선택적으로 소거될 수 있다. 제1 및 제2 서브 블록들 중 어느 하나의 서브 블록이 소거된 경우, 나머지 서브 블록은 프로그램 상태를 유지한다. 메인 블록의 리드 동작은, 프로그램 상태인 서브 블록에 대하여 수행된다.
도 4는 도 2의 메인 블록의 다른 실시예를 설명하기 위한 회로도이다.
도 4를 참조하면, 3차원 구조를 갖는 메인 블록은 I자 구조의 스트링들을 포함할 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부를 수 있다. BiCS 구조에서는, 수직 스트링은 소오스 라인(SL)과 비트라인(BL) 사이에 연결되며, 기판 상에 수직 방향으로 배열된다.
메인 블록에 포함된 스트링들 중, 어느 하나의 스트링을 구체적으로 설명하면 다음과 같다.
수직 스트링은 서로 직렬로 연결된 소오스 셀렉트 트랜지스터(SST), 제1 더미 셀(D1), 제1 내지 제8 메모리 셀들(C1~C8) 및 제2 더미 셀(D2) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 소오스 셀렉트 트랜지스터(SST)는 소오스 라인(SL)과 제1 더미 셀(D1) 사이에 연결되고, 드레인 셀렉트 트랜지스터(DST)는 제2 더미 셀(D2)과 비트라인(BL) 사이에 연결될 수 있다. 여기서, 소오스 셀렉트 트랜지스터(SST), 제1 및 제2 더미 셀들(D1 및 D2), 제1 내지 제8 메모리 셀들(C1~C8) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 저장 장치에 따라 더 많은 개수가 포함될 수 있다.
메인 블록은 다수의 서브 블록들을 포함할 수 있다. 예를 들면, 수직 스트링에 포함된 제1 내지 제4 메모리 셀들(C1~C8)의 그룹을 제1 서브 블록으로 정의할 수 있고, 제5 내지 제8 메모리 셀들(C5~C8)의 그룹을 제2 서브 블록으로 정의할 수 있다. 메인 블록의 소거 동작시, 제1 및 제2 서브 블록들은 선택적으로 소거될 수 있다. 제1 및 제2 서브 블록들 중 어느 하나의 서브 블록이 소거된 경우, 나머지 서브 블록은 프로그램 상태를 유지한다. 메인 블록의 리드 동작은, 프로그램 상태인 서브 블록에 대하여 수행된다.
도 5는 본 발명에 따른 리드 동작을 설명하기 위한 순서도이다.
도 5를 참조하면, 리드 동작은 선택된 메인 블록 내에 소거 상태인 서브 블록의 포함 여부에 따라 다르게 수행될 수 있다. 예를 들면, 선택된 메인 블록의 리드 동작이 시작되면, 선택된 메모리 블록 내에 소거된 서브 블록이 있는지를 판단한다(51). 소거된 서브 블록이 있는지를 판단하기 위한 방법은 다양하다. 예를 들면, 메인 블록에 포함된 스페어 셀들 또는 플래그 셀들에 소거된 서브 블록의 정보가 저장된 경우, 제어 로직은 스페어 셀들 또는 플래그 셀들에 저장된 정보에 따라 선택된 메인 블록 내에 소거된 서브 블록이 포함되어 있는지를 판단할 수 있다. 또는, 제어 로직 내의 레지스터에 소거된 서브 블록의 정보가 저장된 경우, 제어 로직은 레지스터에 저장된 정보에 따라 선택된 메인 블록 내에 소거된 서브 블록이 포함되어 있는지를 판단할 수 있다. 또는, 선택된 메인 블록에 포함된 노말 메모리 셀들의 소거 검증 동작 또는 리드 동작을 수행하여 선택된 메인 블록 내에 소거된 메모리 셀들이 있는지를 판단할 수 있다. 예를 들면, 소거 검증 동작을 수행하는 경우, 선택된 메인 블록에 포함된 메모리 셀들을 동시에 소거 검증하여 소거된 메모리 셀들이 선택된 메모리 블록에 포함되어 있는지를 판단할 수 있다. 리드 동작은 수행하는 경우, 선택된 메모리 블록에 포함된 페이지들을 페이지 단위로 리드하여 소거된 메모리 셀들이 선택된 메모리 블록에 포함되어 있는지를 판단할 수 있다.
소거된 서브 블록이 없으면(아니오), 선택된 메인 블록에 포함된 선택된 서브 블록의 리드 동작은 수직 스트링의 기준 저항에 따라 설정된 전압들을 사용하여 수행된다(52). 예를 들면, 제어 로직은 소거된 서브 블록이 없으면, 제1 리드 파라미터(parameter)에 따라 동작 전압들이 생성되도록 주변 회로를 제어할 수 있다.
소거된 서브 블록이 있으면(예), 선택된 메인 블록에 포함된 선택된 서브 블록의 리드 동작은 수직 스트링의 기준 저항보다 높은 저항에 따라 설정된 전압들을 사용하여 수행된다(53). 여기서, 기준 저항보다 높게 설정된 전압들은 기준 레벨들보다 낮은 레벨을 갖는 전압들을 의미하며, 테스트 동작을 통하여 설정될 수 있다. 예를 들면, 제어 로직은 소거된 서브 블록이 있으면, 제2 리드 파라미터에 따라 동작 전압들이 생성되도록 주변 회로를 제어할 수 있다. 구체적으로 설명하면, 비트라인 전압, 소오스 라인 전압, 파이프 전압, 패스 전압, 턴온 전압, 더미 패스 전압 및 리드 전압 중 적어도 하나 이상의 전압들의 레벨이 기준 레벨보다 낮아지도록 설정된 제2 리드 파라미터에 따라 동작 전압들이 생성될 수 있다. 또한, 소거된 서브 블록들의 개수가 많을수록 채널 저항이 낮아질 수 있으므로, 소거된 서브 블록의 개수에 따라 다양한 리드 파라미터들이 저장될 수 있다. 이러한 리드 파라미터들은 제어 로직 내의 레지스터에 저장될 수 있다.
동작 전압들의 레벨을 낮추는 이유는, 선택된 메인 블록 내에 소거된 서브 블록이 있으면, 소거된 서브 블록의 채널 저항이 낮아지기 때문에 메인 블록의 전체 채널 저항을 높일 필요가 있다. 이를 위해, 비트라인 전압, 파이프 전압, 패스 전압, 턴온 전압, 더미 패스 전압 및 리드 전압 중 적어도 하나 이상의 전압들의 레벨을 기준 레벨보다 낮추면, 낮아진 전압 레벨만큼 채널 저항이 높아진다. 즉, 상술한 전압들의 레벨을 낮추어 전류량을 낮춤으로써 소거된 서브 블록으로 인한 리드 동작의 전기적 특성 저하를 보상할 수 있다. 단, 상술한 전압들은 전류량을 낮추기 위해 레벨을 낮추지만, 리드 동작시 접지되는 소오스 라인에는 0V보다 높은 양전압을 인가할 수 있다.
도 6 내지 도 16은 P-BiCS 구조를 갖는 메인 블록의 리드 동작에 따른 다양한 실시예들을 설명하기 위한 도면이다.
도 6을 참조하면, 선택된 메인 블록에 포함된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)이 모두 프로그램된 서브 블록들(P)인 경우, 미리 설정된 전압들, 즉 기준 저항을 고려하여 설정된 전압들이 사용될 수 있다. 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 예를 들어 설명하도록 한다.
제2 서브 블록(SBLK2)의 리드 동작시, 파이프 라인(PL)에는 제1 파이프 전압(Vp1)이 인가될 수 있고, 제1 내지 제4 워드라인들(WL1~WL8), 제6 내지 제8 워드라인들(WL6~WL8) 및 제1 내지 제4 더미 라인들(DWL1~DWL4)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 제5 워드라인(WL5)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
상술한 제1 파이프 전압(Vp1), 제1 패스 전압(Vpass1), 제1 소오스 턴온 전압(Vssl1), 제1 드레인 턴온 전압(Vdsl1) 및 제1 리드 전압(Vr1)은 미리 설정된 전압으로써, 선택된 메인 블록 내에 포함된 서브 블록들 중, 소거된 서브 블록이 없는 경우에 생성될 수 있다. 또는, 제1 서브 블록(SBLK1)의 채널 저항(Rp)과 제2 서브 블록(SBLK2)의 채널 저항(Rp)이 서로 동일하거나 유사한 경우(Rp≒Rp)에 생성될 수 있다.
도 7을 참조하면, 선택된 메인 블록에 포함된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 제2 서브 블록(SBLK2)이 프로그램된 서브 블록(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항(Re)이 제2 서브 블록(SBLK2)의 채널 저항(Rp)보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 파이프 라인(PL)에 제1 파이프 전압(Vp1)보다 낮은 제2 파이프 전압(Vp2)이 인가될 수 있다. 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 예를 들어 설명하도록 한다.
제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작시, 파이프 라인(PL)에는 제1 파이프 전압(Vp1)보다 낮은 레벨을 갖는 제2 파이프 전압(Vp2)이 인가될 수 있고, 제1 내지 제4 워드라인들(WL1~WL8), 제6 내지 제8 워드라인들(WL6~WL8) 및 제1 내지 제4 더미 라인들(DWL1~DWL4)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 제5 워드라인(WL5)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
파이프 라인(PL)에 제1 파이프 전압(Vp1)보다 낮은 레벨을 갖는 제2 파이프 전압(Vp2)이 인가되면, 제1 파이프 전압(Vp1)인 인가될 때보다 채널과 제1 파이프 라인(PL) 간의 커플링(coupling)이 감소하면서 파이프 트랜지스터(PG)의 채널 저항이 높아진다. 따라서, 소거된 제1 서브 블록(SBLK1)으로 인한 채널 저항 감소를 보상하여 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 수행할 수 있다.
도 8을 참조하면, 선택된 메인 블록에 포함된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 제2 서브 블록(SBLK2)이 프로그램된 서브 블록(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항(Re)이 제2 서브 블록(SBLK2)의 채널 저항(Rp)보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 소거된 제1 서브 블록(SBLK1)에 연결된 제1 내지 제4 워드라인들(WL1~WL4)에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다. 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 예를 들어 설명하도록 한다.
제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작시, 제1 서브 블록(SBLK1)에 연결된 제1 내지 제4 워드라인들(WL1~WL4)에는 제1 패스 전압(Vpass1)보다 낮은 레벨을 갖는 제2 패스 전압(Vpass2)이 인가될 수 있고, 파이프 라인(PL)에는 제1 파이프 전압(Vp1)이 인가될 수 있고, 제6 내지 제8 워드라인들(WL6~WL8) 및 제1 내지 제4 더미 라인들(DWL1~DWL4)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 제5 워드라인(WL5)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
소거된 제1 서브 블록(SBLK1)에 연결된 제1 내지 제4 워드라인들(WL1~WL4)에 제1 패스 전압(Vpass1)보다 낮은 레벨을 갖는 제2 패스 전압(Vpass2)이 인가되면, 제1 패스 전압(Vpass1)인 인가될 때보다 채널과 제1 내지 제4 워드라인들(WL1~WL4) 간의 커플링(coupling)이 감소하면서 제1 서브 블록(SBLK1)의 채널 저항(Re)이 높아진다. 따라서, 소거된 제1 서브 블록(SBLK1)으로 인한 채널 저항 감소를 보상하여 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 수행할 수 있다.
도 9를 참조하면, 메인 블록은 제1 내지 제i 서브 블록들(SBLK1~SBLKi; i는 양의 정수)을 포함할 수 있다. 예를 들면, 제1 내지 제j 서브 블록들(SBLK1~SBLKj; j는 양의 정수)은 파이프 라인(PL)과 소오스 라인(SL) 사이에 배치될 수 있고, 제j+1 내지 제i 서브 블록들(SBLKj+1~SBLKi)은 파이프 라인(PL)과 비트라인(BL) 사이에 배치될 수 있다. 이 중에서, 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)이 소거된 서브 블록들(E)이고, 나머지 제3 내지 제i 서브 블록들(SBLK3~SBLKi)은 프로그램된 서브 블록들(P)인 경우, 소거된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)의 채널 저항이 나머지 제3 내지 제i 서브 블록들(SBLK3~SBLKi)의 채널 저항보다 낮아질 수 있다. 이러한 경우, 선택된 제j 서브 블록(SBLKj)의 리드 동작시, 채널 저항을 높이기 위하여 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)에 연결된 제1 내지 제6 워드라인들(WL1~WL6)에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다. 선택된 제j 서브 블록(SBLKj)에 포함된 선택된 메모리 셀의 리드 동작시 각 라인들에 인가되는 전압들을 구체적으로 설명하면 다음과 같다.
제j 서브 블록(SBLKj)에 포함된 메모리 셀들 중, 제3j-2 워드라인(WL3j-2)에 연결된 메모리 셀의 리드 동작을 예로 들면, 제3j-2 워드라인(WL3j-2)에는 제1 리드 전압(Vr1)이 인가될 수 있다. 소거된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)에 연결된 제1 내지 제6 워드라인들(WL1~WL6)에는 제1 패스 전압(Vpass1)보다 낮은 레벨을 갖는 제2 패스 전압(Vpass2)이 인가될 수 있고, 나머지 비선택된 워드라인들(WL7~WL3j-3 및 WL3j-1~WL3i)과 제1 내지 제4 더미 라인들(DWL1~DWL4)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 파이프 라인(PL)에는 제1 파이프 전압(Vp1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있다.
소거된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)에 연결된 제1 내지 제6 워드라인들(WL1~WL6)에 제1 패스 전압(Vpass1)보다 낮은 레벨을 갖는 제2 패스 전압(Vpass2)이 인가되면, 제1 패스 전압(Vpass1)인 인가될 때보다 채널과 제1 내지 제6 워드라인들(WL1~WL6) 간의 커플링(coupling)이 감소하면서 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)의 채널 저항이 높아진다. 따라서, 소거된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)로 인한 채널 저항 감소를 보상하여 선택된 제3j-2 워드라인(WL3j-2)에 연결된 메모리 셀의 리드 동작을 수행할 수 있다.
또한, 선택된 메인 블록 내에 소거된 서브 블록들의 개수에 따라 제1 패스 전압(Vpass1)과 제2 패스 전압(Vpass2) 간의 전압차가 조절될 수 있다. 예를 들면, 소거된 서브 블록들의 개수가 많을수록 전압차가 증가할 수 있다.
도 10을 참조하면, 선택된 메인 블록에 포함된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 제2 서브 블록(SBLK2)이 프로그램된 서브 블록(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항(Re)이 제2 서브 블록(SBLK2)의 채널 저항(Rp)보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 소오스 셀렉트 라인(SSL)에 제1 소오스 턴온 전압(Vssl1)보다 낮은 제2 소오스 턴온 전압(Vssl2)이 인가되거나, 드레인 셀렉트 라인(DSL)에 제1 드레인 턴온 전압(Vdsl1)보다 낮은 제2 드레인 턴온 전압(Vdsl2)이 인가될 수 있다. 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작시, 소오스 셀렉트 라인(SSL)에 제2 소오스 턴온 전압(Vssl2)이 인가되는 경우를 예를 들어 설명하면 다음과 같다.
제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작시, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)보다 낮은 제2 소오스 턴온 전압(Vssl2)이 인가될 수 있고, 제1 서브 블록(SBLK1)에 연결된 제1 내지 제4 워드라인들(WL1~WL4)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 파이프 라인(PL)에는 제1 파이프 전압(Vp1)이 인가될 수 있고, 제6 내지 제8 워드라인들(WL6~WL8) 및 제1 내지 제4 더미 라인들(DWL1~DWL4)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 제5 워드라인(WL5)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
소오스 셀렉트 라인(SSL)에 제1 소오스 턴온 전압(Vssl1)보다 낮은 제2 소오스 턴온 전압(Vssl2)이 인가되면, 제1 소오스 턴온 전압(Vssl1)이 인가될 때보다 채널과 소오스 셀렉트 라인(SSL) 간의 커플링(coupling)이 감소하면서 채널 저항이 높아질 수 있다. 따라서, 소거된 제1 서브 블록(SBLK1)으로 인한 채널 저항 감소를 보상하여 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 수행할 수 있다.
도 11을 참조하면, 메인 블록은 제1 내지 제i 서브 블록들(SBLK1~SBLKi; i는 양의 정수)을 포함할 수 있다. 예를 들면, 제1 내지 제j 서브 블록들(SBLK1~SBLKj; j는 양의 정수)은 파이프 라인(PL)과 소오스 라인(SL) 사이에 배치될 수 있고, 제j+1 내지 제i 서브 블록들(SBLKj+1~SBLKi)은 파이프 라인(PL)과 비트라인(BL) 사이에 배치될 수 있다. 이 중에서, 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)이 소거된 서브 블록들(E)이고, 나머지 제3 내지 제i 서브 블록들(SBLK3~SBLKi)은 프로그램된 서브 블록들(P)인 경우, 소거된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)의 채널 저항이 나머지 제3 내지 제i 서브 블록들(SBLK3~SBLKi)의 채널 저항보다 낮아질 수 있다. 이러한 경우, 선택된 제j 서브 블록(SBLKj)의 리드 동작시, 채널 저항을 높이기 위하여 소오스 셀렉트 라인(SSL)에 제1 소오스 턴온 전압(Vssl1)보다 낮은 제2 소오스 턴온 전압(Vssl2)이 인가되거나, 드레인 셀렉트 라인(DSL)에 제1 드레인 턴온 전압(Vdsl1)보다 낮은 제2 드레인 턴온 전압(Vdsl2)이 인가될 수 있다. 선택된 제j 서브 블록(SBLKj)에 포함된 선택된 메모리 셀의 리드 동작시, 소오스 셀렉트 라인(SSL)에 제2 소오스 턴온 전압(Vssl2)이 인가되는 경우를 예를 들어 설명하면 다음과 같다.
제j 서브 블록(SBLKj)에 포함된 메모리 셀들 중, 제3j-2 워드라인(WL3j-2)에 연결된 메모리 셀의 리드 동작을 예로 들면, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)보다 낮은 제2 소오스 턴온 전압(Vssl2)이 인가될 수 있고, 비선택된 워드라인들(WL1~WL3j-3 및 WL3j-1~WL3i)과, 제1 내지 제4 더미 라인들(DWL1~DWL4)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 파이프 라인(PL)에는 제1 파이프 전압(Vp1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 선택된 제3j-2 워드라인(WL3j-2)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)보다 낮은 제2 소오스 턴온 전압(Vssl2)이 인가되면, 제1 소오스 턴온 전압(Vssl1)이 인가될 때보다 채널과 소오스 셀렉트 라인(SSL) 간의 커플링(coupling)이 감소하면서 채널 저항이 높아진다. 따라서, 소거된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)로 인한 채널 저항 감소를 보상하여 선택된 제3j-2 워드라인(WL3j-2)에 연결된 메모리 셀의 리드 동작을 수행할 수 있다.
또한, 선택된 메인 블록 내에 소거된 서브 블록들의 개수에 따라 제1 소오스 턴온 전압(Vssl1)과 제2 소오스 턴온 전압(Vssl2) 간의 전압차가 조절될 수 있다. 예를 들면, 소거된 서브 블록들의 개수가 많을수록 전압차가 증가할 수 있다.
도 12를 참조하면, 선택된 메인 블록에 포함된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 제2 서브 블록(SBLK2)이 프로그램된 서브 블록(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항(Re)이 제2 서브 블록(SBLK2)의 채널 저항(Rp)보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 제1 내지 제4 더미 라인들(DWL1~DWL4) 중 적어도 하나의 더미 라인들에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다. 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 예를 들어 설명하도록 한다.
제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작시, 제1 내지 제4 더미 라인들(DWL1~DWL4) 중 적어도 하나의 더미 라인들에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다. 예를 들면, 제1 더미 라인(DWL1)에 제2 패스 전압(Vpass2)이 인가될 수 있고, 나머지 제2 내지 제4 더미 라인들(DWL2~DWL4)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 파이프 라인(PL)에는 제1 파이프 전압(Vp1)이 인가될 수 있고, 제1 내지 제8 워드라인들(WL1~WL8)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 제5 워드라인(WL5)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
제1 더미 라인(DWL1)에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가되면, 제1 패스 전압(Vpass1)인 인가될 때보다 채널과 제1 더미 라인(DWL1) 간의 커플링(coupling)이 감소하면서 스트링의 채널 저항이 높아진다. 따라서, 소거된 제1 서브 블록(SBLK1)으로 인한 채널 저항 감소를 보상하여 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 수행할 수 있다.
도 13을 참조하면, 메인 블록은 제1 내지 제i 서브 블록들(SBLK1~SBLKi; i는 양의 정수)을 포함할 수 있다. 예를 들면, 제1 내지 제j 서브 블록들(SBLK1~SBLKj; j는 양의 정수)은 파이프 라인(PL)과 소오스 라인(SL) 사이에 배치될 수 있고, 제j+1 내지 제i 서브 블록들(SBLKj+1~SBLKi)은 파이프 라인(PL)과 비트라인(BL) 사이에 배치될 수 있다. 이 중에서, 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)이 소거된 서브 블록들(E)이고, 나머지 제3 내지 제i 서브 블록들(SBLK3~SBLKi)은 프로그램된 서브 블록들(P)인 경우, 소거된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)의 채널 저항이 나머지 제3 내지 제i 서브 블록들(SBLK3~SBLKi)의 채널 저항보다 낮아질 수 있다. 이러한 경우, 선택된 제j 서브 블록(SBLKj)의 리드 동작시, 채널 저항을 높이기 위하여 제1 내지 제4 더미 라인들(DWL1~DWL4) 중 적어도 하나의 더미 라인들에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다. 선택된 제j 서브 블록(SBLKj)에 포함된 선택된 메모리 셀의 리드 동작시 각 라인들에 인가되는 전압들을 구체적으로 설명하면 다음과 같다.
제j 서브 블록(SBLKj)에 포함된 메모리 셀들 중, 선택된 제3j-2 워드라인(WL3j-2)에 연결된 메모리 셀의 리드 동작을 예로 들면, 제1 내지 제4 더미 라인들(DWL1~DWL4) 중 적어도 하나의 더미 라인들에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가된다. 예를 들면, 제1 더미 라인(DWL1)에 제2 패스 전압(Vpass2)이 인가되고, 나머지 제2 내지 제4 더미 라인들(DWL2~DWL4)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 비선택된 워드라인들(WL1~WL3j-3 및 WL3j-1~WL3i)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 파이프 라인(PL)에는 제1 파이프 전압(Vp1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 선택된 제3j-2 워드라인(WL3j-2)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
제1 내지 제4 더미 라인들(DWL1~DWL4) 중 적어도 하나의 더미 라인들에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가되면, 모든 제1 내지 제4 더미 라인들(DWL1~DWL4)에 제1 패스 전압(Vssl1)이 인가될 때보다 스트링의 채널 저항이 높아진다. 따라서, 소거된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)로 인한 채널 저항 감소를 보상하여 선택된 메모리 셀의 리드 동작을 수행할 수 있다.
또한, 선택된 메인 블록 내에 소거된 서브 블록들의 개수에 따라 제1 패스 전압(Vpass1)과 제2 패스 전압(Vpass2) 간의 전압차가 조절될 수 있다. 예를 들면, 소거된 서브 블록들의 개수가 많을수록 전압차가 증가할 수 있다.
도 14는 메인 블록 내에 적어도 하나 이상의 소거된 서브 블록들이 포함된 경우, 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
도 14를 참조하면, 메인 블록 내에 적어도 하나 이상의 소거된 서브 블록들이 포함되면, 소거된 서브 블록들에 의해 스트링들의 채널 저항이 낮아질 수 있다. 채널 저항 변화를 고려하지 않은 리드 전압을 제1 리드 전압(Vr1)이라 하고, 채널 저항 변화를 고려한 리드 전압을 제2 리드 전압(Vr2)이라 가정하면, 제2 리드 전압(Vr2)은 제1 리드 전압(Vr1)보다 낮고, 목표 문턱전압보다 낮은 레벨에 분포하는 문턱전압보다는 높은 레벨 범위 내에서 설정될 수 있다.
제2 리드 전압(Vr2)을 사용한 실시예들을 설명하면 다음과 같다.
도 15를 참조하면, 선택된 메인 블록에 포함된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 제2 서브 블록(SBLK2)이 프로그램된 서브 블록(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항(Re)이 제2 서브 블록(SBLK2)의 채널 저항(Rp)보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 선택된 워드라인에 제1 리드 전압(Vr1)보다 낮은 제2 리드 전압(Vr2)이 인가될 수 있다. 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 예를 들어 설명하도록 한다.
제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작시, 제5 메모리 셀(C5)에 연결된 제5 워드라인(WL5)에 제1 리드 전압(Vr1)보다 낮은 제2 리드 전압(Vr2)이 인가될 수 있다. 제1 내지 제4 워드라인들(WL1~WL4), 제6 내지 제8 워드라인들(WL6~WL8) 및 제1 내지 제4 더미 라인들(DWL1~DWL4)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 파이프 라인(PL)에는 제1 파이프 전압(Vp1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있다.
선택된 워드라인에 제1 리드 전압(Vr1)보다 낮은 제2 리드 전압(Vr2)이 인가되면, 채널 저항 변화를 보상하여 리드 동작을 수행할 수 있으므로, 선택된 메모리 셀들의 리드 동작의 신뢰도를 개선할 수 있다.
도 16을 참조하면, 메인 블록은 제1 내지 제i 서브 블록들(SBLK1~SBLKi; i는 양의 정수)을 포함할 수 있다. 예를 들면, 제1 내지 제j 서브 블록들(SBLK1~SBLKj; j는 양의 정수)은 파이프 라인(PL)과 소오스 라인(SL) 사이에 배치될 수 있고, 제j+1 내지 제i 서브 블록들(SBLKj+1~SBLKi)은 파이프 라인(PL)과 비트라인(BL) 사이에 배치될 수 있다. 이 중에서, 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)이 소거된 서브 블록들(E)이고, 나머지 제3 내지 제i 서브 블록들(SBLK3~SBLKi)이 프로그램된 서브 블록들(P)인 경우, 소거된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)의 채널 저항이 나머지 제3 내지 제i 서브 블록들(SBLK3~SBLKi)의 채널 저항보다 낮아질 수 있다. 이러한 경우, 선택된 제j 서브 블록(SBLKj)의 리드 동작시, 채널 저항을 높이기 위하여 선택된 워드라인에 제1 리드 전압(Vr1)보다 낮은 제2 리드 전압(Vr2)이 인가될 수 있다. 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 예를 들어 설명하도록 한다.
제j 서브 블록(SBLKj)에 포함된 메모리 셀들 중, 선택된 제3j-2 워드라인(WL3j-2)에 연결된 메모리 셀의 리드 동작을 예로 들면, 선택된 제3j-2 워드라인(WL3j-2)에 제1 리드 전압(Vr1)보다 낮은 제2 리드 전압(Vr2)이 인가될 수 있다. 나머지 비선택된 워드라인들(WL1~WL3j-3 및 WL3j-1~WL3i)과 제1 내지 제4 더미 라인들(DWL1~DWL4)에는 제1 패스 전압(Vpass1)이 인가될 수 고, 파이프 라인(PL)에는 제1 파이프 전압(Vp1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있다.
선택된 워드라인에 제1 리드 전압(Vr1)보다 낮은 제2 리드 전압(Vr2)이 인가되면, 채널 저항 변화를 보상하여 리드 동작을 수행할 수 있으므로, 선택된 메모리 셀들의 리드 동작의 신뢰도를 개선할 수 있다.
또한, 선택된 메인 블록 내에 소거된 서브 블록들의 개수에 따라 제1 리드 전압(Vr1)과 제2 리드 전압(Vr2) 간의 전압차가 조절될 수 있다. 예를 들면, 소거된 서브 블록들의 개수가 많을수록 전압차가 증가할 수 있다.
도 17 내지 도 24는 BiCS 구조를 갖는 메인 블록의 리드 동작에 따른 다양한 실시예들을 설명하기 위한 도면이다.
도 17을 참조하면, 선택된 메인 블록에 포함된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 제2 서브 블록(SBLK2)이 프로그램된 서브 블록(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항(Re)이 제2 서브 블록(SBLK2)의 채널 저항(Rp)보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 제1 서브 블록(SBLK1)에 연결된 제1 내지 제4 워드라인들(WL1~WL4)에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다. 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 예를 들어 설명하도록 한다.
제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작시, 제1 서브 블록(SBLK1)에 연결된 제1 내지 제4 워드라인들(WL1~WL4)에는 제1 패스 전압(Vpass1)보다 낮은 레벨을 갖는 제2 패스 전압(Vpass2)이 인가될 수 있고, 제6 내지 제8 워드라인들(WL6~WL8)과 제1 및 제2 더미 라인들(DWL1 및 DWL2)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 제5 워드라인(WL5)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
소거된 제1 서브 블록(SBLK1)에 연결된 제1 내지 제4 워드라인들(WL1~WL4)에 제1 패스 전압(Vpass1)보다 낮은 레벨을 갖는 제2 패스 전압(Vpass2)이 인가되면, 제1 패스 전압(Vpass1)인 인가될 때보다 채널과 제1 내지 제4 워드라인들(WL1~WL4) 간의 커플링(coupling)이 감소하면서 제1 서브 블록(SBLK1)의 채널 저항(Re)이 높아진다. 따라서, 소거된 제1 서브 블록(SBLK1)으로 인한 채널 저항 감소를 보상하여 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 수행할 수 있다.
도 18을 참조하면, 선택된 메인 블록에 포함된 제1 내지 제i 서브 블록들(SBLK1~SBLKi) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 나머지 제2 내지 제i 서브 블록들(SBLK2~SBLKi)이 프로그램된 서브 블록들(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항은 제2 내지 제i 서브 블록들(SBLK2~SBLKi)의 채널 저항보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 제1 서브 블록(SBLK1)에 연결된 제1 내지 제3 워드라인들(WL1~WL3)에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다. 제6 워드라인(WL6)에 연결된 메모리 셀의 리드 동작을 예를 들어 설명하면 다음과 같다.
제6 워드라인(WL6)에 연결된 메모리 셀의 리드 동작시, 제1 서브 블록(SBLK1)에 연결된 제1 내지 제3 워드라인들(WL1~WL3)에는 제1 패스 전압(Vpass1)보다 낮은 레벨을 갖는 제2 패스 전압(Vpass2)이 인가될 수 있고, 제4, 제5 및 제7 내지 제i 워드라인들(WL4, WL5 및 WL7~WLi)과, 제1 및 제2 더미 라인들(DWL1 및 DWL2)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 제6 워드라인(WL6)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
소거된 제1 서브 블록(SBLK1)에 연결된 제1 내지 제3 워드라인들(WL1~WL3)에 제1 패스 전압(Vpass1)보다 낮은 레벨을 갖는 제2 패스 전압(Vpass2)이 인가되면, 제1 패스 전압(Vpass1)인 인가될 때보다 채널과 제1 내지 제3 워드라인들(WL1~WL3) 간의 커플링(coupling)이 감소하면서 제1 서브 블록(SBLK1)의 채널 저항이 높아진다. 따라서, 소거된 제1 서브 블록(SBLK1)으로 인한 채널 저항 감소를 보상하여 제6 워드라인(WL6)에 연결된 메모리 셀의 리드 동작을 수행할 수 있다.
또한, 선택된 메인 블록 내에 소거된 서브 블록들의 개수에 따라 제1 패스 전압(Vpass1)과 제2 패스 전압(Vpass2) 간의 전압차가 조절될 수 있다. 예를 들면, 소거된 서브 블록들의 개수가 많을수록 전압차가 증가할 수 있다.
도 19를 참조하면, 선택된 메인 블록에 포함된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 제2 서브 블록(SBLK2)이 프로그램된 서브 블록(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항(Re)이 제2 서브 블록(SBLK2)의 채널 저항(Rp)보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 소오스 셀렉트 라인(SSL)에 제1 소오스 턴온 전압(Vssl1) 보다 낮은 제2 소오스 턴온 전압(Vssl2)이 인가되거나, 드레인 셀렉트 라인(DSL)에 제1 드레인 턴온 전압(Vdsl1)보다 낮은 제2 드레인 턴온 전압(Vdsl2)이 인가될 수 있다. 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작시, 소오스 셀렉트 라인(SSL)에 제2 소오스 턴온 전압(Vssl2)이 인가되는 경우를 예를 들어 설명하면 다음과 같다.
제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작시, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)보다 낮은 제2 소오스 턴온 전압(Vssl2)이 인가될 수 있고, 제1 서브 블록(SBLK1)에 연결된 제1 내지 제4 워드라인들(WL1~WL4)과, 제2 서브 블록(SBLK2)에 연결된 제6 내지 제8 워드라인들(WL6~WL8)과, 제1 및 제2 더미 라인들(DWL1 및 DWL2)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 제5 워드라인(WL5)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)보다 낮은 제2 소오스 턴온 전압(Vssl2)이 인가되면, 제1 소오스 턴온 전압(Vssl1)이 인가될 때보다 채널과 소오스 셀렉트 라인(SSL) 간의 커플링(coupling)이 감소하면서 채널 저항이 높아진다. 따라서, 소거된 제1 서브 블록(SBLK1)으로 인한 채널 저항 감소를 보상하여 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 수행할 수 있다.
도 20을 참조하면, 선택된 메인 블록에 포함된 제1 내지 제i 서브 블록들(SBLK1~SBLKi) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 나머지 제2 내지 제i 서브 블록들(SBLK2~SBLKi)이 프로그램된 서브 블록들(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항은 제2 내지 제i 서브 블록들(SBLK2~SBLKi)의 채널 저항보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 소오스 셀렉트 라인(SSL)에 제1 소오스 턴온 전압(Vssl1)보다 낮은 제2 소오스 턴온 전압(Vssl2)이 인가되거나, 드레인 셀렉트 라인(DSL)에 제1 드레인 턴온 전압(Vdsl1)보다 낮은 제2 드레인 턴온전압(Vdsl2)이 인가될 수 있다. 제6 워드라인(WL6)에 연결된 메모리 셀의 리드 동작시, 소오스 셀렉트 라인(SSL)에 제2 소오스 턴온 전압(Vssl2)이 인가되는 경우를 예를 들어 설명하면 다음과 같다.
선택된 제6 워드라인(WL6)에 연결된 메모리 셀의 리드 동작시, 소오스 셀렉트 라인(SSL)에 제1 소오스 턴온 전압(Vssl1)보다 낮은 제2 소오스 턴온 전압(Vssl2)이 인가될 수 있고, 비선택된 제1 내지 제5 워드라인들(WL1~WL5)과, 제7 내지 제i 워드라인들(WL7~WLi)과, 제1 및 제2 더미 라인들(DWL1 및 DWL2)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 선택된 제6 워드라인(WL6)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
소오스 셀렉트 라인(SSL)에 제1 소오스 턴온 전압(Vssl1)보다 낮은 제2 소오스 턴온 전압(Vssl2) 인가되면, 제1 소오스 턴온 전압(Vssl1)인 인가될 때보다 채널과 소오스 셀렉트 라인(SSL) 간의 커플링(coupling)이 감소하면서 채널 저항이 높아진다. 따라서, 소거된 제1 서브 블록(SBLK1)으로 인한 채널 저항 감소를 보상하여 제6 워드라인(WL6)에 연결된 메모리 셀의 리드 동작을 수행할 수 있다.
또한, 선택된 메인 블록 내에 소거된 서브 블록들의 개수에 따라 제1 소오스 턴온 전압(Vssl1)과 제2 소오스 턴온 전압(Vssl2) 간의 전압차가 조절될 수 있다. 예를 들면, 소거된 서브 블록들의 개수가 많을수록 전압차가 증가할 수 있다.
도 21을 참조하면, 선택된 메인 블록에 포함된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 제2 서브 블록(SBLK2)이 프로그램된 서브 블록(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항(Re)이 제2 서브 블록(SBLK2)의 채널 저항(Rp)보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 제1 및 제2 더미 라인들(DWL1 및 DWL2) 중 적어도 하나의 더미 라인에 제1 패스 전압(Vpass1) 보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다. 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 예를 들어 설명하도록 한다.
제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작시, 제1 더미 라인(DWL1)에 제1 패스 전압(Vpass1) 보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있고, 제2 더미 라인(DWL2)과 제1 내지 제8 워드라인들(WL1~WL8)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 제5 워드라인(WL5)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
제1 더미 라인(DWL1)에 제1 패스 전압(Vpass1) 보다 낮은 제2 패스 전압(Vpass2)이 인가되면, 제1 패스 전압(Vpass1)이 인가될 때보다 채널과 제1 더미 라인(DWL1) 간의 커플링(coupling)이 감소하면서 채널 저항이 높아질 수 있다. 따라서, 소거된 제1 서브 블록(SBLK1)으로 인한 채널 저항 감소를 보상하여 선택된 서브 블록에 포함된 선택된 메모리 셀의 리드 동작을 수행할 수 있다.
도 22를 참조하면, 선택된 메인 블록에 포함된 제1 내지 제i 서브 블록들(SBLK1~SBLKi) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 나머지 제2 내지 제i 서브 블록들(SBLK2~SBLKi)이 프로그램된 서브 블록들(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항은 제2 내지 제i 서브 블록들(SBLK2~SBLKi)의 채널 저항보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 제1 및 제2 더미 라인들(DWL1 및 DWL2) 중 적어도 하나의 더미 라인들에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있다. 제6 워드라인(WL6)에 연결된 메모리 셀의 리드 동작을 예를 들어 설명하면 다음과 같다.
제6 워드라인(WL6)에 연결된 메모리 셀의 리드 동작시, 제1 더미 라인(DWL1)에는 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가될 수 있고, 제2 더미 라인(DWL2)과 제1 내지 제5 워드라인들(WL1~WL5)과, 제7 내지 제i 워드라인들(WL7~WLi)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있고, 제6 워드라인(WL6)에는 제1 리드 전압(Vr1)이 인가될 수 있다.
제1 더미 라인(DWL1)에 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가되면, 제1 및 제2 더미 라인들(DWL1 및 DWL2)에 제1 패스 전압(Vssl1)인 공통으로 인가될 때보다 채널과 제1 더미 라인(DWL1) 간의 커플링(coupling)이 감소하면서 채널 저항이 높아질 수 있다. 따라서, 소거된 서브 블록으로 인한 채널 저항 감소를 보상하여 선택된 메모리 셀의 리드 동작을 수행할 수 있다.
도 23을 참조하면, 선택된 메인 블록에 포함된 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 제2 서브 블록(SBLK2)이 프로그램된 서브 블록(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항(Re)이 제2 서브 블록(SBLK2)의 채널 저항(Rp)보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 선택된 워드라인에 제1 리드 전압(Vr1) 보다 낮은 제2 리드 전압(Vr2)이 인가될 수 있다. 제1 및 제2 서브 블록들(SBLK1 및 SBLK2) 중 제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작을 예를 들어 설명하도록 한다.
제2 서브 블록(SBLK2)에 포함된 제5 메모리 셀(C5)의 리드 동작시, 선택된 제5 워드라인(WL5)에는 제1 리드 전압(Vr1) 보다 낮은 제2 리드 전압(Vr2)이 인가될 수 있다. 나머지 비선택된 제1 내지 제4 워드라인들(WL1~WL4)과, 제6 내지 제8 워드라인들(WL6~WL8)과 제1 및 제2 더미 라인들(DWL1 및 DWL2)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있다.
선택된 워드라인에 제1 리드 전압(Vr1)보다 낮은 제2 리드 전압(Vr2)이 인가되면, 채널 저항 변화를 보상하여 리드 동작을 수행할 수 있으므로, 선택된 메모리 셀들의 리드 동작의 신뢰도를 개선할 수 있다.
도 24를 참조하면, 선택된 메인 블록에 포함된 제1 내지 제i 서브 블록들(SBLK1~SBLKi) 중 제1 서브 블록(SBLK1)이 소거된 서브 블록(E)이고, 나머지 제2 내지 제i 서브 블록들(SBLK2~SBLKi)이 프로그램된 서브 블록들(P)인 경우, 소거된 제1 서브 블록(SBLK1)의 채널 저항은 제2 내지 제i 서브 블록들(SBLK2~SBLKi)의 채널 저항보다 낮아질 수 있다. 이러한 경우, 선택된 제2 서브 블록(SBLK2)의 리드 동작시, 채널 저항을 높이기 위하여 선택된 워드라인에 제1 리드 전압(Vr1)보다 낮은 제2 리드 전압(Vr2)이 인가될 수 있다. 제6 워드라인(WL6)에 연결된 메모리 셀의 리드 동작을 예를 들어 설명하면 다음과 같다.
제6 워드라인(WL6)에 연결된 메모리 셀의 리드 동작시, 선택된 제6 워드라인(WL6)에는 제1 리드 전압(Vr1)보다 낮은 제2 리드 전압(Vr2)이 인가될 수 있다. 나머지 비선택된 제1 내지 제5 워드라인들(WL1~WL5)과, 제7 내지 제i 워드라인들(WL7~WLi)과, 제1 및 제2 더미 라인들(DWL1 및 DWL2)에는 제1 패스 전압(Vpass1)이 인가될 수 있고, 소오스 셀렉트 라인(SSL)에는 제1 소오스 턴온 전압(Vssl1)이 인가될 수 있고, 드레인 셀렉트 라인(DSL)에는 제1 드레인 턴온 전압(Vdsl1)이 인가될 수 있다.
선택된 워드라인에 제1 리드 전압(Vr1)보다 낮은 제2 리드 전압(Vr2)이 인가되면, 채널 저항 변화를 보상하여 리드 동작을 수행할 수 있으므로, 선택된 메모리 셀들의 리드 동작의 신뢰도를 개선할 수 있다.
또한, 선택된 메인 블록 내에 소거된 서브 블록들의 개수에 따라 제1 리드 전압(Vr1)과 제2 리드 전압(Vr2) 간의 전압차가 조절될 수 있다. 예를 들면, 소거된 서브 블록들의 개수가 많을수록 전압차가 증가할 수 있다.
상술한 리드 동작에서는 파이프 전압, 패스 전압, 턴온 전압 또는 리드 전압 중 어느 하나의 전압을 기준 레벨보다 낮추는 방법들이 개시되었으나, 상술한 방법들을 혼합하여 리드 동작을 수행할 수도 있다.
도 25는 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 25를 참조하면, 메모리 시스템(3000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어한다. 메모리 컨트롤러(1200)는 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장한다. CPU(1220)는 메모리 컨트롤러(1200)의 데이터 교환을 위한 제어동작을 수행할 수 있다. SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다. ECC(1250)는 에러 정정부로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1260)는 메모리 장치(1110)와 인터페이싱 할 수 있다. 또한, 도 25에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(2000)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시) 등을 더 포함할 수 있다.
본 발명에 따른 메모리 시스템(3000)이 사용될 수 있는 호스트(2000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들을 포함할 수 있다.
도 26은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 26을 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1110), 메모리 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 메모리 컨트롤러(1200)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1110: 저장 장치
2000: 호스트

Claims (17)

  1. 다수의 서브 블록들을 포함하는 메인 블록;
    상기 서브 블록들 중 선택된 서브 블록의 리드 동작에 사용되는 동작 전압들을 생성하고, 상기 동작 전압들을 사용하여 상기 선택된 서브 블록의 상기 리드 동작을 수행하도록 구성된 주변 회로; 및
    상기 리드 동작 시, 상기 서브 블록들 중 소거된 서브 블록이 포함된 경우, 상기 동작 전압들 일부의 레벨을 낮추어 상기 리드 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 저장 장치.
  2. 제1항에 있어서,
    상기 메인 블록은 노말 데이터가 저장되는 노말 셀들(normal cells)과, 소거된 서브 블록들의 정보가 저장되는 스페어 셀들(spare cells) 또는 플래그 셀들(flag cells)을 포함하는 저장 장치.
  3. 제1항에 있어서, 상기 주변 회로는,
    상기 리드 동작시,
    상기 메인 블록에 연결된 선택된 워드라인에 인가되는 제1 리드 전압 또는 상기 제1 리드 전압보다 낮은 제2 리드 전압을 생성하고,
    상기 메인 블록에 연결된 비선택된 워드라인들에 인가되는 제1 패스 전압 또는 상기 제1 패스 전압보다 낮은 제2 패스 전압을 생성하고,
    상기 메인 블록에 연결된 셀렉트 라인들에 인가되는 제1 턴온 전압 또는 상기 제1 턴온 전압보다 낮은 제2 턴온 전압을 생성하는 저장 장치.
  4. 제3항에 있어서,
    상기 메인 블록이 파이프 트랜지스터를 포함하는 U자 형태의 스트링들로 이루어진 경우,
    상기 리드 동작시, 상기 주변 회로는 상기 파이트 트랜지스터의 게이트에 연결된 파이프 라인에 인가되는 제1 파이프 전압 또는 상기 제1 파이프 전압보다 낮은 제2 파이프 전압을 생성하는 저장 장치.
  5. 제3항에 있어서, 상기 제어 로직은,
    상기 메인 블록 내에 상기 소거된 서브 블록이 포함되지 않았으면, 상기 제1 리드 전압, 상기 제1 패스 전압 및 상기 제1 턴온 전압이 생성되도록 상기 주변 회로를 제어하고,
    상기 메인 블록 내에 상기 소거된 서브 블록이 포함되어 있으면, 상기 제2 리드 전압, 상기 제2 패스 전압 또는 상기 제2 턴온 전압이 생성되도록 상기 주변 회로를 제어하는 저장 장치.
  6. 제1항에 있어서,
    상기 제어 로직은 소거된 서브 블록들의 정보를 저장하는 레지스터를 더 포함하는 저장 장치.
  7. 제6항에 있어서,
    상기 레지스터는 상기 소거된 서브 블록들의 개수에 따라 설정된 다양한 리드 파라미터들을 저장하는 저장 장치.
  8. 선택된 메인 블록 내에 소거 상태인 서브 블록이 있는지 판단하는 단계; 및
    상기 소거 상태인 서브 블록이 없으면, 제1 동작 전압들을 사용하여 상기 메인 블록의 리드 동작을 수행하고, 상기 소거 상태인 서브 블록이 있으면, 상기 제1 동작 전압들보다 낮은 레벨을 갖는 제2 동작 전압들을 사용하거나, 상기 제1 동작 전압들의 일부 전압들과 상기 제2 동작 전압들의 일부 전압들을 사용하여 상기 메인 블록의 리드 동작을 수행하는 단계를 포함하는 저장 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 리드 동작은 상기 선택된 메인 블록에 포함된 다수의 서브 블록들 중에서, 프로그램 상태인 서브 블록에 수행되는 저장 장치의 동작 방법.
  10. 제8항에 있어서,
    상기 제1 동작 전압들은 선택된 워드라인에 인가되는 제1 리드 전압, 비선택된 워드라인들에 인가되는 제1 패스 전압, 소오스 셀렉트 라인에 인가되는 제1 소오스 턴온 전압 및 드레인 셀렉트 라인에 인가되는 제1 드레인 턴온 전압을 포함하는 저장 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 제2 동작 전압들은 상기 제1 리드 전압보다 낮은 제2 리드 전압, 상기 제1 패스 전압보다 낮은 제2 패스 전압, 상기 제1 소오스 턴온 전압보다 낮은 제2 소오스 턴온 전압 및 상기 제1 드레인 턴온 전압보다 낮은 제2 드레인 턴온 전압을 포함하는 저장 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 메인 블록에 파이프 트랜지스터가 포함된 U자 형태의 스트링들이 포함된 경우, 상기 리드 동작 수행시, 상기 파이프 트랜지스터의 게이트에 연결된 제1 파이프 전압 또는 상기 제1 파이프 전압보다 낮은 제2 파이프 전압이 사용되는 저장 장치의 동작 방법.
  13. 제11항에 있어서,
    상기 메인 블록에 더미 셀들이 포함된 경우, 상기 리드 동작 수행시, 상기 더미 셀들의 게이트들에 연결된 더미 라인들에 상기 제1 패스 전압 또는 상기 제2 패스 전압이 인가되는 저장 장치의 동작 방법.
  14. 선택된 메인 블록 내에 소거 상태인 서브 블록이 있는지 판단하는 단계;
    상기 소거 상태인 서브 블록이 없으면, 제1 리드 파라미터에 따라 제1 동작 전압들을 생성하고, 상기 소거 상태인 서브 블록이 있으면, 제2 리드 파라미터에 따라 제2 동작 전압들을 생성하는 단계; 및
    상기 제1 동작 전압들 또는 상기 제2 동작 전압들을 사용하여 상기 선택된 메인 블록의 리드 동작을 수행하는 단계를 포함하는 저장 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 제2 리드 파라미터는 테스트 동작을 통하여 설정되는 저장 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 메인 블록 내에 포함된 상기 소거 상태인 서브 블록들의 개수에 비례하여 다수의 리드 파라미터들을 더 포함하는 저장 장치의 동작 방법.
  17. 제15항에 있어서,
    상기 제1 동작 전압들과 상기 제2 동작 전압들 간의 전압차는 상기 소거 상태인 서브 블록들의 개수에 비례하여 증가하는 저장 장치의 동작 방법.
KR1020150131689A 2015-09-17 2015-09-17 저장 장치 및 이의 동작 방법 KR102395722B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150131689A KR102395722B1 (ko) 2015-09-17 2015-09-17 저장 장치 및 이의 동작 방법
US15/050,946 US9653172B2 (en) 2015-09-17 2016-02-23 Storage device and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150131689A KR102395722B1 (ko) 2015-09-17 2015-09-17 저장 장치 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
KR20170033661A true KR20170033661A (ko) 2017-03-27
KR102395722B1 KR102395722B1 (ko) 2022-05-10

Family

ID=58283001

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150131689A KR102395722B1 (ko) 2015-09-17 2015-09-17 저장 장치 및 이의 동작 방법

Country Status (2)

Country Link
US (1) US9653172B2 (ko)
KR (1) KR102395722B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111223514A (zh) * 2018-11-23 2020-06-02 爱思开海力士有限公司 具有数据保持保护的电子设备及其操作方法
KR20210120778A (ko) * 2020-03-27 2021-10-07 샌디스크 테크놀로지스 엘엘씨 서브블록 메모리 동작을 위한 피크 및 평균 전류 감소

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102461730B1 (ko) * 2016-08-29 2022-11-02 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
TWI652683B (zh) * 2017-10-13 2019-03-01 力旺電子股份有限公司 用於記憶體的電壓驅動器
US10325665B2 (en) * 2017-12-08 2019-06-18 Intel Corporation Block by deck operations for NAND memory
KR102427645B1 (ko) 2018-02-22 2022-08-01 삼성전자주식회사 메모리 장치
KR102564566B1 (ko) * 2018-11-02 2023-08-11 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
JP7163217B2 (ja) 2019-02-26 2022-10-31 キオクシア株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090117713A (ko) * 2006-12-29 2009-11-12 샌디스크 코포레이션 결합 보상을 포함하는 비휘발성 메모리 판독 동작들 대한 마지닝된 이웃 판독
US20140136765A1 (en) * 2012-11-12 2014-05-15 Eun Chu Oh Memory system comprising nonvolatile memory device and related read method
KR20150014680A (ko) * 2013-07-30 2015-02-09 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090117713A (ko) * 2006-12-29 2009-11-12 샌디스크 코포레이션 결합 보상을 포함하는 비휘발성 메모리 판독 동작들 대한 마지닝된 이웃 판독
US20140136765A1 (en) * 2012-11-12 2014-05-15 Eun Chu Oh Memory system comprising nonvolatile memory device and related read method
KR20140060809A (ko) * 2012-11-12 2014-05-21 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 읽기 방법
KR20150014680A (ko) * 2013-07-30 2015-02-09 에스케이하이닉스 주식회사 반도체 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111223514A (zh) * 2018-11-23 2020-06-02 爱思开海力士有限公司 具有数据保持保护的电子设备及其操作方法
KR20210120778A (ko) * 2020-03-27 2021-10-07 샌디스크 테크놀로지스 엘엘씨 서브블록 메모리 동작을 위한 피크 및 평균 전류 감소
US11189351B2 (en) 2020-03-27 2021-11-30 Sandisk Technologies Llc Peak and average current reduction for sub block memory operation

Also Published As

Publication number Publication date
US20170084340A1 (en) 2017-03-23
US9653172B2 (en) 2017-05-16
KR102395722B1 (ko) 2022-05-10

Similar Documents

Publication Publication Date Title
KR102312404B1 (ko) 저장 장치 및 이의 동작 방법
KR102395722B1 (ko) 저장 장치 및 이의 동작 방법
US9627079B1 (en) Storage device, memory system having the same, and operating method thereof
US9875800B2 (en) 3D NAND semiconductor device for erasing groups of bit lines
KR20160071948A (ko) 반도체 장치
CN106328200B (zh) 半导体器件及其操作方法
US9496013B1 (en) Semiconductor device and operating method thereof
US9466360B2 (en) Semiconductor device and method of operating the same
KR20160043436A (ko) 불휘발성 메모리 장치 및 이의 동작 방법
KR20160058521A (ko) 반도체 장치 및 이의 동작 방법
KR102423228B1 (ko) 저장 장치 및 이의 동작 방법
KR20160110592A (ko) 반도체 장치 및 이의 동작 방법
US9679638B2 (en) Semiconductor device and method of operating the same
KR20190033791A (ko) 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템
KR20170037080A (ko) 메모리 장치 및 이의 동작 방법
KR102475448B1 (ko) 메모리 장치 및 이의 동작 방법
US9569142B2 (en) Semiconductor device and method of operating the same according to degree of deterioration
KR20160095448A (ko) 반도체 장치 및 이의 동작 방법
KR20160050656A (ko) 반도체 장치
US9508445B2 (en) Semiconductor device and read operation method including a source line check circuit
KR20170029265A (ko) 전압 생성 회로, 이를 포함하는 메모리 시스템 및 이의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant