KR20160043436A - 불휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 비트라인들과 공통 소오스 라인 사이에 연결되며 다수의 메모리 셀들이 포함된 다수의 스트링들로 구성된 메모리 블럭의 상기 메모리 셀들을 소거하고, 상기 메모리 셀들 중, 소거 속도가 느린 선택된 메모리 셀들의 소거 검증 동작을 수행하고, 상기 소거 검증 동작이 패스될 때까지 상기 단계들을 반복하는 불휘발성 메모리 장치 및 이의 동작 방법을 포함한다.

Description

불휘발성 메모리 장치 및 이의 동작 방법{Non-volatile memory device and operating method thereof}
본 발명은 불휘발성 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 3차원 불휘발성 메모리 장치의 소거 동작에 관한 것이다.
불휘발성 메모리 장치는 스트링의 구조에 따라 2차원 불휘발성 메모리 장치와 3차원 불휘발성 메모리 장치로 구분될 수 있다. 2차원 불휘발성 메모리 장치는 스트링들(strings)이 기판에 대하여 평행하게 배열되며, 3차원 불휘발성 메모리 장치는 스트링들이 기판에 대하여 수직으로 배열된다. 예를 들면, 3차원 불휘발성 메모리 장치는 기판에 대하여 수직으로 배열된 다수의 수직 채널막들을 포함하며, 수직 채널막들을 둘러싸는 메모리 막들과, 메모리 막들을 따라 서로 이격되어 적층된 다수의 워드라인들을 포함한다.
3차원 불휘발성 메모리 장치는 2차원 불휘발성 메모리 장치와 다르게, 워드라인들이 서로 다른 층에 적층되어 형성되므로, 워드라인들 간 저항 차이가 있을 수 있고, 이러한 전기적 차이로 인하여 동작의 신뢰도가 저하될 수 있다.
본 발명의 실시예는 3차원 불휘발성 메모리 장치의 소거 동작의 신뢰도를 개선할 수 있는 불휘발성 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법은, 비트라인들과 공통 소오스 라인 사이에 연결되며 다수의 메모리 셀들이 포함된 다수의 스트링들로 구성된 메모리 블럭의 상기 메모리 셀들을 소거하는 단계; 상기 메모리 셀들 중, 소거 속도가 느린 선택된 메모리 셀들의 소거 검증 동작을 수행하는 단계; 및 상기 소거 검증 동작이 패스될 때까지 상기 단계들을 반복하는 단계를 포함한다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는, 데이터가 저장되는 메모리 블록; 상기 메모리 블록의 테스트 동작 및 메인 소거 동작을 수행하도록 구성된 회로그룹; 슬로우 셀들의 페이지의 어드레스 정보가 저장되는 저장부; 및 상기 메인 소거 동작시, 상기 메모리 블록에 포함된 메모리 셀들을 소거하고, 상기 어드레스 정보에 따라 상기 슬로우 셀들의 소거 검증 동작을 수행하고, 상기 소거 검증 동작이 패스될 때까지 상기 메인 소거 동작을 반복하도록 상기 회로그룹을 제어하는 제어회로를 포함한다.
본 기술은 3차원 불휘발성 메모리 장치의 소거 동작 및 리드 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 테스트 동작을 설명하기 위한 순서도이다.
도 3은 도 2의 테스트 소거 검증 동작시, 슬로우 셀들을 선별하는 방법을 구체적으로 설명하기 위한 도면이다.
도 4는 본 발명에 따른 소거 동작을 설명하기 위한 순서도이다.
도 5는 일 실시예에 따른 3차원 구조의 스트링을 설명하기 위한 사시도이다.
도 6은 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 도면이다.
도 8은 다른 실시예에 따른 3차원 구조의 스트링을 설명하기 위한 사시도이다.
도 9는 본 발명의 제3 실시예에 따른 소거 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 제4 실시예에 따른 소거 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 12는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 13은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(110), 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 회로그룹(120) 및 회로그룹(120)을 제어하도록 구성된 제어회로(130)를 포함한다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 다수의 스트링들(strings)을 포함한다. 다수의 스트링들은 데이터가 저장되는 다수의 메모리 셀들을 포함하며, 기판으로부터 수직하게 배열되는 3차원 구조로 이루어질 수 있다. 메모리 셀들은 1 비트의 데이터가 저장될 수 있는 싱글 레벨 셀들(single level cells; SLC)로 이루어지거나, 2 비트 이상의 데이터가 저장될 수 있는 멀티 레벨 셀들(multi level cells; MLC), 트리플 레벨 셀들(triple level cell; TLC) 또는 쿼드러플 레벨 셀들(quadruple level cell; QLC)로 이루어질 수 있다. 예를 들면, 멀티 레벨 셀들(MLC)은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 셀이고, 트리플 레벨 셀들(TLC)은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 셀이고, 쿼드러플 레벨 셀들(QLC)은 하나의 메모리 셀에 4 비트의 데이터가 저장되는 셀이다.
회로그룹(120)은 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 소거 동작을 예로 들면, 전압 생성 회로(21)는 소거전압(Vera), 패스전압(Vpass), 소거 검증전압(Vf), 셀렉트 턴온전압(VSL) 및 파이프 턴온전압(VPL)을 생성할 수 있다. 이 외에도, 전압 생성 회로(21)는 다양한 동작에 필요한 다양한 전압들을 생성할 수 있다. 소거 동작 시, 소거전압(Vera), 패스전압(Vpass), 소거 검증전압(Vf), 셀렉트 턴온전압(VSL) 및 파이프 턴온전압(VPL)은 로우 디코더(22)에 인가된다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL) 등에 동작전압들을 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 프로그램, 리드 및 소거 동작시 선택된 메모리 블록과 데이터를 주고 받으며, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(130)에 전달한다.
제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 회로그룹(120)을 제어한다. 특히, 제어회로(130)는 반도체 장치(1000)의 테스트 소거동작 시 슬로우 셀들(slow cells)을 판별하여 해당 셀들의 어드레스를 저장하고, 테스트 동작이 완료된 이후의 소거 동작 수행시, 저장된 어드레스 정보에 따라 슬로우 셀들에만 소거검증 동작을 수행하면서 소거 동작을 수행하도록 회로그룹(120)을 제어한다.
도 2는 본 발명에 따른 테스트 동작을 설명하기 위한 순서도이다.
도 2를 참조하면, 테스트 소거 동작이 수행되기에 앞서, 테스트 프로그램 동작이 수행된다(201). 예를 들면, 테스트 프로그램 동작은 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 선택된 메모리 블록에 임의의 테스트 데이터를 프로그램하는 방식으로 수행될 수 있다. 테스트 프로그램 동작은 ISPP(incremental step pulse program) 방식으로 수행되거나, 프로그램 검증동작을 생략하고 수행될 수도 있다.
테스트 프로그램 동작이 완료되면, 테스트 소거 동작이 수행된다(202). 테스트 소거 동작은 선택된 메모리 블록에 연결된 비트라인, 공통 소오스 라인 및 파이프 라인에 테스트 소거전압을 인가하여 수행될 수 있다. 예를 들면, 테스트 소거 동작은 비트라인, 공통 소오스 라인 및 파이프 라인에 테스트 소거전압을 단일 펄스 형태로 일정시간 동안 인가하거나, 테스트 소거전압과 동일한 레벨을 갖는 다수의 소거 펄스들을 일정 시간 동안 인가하여 수행될 수 있다.
선택된 메모리 블록들이 소거된 후, 소거된 메모리 셀들 중 슬로우 셀들이 선별되고, 선별된 슬로우 셀들에 대한 어드레스가 저장된다(203). 슬로우 셀들을 판별하는 방법으로 테스트 소거 검증 동작이 수행될 수 있다. 테스트 소거 검증 동작은 테스트 검증전압을 사용하여 수행될 수 있다. 예를 들면, 테스트 소거 검증 동작은 선택된 메모리 블록에 연결된 모든 워드라인들에 테스트 검증전압을 인가하여 수행될 수 있다. 테스트 소거 검증 동작에서 테스트 검증전압보다 높은 문턱전압을 갖는 메모리 셀들이 슬로우 셀들로 선별되고, 선별된 슬로우 셀들이 포함된 페이지(page)의 어드레스 정보가 반도체 장치(도 1의 1000)의 저장부에 저장된다. 여기서, 페이지는 동일한 워드라인에 연결된 메모리 셀들의 그룹을 의미한다. 따라서, 3차원 구조의 반도체 장치에서, 페이지는 선택된 메모리 블록에서 동일한 층에 포함된 메모리 셀들의 그룹을 의미한다. 반도체 장치(1000)에 포함된 임의의 저장부가 슬로우 셀들이 포함된 페이지의 어드레스 정보가 저장되는 저장부로 사용될 수 있다. 예를 들면, 저장부는 제어회로(도 1의 130)에 포함된 저장부가 사용되거나, 메모리 셀 어레이(110)에 포함된 일부 메모리 셀들(예컨대, 플래그 셀들)이 사용될 수도 있으며, 테스트 동작에서 추출된 페이지의 어드레스만 저장하는 별도의 저장부가 사용될 수도 있다.
선택된 페이지의 테스트 소거 검증 동작 결과가 페일(fail)로 판단되면, 선택된 페이지의 어드레스 정보가 저장부에 저장된다. 상술한 테스트 동작(201, 202 및 203)은 각각의 메모리 블록마다 수행될 수 있다. 따라서, 슬로우 셀들이 포함된 페이지의 어드레스 정보는 메모리 블록마다 다를 수 있다.
도 3은 도 2의 테스트 소거 검증 동작시, 슬로우 셀들을 선별하는 방법을 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 테스트 프로그램 동작이 수행된 메모리 셀들(PV)의 테스트 소거 동작을 수행하면, 메모리 셀들의 문턱전압이 낮아진다(310). 이때, 메모리 셀들 마다 소거되는 속도에 차이가 발생하는데, 이는 동일한 테스트 소거전압이 사용되더라도 메모리 셀들의 전기적 특성 차이로 인해 발생한다. 소거된 메모리 셀들의 문턱전압에서(310) 테스트 검증전압(Vf_test)보다 높은 문턱전압(300)을 갖는 메모리 셀들은 테스트 검증전압(Vf_test)보다 낮은 문턱전압을 갖는 메모리 셀들보다 상대적으로 느리게 소거되는 셀들이라 할 수 있다. 테스트 검증전압(Vf_test)은 0V와 소거 검증전압 사이에서 임의로 설정될 수 있다. 여기서, 소거 검증전압은 테스트 동작 이후에 일반적으로 수행되는 소거 동작에서의 검증전압을 의미한다.
도 4는 본 발명에 따른 소거 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 소거 동작은 ISPE(incremental step pulse erase) 방식으로 수행될 수 있으며, 상술한 테스트 소거 동작과 구별되도록 메인 소거 동작으로 정의된다. ISPE 방식의 소거 동작은 다수의 서브 소거 동작들 및 소거 검증 동작들을 포함한다. 서브 소거 동작은 선택된 메모리 블록에 포함된 메모리 셀들에 대하여 수행되며, 소거 검증 동작은 슬로우 셀들이 포함된 페이지들에 대해서만 수행된다. 소거 동작을 구체적으로 설명하면 다음과 같다.
소거 동작이 시작되면, 선택된 메모리 블록의 제n 서브 소거 동작이 수행된다(402). 예를 들면, 제n 서브 소거 동작은 비트라인들 및 공통 소오스 라인들에 소거전압을 인가하고, 드레인 및 소오스 셀렉트 라인들에 셀렉트 턴온전압을 인가하고, 워드라인들은 접지단자에 연결하여 수행될 수 있다. 'n'(n은 양의 정수)은 서브 소거 동작의 횟수를 의미하며, 초기값 '1'로 설정된다(401). 따라서, 처음 수행되는 제n 서브 소거 동작은 제1 서브 소거 동작이 된다.
제1 서브 소거 동작이 수행된 후에는 소거 검증 동작이 수행된다(403). 특히, 소거 검증 동작은 슬로우 셀들이 포함된 페이지에 대해서만 수행된다. 이는, 동일한 소거 동작에 대하여, 슬로우 셀들보다 상대적으로 소거 동작 속도가 빠른 메모리 셀들의 문턱전압이 슬로우 셀들보다 낮아지므로, 슬로우 셀들 이외의 나머지 메모리 셀들에 대한 소거 검증 동작이 불필요하기 때문이다.
또한, 3차원 구조의 반도체 장치의 경우, 서로 다른 층에 형성된 메모리 셀들의 전기적 특성이 서로 동일하다고 가정하더라도, 제조 공정상 서로 다른 페이지에 포함된 워드라인들은 서로 다른 층에 형성되기 때문에 저항(resistance) 등의 전기적인 차이가 발생할 수 있다. 따라서, 동일한 페이지, 즉 동일한 층에 형성된 워드라인들은 서로 유사한 전기적 특성을 가질 수 있으나, 서로 다른 층에 형성된 워드라인들은 서로 다른 전기적 특성을 가질 수 있다. 이러한 워드라인들 간의 전기적 특성 차이로 인하여 슬로우 셀들이 발생할 수도 있다.
소거 검증 동작(403)시, 슬로우 셀들이 포함된 페이지는 테스트 동작에서 저장된 어드레스 정보에 따라 선택된다. 슬로우 셀들이 포함된 페이지들에 대하여 선택적으로 소거 검증 동작이 수행된 후에는(403), 소거 검증 동작의 결과에 따라 소거 검증 동작의 패스(pass) 또는 페일(fail)이 판단된다(404). 예를 들면, 슬로우 셀들의 문턱전압이 소거 검증전압보다 낮아졌으면 소거 검증 동작은 패스로 판단되고, 소거 검증전압보다 높으면 소거 검증 동작은 페일로 판단된다.
만약, 선택된 페이지에 포함된 슬로우 셀들의 소거 검증 동작이 패스되면, 선택된 메모리 블록에 포함된 나머지 메모리 셀들의 문턱전압도 소거 검증전압보다 낮은 레벨을 가지는 것으로 판단되므로, 선택된 메모리 블록의 소거 동작은 종료된다.
만약, 선택된 페이지에 포함된 슬로우 셀들의 소거 검증 동작이 페일되면, 'n=n+1'에 의해(405) 제2 서브 소거 동작을 수행한다(402). 제2 서브 소거 동작은 제1 서브 소거 동작보다 더 높은 소거전압을 사용하여 수행될 수 있다.
상술한 바와 같이, 서브 소거 동작은 선택된 메모리 블록에 대하여 수행하고, 소거 검증 동작은 슬로우 셀들이 포함된 페이지에 대해서만 수행함으로써, 소거 동작시 소모 전력을 감소할 수 있다. 또한, 슬로우 셀들이 포함된 페이지를 기준으로 소거 검증 동작을 수행하기 때문에, 리드(read) 동작과 유사한 동작 조건이 충족된다. 따라서, 소거 동작뿐만 아니라 리드 동작의 신뢰도가 개선될 수 있다. 또한, 소거 동작시 슬로우 셀들이 포함되지 않은 페이지들의 메모리 셀들이 받는 스트레스가 감소될 수 있으므로, 반도체 장치의 성능 저하를 억제하면서 신뢰도를 개선할 수 있다.
3차원 반도체 장치는 다양한 구조의 스트링들로 구성될 수 있기 때문에, 스트링의 구조에 따라 소거 동작 방법에도 차이가 있을 수 있다. 각각의 스트링 구조와 이에 따른 소거 동작을 구체적으로 설명하면 다음과 같다.
도 5는 일 실시예에 따른 3차원 구조의 스트링을 설명하기 위한 사시도이다.
도 5를 참조하면, 일 실시예에 따른 3차원 구조의 스트링들은 비트라인들(BL)과 공통 소오스 라인(CSL) 사이에 수직하게 배열된 구조로 형성될 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 공통 소오스 라인(CSL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 스트링들은 공통 소오스 라인(CSL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 스트링들은, 제1 방향으로 배열되며 서로 이격되어 적층된 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)과, 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하여 공통 소오스 라인(CSL)에 접하는 수직 채널막들(CH)을 포함한다. 비트라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제1 방향과 직교하는 제2 방향으로 배열된다. 비트라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
상술한 BiCS 구조의 스트링들을 포함하는 반도체 장치의 소거 동작은 다음과 같다.
도 6은 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 도면이다.
도 6에는 도 5에 도시된 스트링의 회로도가 도시되어 있다. 스트링은 공통 소오스 라인(CSL)과 비트라인(BL) 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터(SST), 제1 내지 제6 메모리 셀들(C1~C6) 및 드레인 셀렉트 트랜지스터(DST)를 포함한다. 참고로, 도 6에서는 설명의 편의를 위하여 하나의 소오스 셀렉트 트랜지스터(SST)와 하나의 드레인 셀렉트 트랜지스터(DST), 그리고 여섯 개의 메모리 셀들(C1~C6)이 도시되어 있으나, 반도체 장치에 따라 더 많은 개수의 소오스 셀렉트 트랜지스터들, 드레인 셀렉트 트랜지스터들 및 메모리 셀들이 포함될 수 있다.
선택된 메모리 블록의 서브 소거 동작(도 4의 402)을 수행한 후, 선택된 메모리 블록에 포함된 메모리 셀들 중 슬로우 셀들에 대한 소거 검증 동작(도 4의 403)을 다음과 같이 수행한다. 슬로우 셀들을 선별하고, 소거 검증 동작시 선별된 슬로우 셀들을 선택하는 구체적인 방법은 도 4에 설명되어 있으므로 생략하고, 도 6에서는 제2 메모리 셀(C2)이 슬로우 셀로 선택된 경우에 각 라인들에 인가되는 전압들을 설명하도록 한다. 제2 메모리 셀(C2)이 슬로우 셀로 선택되면, 제2 메모리 셀(C2)에 연결된 제2 워드라인(WL2)에는 소거 검증전압(Vf)을 인가하고, 나머지 제1 및 제3 내지 제6 워드라인들(WL1 및 WL3~WL6)에는 패스전압(Vpass)을 인가한다. 특히, 3차원 구조의 반도체 장치의 특성상, 동일한 층에 형성된 워드라인들은 전기적 특성이 서로 유사하기 때문에, 동일한 층의 워드라인들에 연결된 셀들 또한 서로 유사한 전기적 특성을 가질 수 있다. 예를 들어, 어느 하나의 스트링에 포함된 제2 메모리 셀(C2)이 슬로우 셀인 경우, 다른 스트링들에 포함된 제2 메모리 셀들(C2) 또한 제1, 제 내지 제6 메모리 셀들보다 소거 속도가 느린 슬로우 셀일 확률이 높다. 따라서, 소거 검증 동작시, 선택된 메모리 블록에 연결된 워드라인들 중, 제2 메모리 셀들(C2)에 연결된 모든 제2 워드라인들(WL2)에 소거 검증전압을 인가하여 제2 메모리 셀들(C2)의 문턱전압을 동시에 검증할 수 있다. 소거 검증 동작을 수행하는 동안, 비트라인들(BL)과 공통 소오스 라인(CSL)에는 소거전압(Vera)이 인가되고, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에는 턴온전압(VSL)이 인가된다. 예를 들면, 턴온전압(VSL)은 0V보다 높고, 패스전압(Vpass)은 턴온전압(VSL)보다 높고, 소거전압(Vera)은 패스전압(Vpass)보다 높게 설정될 수 있다.
선택된 메모리 블록에 포함된 제2 메모리 셀들(C2)의 소거 검증 동작이 패스되면, 선택된 메모리 블록의 소거 동작은 종료된다. 만약, 선택된 메모리 블록에 포함된 제2 메모리 셀들(C2) 중 문턱전압이 소거 검증전압보다 낮아지지 않은 셀들이 존재하여 소거 검증 동작이 페일되면, 제2 메모리 셀들(C2)의 소거 검증 동작이 패스될 때까지, 선택된 메모리 블록의 서브 소거 동작과 제2 메모리 셀들(C2)의 소거 검증 동작을 수행하는 단계들이 반복된다. 나머지 제1 및 제3 내지 제6 메모리 셀들(C1 및 C3~C6)은 제2 메모리 셀들(C2)보다 소거가 빠르게 진행되는 메모리 셀들이므로, 제2 메모리 셀들(C2)의 소거 검증 동작만 패스되면, 선택된 메모리 블록의 소거 동작은 종료된다. 즉, 선택된 메모리 블록의 소거 동작을 수행하는 동안, 제1 및 제3 내지 제6 메모리 셀들(C1 및 C3~C6)의 소거 검증 동작은 생략된다.
도 7은 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 도면이다.
도 7에는 도 6과 동일한 스트링의 회로도가 도시되어 있다. 다만, 도 7에서는 제1 메모리 셀(C1)과 제5 메모리 셀(C5)이 슬로우 셀로 선택된 경우에 각 라인들에 인가되는 전압들이 설명된다. 제1 및 제5 메모리 셀들(C1 및 C5)이 슬로우 셀로 선택되면, 제1 및 제5 메모리 셀들(C1 및 C5)에 연결된 제1 및 제5 워드라인들(WL1 및 WL5)에는 소거 검증전압(Vf)이 인가되고, 나머지 제2 내지 제4 워드라인들(WL2~WL4) 및 제6 워드라인(WL6)에는 패스전압(Vpass)이 인가된다. 특히, 3차원 구조의 반도체 장치의 특성상, 동일한 층에 형성된 워드라인들은 전기적 특성이 서로 유사하기 때문에, 동일한 층의 워드라인들에 연결된 셀들 또한 서로 유사한 전기적 특성을 가질 수 있다. 예를 들어, 어느 하나의 스트링에 포함된 제1 및 제5 메모리 셀들(C1 및 C5)이 슬로우 셀인 경우, 다른 스트링들에 포함된 제1 및 제5 메모리 셀들(C1 및 C5) 또한 제2 내지 제4 메모리 셀들(C2~C4) 및 제6 메모리 셀들(C6)보다 소거 속도가 느린 슬로우 셀일 확률이 높다. 따라서, 소거 검증 동작시, 선택된 메모리 블록에 연결된 워드라인들 중, 제1 및 제5 메모리 셀들(C1 및 C5)에 연결된 모든 제1 및 제5 워드라인들(WL1 및 WL5)에 소거 검증전압을 인가하여 제1 및 제5 메모리 셀들(C1 및 C5)의 문턱전압들을 동시에 검증할 수 있다. 소거 검증 동작을 수행하는 동안, 비트라인들(BL)과 공통 소오스 라인(CSL)에는 소거전압(Vera)이 인가되고, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에는 턴온전압(VSL)이 인가된다.
선택된 메모리 블록에 포함된 제1 및 제5 메모리 셀들(C1 및 C5)의 소거 검증 동작이 패스되면, 선택된 메모리 블록의 소거 동작은 종료된다. 만약, 선택된 메모리 블록에 포함된 제1 및 제5 메모리 셀들(C1 및 C5) 중 문턱전압이 소거 검증전압보다 낮아지지 않은 셀들이 존재하여 소거 검증 동작이 페일되면, 제1 및 제5 메모리 셀들(C1 및 C5)의 소거 검증 동작이 패스될 때까지, 선택된 메모리 블록의 서브 소거 동작과 제1 및 제5 메모리 셀들(C1 및 C5)의 소거 검증 동작을 수행하는 단계들이 반복된다. 나머지 제2 내지 제4 메모리 셀들(C2~C4)과 제6 메모리 셀들(C6)은 제1 및 제5 메모리 셀들(C1 및 C5)보다 소거가 빠르게 진행되는 메모리 셀들이므로, 제1 및 제5 메모리 셀들(C1 및 C5)의 소거 검증 동작만 패스되면, 선택된 메모리 블록의 소거 동작은 종료된다. 즉, 선택된 메모리 블록의 소거 동작이 수행되는 동안, 제2 내지 제4 메모리 셀들(C2~C4)과 제6 메모리 셀들(C6)의 소거 검증 동작은 생략된다.
도 8은 다른 실시예에 따른 3차원 구조의 스트링을 설명하기 위한 사시도이다.
도 8을 참조하면, 다른 실시예에 따른 3차원 구조의 스트링들은 비트라인들(BL)과 파이프 라인(PL) 사이에 수직하게 배열된 제1 서브 스트링들과, 공통 소오스 라인(CSL)과 파이프 라인(PL) 사이에 수직하게 배열된 제2 서브 스트링들이 파이프 라인(PL) 영역 내에서 서로 연결된 구조로 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 파이프 라인(PL)이 기판의 상부에 수평하게 형성된 경우, P-BiCS 구조를 갖는 스트링들은 파이프 라인(PL)의 상부에 수직한 방향으로 형성되며 비트라인들(BL) 사이에 배열된 제1 서브 스트링들과, 파이프 라인(PL)의 상부에 수직한 방향으로 형성되며 공통 소오스 라인들(CSL) 사이에 배열된 제2 서브 스트링들을 포함한다. 더욱 구체적으로 설명하면, 제1 서브 스트링들은, 제1 방향으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)과, 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 제1 수직 채널막들(D_CH)을 포함한다. 제2 서브 스트링들은, 제1 방향으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)과, 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)을 수직으로 관통하는 제2 수직 채널막들(S_CH)을 포함한다. 제1 수직 채널막들(D_CH)과 제2 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막들(P_CH)에 의해 서로 연결된다. 비트라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 제1 수직 채널막들(D_CH)의 상부에 접하며 제1 방향과 직교하는 제2 방향으로 배열된다.
상술한 P-BiCS 구조의 스트링들을 포함하는 반도체 장치의 소거 동작은 다음과 같다.
도 9는 본 발명의 제3 실시예에 따른 소거 동작을 설명하기 위한 도면이다.
도 9에는 도 8에 도시된 스트링의 회로도가 도시되어 있다. 스트링은 공통 소오스 라인(CSL)과 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터(SST) 및 제1 내지 제4 메모리 셀들(C1~C4)과, 파이프 트랜지스터(PT)와 비트라인(BL) 사이에서 서로 직렬로 연결된 제5 내지 제8 메모리 셀들(C5~C8) 및 드레인 셀렉트 트랜지스터(DST)를 포함한다. 참고로, 도 9에서는 설명의 편의를 위하여 하나의 소오스 셀렉트 트랜지스터(SST)와 하나의 드레인 셀렉트 트랜지스터(DST), 그리고 여덟 개의 메모리 셀들(C1~C8)이 도시되어 있으나, 반도체 장치에 따라 더 많은 수의 소오스 셀렉트 트랜지스터들, 드레인 셀렉트 트랜지스터들 및 메모리 셀들이 포함될 수 있다.
선택된 메모리 블록의 서브 소거 동작(도 4의 402)을 수행한 후, 선택된 메모리 블록에 포함된 메모리 셀들 중 슬로우 셀들에 대한 소거 검증 동작(도 4의 403)을 다음과 같이 수행한다. 슬로우 셀들을 선별하고, 소거 검증 동작시 선별된 슬로우 셀들을 선택하는 구체적인 방법은 도 4에 설명되어 있으므로 생략하고, 도 9에서는 서로 동일한 층에 형성된 제1 및 제8 메모리 셀들(C1 및 C8)이 슬로우 셀로 선택된 경우, 각 라인들에 인가되는 전압들을 설명하도록 한다. 제1 및 제8 메모리 셀들(C1 및 C8)이 슬로우 셀로 선택되면, 제1 및 제8 메모리 셀들(C1 및 C8)에 연결된 제1 및 제8 워드라인들(WL1 및 WL8)에는 소거 검증전압(Vf)을 인가하고, 나머지 제2 내지 제7 워드라인들(WL2~WL7)에는 패스전압(Vpass)을 인가한다. 특히, 3차원 구조의 반도체 장치의 특성상, 동일한 층에 형성된 워드라인들은 전기적 특성이 서로 유사하기 때문에, 동일한 층의 워드라인들에 연결된 셀들 또한 서로 유사한 전기적 특성을 가질 수 있다. 예를 들어, 어느 하나의 스트링에 포함된 제1 또는 제8 메모리 셀(C1 또는 C8)이 슬로우 셀인 경우, 다른 스트링들에 포함된 제1 또는 제8 메모리 셀들(C1 또는 C8) 또한 나머지 제2 내지 제7 메모리 셀들(C2~C7)보다 소거 속도가 느릴 확률이 높다. 따라서, 소거 검증 동작시, 선택된 메모리 블록에 연결된 워드라인들 중, 제1 및 제8 메모리 셀들(C1 및 C8)에 연결된 모든 제1 및 제8 워드라인들(WL1 및 WL8)에 소거 검증전압(Vf)을 인가하여 제1 및 제8 메모리 셀들(C1 및 C8)의 문턱전압을 동시에 검증할 수 있다. 소거 검증 동작을 수행하는 동안, 비트라인들(BL)과 공통 소오스 라인(CSL)에는 소거전압(Vera)이 인가되고, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에는 턴온전압(VSL)이 인가되며, 파이프 라인(PL)에는 파이프 전압(VPL)이 인가된다. 예를 들면, 턴온전압(VSL)은 0V보다 높고, 패스전압(Vpass)은 턴온전압(VSL)보다 높고, 파이프 전압(VPL)은 패스전압(Vpass)보다 높고, 소거전압(Vera)은 파이프 전압(VPL)보다 높게 설정될 수 있다.
선택된 메모리 블록에 포함된 제1 및 제8 메모리 셀들(C1 및 C8)의 소거 검증 동작이 패스되면, 선택된 메모리 블록의 소거 동작은 종료된다. 만약, 선택된 메모리 블록에 포함된 제1 및 제8 메모리 셀들(C1 및 C8) 중 문턱전압이 소거 검증전압보다 낮아지지 않은 셀들이 존재하여 소거 검증 동작이 페일되면, 제1 및 제8 메모리 셀들(C1 및 C8)의 소거 검증 동작이 패스될 때까지, 선택된 메모리 블록의 서브 소거 동작과 제1 및 제8 메모리 셀들(C1 및 C8)의 소거 검증 동작을 수행하는 단계들이 반복된다. 나머지 제2 내지 제7 메모리 셀들(C2~C7)은 제1 및 제8 메모리 셀들(C1 및 C8)보다 소거가 빠르게 진행되는 메모리 셀들이므로, 제1 및 제8 메모리 셀들(C1 및 C8)의 소거 검증 동작만 패스되면, 선택된 메모리 블록의 소거 동작은 종료된다. 즉, 선택된 메모리 블록의 소거 동작을 수행하는 동안, 제2 내지 제7 메모리 셀들(C2~C7)의 소거 검증 동작은 생략된다.
도 10은 본 발명의 제4 실시예에 따른 소거 동작을 설명하기 위한 도면이다.
도 10에는 도 9와 동일한 스트링의 회로도가 도시되어 있다. 다만, 도 10에서는 서로 다른 층에 형성된 제3 및 제6 메모리 셀들(C3 및 C6)과 제4 및 제5 메모리 셀들(C4 및 C5)이 슬로우 셀로 선택된 경우에 각 라인들에 인가되는 전압들이 설명된다. 제3 내지 제6 메모리 셀들(C3~C6)이 슬로우 셀로 선택되면, 제3 내지 제6 메모리 셀들(C3~C6)에 연결된 제3 내지 제6 워드라인들(WL3~WL6)에는 소거 검증전압(Vf)이 인가되고, 나머지 제1, 제2, 제7 및 제8 워드라인들(WL1, WL2, WL7 및 WL~WL8)에는 패스전압(Vpass)이 인가된다. 특히, 3차원 구조의 반도체 장치의 특성상, 동일한 층에 형성된 워드라인들은 전기적 특성이 서로 유사하기 때문에, 동일한 층의 워드라인들에 연결된 셀들 또한 서로 유사한 전기적 특성을 가질 수 있다. 예를 들어, 어느 하나의 스트링에 포함된 제3 내지 제6 메모리 셀들(C3~C6)이 슬로우 셀인 경우, 다른 스트링들에 포함된 제3 내지 제6 메모리 셀들(C3~C6) 또한 제1, 제2, 제7 및 제8 메모리 셀들(C1, C2, C7 및 C8)보다 소거 속도가 느린 슬로우 셀일 확률이 높다. 따라서, 소거 검증 동작시, 선택된 메모리 블록에 연결된 워드라인들 중, 제3 내지 제6 메모리 셀들(C3~C6)에 연결된 모든 제3 내지 제6 워드라인들(WL3~WL6)에 소거 검증전압을 인가하여 제3 내지 제6 메모리 셀들(C3~C6)의 문턱전압들을 동시에 검증할 수 있다. 소거 검증 동작이 수행되는 동안, 비트라인들(BL)과 공통 소오스 라인(CSL)에는 소거전압(Vera)이 인가되고, 파이프 라인(PL)에는 파이프 전압(VPL)이 인가되며, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에는 턴온전압(VSL)이 인가된다.
선택된 메모리 블록에 포함된 제3 내지 제6 메모리 셀들(C3~C6)의 소거 검증 동작이 패스되면, 선택된 메모리 블록의 소거 동작은 종료된다. 만약, 선택된 메모리 블록에 포함된 제3 내지 제6 메모리 셀들(C3~C6) 중 문턱전압이 소거 검증전압보다 낮아지지 않은 셀들이 존재하여 소거 검증 동작이 페일되면, 제3 내지 제6 메모리 셀들(C3~C6)의 소거 검증 동작이 패스될 때까지, 선택된 메모리 블록의 서브 소거 동작과 제3 내지 제6 메모리 셀들(C3~C6)의 소거 검증 동작을 수행하는 단계들이 반복된다. 나머지 제1, 제2, 제7 및 제8 메모리 셀들(C1, C2, C7 및 C8)은 제3 내지 제6 메모리 셀들(C3~C6)보다 소거가 빠르게 진행되는 메모리 셀들이므로, 제3 내지 제6 메모리 셀들(C3~C6)의 소거 검증 동작만 패스되면, 선택된 메모리 블록의 소거 동작은 종료된다. 즉, 선택된 메모리 블록의 소거 동작을 수행하는 동안, 나머지 제1, 제2, 제7 및 제8 메모리 셀들(C1, C2, C7 및 C8)의 소거 검증 동작은 생략된다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 11을 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1000)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 12는 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 12에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 13은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 장치 110: 메모리 셀 어레이
120: 회로그룹 130: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로 Vf: 소거 검증전압
Vera: 소거전압 Vpass: 패스전압
VSL: 턴온전압 VPL: 파이프 전압

Claims (20)

  1. 비트라인들과 공통 소오스 라인 사이에 연결되며 다수의 메모리 셀들이 포함된 다수의 스트링들로 구성된 메모리 블럭의 상기 메모리 셀들을 소거하는 단계;
    상기 메모리 셀들 중, 소거 속도가 느린 선택된 메모리 셀들의 소거 검증 동작을 수행하는 단계; 및
    상기 소거 검증 동작이 패스될 때까지 상기 단계들을 반복하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 메모리 셀들을 소거하는 단계는 ISPE(incremental step pulse erase) 방식으로 수행되는 불휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 메모리 셀들을 소거하는 단계는,
    상기 비트라인들과 상기 공통 소오스 라인에 소거전압을 인가하고, 상기 메모리 셀들에 연결된 워드라인들은 접지단자에 연결하여 수행되는 불휘발성 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 소거 검증 동작은,
    상기 선택된 메모리 셀들에 연결된 워드라인들에만 소거 검증전압을 인가하고, 나머지 워드라인들에는 패스전압을 인가하여 수행되는 불휘발성 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 소거 검증 동작은 상기 선택된 메모리 셀들의 문턱전압들이 상기 소거 검증전압보다 모두 낮아지면 패스(pass)되고, 상기 선택된 메모리 셀들 중 상기 소거 검증전압보다 낮아지지 않은 문턱전압을 갖는 메모리 셀이 적어도 하나 이상 검출되면 페일(fail)되는 불휘발성 메모리 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 소거 검증 동작이 페일되면, 상기 소거 검증 동작이 패스될 때까지 상기 단계들을 반복하는 불휘발성 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 메모리 셀들을 소거하는 단계 이전에, 상기 메모리 셀들 중 소거 속도가 느린 상기 선택된 메모리 셀들을 판별하기 위한 테스트 동작을 수행하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 테스트 동작은 테스트 프로그램 동작, 테스트 소거 동작 및 슬로우 셀들에 대한 어드레스 저장 동작을 포함하는 불휘발성 메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 테스트 프로그램 동작은 메모리 블록에 임의의 테스트 데이터를 프로그램하여 수행되는 불휘발성 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 테스트 프로그램 동작은 ISPP(incremental step pulse program) 방식으로 수행되거나, 프로그램 검증동작을 생략하고 수행되는 불휘발성 메모리 장치의 동작 방법.
  11. 제8항에 있어서,
    상기 테스트 소거 동작은 상기 메모리 블록에 연결된 비트라인, 공통 소오스 라인 및 파이프 라인에 테스트 소거전압을 인가하여 수행되는 불휘발성 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 테스트 소거전압은 단일 펄스 형태이거나, 일정한 레벨을 갖는 다수의 소거 펄스들의 형태인 불휘발성 메모리 장치의 동작 방법.
  13. 제8항에 있어서,
    상기 슬로우 셀들에 대한 어드레스 저장 동작은,
    상기 슬로우 셀들을 선별하기 위한 테스트 소거 검증 동작을 수행하는 단계; 및
    상기 테스트 소거 검증 동작에서 선별된 슬로우 셀들이 포함된 페이지의 어드레스 정보를 저장하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 테스트 소거 검증 동작은 상기 메모리 블록에 연결된 모든 워드라인들에 테스트 검증전압을 인가하여 수행되는 불휘발성 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 테스트 검증전압보다 높은 문턱전압을 갖는 메모리 셀들이 슬로우 셀들로 선별되는 불휘발성 메모리 장치의 동작 방법.
  16. 데이터가 저장되는 메모리 블록;
    상기 메모리 블록의 테스트 동작 및 메인 소거 동작을 수행하도록 구성된 회로그룹;
    슬로우 셀들의 페이지의 어드레스 정보가 저장되는 저장부; 및
    상기 메인 소거 동작시, 상기 메모리 블록에 포함된 메모리 셀들을 소거하고, 상기 어드레스 정보에 따라 상기 슬로우 셀들의 소거 검증 동작을 수행하고, 상기 소거 검증 동작이 패스될 때까지 상기 메인 소거 동작을 반복하도록 상기 회로그룹을 제어하는 제어회로를 포함하는 불휘발성 메모리 장치.
  17. 제16항에 있어서, 상기 제어회로는,
    상기 테스트 동작 수행시, 상기 메모리 블록에 임의의 데이터를 저장하기 위한 테스트 프로그램 동작을 수행하고, 상기 임의의 데이터가 저장된 상기 메모리 블록을 소거하기 위한 테스트 소거 동작을 수행하고, 상기 메모리 블록에 포함된 메모리 셀들 중 슬로우 셀들을 선별하기 위한 테스트 소거 검증 동작을 수행하도록 상기 회로그룹을 제어하는 불휘발성 메모리 장치.
  18. 제17항에 있어서, 상기 제어회로는,
    상기 테스트 소거 검증 동작에서 선별된 상기 슬로우 셀들의 페이지의 어드레스 정보가 상기 저장부에 저장되도록 상기 회로그룹을 제어하는 불휘발성 메모리 장치.
  19. 제16항에 있어서,
    상기 제어회로는, 상기 메인 소거 동작을 수행하는 동안, 상기 슬로우 셀들을 제외한 나머지 메모리 셀들에 대해서는 소거 검증 동작을 수행하지 않도록 상기 주변회로들을 제어하는 불휘발성 메모리 장치.
  20. 제16항에 있어서,
    상기 제어회로는 상기 슬로우 셀들에 대한 상기 소거 검증 동작이 패스되면, 상기 메모리 블록의 상기 메인 소거 동작을 종료하도록 상기 회로그룹을 제어하는 불휘발성 메모리 장치.
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