KR20160150568A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 비트라인들과 소오스 라인 사이에 연결된 셀 스트링들을 포함하는 다수의 메모리 블럭들; 상기 메모리 블럭들 중, 선택된 메모리 블럭의 소거 동작을 수행하도록 구성된 주변회로; 및 소거 커맨드가 수신되면, 상기 메모리 블럭들 중, 비선택된 메모리 블럭에 연결된 로컬 워드라인들을 접지시키고, 상기 소오스 라인에 소거 전압보다 낮은 프리 소거 전압을 인가한 후, 상기 비선택된 메모리 블럭에 연결된 로컬 워드라인들을 플로팅 시키고, 상기 소오스 라인에 상기 소거 전압을 인가하여 상기 선택된 메모리 블럭의 상기 소거 동작이 수행되도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 낸드(NAND) 플래시 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치는 전원이 공급되어야만 데이터가 저장되는 휘발성 메모리 장치와, 전원의 공급이 중단되어도 데이터가 저장되는 비휘발성 메모리 장치를 포함한다.
이 중에서, 비휘발성 메모리 장치는 저전력 및 대용량 특성을 갖기 때문에 휴대폰이나 노트북과 같은 휴대용 전자기기의 메모리 장치로 사용되고 있다. 특히, 낸드(NAND) 플래시 메모리 장치는 저전력 및 대용량 특성뿐만 아니라 소형화 특성도 가지고 있기 때문에, USB 등의 휴대용 메모리 장치로써 널리 사용되고 있다.
본 발명의 실시예는 반도체 장치의 소거 동작시, 비선택된 메모리 블럭들 및 로우(row) 디코더의 스트레스를 감소시킬 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 비트라인들과 소오스 라인 사이에 연결된 셀 스트링들을 포함하는 다수의 메모리 블럭들; 상기 메모리 블럭들 중, 선택된 메모리 블럭의 소거 동작을 수행하도록 구성된 주변회로; 및 소거 커맨드가 수신되면, 상기 메모리 블럭들 중, 비선택된 메모리 블럭에 연결된 로컬 워드라인들을 접지시키고, 상기 소오스 라인에 소거 전압보다 낮은 프리 소거 전압을 인가한 후, 상기 비선택된 메모리 블럭에 연결된 로컬 워드라인들을 플로팅 시키고, 상기 소오스 라인에 상기 소거 전압을 인가하여 상기 선택된 메모리 블럭의 상기 소거 동작이 수행되도록 상기 주변회로를 제어하는 제어회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 제1 메모리 블럭들에 연결된 제1 워드라인들을 접지시키는 단계; 소거 전압이 인가된 소오스 라인에 상기 소거 전압보다 낮은 프리 소거 전압을 인가하는 단계; 상기 제1 워드라인들을 플로팅시키는 단계; 및 상기 소오스 라인에 상기 소거 전압을 인가하여 제2 메모리 블럭에 포함된 메모리 셀들을 소거하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 글로벌 워드라인들을 비선택된 메모리 블럭들에 연결된 로컬 워드라인들에 연결하는 단계; 상기 글로벌 워드라인들을 접지시키는 단계; 메모리 블럭들 사이에 배열된 소오스 라인에 프리 소거 전압을 인가하는 단계; 상기 비선택된 메모리 블럭들에 연결된 로컬 워드라인들을 플로팅시키는 단계; 상기 글로벌 워드라인들을 선택된 메모리 블럭에 연결된 로컬 워드라인들에 연결하는 단계; 및 상기 소오스 라인에 상기 프리 소거 전압보다 높은 소거 전압을 인가하여 상기 선택된 메모리 블럭에 포함된 메모리 셀들을 소거하는 단계를 포함한다.
본 기술은 소거 동작시, 비선택된 메모리 블럭들 및 로우(row) 디코더의 스트레스를 감소시킬 수 있고, 이로 인해 로우 디코더의 항복 전압(breakdown voltage) 마진을 확보할 수 있으므로, 반도체 장치의 집적도를 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 도면이다.
도 2는 도 1의 로우 디코더를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 패스 스위칭 회로를 구체적으로 설명하기 위한 회로도이다.
도 4는 2차원 구조를 갖는 메모리 블럭을 설명하기 위한 사시도이다.
도 5는 도 4의 메모리 블럭을 설명하기 위한 회로도이다.
도 6은 3차원 구조를 갖는 메모리 블록의 일 실시예를 설명하기 위한 사시도이다.
도 7은 도 6의 메모리 블럭을 설명하기 위한 회로도이다.
도 8은 3차원 구조를 갖는 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 9는 도 8의 메모리 블럭을 설명하기 위한 회로도이다.
도 10은 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 제3 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블럭도이다.
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블럭도이다.
도 15는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변회로(120)와, 주변회로(120)를 제어하는 제어회로(130)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블럭들(MBL1~MBLk)을 포함한다. 메모리 블럭들(MBL1~MBLk)은 2차원 또는 3차원 구조로 구성될 수 있다. 예를 들면, 2차원 구조의 메모리 블럭들은 반도체 기판에 대하여 수평으로 배열된 다수의 셀 스트링들을 포함하며, 3차원 구조의 메모리 블럭들은 반도체 기판에 대하여 수직으로 배열된 다수의 셀 스트링들을 포함한다. 셀 스트링들은 비트라인들(BL)과 소오스 라인(SL) 사이에 연결된다.
주변회로(120)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함할 수 있다.
전압 생성 회로(21)는 동작 신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 동작 신호(OP_CMD)는 프로그램 신호, 리드 신호 또는 소거 신호를 포함할 수 있다. 소거 동작을 예로 들면, 전압 생성 회로(21)는 소거 신호에 응답하여 소거 동작에 필요한 프리(pre) 소거 전압, 소거 전압, 턴온(turn on) 전압 및 턴오프(turn off) 전압 등을 생성할 수 있다. 프리 소거 전압 또는 소거 전압은 소오스 라인(SL)에 인가될 수 있다. 턴온 전압 또는 턴오프 전압은 글로벌 드레인 셀렉트 라인(GDSL) 또는 글로벌 소오스 셀렉트 라인(GSSL)에 인가될 수 있다. 또한, 전압 생성 회로(21)는 글로벌 워드라인들(GWL)을 접지시키거나 플로팅(floaing) 시킬 수 있다. 여기서, 글로벌 워드라인들(GWL)이 접지되는 경우는 글로벌 워드라인들(GWL)에 0V가 인가되는 경우를 의미한다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블럭들(MBL1~MBLk) 중에서 선택된 메모리 블럭에 연결된 로컬 워드라인들(LWL), 로컬 드레인 셀렉트 라인들(LDSL) 및 로컬 소오스 셀렉트 라인들(LSSL)에 동작전압들을 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블럭들(MBL1~MBLk)에 연결되며, 페이지 버퍼 제어신호(PBSIGNALS)에 응답하여 프로그램, 리드 또는 소거 동작시 선택된 메모리 블럭과 데이터를 주고 받고, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하거나, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력한다.
제어회로(130)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(120)를 제어한다. 예를 들면, 제어회로(130)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작이 수행되도록 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어신호(PBSIGNALS) 및 컬럼 어드레스(CADD)를 주변회로(120)에 출력한다. 소거 동작을 예로 들면, 제어회로(130)는 선택된 메모리 블럭의 소거 동작이 진행되는 동안, 비선택된 메모리 블럭들에 연결된 로컬 워드라인들(LWL)의 전위가 상승하는 것을 방지하기 위하여, 선택된 메모리 블럭의 소거 동작이 수행되기 이전에 소오스 라인(WL)에 프리 소거 전압이 인가되도록 하고, 비선택된 메모리 블럭들에 연결된 로컬 워드라인들(LWL)에 0V가 인가되도록 주변회로(120)를 제어한다. 프리 소거 전압은 0V보다 높고 소거 전압보다 낮다.
즉, 제어회로(130)는 소오스 라인(SL)의 전압을 높이되, 상기 전압이 소거 전압까지 높아지기 이전에 비선택된 메모리 블럭들에 연결된 로컬 워드라인들(LWL)이 접지되도록 주변회로(120)를 제어한다. 비선택된 메모리 블럭들에 연결된 로컬 워드라인들(LWL)이 접지되면, 소오스 라인(WL)에 프리 소거 전압이 인가되더라도 비선택된 메모리 블럭들에 연결된 로컬 워드라인들(LWL)의 전위는 0V로 유지될 수 있다.
상술한 소거 동작을 수행하기 위해서는 로우 디코더(22)의 제어가 필요한데, 로우 디코더(22)의 구성을 설명하면 다음과 같다.
도 2는 도 1의 로우 디코더를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 로우 디코더(22)는 고전압 생성 회로(HVG)와 제1 내지 제k 패스 스위칭 회로들(PS1~PSk)을 포함할 수 있다. 도 2에는 하나의 고전압 생성 회로(HVG)가 도시되어 있으나, 반도체 장치에 따라 다수의 고전압 생성 회로들이 포함될 수도 있다.
고전압 생성 회로(HVG)는 로우 어드레스(RADD)에 응답하여 제1 내지 제k 고전압들(HV1~HVk)을 생성하도록 구성된다. 예를 들면, 고전압 생성 회로(HVG)가 로우 어드레스(RADD)에 응답하여 선택된 패스 스위칭 회로를 활성화시키기 위한 고전압을 생성한 경우, 나머지 비선택된 패스 스위칭 회로들을 비활성화시키기 위하여 나머지 고전압들을 생성하지 않을 수 있다. 또는, 고전압 생성 회로(HVG)가 로우 어드레스(RADD)에 응답하여 비선택된 패스 스위칭 회로들을 활성화시키기 위한 고전압들을 생성한 경우, 나머지 선택된 패스 스위칭 회로를 비활성화시키기 위하여 나머지 하나의 고전압을 생성하지 않을 수 있다. 또는, 고전압 생성 회로(HVG)는 로우 어드레스(RADD)에 응답하여 비선택된 패스 스위칭 회로들과 선택된 패스 스위칭 회로들을 동시에 활성화시키기 위한 고전압들을 생성할 수 있다.
제1 내지 제k 패스 스위칭 회로들(PS1~PSk)은 글로벌 라인들(GDSL, GWL 및 GSSL)을 통해 전압 생성 회로(21)에 공통으로 연결되고, 로컬 라인들(LDSL, LWL 및 LSSL)을 통해 각 메모리 블럭들(MBL1~MBLk)에 연결된다. 또한, 제1 내지 제k 패스 스위칭 회로들(PS1~PSk)은 제1 내지 제k 고전압들(HV1~HVk)에 응답하여 글로벌 라인들(GDSL, GWL 및 GSSL)을 선택된 메모리 블럭에 연결된 로컬 라인들(LDSL, LWL 및 LSSL)에 연결하거나, 비선택된 메모리 블럭에 연결된 로컬 라인들(LDSL, LWL 및 LSSL)에 연결할 수 있다.
글로벌 라인들(GDSL, GWL 및 GSSL)은 글로벌 드레인 셀렉트 라인(GDSL), 글로벌 워드라인들(GWL) 및 글로벌 소오스 셀렉트 라인(GSSL)을 포함할 수 있다. 로컬 라인들(LDSL, LWL 및 LSSL)은 로컬 드레인 셀렉트 라인(LDSL), 로컬 워드라인들(LWL) 및 로컬 소오스 셀렉트 라인(LSSL)을 포함할 수 있다. 예를 들어, 제1 패스 스위칭 회로(PS1)에 제1 고전압(HV1)이 인가되는 경우, 나머지 제2 내지 제k 패스 스위칭 회로들(PS2~PSk)에는 제2 내지 제k 고전압들(HV2~HVk)이 인가되지 않는다. 따라서, 제1 패스 스위칭 회로(PS1)만 활성화되어 글로벌 라인들(GDSL, GWL 및 GSSL)에 각각 인가된 전압들은 제1 메모리 블럭(MBL1)에 연결된 로컬 라인들(LDSL, LWL 및 LSSL)에 각각 전달된다. 이때, 나머지 제2 내지 제k 패스 스위칭 회로들(P2~PSk)은 비활성화되므로, 글로벌 라인들(GDSL, GWL 및 GSSL)에 인가된 전압들은 제2 내지 제k 메모리 블럭들(MBL2~MBLk)에 전달되지 않는다. 또는, 제2 내지 제k 고전압들(HV2~HVk)이 생성된 경우, 제2 내지 제k 패스 스위칭 회로들(PS2~PSk)이 활성화되므로, 글로벌 라인들(GDSL, GWL 및 GSSL)에 인가된 전압들이 제2 내지 제k 메모리 블럭들(MBL2~MBLk)에 각각 연결된 로컬 라인들(LDSL, LWL 및 LSSL)에 전달된다. 이때, 나머지 제1 패스 스위칭 회로(PS1)는 비활성화되므로, 글로벌 라인들(GDSL, GWL 및 GSSL)에 인가된 전압들은 제1 메모리 블럭(MBL1)에 전달되지 않는다.
도 3은 도 2의 패스 스위칭 회로를 구체적으로 설명하기 위한 회로도이다.
도 3을 참조하면, 도 2의 제1 내지 제k 패스 스위칭 회로들(PS1~PSk)은 서로 동일하게 구성되므로, 설명의 편의를 위하여 제1 패스 스위칭 회로가 예를 들어 도시되어 있다.
제1 패스 스위칭 회로(PS1)는 글로벌 라인들(GDSL, GWL 및 GSSL)과 로컬 라인들(LDSL, LWL 및 LSSL) 사이에 연결되고, 제1 고전압(HV1)에 응답하여 공통으로 동작하는 다수의 패스 스위치들(PTR)을 포함한다. 패스 스위치들(PTR)은 NMOS 트랜지스터들로 구현될 수 있다. 패스 스위치들(PTR)의 게이트들이 공통으로 연결되어 있으므로, 게이트들에 제1 고전압(HV1)이 인가되면, 패스 스위치들(PTR)이 동시에 턴온(turn on)되어 글로벌 드레인 셀렉트 라인(GDSL)은 로컬 드레인 셀렉트 라인(LDSL)에 연결되고, 글로벌 워드라인들(GWL)은 로컬 워드라인들(LWL)에 연결되고, 글로벌 소오스 셀렉트 라인(GSSL)은 로컬 소오스 셀렉트 라인(LSSL)에 연결된다.
도 4는 2차원 구조를 갖는 메모리 블럭을 설명하기 위한 사시도이다.
도 4를 참조하면, 2차원 구조를 갖는 메모리 블럭은 비트라인(BL)과 소오스 라인(SL) 사이에 배열된 소오스 셀렉트 트랜지스터(SST), 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 소오스 셀렉트 트랜지스터(SST), 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST) 사이의 기판(SUB)에는 접합영역(JT)이 형성될 수 있다.
소오스 셀렉트 트랜지스터(SST)의 게이트는 로컬 소오스 셀렉트 라인(LSSL)에 연결될 수 있고, 메모리 셀들(C1~Cn)의 게이트들은 로컬 워드라인들(LWL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 게이트는 로컬 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
드레인 셀렉트 트랜지스터(DST)의 드레인(drain) 접합영역(JT)에는 비트라인(BL)이 연결될 수 있고, 소오스 셀렉트 트랜지스터(SST)의 소오스(source) 접합영역(JT)에는 소오스 라인(SL)이 연결될 수 있다.
보다 구체적으로 설명하면, 소오스 셀렉트 트랜지스터(SST), 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)는 기판(SUB) 상에 순차적으로 적층된(Z 방향) 터널 절연막들, 플로팅 게이트들, 유전체막들 및 컨트롤 게이트들을 포함할 수 있다. 터널 절연막들은 산화막으로 형성될 수 있고, 플로팅 게이트들 및 컨트롤 게이트들은 도프트 폴리 실리콘막으로 형성될 수 있다. 유전체막들은 산화막, 질화막 및 산화막의 적층구조로 형성되거나 고유전체(high-k)막으로 형성될 수 있다. 소오스 셀렉트 라인들(SSL)에 연결된 소오스 셀렉트 트랜지스터들과 드레인 셀렉트 라인들(DSL)에 연결된 드레인 셀렉트 트랜지스터들에서는 유전체막들의 일부가 제거되어 플로팅 게이트들과 컨트롤 게이트들이 서로 접할 수 있다. 워드라인들(WL)에 연결된 메모리 셀들에서는 유전체막들에 의해 플로팅 게이트들과 컨트롤 게이트들이 서로 격리될 수 있다.
도 5는 도 4의 메모리 블럭을 설명하기 위한 회로도이다.
도 5를 참조하면, 메모리 셀 어레이(1100)는 제1 내지 제k 메모리 블럭들(MBL1~MBLk)을 포함할 수 있다. 제1 내지 제k 메모리 블럭들(MBL1~MBLk)은 비트라인들(BL)을 서로 공유하며, 비트라인들(BL)과 소오스 라인(SL) 사이에 연결된 다수의 셀 스트링들(ST)을 포함할 수 있다. 셀 스트링들(ST)은 비트라인들(BL)과 소오스 라인(SL) 사이에서 서로 직렬로 연결된 드레인 셀렉트 트랜지스터들(DST), 메모리 셀들(C1~Cn) 및 소오스 셀렉트 트랜지스터들(SST)을 포함할 수 있다. 동일한 메모리 블럭에서 서로 다른 셀 스트링들(ST)에 포함된 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 로컬 드레인 셀렉트 라인(LDSL)에 연결될 수 있고, 메모리 셀들(C1~Cn)의 게이트들은 로컬 워드라인들(LWL1~LWLn)에 연결될 수 있고, 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 로컬 소오스 셀렉트 라인(LSSL)에 연결될 수 있다.
소오스 라인(SL)은 제1 내지 제k 메모리 블럭들(MBL1~MBLk) 사이와 일부 셀 스트링들(ST)의 사이에 배열될 수 있다. 따라서, 선택된 메모리 블럭에 관계없이, 전압 생성 회로(도 2의 21)에서 생성된 전압이 소오스 라인(SL)에 인가되면, 제1 내지 제k 메모리 블럭들(MBL1~MBLk)에 연결된 소오스 라인(SL)에 상기 전압이 공통으로 인가될 수 있다.
도 6은 3차원 구조를 갖는 메모리 블록의 일 실시예를 설명하기 위한 사시도이다.
도 6을 참조하면, 3차원 구조를 갖는 메모리 블럭은 기판 상에 I자 형태로 수직으로(Z 방향) 형성되며, 비트라인들(BL)과 소오스 라인(SL) 사이에 배열된 셀 스트링들(cell strings)을 포함한다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소오스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들은 소오스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 셀 스트링들은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 로컬 소오스 셀렉트 라인들(LSSL), 로컬 워드라인들(LWL) 및 로컬 드레인 셀렉트 라인들(LDSL)을 포함할 수 있다. 로컬 소오스 셀렉트 라인들(LSSL), 로컬 워드라인들(LWL) 및 로컬 드레인 셀렉트 라인들(LDSL)의 개수는 도 6에 도시된 바와 같이 한정되지 않으며, 저장 장치에 따라 다를 수 있다. 셀 스트링들은 로컬 소오스 셀렉트 라인들(LSSL), 로컬 워드라인들(LWL) 및 로컬 드레인 셀렉트 라인들(LDSL)을 수직으로 관통하는 수직 플러그들(VP)과, 로컬 드레인 셀렉트 라인들(LDSL)의 상부로 돌출된 수직 플러그들(VP)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열된 비트라인들(BL)을 포함할 수 있다. 또한, 비트라인들(BL)과 수직 플러그들(VP) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 7은 도 6의 메모리 블럭을 설명하기 위한 회로도이다.
도 7을 참조하면, BiCS 구조를 갖는 3차원 구조를 갖는 메모리 블럭들 중 어느 하나가 실시 예로써 도시되어 있다. 3차원 구조의 메모리 블럭에서, 셀 스트링들(ST)은 비트라인들(BL1~BLm)과 소오스 라인(SL) 사이에 연결되며, 반도체 기판으로부터 수직하게 배열된다.
셀 스트링들(ST)은 소오스 셀렉트 트랜지스터들(SST), 다수의 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트래지스터들(DST)을 포함한다. 소오스 셀렉트 트랜지스터들(SST)은 소오스 라인(SL)과 메모리 셀들(C1) 사이에 연결되고, 드레인 셀렉트 트랜지스터들(DST)은 비트라인들(BL1~BLm)과 메모리 셀들(Cn) 사이에 연결된다. 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 로컬 소오스 셀렉트 라인(LSSL)에 연결되고, 메모리 셀들(C1~Cn)의 게이트들은 로컬 워드라인들(LWL1~LWLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 로컬 드레인 셀렉트 라인들(LDSL)에 연결된다.
도 8은 3차원 구조를 갖는 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 8을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직으로(Z 방향) 형성되며, 비트라인들(BL)과 소오스 라인(SL) 사이에 배열된 제1 및 제2 수직 플러그들(VP1 및 VP2)과, 제1 및 제2 수직 프러그들(VP1 및 VP2)을 서로 연결하는 파이프 트랜지스터(PT)를 포함한다. 예를 들면, 셀 스트링은 파이프 트랜지스터(PT)를 통해 제1 및 제2 수직 프러그들(VP1 및 VP2)이 서로 연결된 U자 형태로 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
제1 수직 플러그(VP1)는 제1 방향(Y 방향)으로 배열되고 서로 이격되어 적층된 로컬 워드라인들(LWL) 및 로컬 드레인 셀렉트 라인(LDSL)을 수직으로 관통하여 파이프 트랜지스터(PT)에 연결되며, 다수의 메모리 셀들을 포함한다. 제2 수직 플러그(VP2)는 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 로컬 워드라인들(WL) 및 로컬 소오스 셀렉트 라인(LSSL)을 수직으로 관통하여 파이프 트랜지스터(PT)에 연결되며, 다수의 메모리 셀들을 포함한다. 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결되며, 기판에 수평하게 형성된다. 비트라인들(BL)은 로컬 드레인 셀렉트 라인(DSL)의 상부로 돌출된 제1 수직 플러그(VP1)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열될 수 있다.
도 9는 도 8의 메모리 블럭을 설명하기 위한 회로도이다.
도 9를 참조하면, 메모리 블럭(10MB)은 비트라인들에 연결된 다수의 메모리 스트링들(ST)을 포함한다. P-BiCS 구조에서 각각의 셀 스트링(ST)은 소오스 라인(SL) 및 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 소오스 셀렉트 트랜지스터들(SST[1:3]), 더미 메모리 셀들(SDC[1:3]) 및 메인 메모리 셀들(C[1:16])과, 비트라인(BL) 및 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 드레인 셀렉트 트랜지스터들(DST[3:1]), 더미 메모리 셀들(DDC[3:1]) 및 메인 메모리 셀들(C[32:17])을 포함할 수 있다. 더미 메모리 셀들(SDC[1:3], DDC[3:1])은 반도체 장치에 따라 생략될 수 있다. 또한, 반도체 장치에 따라 소오스 셀렉트 트랜지스터들(SST[1:3]), 드레인 셀렉트 트랜지스터들(DST[3:1]), 더미 메모리 셀들(SDC[1:3], DDC[3:1]) 및 메인 메모리 셀들(C[1:32])의 개수는 다를 수 있다.
소오스 셀렉트 트랜지스터들(SST[1:3])는 로컬 소오스 셀렉트 라인들(LSSL[1:3])로 인가되는 전압에 의해 제어되고, 드레인 셀렉트 트랜지스터들(DST[3:1])는 로컬 드레인 셀렉트 라인들(LDSL[3:1])로 인가되는 전압에 의해 제어된다. 더미 메모리 셀들(DDC[3:1], SDC[1:3])은 적층된 더미 워드라인들(DDWL[3:1], SDWL[1:3])로 인가되는 전압에 의해 제어된다. 메인 메모리 셀들(C[0:32])은 적층된 메인 워드라인들(WL[1:32])로 인가되는 전압에 의해 제어된다.
도 10은 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 10을 참조하여, 선택된 메모리 블럭의 소거 동작시, 비선택된 메모리 블럭들에 연결된 라인들에 인가되는 전압에 대하여 설명하도록 한다. 이하 설명되는 소거 동작은 상술한 다양한 구조를 갖는 메모리 블록에 적용될 수 있다.
소오스 라인(SL)에 소거 전압(Vera)이 인가되기 이전에, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)이 모두 접지된다. 이어서, 소오스 라인(SL)에 프리 소거 전압(Vpre) 및 소거 전압(Vera)이 순차적으로 인가된다. 상술한 소거 동작을 구체적으로 설명하면 다음과 같다.
소거 동작은 순차적으로 진행되는 접지 단계(T1-T3)와 소거 단계(T3-T4)를 포함할 수 있다.
접지 단계(T1-T3)가 시작되면, 비선택된 메모리 블럭들(Unsel)에 연결된 패스 스위칭 회로들에 고전압(HV)이 턴온 전압(Von)으로써 인가되고, 이로 인해, 글로벌 라인들(도 2의 GDSL, GWL 및 GSSL)과 로컬 라인들(도 2의 LDSL, LWL 및 LSSL)이 서로 연결된다. 이어서, 글로벌 워드라인들(GWL)을 접지시키면, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)이 접지되어 0V의 전위를 갖게 된다. 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전위가 0V가 되면, 소오스 라인(SL)에 프리 소거 전압(Vpre)이 인가된다. 프리 소거 전압(Vpre)은 소오스 라인(SL)에 고전압의 소거 전압(Vera)이 갑자기 인가될 경우, 벌크(bulk) 및 메모리 셀들이 스트레스를 받을 수 있는데, 이러한 스트레스를 감소시키기 위하여 소거 전압(Vera)보다 낮은 레벨을 갖는다. 또한, 프리 소거 전압(Vpre)이 인가될 때에도, 스트레스 발생을 억제하기 위하여, 0V부터 단계적으로 레벨이 상승되어 프리 소거 전압(Vpre)의 레벨에 도달하도록 한다.
소오스 라인(SL)이 메모리 블럭들과 셀 스트링들의 사이에 배열되어 있기 때문에, 메모리 블럭들에 연결된 로컬 워드라인들(LWL)은 소오스 라인(SL)에 인가된 전압의 영향을 받을 수 있다. 예를 들면, 소오스 라인(SL)에 인가되는 전압이 높아지면, 소오스 라인(SL)와 로컬 워드라인들(LWL) 간의 커플링(coupling)으로 인해 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전위가 높아질 수 있다. 하지만, 상술한 바와 같이, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)이 접지되어 있으므로, 소오스 라인(SL)에 프리 소거 전압(Vpre)이 인가되더라도, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전위가 높아지지 않는다.
소오스 라인(SL)에 프리 소거 전압(Vpre)이 인가된 후, T2 시점에서 비선택된 메모리 블럭들(Unsel)에 연결된 패스 스위칭 회로들에 인가되던 턴온 전압(Von) 레벨의 고전압(HV)을 0V로 낮춘다. 즉, 비선택된 메모리 블럭들(Unsel)에 연결된 패스 스위칭 회로들에 포함된 패스 스위치들을 턴오프(turn off)시킨다.
소거 단계(T3-T4)가 시작되면, 프리 소거 전압(Vpre)이 인가되던 소오스 라인(SL)에 소거 전압(Vera)이 인가된다. 이때, 소거 전압(Vera)에 의해, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전위가 높아지더라도(51), 소거 전압(Vera)보다 낮은 서브 소거 전압(Vera_sub)까지 높아질 수 있다. 예를 들면, 서브 소거 전압(Vera_sub)은 소거 전압(Vera)에서 프리 소거 전압(Vpre)만큼 낮은 레벨을 가질 수 있다.
이에 따라, 선택된 메모리 블럭에 포함된 메모리 셀들을 소거하는 동안, 비선택된 메모리 블럭들(Unsel)에 포함된 메모리 셀들이 받는 스트레스를 감소시킬 수 있다.
도 11은 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 소오스 라인(SL)에 소거 전압(Vera)이 인가되기 이전에, 선택된 메모리 블럭(Sel)과 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)이 모두 접지된다. 이어서, 소오스 라인(SL)에 프리 소거 전압(Vpre)이 인가되고, 선택된 메모리 블럭(Sel)에 연결된 패스 스위칭 회로가 활성화된 후, 소오스 라인(SL)에 소거 전압(Vera)이 인가된다. 상술한 소거 동작을 구체적으로 설명하면 다음과 같다.
소거 동작은 순차적으로 진행되는 접지 단계(S1-S3)와 소거 단계(S3-S4)를 포함할 수 있다.
접지 단계(S1-S3)가 시작되면, 선택된 메모리 블럭(Sel)과 비선택된 메모리 블럭들(Unsel)에 연결된 패스 스위칭 회로들에 고전압(HV)이 턴온 전압(Von)으로써 인가되고, 이로 인해, 글로벌 라인들(도 2의 GDSL, GWL 및 GSSL)과 로컬 라인들(도 2의 LDSL, LWL 및 LSSL)이 서로 연결된다. 이어서, 글로벌 워드라인들(GWL)을 접지시키면, 선택된 메모리 블럭(Sel)과 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)도 접지되어 0V의 전위를 갖게 된다. 선택된 메모리 블럭(Sel)과 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전위가 0V가 되면, 소오스 라인(SL)에 프리 소거 전압(Vpre)이 인가된다. 프리 소거 전압(Vpre)은 소오스 라인(SL)에 고전압의 소거 전압(Vera)이 갑자기 인가될 경우, 벌크(bulk) 및 메모리 셀들이 스트레스를 받을 수 있는데, 이러한 스트레스를 감소시키기 위하여 소거 전압(Vera)보다 낮은 레벨을 갖는다. 또한, 프리 소거 전압(Vpre)이 인가될 때에도, 스트레스 발생을 억제하기 위하여, 0V부터 단계적으로 레벨이 상승되어 프리 소거 전압(Vpre)의 레벨에 도달하도록 한다.
소오스 라인(SL)이 메모리 블럭들과 셀 스트링들의 사이에 배열되어 있기 때문에(도 4의 SL), 메모리 블럭들에 연결된 로컬 워드라인들(LWL)은 소오스 라인(SL)에 인가된 전압의 영향을 받을 수 있다. 예를 들면, 소오스 라인(SL)에 인가되는 전압이 높아지면, 소오스 라인(SL)와 로컬 워드라인들(LWL) 간의 커플링(coupling)으로 인해 로컬 워드라인들(LWL)의 전위가 높아질 수 있다. 하지만, 상술한 바와 같이, 선택된 메모리 블럭(Sel)과 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)이 접지되어 있으므로, 소오스 라인(SL)에 프리 소거 전압(Vpre)이 인가되더라도, 선택된 메모리 블럭(Sel)과 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전위가 높아지지 않는다.
소오스 라인(SL)에 프리 소거 전압(Vpre)이 인가된 후, S2 시점에서 비선택된 메모리 블럭들(Unsel)에 연결된 패스 스위칭 회로들에 인가되던 턴온 전압(Von) 레벨의 고전압(HV)을 0V로 낮춘다. 즉, 비선택된 메모리 블럭들(Unsel)에 연결된 패스 스위칭 회로들에 포함된 패스 스위치들을 턴오프(turn off)시킨다.
소거 단계(S3-S4)가 시작되면, 프리 소거 전압(Vpre)이 인가되던 소오스 라인(SL)에 소거 전압(Vera)이 인가된다. 이때, 소거 전압(Vera)에 의해, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전위가 높아지더라도(61), 소거 전압(Vera)보다 낮은 서브 소거 전압(Vera_sub)까지 높아질 수 있다. 예를 들면, 서브 소거 전압(Vera_sub)은 소거 전압(Vera)에서 프리 소거 전압(Vpre)만큼 낮은 레벨을 가질 수 있다.
이에 따라, 선택된 메모리 블럭(Sel)에 포함된 메모리 셀들을 소거하는 동안, 비선택된 메모리 블럭들(Unsel)에 포함된 메모리 셀들이 받는 스트레스를 감소시킬 수 있다.
도 12는 본 발명의 제3 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 12를 참조하면, 소오스 라인(SL)에 소거 전압(Vera)이 인가되기 이전에, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)이 모두 접지된다. 이어서, 소오스 라인(SL)에 프리 소거 전압(Vpre)이 인가되고, 선택된 메모리 블럭(Sel)에 연결된 패스 스위칭 회로가 활성화된 후, 소오스 라인(SL)에 소거 전압(Vera)이 인가된다. 상술한 소거 동작을 구체적으로 설명하면 다음과 같다.
소거 동작은 순차적으로 진행되는 접지 단계(R1-R3)와 소거 단계(R3-R4)를 포함할 수 있다.
접지 단계(R1-R3)가 시작되면, 비선택된 메모리 블럭들(Unsel)에 연결된 패스 스위칭 회로들에 고전압(HV)이 턴온 전압(Von)으로써 인가되고, 이로 인해, 글로벌 라인들(도 2의 GDSL, GWL 및 GSSL)과 로컬 라인들(도 2의 LDSL, LWL 및 LSSL)이 서로 연결된다. 이때, 선택된 메모리 블럭(Sel)에 연결된 패스 스위칭 회로에는 고전압(HV)이 인가되지 않는다. 따라서, 선택된 메모리 블럭(Sel)에 연결된 로컬 라인들(도 2의 LDSL, LWL 및 LSSL)은 글로벌 라인들(도 2의 GDSL. GWL 및 GSSL)에 연결되지 않는다. 이어서, 글로벌 워드라인들(GWL)을 접지시키면, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)도 접지되어 0V의 전위를 갖게 된다. 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전위가 0V가 되면, 소오스 라인(SL)에 프리 소거 전압(Vpre)이 인가된다. 프리 소거 전압(Vpre)은 소오스 라인(SL)에 고전압의 소거 전압(Vera)이 갑자기 인가될 경우, 벌크(bulk) 및 메모리 셀들이 스트레스를 받을 수 있는데, 이러한 스트레스를 감소시키기 위하여 소거 전압(Vera)보다 낮은 레벨을 갖는다. 또한, 프리 소거 전압(Vpre)이 인가될 때에도, 스트레스 발생을 억제하기 위하여, 0V부터 단계적으로 레벨이 상승되어 프리 소거 전압(Vpre)의 레벨에 도달하도록 한다.
소오스 라인(SL)이 메모리 블럭들과 셀 스트링들의 사이에 배열되어 있기 때문에, 메모리 블럭들에 연결된 로컬 워드라인들(LWL)은 소오스 라인(SL)에 인가된 전압의 영향을 받을 수 있다. 예를 들면, 소오스 라인(SL)에 인가되는 전압이 높아지면, 소오스 라인(SL)와 로컬 워드라인들(LWL) 간의 커플링(coupling)으로 인해 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전위가 높아질 수 있다. 하지만, 상술한 바와 같이, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)이 접지되어 있으므로, 소오스 라인(SL)에 프리 소거 전압(Vpre)이 인가되더라도, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전위가 높아지지 않는다.
소오스 라인(SL)에 프리 소거 전압(Vpre)이 인가된 후, R2 시점에서 비선택된 메모리 블럭들(Unsel)에 연결된 패스 스위칭 회로들에 인가되던 턴온 전압(Von) 레벨의 고전압(HV)을 0V로 낮춘다. 즉, 비선택된 메모리 블럭들(Unsel)에 연결된 패스 스위칭 회로들에 포함된 패스 스위치들을 턴오프(turn off)시킨다.
소거 단계(R3-R4)가 시작되면, 글로벌 워드라인들(GWL)이 접지된 상태에서, 선택된 메모리 블럭(Sel)에 연결된 패스 스위칭 회로에 고전압(HV)이 턴온 전압(Von)으로써 인가된다. 즉, 선택된 메모리 블럭(Sel)에 연결된 패스 스위칭 회로는 활성화시키고, 나머지 비선택된 메모리 블럭들(Unsel)에 연결된 패스 스위칭 회로들은 비활성화시킨다. 따라서, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)은 플로팅되고, 선택된 메모리 블럭(Sel)에 연결된 로컬 워드라인들(LWL)에는 0V가 인가된다.
이어서, 프리 소거 전압(Vpre)이 인가되던 소오스 라인(SL)에 소거 전압(Vera)이 인가된다. 이때, 소거 전압(Vera)에 의해, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전위가 높아지더라도(71), 소거 전압(Vera)보다 낮은 서브 소거 전압(Vera_sub)까지 높아질 수 있다. 예를 들면, 서브 소거 전압(Vera_sub)은 소거 전압(Vera)에서 프리 소거 전압(Vpre)만큼 낮은 레벨을 가질 수 있다. 따라서, 선택된 메모리 블럭(Sel)에 포함된 메모리 셀들이 소거되는 동안(R3-R4), 비선택된 메모리 블럭들(Unsel)에 포함된 메모리 셀들은 스트레스를 적게 받으면서 소거가 금지될 수 있다.
이에 따라, 선택된 메모리 블럭(Sel)에 포함된 메모리 셀들을 소거하는 동안, 비선택된 메모리 블럭들(Unsel)에 포함된 메모리 셀들이 받는 스트레스를 감소시킬 수 있다.
또한, 소거 동작시, 비선택된 메모리 블럭들(Unsel)에 연결된 로컬 워드라인들(LWL)의 전압 상승을 방지함으로 인해, 로우 디코더(도 2의 22)에 포함된 패스 스위칭 회로들(PS1~PSk)의 스트레스를 감소시킬 수 있고, 이로 인해, 로우 디코더의 항복 전압(breakdown voltage) 마진을 확보할 수 있다. 즉, 항복 전압 마진을 위해 라인들 간격 또는 길이를 증가시키지 않아도 되므로, 반도체 장치의 집적도를 증가시킬 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블럭도이다.
도 13을 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1100)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1100)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1100)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1100)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1100)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1100)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블럭도이다.
도 14를 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1100)를 포함할 수 있다.
반도체 장치(1100)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1100)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1100)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 14에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 15는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 15를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1100), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1100)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1100)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1100: 반도체 장치 110: 메모리 셀 어레이
120: 주변회로 130: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로 HVG: 고전압 생성 회로
PS1~PSk: 제1 내지 제k 패스 스위칭 회로들
MBL1~MBLk: 제1 내지 제k 메모리 블럭들
PTR: 패스 트랜지스터

Claims (15)

  1. 비트라인들과 소오스 라인 사이에 연결된 셀 스트링들을 포함하는 다수의 메모리 블럭들;
    상기 메모리 블럭들 중, 선택된 메모리 블럭의 소거 동작을 수행하도록 구성된 주변회로; 및
    소거 커맨드가 수신되면, 상기 메모리 블럭들 중, 비선택된 메모리 블럭에 연결된 로컬 워드라인들을 접지시키고, 상기 소오스 라인에 소거 전압보다 낮은 프리 소거 전압을 인가한 후, 상기 비선택된 메모리 블럭에 연결된 로컬 워드라인들을 플로팅 시키고, 상기 소오스 라인에 상기 소거 전압을 인가하여 상기 선택된 메모리 블럭의 상기 소거 동작이 수행되도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 소오스 라인은 상기 메모리 블럭들과 상기 셀 스트링들 중 일부 스트링들 사이에 배열되는 반도체 장치.
  3. 제1항에 있어서, 상기 주변회로는,
    동작 신호에 응답하여 상기 프리 소거 전압, 상기 소거 전압 및 턴온 전압을 글로벌 라인들 또는 상기 소오스 라인에 인가하도록 구성된 전압 생성 회로;
    상기 글로벌 라인들을 통해 상기 전압 생성 회로에 연결되고, 상기 로컬 워드라인들을 포함하는 로컬 라인들을 통해 상기 메모리 블럭들에 연결되며, 로우 어드레스에 응답하여 상기 메모리 블럭들 중 선택된 메모리 블럭들에 연결된 로컬 라인들을 상기 글로벌 라인들에 연결하도록 구성된 로우 디코더;
    상기 비트라인들을 통해 상기 메모리 블럭들에 연결되며, 페이지 버퍼 제어신호에 응답하여 프로그램, 리드 또는 소거 동작시 선택된 메모리 블럭과 데이터를 주고 받고, 전달받은 데이터를 임시로 저장하도록 구성된 페이지 버퍼;
    컬럼 어드레스에 응답하여 상기 페이지 버퍼와 데이터를 주고받도록 구성된 컬럼 디코더; 및
    외부로부터 전달받은 커맨드 및 어드레스를 상기 제어회로에 전달하거나, 외부로부터 전달받은 데이터를 상기 컬럼 디코더에 전달하거나, 상기 컬럼 디코더로부터 전달받은 데이터를 외부로 출력하도록 구성된 입출력 회로를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제어회로는 외부로부터 수신된 커맨드에 응답하여 상기 동작 신호, 상기 로우 어드레스, 상기 페이지 버퍼 제어신호 및 상기 컬럼 어드레스를 출력하도록 구성된 반도체 장치.
  5. 제3항에 있어서, 상기 로우 디코더는,
    상기 로우 디코더에 응답하여 고전압들을 생성하도록 구성된 고전압 생성 회로; 및
    상기 메모리 블럭들에 각각 연결된 상기 로컬 라인들과 상기 글로벌 라인들 사이에 연결되며, 상기 고전압들에 응답하여 상기 글로벌 라인들에 인가된 전압들을 선택된 메모리 블럭들에 전달하도록 구성된 패스 스위칭 회로들을 포함하는 반도체 장치.
  6. 제1 메모리 블럭들에 연결된 제1 워드라인들을 접지시키는 단계;
    소거 전압이 인가된 소오스 라인에 상기 소거 전압보다 낮은 프리 소거 전압을 인가하는 단계;
    상기 제1 워드라인들을 플로팅시키는 단계; 및
    상기 소오스 라인에 상기 소거 전압을 인가하여 제2 메모리 블럭에 포함된 메모리 셀들을 소거하는 단계를 포함하는 반도체 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 제2 메모리 블럭에 포함된 상기 메모리 셀들을 소거하는 단계는,
    상기 소오스 라인에 상기 소거 전압을 인가하기 이전에, 상기 제2 메모리 블럭에 연결된 제2 워드라인들을 접지시키는 단계 더 포함하는 반도체 장치의 동작 방법.
  8. 제6항에 있어서,
    제1 메모리 블럭들에 연결된 제1 워드라인들을 접지시킬 때, 상기 제2 메모리 블럭에 연결된 제2 워드라인들도 동시에 접지시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
  9. 글로벌 워드라인들을 비선택된 메모리 블럭들에 연결된 로컬 워드라인들에 연결하는 단계;
    상기 글로벌 워드라인들을 접지시키는 단계;
    메모리 블럭들 사이에 배열된 소오스 라인에 프리 소거 전압을 인가하는 단계;
    상기 비선택된 메모리 블럭들에 연결된 로컬 워드라인들을 플로팅시키는 단계;
    상기 글로벌 워드라인들을 선택된 메모리 블럭에 연결된 로컬 워드라인들에 연결하는 단계; 및
    상기 소오스 라인에 상기 프리 소거 전압보다 높은 소거 전압을 인가하여 상기 선택된 메모리 블럭에 포함된 메모리 셀들을 소거하는 단계를 포함하는 반도체 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 글로벌 워드라인들을 비선택된 메모리 블럭들에 연결된 로컬 워드라인들에 연결하는 단계는,
    상기 글로벌 워드라인들과 상기 비선택된 메모리 블럭들에 연결된 로컬 워드라인들 사이에 연결된 패스 트랜지스터들을 턴온하는 단계를 포함하는 반도체 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 글로벌 워드라인들과 상기 비선택된 메모리 블럭들에 연결된 로컬 워드라인들 사이에 연결된 패스 트랜지스터들을 턴온할 때, 상기 글로벌 워드라인들과 상기 선택된 메모리 블럭들에 연결된 로컬 워드라인들 사이에 연결된 패스 트랜지스터들도 턴온하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  12. 제9항에 있어서,
    상기 프리 소거 전압은 0V보다 높고 상기 소거 전압보다 낮은 반도체 장치의 동작 방법.
  13. 제9항에 있어서,
    상기 소오스 라인에 상기 프리 소거 전압을 인가하는 단계는,
    상기 소오스 라인의 전위를 단계적으로 높여서 상기 프리 소거 전압에 도달하도록 하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  14. 제9항에 있어서,
    상기 글로벌 워드라인들을 선택된 메모리 블럭에 연결된 로컬 워드라인들에 연결하는 단계에서, 상기 글로벌 워드라인들은 접지상태로 유지되는 반도체 장치의 동작 방법.
  15. 제9항에 있어서,
    상기 선택된 메모리 블럭에 포함된 메모리 셀들을 소거하는 단계는,
    상기 프리 소거 전압이 인가되는 상기 소오스 라인의 전위를 단계적으로 높여서 상기 소거 전압에 도달하도록 하는 단계를 더 포함하는 반도체 장치의 동작 방법.
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