KR20150139116A

KR20150139116A - 반도체 장치 및 이의 동작 방법

Info

Publication number: KR20150139116A
Application number: KR1020140067008A
Authority: KR
Inventors: 김남경; 최성대; 신재현
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-06-02
Filing date: 2014-06-02
Publication date: 2015-12-11
Also published as: US20150348638A1; US9190164B1

Abstract

본 기술은 제1 셀들과 제2 셀들이 포함된 다수의 페이지들로 구성된 메모리 블록; 상기 페이지들 중 선택된 페이지의 상기 제1 셀들 및 상기 제2 셀들을 리드(read)하도록 구성된 회로그룹; 상기 선택된 페이지의 상기 제1 셀들의 리드 동작시 발생하는 소오스 바운싱 정보를 저장하고 스트로빙 신호를 출력하도록 구성된 스트로빙 제어회로; 및 상기 선택된 페이지의 상기 제2 셀들의 리드 동작시 상기 스트로빙 신호에 따라 상기 회로그룹을 제어하는 제어회로를 포함하는 반도체 장치 및 이의 동작방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}

본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 반도체 장치의 리드 동작에 관한 것이다.

반도체 장치는 데이타가 저장되는 메모리 셀 어레이를 포함한다.

메모리 셀 어레이는 다수의 메모리 블록들을 포함하며, 낸드 플래시(NAND Flash)의 경우 메모리 블록들은 비트라인들과 소오스 라인 사이에 연결된 다수의 스트링들로 이루어진다. 예를 들면, 각각의 스트링은 비트라인과 소오스 라인 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터, 다수의 메모리 셀들 및 드레인 셀렉트 트랜지스터를 포함한다.

반도체 장치의 리드 동작(또는, 검증동작)은 비트라인들을 프리차지하고, 소오스 라인은 접지시킨 상태에서 선택된 워드라인에 리드전압을 인가하여 비트라인들의 전위차에 따라 선택된 메모리 셀들이 프로그램된 셀들인지 프로그램되지 않은 셀들인지를 판단한다.

한편, 소오스 라인은 다수의 스트링들에 공통으로 연결되어 있기 때문에, 리드 동작시 소오스 라인의 저하 또는 스트링에 흐르는 전류 등의 복합적 원인들에 의해 일시적으로 소오스 라인의 전위가 상승할 수 있다. 이러한 현상을 소오스 바운싱(source bouncing)이라 부른다.

특히, 리드 동작시 소오스 바운싱이 발생하면 선택된 메모리 셀들의 문턱전압이 리드전압보다 낮음에도 불구하고, 선택된 메모리 셀들의 문턱전압이 리드전압보다 높은 상태로 판단될 수 있다. 즉, 메모리 셀들의 문턱전압이 실제 문턱전압보다 높은 것으로 잘못 판단될 수 있으므로, 리드 동작의 신뢰도가 저하된다.

이에 따라, 소오스 바운싱을 억제하기 위한 연구가 활발히 진행되고 있으나, 현실적으로 소오스 바운싱의 발생을 원천적으로 차단하기는 어렵다.

본 발명의 실시예는 소오스 바운싱을 억제하는 대신, 소오스 바운싱을 피드백하여 얻은 정보를 토대로 리드 또는 검증동작을 수행함으로써, 소오스 바운싱이 발생하더라도 이를 보상할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.

본 발명의 실시예에 따른 반도체 장치는, 제1 셀들과 제2 셀들이 포함된 다수의 페이지들로 구성된 메모리 블록; 상기 페이지들 중 선택된 페이지의 상기 제1 셀들 및 상기 제2 셀들을 리드(read)하도록 구성된 회로그룹; 상기 선택된 페이지의 상기 제1 셀들의 리드 동작시 발생하는 소오스 바운싱 정보를 저장하고 스트로빙 신호를 출력하도록 구성된 스트로빙 제어회로; 및 상기 선택된 페이지의 상기 제2 셀들의 리드 동작시 상기 스트로빙 신호에 따라 상기 회로그룹을 제어하는 제어회로를 포함한다.

본 발명의 실시예에 따른 반도체 장치의 동작방법은, 선택된 페이지의 제1 셀들의 리드 동작을 수행하는 단계; 상기 제1 셀들의 리드 동작을 수행하는 동안, 상기 선택된 페이지에서 발생하는 소오스 바운싱을 검출하고, 검출된 정보에 대한 바운싱 데이타를 저장하는 단계; 및 상기 선택된 페이지의 제2 셀들의 리드 동작을 수행하되, 상기 바운싱 데이타에 따라 상기 소오스 바운싱이 발생되는 시간에는 상기 제2 셀들을 리드하지 않는 단계를 포함한다.

본 기술은 리드 동작시 발생하는 소오스 바운싱을 피드백하고, 이를 토대로 리드 동작을 수행함으로써 소오스 바운싱을 보상할 수 있다. 이로 인해, 반도체 장치의 리드 및 검증 동작의 신뢰도를 개선할 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 블록을 상세히 설명하기 위한 회로도이다.
도 3은 도 1의 스트로빙 제어회로를 구체적으로 설명하기 위한 도면이다.
도 4는 도 3의 바운싱 데이타 저장부에 저장되는 바운싱 데이타의 예를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 리드 방법을 설명하기 위한 페이지 버퍼의 회로도이다.
도 6은 소오스 바운싱 발생에 따른 스트로빙 신호를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 효과를 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 9는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 10은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 반도체 장치(1000)는 데이타가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램, 리드 및 소거 동작을 수행하는 회로그룹(120)과, 리드 동작시 스트로빙 신호를 출력하는 스트로빙 제어회로(200)와, 회로그룹(120) 및 스트로빙 제어회로(200)를 제어하는 제어회로(130)를 포함한다.

메모리 셀 어레이(110)는 제0 내지 제k 메모리 블록들을 포함한다. 제0 내지 제k 메모리 블록들 각각은 서로 동일하게 구성되는데, 메모리 블록의 상세한 구성은 도 2에서 후술하도록 한다.

회로그룹(120)은 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼 그룹(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.

전압 생성 회로(21)는, 동작명령 신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 동작 명령신호(OP_CMD)는 프로그램 명령신호, 리드 명령신호 및 소거 명령신호를 포함할 수 있다. 예를 들어, 전압 생성 회로(21)는 프로그램 전압(Vpgm) 또는 패스전압(Vpass)을 생성하며, 이 외에도 다양한 레벨을 갖는 전압들을 생성한다.

로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드 라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)에 동작전압들을 전달한다.

페이지 버퍼 그룹(23)은 비트 라인들(BL)을 통해 메모리 블록들과 연결된 다수의 페이지 버퍼들(PB)을 포함하며, 프로그램, 리드 및 소거 동작시 페이지 버퍼 제어신호들(PBSIGNALS) 및 스트로빙 신호(STB)에 응답하여 선택된 페이지의 데이타를 래치들에 임시로 저장한다. 특히, 리드 또는 검증 동작시, 페이지 버퍼 그룹(23)은 활성화된 스트로빙 신호(STB)가 인가되는 동안 비트라인들과 래치들을 서로 차단함으로써, 소오스 바운싱에 의한 전압 변화가 래치들에 전달되는 것을 방지한다.

컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(23)와 데이타를 주고받는다.

입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이타(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이타(DATA)를 외부로 출력한다.

스트로빙 제어회로(200)는 검출 인에이블 신호(EN_D) 및 출력 인에이블 신호(EN_I)에 응답하여 동작한다. 구체적으로 설명하면, 스트로빙 제어회로(200)는 검출 인에이블 신호(EN_D)에 응답하여 제0 내지 제k 메모리 블록들 중, 선택된 메모리 블록의 선택된 페이지의 플래그 셀들을 리드할 때 소오스 라인(SL)에서 발생하는 소오스 바운싱을 검출하여 이를 데이타로 저장한다. 또한, 스트로빙 제어회로(200)는 출력 인에이블 신호(EN_I)에 응답하여, 선택된 페이지에 저장된 데이타에 따라 활성화된 스트로빙 신호(STB)를 출력한다.

제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 회로그룹(120)을 제어하기 위한 동작명령 신호(OP_CMD), 로우 어드레스(RADD), 검출 인에이블 신호(EN_D), 출력 인에이블 신호(EN_I), 페이지 버퍼 제어신호들(PBSIGNALS) 및 컬럼 어드레스(CADD)를 출력한다.

특히, 제어회로(130)는 선택된 메모리 블록의 선택된 페이지의 리드 또는 검증 동작시, 선택된 페이지의 플래그 셀들을 리드하는 동안 소오스 바운싱을 검출하고, 이를 토대로 하여 선택된 페이지의 메인 셀들의 리드 또는 검증 동작시 소오스 바운싱이 발생하는 시간 동안 소오스 바운싱에 의한 전압 변화가 페이지 버퍼 그룹(23)에 전달되지 않도록 회로그룹(120)을 제어한다.

도 2는 도 1의 메모리 블록을 상세히 설명하기 위한 회로도이다. 도 1에는 제0 내지 제k 메모리 블록들이 도시되어 있으나, 각각의 메모리 블록들은 서로 동일하게 구성되므로, 이 중 어느 하나의 메모리 블록을 예를 들어 설명하도록 한다.

도 2를 참조하면, 메모리 블록은 메인 셀들이 포함된 메인 서브블록(MBL)과 플래그 셀들이 포함된 플래그 서브블록(FBL)으로 이루어지며, 메인 서브블록(MBL)과 플래그 서브블록(FBL)은 비트라인들(BL0~BLi)과 소오스 라인(SL) 사이에 연결된 다수의 스트링들(ST)을 포함한다. 예를 들면, 제0 내지 제k 비트라인들(BL0~BLk)에 연결된 스트링들(ST)은 메인 서브블록(MBL)에 포함되고, 제k+1 내지 제i 비트라인들(BLk+1~BLi)은 플래그 서브블록(FBL)에 포함된다. 소오스 라인(SL)은 메모리 블록들에 공통으로 연결되며, 접지단자에 연결된다.

스트링들(ST)은 서로 동일하게 구성되는데, 제0 비트라인(BL0)에 연결된 스트링(ST)을 예로 들면, 스트링(ST)은 소오스 라인(SL)과 제0 비트라인(BL0) 사이에 서로 직렬로 연결된 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0~Fn) 및 드레인 셀렉트 트랜지스터(DST)를 포함한다. 서로 다른 스트링들(ST)에 포함된 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0~Fn)의 게이트들은 제0 내지 제n 워드라인들(WL0~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결된다. 동일한 워드라인에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 따라서, 각각의 페이지들(PG)은 메인 서브블록(MBL)에 포함된 메모리 셀들과 플래그 서브블록(FBL)에 포함된 플래그 셀들을 포함한다. 메인 셀들에는 프로그램 데이터가 저장되고, 플래그 셀들에는 해당 플래그 셀들이 포함된 페이지에 대한 정보가 저장되는데, 예를 들면 페이지에 대한 정보에는 페이지의 LSB(Least Significant Bit) 정보 및 MSB(Most Significant Bit) 정보가 포함될 수 있다.

도 3은 도 1의 스트로빙 제어회로를 구체적으로 설명하기 위한 도면이다.

도 3을 참조하면, 스트로빙 제어회로(200)는 바운싱 검출회로(210), 바운싱 데이타 저장부(220) 및 스트로빙 신호 출력회로(230)를 포함한다.

바운싱 검출회로(210)는 검출 인에이블 신호(EN_D)에 응답하여 소오스 라인(SL)의 전압 변화를 검출한다. 예를 들면, 선택된 페이지의 리드 동작이 시작되면, 제어회로(도 1의 130)는 선택된 페이지에 포함된 플래그 셀들을 리드하여 LSB 정보 및 MSB 정보를 얻고, 이를 토대로 선택된 페이지의 메인 셀들을 리드하도록 회로그룹(도 1의 120)을 제어한다. 선택된 페이지의 플래그 셀들을 리드할 때, 제어회로(130)는 검출 인에이블 신호(EN_D)를 출력하며, 바운싱 검출회로(210)는 검출 인에이블 신호(EN_D)에 응답하여 소오스 라인(SL)의 전압 변화를 검출하고, 선택된 메모리 블록의 선택된 페이지의 소오스 바운싱 정보를 포함하는 바운싱 데이타(SEL#)를 바운싱 데이타 저장부(220)에 저장한다.

바운싱 데이타 저장부(220)는 각 메모리 블록과 각 페이지들에 대한 바운싱 데이타(SEL#)가 저장될 수 있는 저장 공간을 포함한다.

스트로빙 신호 출력회로(230)는 출력 인에이블 신호(EN_I)에 응답하여, 선택된 메모리 블록의 선택된 페이지에 대한 바운싱 데이타(SEL#)에 따라 스트로빙 신호(STB)를 출력한다. 예를 들면, 선택된 페이지의 메인 셀들을 리드할 때, 제어회로(130)는 출력 인에이블 신호(EN_I)를 출력하며, 스트로빙 신호 출력회로(230)는 출력 인에이블 신호(EN_I)에 응답하여 바운싱 데이타(SEL#)를 토대로 하여 스트로빙 신호(STB)의 폭(width) 및 타이밍(timing)을 제어한다.

도 4는 도 3의 바운싱 데이타 저장부에 저장되는 바운싱 데이타의 예를 설명하기 위한 도면이다.

도 4를 참조하면, 바운싱 데이타 저장부(220)는 다수의 저장 공간들을 포함하며, 각각의 저장 공간에는 메모리 블록, 페이지, 소오스 라인(SL)의 아날로그 레벨 및 해당 페이지에 대한 검증동작의 패스/페일 데이타가 저장된다. 예를 들면, 제1 바운싱 데이타(SEL<1>)에는 제0 메모리 블록에 대한 정보 '0', 제0 페이지에 대한 정보 '0', 아날로그 레벨에 대한 정보 '9.5', 검증동작이 페일됐다는 정보 '1' 등이 포함된다. 즉, 제1 바운싱 데이타(SEL<1>)는 제0 메모리 블록의 제0 페이지의 플래그 셀들을 리드할 때, 소오스 바운싱이 9.5 레벨로 발생했으며, 검증동작이 페일됐다는 정보를 포함한다. 제2 바운싱 데이타(SEL<2>)에는 제0 메모리 블록에 대한 정보 '0', 제1 페이지에 대한 정보 '1', 아날로그 레벨에 대한 정보 '10', 검증동작이 패스됐다는 정보 '1' 등이 포함된다. 즉, 제2 바운싱 데이타(SEL<2>)는 제0 메모리 블록의 제1 페이지의 플래그 셀들을 리드할 때, 소오스 바운싱이 10 레벨로 발생했으며, 검증동작이 패스됐다는 정보를 포함한다. 이러한 방식으로, 제M 바운싱 데이타(SEL<M>)에는 제k 메모리 블록에 대한 정보 'k', 제n 페이지에 대한 정보 'n', 아날로그 레벨에 대한 정보 '10', 검증동작이 패스됐다는 정보 '1' 등이 포함된다. 즉, 제M 바운싱 데이타(SEL<M>)는 제k 메모리 블록의 제n 페이지의 플래그 셀들을 리드할 때, 소오스 바운싱이 10 레벨로 발생했으며, 검증동작이 패스됐다는 정보를 포함한다.

즉, 바운싱 데이타 저장부(220)에는 각 페이지들의 플래그 셀들의 리드 동작시 발생한 소오스 바운싱에 관련된 정보가 저장되며, 스트로빙 신호 출력회로(도 3의 230)는 메인 셀들의 리드 동작시 선택된 메모리 블록의 선택된 페이지에 대한 바운싱 데이타(SEL<1>~SEL<M>) 중 어느 하나의 바운싱 데이타를 전달받고, 전달받은 데이타에 따라 스트로빙 신호(STB)를 출력한다.

바운신 데이타에 포함된 상술한 각종 정보는 본 발명의 이해를 돕기 위한 일 예일 뿐이므로, 반도체 장치에 따라 다르게 표현될 수 있다. 상술한 정보 외에도 소오스 바운싱이 발생한 시간, 예를 들면 시작시간과 끝시간에 대한 정보도 포함될 수 있다.

도 5는 본 발명의 실시예에 따른 리드 방법을 설명하기 위한 페이지 버퍼의 회로도이다.

도 5를 참조하면, 선택된 페이지의 메인 셀들을 리드할 때, 페이지 버퍼(PB)에 인가되는 스트로빙 신호(STB)에 따라 비트라인(BL)과 메인 래치(505)가 서로 연결 차단된다. 도 5에는 본 발명의 리드 동작을 상세히 설명하기 위하여 페이지 버퍼(PB)의 일 실시예가 도시되었다.

페이지 버퍼(PB)의 구성을 설명하면 다음과 같다.

페이지 버퍼(PB)는 센싱회로(501), 프리차지 회로(502), 스트로빙 스위칭부(503), 제1 전송회로(504), 메인 래치(505), 제1 리셋회로(506), 제2 전송회로(507), 캐쉬 래치(508), 제2 리셋회로(509) 및 디스차지 회로(510)를 포함할 수 있다. 스트로빙 스위칭부(503)를 제외한 나머지 구성들(501, 502 및 504~510)은 페이지 버퍼 제어신호(PBSIGNALS)에 포함되는 신호들에 응답하여 동작하고, 스트로빙 스위칭부(503)는 스트로빙 신호(STB)에 응답하여 동작할 수 있다. 비트라인(BL)과 메인 래치(505) 사이에 연결된 스트로빙 스위칭부(503)의 구성을 제외한 나머지 구성은 반도체 장치에 따라 변경될 수 있다.

센싱회로(501)는 센싱신호(PBSENSE)에 응답하여 비트라인(BL)과 센싱노드(SO)를 연결하도록 구성된다. 예를 들면, 센싱회로(501)는 센싱신호(PBSENSE)에 응답하여 턴온 또는 턴오프되는 NMOS 트랜지스터(S01)로 구현될 수 있다.

프리차지 회로(502)는 프리차지 신호(PRECHb)에 응답하여 센싱노드(SO)를 양전압으로 프리차지하도록 구성된다. 예를 들면, 프리차지 회로(502)는 프리차지 신호(PRECHb)에 응답하여 턴온 또는 턴오프되는 PMOS 트랜지스터(S03)로 구현될 수 있다.

스트로빙 스위칭부(503)는 스트로빙 신호(STB)에 응답하여 센싱노드(SO)과 제1 전송회로(504)를 연결하도록 구성된다. 예를 들면, 스트로빙 스위칭부(503)는 스트로빙 신호(STB)에 응답하여 턴온 또는 턴오프되는 PMOS 트랜지스터(S02)로 구현될 수 있다. 따라서, 스트로빙 스위칭부(503)는 스트로빙 신호(STB)가 하이(high)로 활성화되면 턴오프되어 센싱노드(SO)와 제1 전송회로(504)를 서로 차단하고, 스트리빙 신호(STB)가 로우(low)로 비활성되면 턴온되어 센싱노드(SO)와 제1 전송회로(504)를 서로 연결한다.

제1 전송회로(504), 메인 래치(505) 및 제1 리셋회로(506)는 스트로빙 스위칭부(503)를 기준으로 하여 센싱회로(501)가 연결된 센싱노드(SO)로부터 반대 방향의 센싱노드(SO)와 공통 노드(CON) 사이에 연결되고, 제2 전송회로(507), 캐쉬 래치(508) 및 제2 리셋회로(509)는 스트로빙 스위칭부(503)를 기준으로 하여 센싱회로(501)가 연결된 센싱노드(SO)와 공통 노드(CON) 사이에 연결된다.

제1 전송회로(504)는 센싱노드(SO)와 메인 래치(505) 사이에서 병렬로 연결된 NMOS 트랜지스터들(S04, S05)로 구현될 수 있다. NMOS 트랜지스터들(S04, S05) 중 하나(S04)는 제1 전송신호(TRAN_A)에 응답하여 턴온 또는 턴오프되고, 다른 하나(S05)는 제2 전송신호(TRAN_B)에 응답하여 턴온 또는 턴오프된다.

메인 래치(505)는 제1 인터버(I1)와 제2 인터버(I2)로 구현되며, 제1 전송회로(504)와 제1 리셋회로(506) 사이에 연결된다. 제1 인버터(I1)의 출력노드를 메인 노드(Qm)로 정의하면, 리드 동작시 비트라인(BL)의 전압(VBL)에 따라 메인 노드(Qm)의 데이타가 유지되거나 바뀌고, 메인 노드(Qm)에 저장된 데이타에 따라 선택된 메모리 셀의 프로그램 상태가 판단된다. 따라서, 리드 동작시, 제1 전송회로(504)의 NMOS 트랜지스터(S05), 스트로빙 스위칭부(503)의 PMOS 트랜지스터(S02), 센싱회로(501)의 NMOS 트랜지스터(S01)가 모두 턴온되어 있으면, 비트라인(BL)과 메인 래치(505)가 서로 연결되어 비트라인 전압(VBL)이 메인 노드(Qm)에 전달된다. 만약, 제1 전송회로(504)의 NMOS 트랜지스터(S05)와 센싱회로(501)의 NMOS 트랜지스터(S01)는 모두 턴온되어 있으나, 스트로빙 스위칭부(503)의 PMOS 트랜지스터(S02)가 턴오프되어 있으면, 비트라인 전압(VBL)이 메인 래치(Qm)에 전달되지 않는다.

제1 리셋회로(506)는 메인 래치(505)와 공통 노드(CON) 사이에서 병렬로 연결된 NMOS 트랜지스터들(S06, S07)로 구현될 수 있다. NMOS 트랜지스터들(S06, S07) 중 하나(S06)는 제1 리셋신호(RESET_A)에 응답하여 턴온 또는 턴오프되고, 다른 하나(S07)는 제2 리셋신호(RESET_B)에 응답하여 턴온 또는 턴오프된다.

제2 전송회로(507)는 센싱노드(SO)와 캐쉬 래치(508) 사이에서 병렬로 연결된 NMOS 트랜지스터들(S08, S09)로 구현될 수 있다. NMOS 트랜지스터들(S08, S09) 중 하나(S08)는 제3 전송신호(TRAN_C)에 응답하여 턴온 또는 턴오프되고, 다른 하나(S09)는 제4 전송신호(TRAN_D)에 응답하여 턴온 또는 턴오프된다.

캐쉬 래치(508)는 제3 인터버(I3)와 제4 인터버(I4)로 구현되며, 제2 전송회로(507)와 제2 리셋회로(509) 사이에 연결된다. 제3 인버터(I3)의 출력노드는 캐쉬 노드(Qc)로 정의된다.

제2 리셋회로(509)는 캐쉬 래치(508)와 공통 노드(CON) 사이에서 병렬로 연결된 NMOS 트랜지스터들(S10, S11)로 구현될 수 있다. NMOS 트랜지스터들(S10, S11) 중 하나(S10)는 제3 리셋신호(RESET_C)에 응답하여 턴온 또는 턴오프되고, 다른 하나(S11)는 제4 리셋신호(RESET_D)에 응답하여 턴온 또는 턴오프된다.

도 6은 소오스 바운싱 발생에 따른 스트로빙 신호를 설명하기 위한 도면이다.

도 6을 참조하면, 메인 셀들의 리드 동작시 스트로빙 신호(STB)는 소오스 라인(SL)의 전압이 0V이면(601) 로우(low; L)로 비활성화되고, 소오스 라인(SL)의 전압이 소오스 바운싱에 의해 상승하는 동안(602)에는 하이(high; H)로 활성화된다. 특히, 소오스 바운싱이 발생하는 시작시간(T1)과 끝시간(T2)에 대한 데이타로 인해, 선택된 메인 셀들의 리드 동작시 각 페이지마다 스트로빙 신호(STB)가 활성화되는 시간이 조절될 수 있다.

도 7은 본 발명의 실시예에 따른 효과를 설명하기 위한 도면이다.

도 7을 참조하면, 종래와 같이 소오스 바운싱을 고려하지 않고 메인 셀들을 리드하면, 메인 셀들의 실질적인 문턱전압보다 더 높게(701) 메모리 셀들이 리드될 수 있다.

하지만, 상술한 본 발명의 실시 예와 같이 각 메모리 블록의 각 페이지마다, 소오스 바운싱이 발생되는 시간과 레벨에 대한 정보를 토대로 하여 스트로빙 신호(STB)를 하이(H)로 활성화하므로, 서로 다른 페이지들에 포함된 메인 셀들의 리드 동작시, 소오스 바운싱으로 인한 비트라인 전압(VBL)의 변화가 메인 래치(505)에 전달되는 것을 방지할 수 있다. 따라서, 제1 문턱전압(VT1)과 제2 문턱전압(VT2) 사이에 문턱전압이 분포하는 메인 셀들의 리드 동작의 신뢰도를 개선할 수 있다.

상술한 실시 예에서는 리드 동작을 설명하였으나, 프로그램 또는 소거 동작시 수행되는 검증동작도 리드 동작과 동일하므로, 검증동작에도 상술한 방법을 사용할 수 있다.

도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.

도 8을 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다.

SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.

버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이타 또는 반도체 장치(1000)로부터 리드된 데이타가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이타가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이타를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이타 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.

반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.

도 9는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.

도 9를 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다.

반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.

메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이타 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이타에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이타 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 9에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이타를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.

본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.

도 10은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.

도 10을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.

메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.

본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

1000: 반도체 장치 110: 메모리 셀 어레이
120: 회로그룹 130: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 그룹 24: 컬럼 디코더
25: 입출력 회로 MBL: 메인 서브블록
FBL: 플래그 서브블록 ST: 스트링
PG: 페이지 200: 스트로빙 제어회로
210: 바운싱 검출회로 220: 바운싱 데이타 저장부
230: 스트로빙 신호 출력회로

Claims

제1 셀들과 제2 셀들이 포함된 다수의 페이지들로 구성된 메모리 블록;
상기 페이지들 중 선택된 페이지의 상기 제1 셀들 및 상기 제2 셀들을 리드(read)하도록 구성된 회로그룹;
상기 선택된 페이지의 상기 제1 셀들의 리드 동작시 발생하는 소오스 바운싱 정보를 저장하고 스트로빙 신호를 출력하도록 구성된 스트로빙 제어회로; 및
상기 선택된 페이지의 상기 제2 셀들의 리드 동작시 상기 스트로빙 신호에 따라 상기 회로그룹을 제어하는 제어회로를 포함하는 반도체 장치.
제1항에 있어서, 상기 메모리 블록은,
상기 제1 셀들이 포함된 제1 서브블록과 상기 제2 셀들이 포함된 제2 서브블록을 포함하는 반도체 장치.
제2항에 있어서,
상기 제1 서브블록과 상기 제2 서브블록은 상기 다수의 페이지들을 서로 공유하며, 비트라인들과 소오스 라인 사이에 연결된 다수의 스트링들을 포함하는 반도체 장치.
제3항에 있어서,
상기 비트라인들은 상기 스트링들에 각각 연결되고, 상기 소오스 라인은 상기 스트링들에 공통으로 연결된 반도체 장치.
제1항에 있어서, 상기 회로그룹은,
동작명령 신호에 응답하여 다양한 레벨의 동작전압들을 생성하도록 구성된 전압 생성 회로;
로우 어드레스에 응답하여 상기 메모리 블록을 선택하도록 구성된 로우 디코더;
상기 메모리 블록과 비트라인들을 통해 데이타를 서로 주고받으며, 상기 선택된 페이지의 리드 동작시, 상기 스트로빙 신호에 응답하여 상기 비트라인들을 통해 전달되는 데이터를 저장 또는 차단하도록 구성된 페이지 버퍼 그룹;
컬럼 어드레스에 응답하여 상기 페이지 버퍼 그룹과 데이타를 주고받도록 구성된 컬럼 디코더; 및
외부로부터 전달받은 명령신호 및 어드레스를 상기 제어회로에 전달하고, 외부로부터 전달받은 데이타를 상기 컬럼 디코더와 서로 주고받도록 구성된 입출력 회로를 포함하는 반도체 장치.
제1항에 있어서, 상기 스트로빙 제어회로는,
검출 인에이블 신호에 응답하여 상기 페이지들 각각에 대한 상기 소오스 바운싱 정보를 저장하고, 출력 인에이블 신호에 응답하여 상기 저장된 소오스 바운싱 정보에 따라 상기 스트로빙 신호를 출력하는 반도체 장치;
제6항에 있어서, 상기 스트로빙 제어회로는,
상기 검출 인에이블 신호에 응답하여, 상기 선택된 페이지의 리드 동작시 발생하는 소오스 바운싱을 검출하고, 상기 검출된 정보에 대한 바운싱 데이타를 출력하도록 구성된 바운싱 검출회로;
상기 바운싱 데이타가 저장되는 바운싱 데이타 저장부; 및
상기 출력 인에이블 신호에 응답하여, 상기 선택된 페이지에 대응되는 상기 바운싱 데이타에 따라 스트로빙 신호를 출력하도록 구성된 스트로빙 신호 출력회로를 포함하는 반도체 장치.
제7항에 있어서,
상기 바운싱 검출회로는 상기 바운싱 데이터로써 상기 소오스 바운싱이 검출되는 시작시간, 끝시간, 선택된 메모리 블록 및 선택된 페이지에 대한 정보를 더 포함하는 반도체 장치.
제7항에 있어서,
상기 스트로빙 신호 출력회로는 상기 선택된 페이지의 상기 제1 셀들의 리드 동작시 소오스 바운싱이 발생되는 시간 동안 상기 스트로빙 신호를 활성화하는 반도체 장치.
제7항에 있어서,
상기 스트로빙 신호 출력회로는 상기 바운싱 데이타에 따라 상기 스트로빙 신호의 폭(width) 및 타이밍(timing)을 제어하는 반도체 장치.
제5항에 있어서,
상기 페이지 버퍼 그룹은 상기 비트라인들에 각각 연결된 다수의 페이지 버퍼들을 포함하는 반도체 장치.
제11항에 있어서, 상기 페이지 버퍼들 각각은,
데이타가 임시로 저장되도록 구성된 메인 래치;
센싱신호에 응답하여 상기 비트라인과 센싱노드를 서로 연결하여 상기 비트라인의 전압을 상기 센싱노드에 전달하도록 구성된 센싱회로; 및
상기 스트로빙 신호에 응답하여 상기 센싱노드와 상기 메인 래치를 연결하거나 차단하도록 구성된 스트로빙 스위칭부를 포함하는 반도체 장치.
제12항에 있어서,
상기 스트로빙 스위칭부는 상기 스트로빙 신호에 응답하여 턴온 또는 턴오프되는 PMOS 트랜지스터로 구현되는 반도체 장치.
제13항에 있어서,
상기 스트로빙 신호는 상기 선택된 페이지의 리드 동작시, 상기 소오스 바운싱 발생하지 않으면 로우(low)로 비활성화되고, 상기 소오스 바운싱이 발생하는 동안에는 하이(high)로 활성화되는 반도체 장치.
선택된 페이지의 제1 셀들의 리드 동작을 수행하는 단계;
상기 제1 셀들의 리드 동작을 수행하는 동안, 상기 선택된 페이지에서 발생하는 소오스 바운싱을 검출하고, 검출된 정보에 대한 바운싱 데이타를 저장하는 단계; 및
상기 선택된 페이지의 제2 셀들의 리드 동작을 수행하되, 상기 바운싱 데이타에 따라 상기 소오스 바운싱이 발생되는 시간에는 상기 제2 셀들을 리드하지 않는 단계를 포함하는 반도체 장치의 동작방법.
제15항에 있어서,
상기 바운싱 데이타는 상기 소오스 바운싱의 레벨, 상기 소오스 바운싱이 발생되는 시작시간과 끝시간, 상기 선택된 페이지가 포함된 메모리 블록 및 상기 선택된 페이지에 대한 정보를 포함하는 반도체 장치의 동작방법.
제15항에 있어서, 상기 선택된 페이지의 제2 셀들의 리드 동작은,
상기 바운싱 데이타가 비활성화될 때 상기 제2 셀들을 리드하고,
상기 바운싱 데이타가 활성화될 때에는 상기 제2 셀들을 리드하지 않는 반도체 장치의 동작방법.
제17항에 있어서, 상기 바운싱 데이타가 활성화될 때에는 상기 제2 셀들을 리드하지 않는 동작은,
상기 제2 셀들에 연결된 비트라인들의 전압을 페이지 버퍼들에 전달하지 않도록 하는 반도체 장치의 동작방법.
제15항에 있어서, 상기 선택된 페이지의 제2 셀들의 리드 동작이 완료되면,
다음 페이지의 제1 셀들을 리드하는 단계;
상기 다음 페이지의 제1 셀들을 리드하는 동안 발생하는 소오스 바운싱을 검출하고, 상기 검출된 정보에 대한 바운싱 데이타를 저장하는 단계; 및
상기 다음 페이지의 제2 셀들의 리드 동작을 수행하되, 상기 다음 페이지의 상기 바운싱 데이타에 따라 상기 소오스 바운싱이 발생되는 시간에 상기 제2 셀들을 리드하지 않는 단계를 더 포함하는 반도체 장치의 동작방법.
제19항에 있어서,
상기 제2 셀들을 리드하지 않는 구간의 폭 및 타이밍은 상기 바운싱 데이타에 따라 결정되는 반도체 장치의 동작방법.