KR20150049908A - 반도체 메모리 장치 및 그것의 소거 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 기판 위에 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 글로벌 워드 라인들과 로컬 워드 라인들 사이에 연결되는 노멀 패스 트랜지스터들을 포함하는 패스 트랜지스터 그룹, 그리고 노멀 패스 트랜지스터들의 게이트들에 공통 연결되는 블록 워드 라인 및 글로벌 워드 라인들에 연결되는 어드레스 디코더를 포함한다. 이때 어드레스 디코더는 복수의 메모리 셀들의 채널에 소거 전압이 제공될 때 블록 워드 라인의 전압에서 글로벌 워드 라인들의 전압을 뺀 값을 단계적으로 증가시킨다.

Description

반도체 메모리 장치 및 그것의 소거 방법{SEMICONDUCTOR MEMORY DEVICE AND ERASING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 소거 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 이러한 반도체 메모리 장치의 소거 동작에 있어서, 메모리 셀의 채널과 워드 라인 사이에는 높은 전계(Electric Field)가 형성된다. 소거 동작이 반복되면 이러한 높은 전계로 인해 메모리 셀은 점차 열화하게 된다.
본 발명의 실시 예는 메모리 셀의 열화를 방지하는 반도체 메모리 장치 및 그것의 소거 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 기판 위에 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 글로벌 워드 라인들과 상기 복수의 메모리 셀들에 연결되는 로컬 워드 라인들 사이에 연결되는 노멀 패스 트랜지스터들을 포함하는 패스 트랜지스터 그룹; 및 상기 노멀 패스 트랜지스터들의 게이트들에 공통 연결되는 블록 워드 라인 및 상기 글로벌 워드 라인들에 연결되는 어드레스 디코더를 포함한다. 상기 어드레스 디코더는 상기 복수의 메모리 셀들의 채널에 소거 전압이 제공될 때 상기 블록 워드 라인의 전압에서 상기 글로벌 워드 라인들의 전압을 뺀 값을 단계적으로 증가시키도록 구성된다.
본 발명의 다른 일면은 반도체 메모리 장치의 소거 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 소거 방법은 복수의 메모리 셀들의 채널에 소거 전압을 제공(provide)하는 단계; 및 상기 소거 전압이 제공될 때 노멀 패스 트랜지스터들의 게이트들에 공통 연결된 블록 워드 라인의 전압에서 글로벌 워드 라인들의 전압을 뺀 값을 단계적으로 증가시키는 단계; 및 상기 글로벌 워드 라인들을 통해 상기 로컬 워드 라인들에 접지 전압을 인가하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 소거 방법은 복수의 메모리 셀들의 채널에 소거 전압을 제공하는 단계; 및 노멀 패스 트랜지스터들의 게이트들에 공통 연결된 블록 워드 라인의 전압을 단계적으로 증가시키는 단계; 및 상기 블록 워드 라인의 전압이 소정의 전압 레벨에 도달할 때 글로벌 워드 라인들에 접지 전압을 인가하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 기판 위에 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들에 연결되는 로컬 워드 라인들; 및 상기 로컬 워드 라인들에 연결되는 어드레스 디코더를 포함한다. 상기 어드레스 디코더는 상기 로컬 워드 라인들을 플로팅시킴으로써 상기 복수의 메모리 셀들의 채널에 제공되는 소거 전압에 의해 상기 로컬 워드 라인들의 전압을 상승시킨 후에, 상기 로컬 워드 라인들의 전압을 단계적으로 디스차지하도록 구성된다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 기판 위에 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들에 연결되는 로컬 워드 라인들; 및 상기 로컬 워드 라인들에 연결되는 어드레스 디코더를 포함한다. 상기 어드레스 디코더는 상기 로컬 워드 라인들을 플로팅시킴으로써 상기 복수의 메모리 셀들의 채널에 제공되는 소거 전압에 의해 상기 로컬 워드 라인들의 전압을 상승시킨 후에, 상기 로컬 워드 라인들의 전압을 단계적으로 디스차지하도록 구성된다.
본 발명의 실시 예에 따르면 메모리 셀의 열화를 방지하는 반도체 메모리 장치 및 그것의 소거 방법이 제공된다.
도 1은 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 어드레스 디코더를 좀 더 구체적으로 보여주는 블록도이다.
도 6은 도 5의 블록 디코더, 글로벌 라인 제어기 및 패스 트랜지스터 그룹들 중 어느 하나의 연결 관계를 설명하기 위한 도면이다.
도 7은 소거 동작 시 선택된 메모리 블록에 인가되는 전압을 보여주는 타이밍도이다.
도 8은 소거가 수행되는 메모리 블록에 인가되는 전압의 다른 실시 예를 보여주는 타이밍도이다.
도 9는 소거가 수행되는 메모리 블록에 인가되는 전압의 또 다른 실시 예를 보여주는 타이밍도이다.
도 10은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 11은 도 10의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140) 및 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함한다. 복수의 셀 스트링들 각각은 기판위에 적층되는 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cell)로 정의될 수 있다. 메모리 셀 어레이(110)에 대해서는 도 2 내지 도 4를 참조하여 더 상세히 설명된다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 로컬 드레인 선택 라인들, 로컬 워드 라인들, 로컬 소스 선택 라인 및 공통 소스 라인을 포함한다. 실시 예로서, 행 라인들(RL)은 로컬 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 행 라인들(RL)을 구동하도록 구성된다. 어드레스 디코더(120)는 외부 또는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.
반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 즉 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(120)는 이러한 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 메모리 셀 어레이(110)의 메모리 셀들의 채널에 소거 전압(Vers)이 인가될 때 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 선택된 메모리 블록과 연결된 행 라인들(RL)이 제어됨으로써 선택된 메모리 블록에 포함된 메모리 셀들의 데이터는 소거된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(130)는 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(130)는 제어 로직(150)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(130)는 외부 전압을 레귤레이팅하여 전원 전압을 생성하는 회로를 포함할 수 있다. 예를 들면, 전압 발생기(130)는 복수의 펌핑 커패시터들을 포함하고, 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 발생할 수 있다. 복수의 전압들 중 소거 전압(Vers)은 메모리 셀 어레이(110)의 벌크 영역에 인가되어 선택된 메모리 블록의 메모리 셀들의 채널에 전달된다. 복수의 전압들 중 다른 일부는 어드레스 디코더(120)에 전달된다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다.
소거 동작 시에, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 플로팅시킬 수 있다. 프로그램 동작 및 읽기 동작 시에, 읽기 및 쓰기 회로(140)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 통신할 수 있다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(140)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120), 전압 발생기(130) 및 읽기 및 쓰기 회로(140)에 연결된다. 제어 로직(150)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 제어 신호(CTRL)를 수신한다. 제어 로직(150)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 제어 로직(150) 및 어드레스 디코더(120)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(140)에 전달하고, 읽기 및 쓰기 회로(140)로부터의 데이터(DATA)를 외부로 전달하도록 구성될 것이다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 3을 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 +Z 방향을 따라 적층된 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 제 1 높이를 갖는다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 소스는 공통 소스 라인(CSL)에 연결되고, 그것의 게이트는 로컬 소스 선택 라인(LSSL)에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 2 내지 n+1 높이들을 갖는다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 각 셀 스트링의 제 1 메모리 셀(MC1)의 게이트는 제 1 로컬 워드 라인(LWL1)에 연결된다. 각 셀 스트링의 제 2 메모리 셀(MC2)의 게이트는 제 2 로컬 워드 라인(LWL2)에 연결된다. 각 셀 스트링의 제 3 메모리 셀(MC3)의 게이트는 제 3 로컬 워드 라인(LWL3)에 연결된다. 각 셀 스트링의 제 4 메모리 셀(MC4)의 게이트는 제 4 로컬 워드 라인(LWL4)에 연결된다. 각 셀 스트링의 제 n 메모리 셀(MCn)의 게이트는 제 n 로컬 워드 라인(LWLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 제 n+2 높이를 갖는다. 동일한 행, 즉 +X 방향으로 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 로컬 드레인 선택 라인에 연결된다. 셀 스트링들(CS11~CS1m) 각각에 포함된 드레인 선택 트랜지스터(DST)의 게이트는 제 1 로컬 드레인 선택 라인(LDSL1)에 연결된다. 셀 스트링들(CS21~CS2m) 각각에 포함된 드레인 선택 트랜지스터(DST)의 게이트는 제 2 로컬 드레인 선택 라인(LDSL2)에 연결된다.
동일한 열, 즉 +Y 방향으로 배열된 셀 스트링들의 드레인 선택 트랜지스터(DST)는 동일한 비트 라인에 연결된다. 셀 스트링들(CS11,CS21)에 포함된 드레인 선택 트랜지스터(DST)는 제 1 비트 라인(BL1)에 연결된다. 셀 스트링들(CS1m~CS2m)에 포함된 드레인 선택 트랜지스터(DST)는 제 m 비트 라인(BLm)에 연결된다.
실시 예로서, 도 3에 도시되지는 않으나, 드레인 선택 트랜지스터(DST)와 제 1 내지 제 n 메모리 셀들(MC1~MCn) 사이에 적어도 하나의 더미 메모리 셀이 더 제공되고, 소스 선택 트랜지스터(SST)와 제 1 내지 제 n 메모리 셀들(MC1~MCn) 사이에 적어도 하나의 더미 메모리 셀이 더 제공될 수 있다. 이 밖에도 더미 메모리 셀은 다양한 목적들을 위해 메모리 셀들 사이 또는 메모리 셀들과 인접하게 배치될 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 드레인 선택 트랜지스터(DST)를 포함한다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 'U'자형으로 형성된다.
각 셀 스트링의 소스 선택 트랜지스터(SST)의 소스는 공통 소스 라인(CSL)에 연결되고, 그것의 게이트는 로컬 소스 선택 라인(LSSL)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다.
동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 각 셀 스트링의 제 1 메모리 셀(MC1)의 게이트는 제 1 로컬 워드 라인(LWL1)에 연결된다. 각 셀 스트링의 제 2 메모리 셀(MC2)의 게이트는 제 2 로컬 워드 라인(LWL2)에 연결된다. 각 셀 스트링의 제 p 메모리 셀(MCp)의 게이트는 제 p 로컬 워드 라인(LWLp)에 연결된다. 각 셀 스트링의 제 p+1 메모리 셀(MCp+1)의 게이트는 제 p+1 로컬 워드 라인(LWLp+1)에 연결된다. 각 셀 스트링의 제 n-1 메모리 셀(MCn-1)의 게이트는 제 n-1 로컬 워드 라인(LWLn-1)에 연결된다. 각 셀 스트링의 제 n 메모리 셀(MCn)의 게이트는 제 n 로컬 워드 라인(LWLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)는 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)을 연결한다. 각 셀 스트링에서 파이프 트랜지스터(PT)의 게이트는 로컬 파이프 선택 라인(LPL)에 연결된다. 다른 예로서, 동일한 행, 즉 +X 방향으로 배열된 셀 스트링들의 파이프 트랜지스터(PT)의 게이트는 동일한 로컬 파이프 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 파이프 트랜지스터(PT)의 게이트는 상이한 로컬 파이프 선택 라인에 연결될 수 있다.
동일한 행으로 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 로컬 드레인 선택 라인에 연결된다. 셀 스트링들(CS11'~CS1m') 각각에 포함된 드레인 선택 트랜지스터(DST)의 게이트는 제 1 로컬 드레인 선택 라인(LDSL1)에 연결된다. 셀 스트링들(CS21'~CS2m') 각각에 포함된 드레인 선택 트랜지스터(DST)의 게이트는 제 2 로컬 드레인 선택 라인(LDSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 선택 트랜지스터(PT)가 포함된 것을 제외하면 도 3의 메모리 블록(BLK1)과 도 4의 메모리 블록(BLK1')은 유사한 등가 회로를 갖는다.
도 5는 도 1의 어드레스 디코더(120)를 좀 더 구체적으로 보여주는 블록도이다.
도 5를 참조하면, 어드레스 디코더(120)는 블록 디코더(121), 글로벌 워드 라인 제어기(122) 및 패스 트랜지스터 회로(123)를 포함한다.
블록 디코더(121)는 어드레스(ADDR)를 수신한다. 소거 동작 시에 어드레스(ADDR)에는 블록 어드레스가 포함된다. 블록 디코더(121)는 블록 어드레스에 따라 제 1 내지 제 z 패스 트랜지스터 그룹들(210~2z0) 중 어느 하나를 선택한다. 예시적으로, 블록 디코더(121)는 복수의 블록 워드 라인들을 통하여 각각 제 1 내지 제 z 패스 트랜지스터 그룹들(210~2z0)에 연결되어 있고, 어드레스(ADDR)에 따라 복수의 블록 워드 라인들 중 어느 하나를 활성화할 것이다.
글로벌 라인 제어기(122)는 글로벌 라인들(GLs)을 통해 제 1 내지 제 z 패스 트랜지스터 그룹들(210~2z0)에 연결된다. 글로벌 워드 라인 제어기(122)는 제어 로직(150, 도 1 참조)의 제어에 응답하여 전압 발생기(130)로부터 제공되는 전압들을 글로벌 라인들(GLs)에 인가할 것이다.
패스 트랜지스터 회로(123)는 제 1 내지 제 Z 패스 트랜지스터 그룹들(210~2Z0)을 포함한다. 제 1 내지 제 Z 패스 트랜지스터 그룹들(210~2Z0) 각각은 복수의 패스 트랜지스터들을 포함한다. 제 1 패스 트랜지스터 그룹(210) 내지 제 Z 패스 트랜지스터 그룹(2Z0)은 각각 제 1 로컬 라인들(LLs1) 내지 제 Z 로컬 라인들(LLsZ)에 연결되어 있다. 제 1 패스 트랜지스터 그룹(210)은 글로벌 라인들(GLs)과 제 1 로컬 라인들(LLs1) 사이에 연결된다. 제 2 패스 트랜지스터 그룹(220)은 글로벌 라인들(GLs)과 제 2 로컬 라인들(LLs2) 사이에 연결된다. 제 Z 패스 트랜지스터 그룹(2Z0)은 글로벌 라인들(GLs)과 제 Z 로컬 라인들(LLsZ) 사이에 연결된다. 제 1 내지 제 z 패스 트랜지스터 그룹들(210~2Z0) 중 블록 디코더(121)에 의해 선택된 패스 트랜지스터 그룹은 글로벌 라인들(GLs)과 해당 로컬 라인들을 전기적으로 연결할 것이다.
도 6은 도 5의 블록 디코더(121), 글로벌 라인 제어기(122), 그리고 패스 트랜지스터 그룹들(210~2z0) 중 어느 하나(210)의 연결 관계를 설명하기 위한 도면이다.
도 6을 참조하면 제 1 패스 트랜지스터 그룹(210)은 로컬 소스 선택 라인(LSSL), 로컬 워드 라인들(LWL1~LWLn) 및 로컬 드레인 선택 라인들(LDSL1,LDSL2)에 연결된다. 로컬 소스 선택 라인(LSSL), 로컬 워드 라인들(LWL1~LWLn) 및 로컬 드레인 선택 라인들(LDSL1,LDSL2)은 제 1 로컬 라인들(LLs1)을 구성할 것이다. 로컬 소스 선택 라인(LSSL), 로컬 워드 라인들(LWL1~LWLn) 및 로컬 드레인 선택 라인들(LDSL1,LDSL2)은 도 3 및 도 4를 참조하여 설명된 바와 같이 제 1 메모리 블록(BLK1, BLK1')에 연결될 것이다.
제 1 패스 트랜지스터 그룹(210)은 소스 패스 트랜지스터(SPT), 제 1 내지 제 n 노멀 패스 트랜지스터들(NPT1~NPTn), 그리고 제 1 및 제 2 드레인 패스 트랜지스터들(DPT1, DPT2)을 포함한다.
소스 패스 트랜지스터(SPT)는 글로벌 소스 선택 라인(GSSL)과 로컬 소스 선택 라인(LSSL) 사이에 연결된다. 제 1 내지 제 n 노멀 패스 트랜지스터들(NPT1~NPTn)은 제 1 내지 제 n 글로벌 워드 라인(GWL1~GWLn)과 로컬 워드 라인(LWL1~LWLn) 사이에 연결된다. 제 1 및 제 2 드레인 패스 트랜지스터들(DPT1,DPT2)은 제 1 및 제 2 글로벌 드레인 선택 라인들(GDSL1,GDSL2)과 제 1 및 제 2 로컬 드레인 선택 라인들(LDSL1,LDSL2) 사이에 연결된다.
블록 디코더(121)는 블록 워드 라인(BLKWL)을 통해 소스 패스 트랜지스터(SPT), 제 1 내지 제 n 노멀 패스 트랜지스터들(NPT1~NPTn), 그리고 제 1 및 제 2 드레인 패스 트랜지스터들(DPT1, DPT2)의 게이트들에 공통 연결된다. 소거 동작 시에 블록 디코더(121)는 전압 발생기(130)로부터 전압을 제공받고, 제공된 전압을 블록 워드 라인(BLKWL)에 전달한다.
글로벌 라인 제어기(122)는 글로벌 소스 선택 라인(GSSL), 제 1 내지 제 n 글로벌 워드 라인들(GWL1~GWLn), 그리고 제 1 및 제 2 글로벌 드레인 선택 라인들(GDSL1,GDSL2)에 연결된다. 글로벌 소스 선택 라인(GSSL), 제 1 내지 제 n 글로벌 워드 라인들(GWL1~GWLn), 그리고 제 1 및 제 2 글로벌 드레인 선택 라인들(GDSL1,GDSL2)은 도 5를 참조하여 설명된 글로벌 라인들(GLs)을 구성한다. 소거 동작 시에 글로벌 라인 제어기(122)는 전압 발생기(130)로부터 전압들을 제공받고, 제어 로직(150)의 제어에 응답하여 제공된 전압들을 글로벌 라인들(GLs)에 전달한다.
실시 예로서, 메모리 블록(BLK1)이 도 4를 참조하여 설명된 실시 예 (BLK1')와 같이 구성되는 경우, 글로벌 라인 제어기(122)에 연결된 글로벌 파이프 선택 라인이 더 제공되고, 제 1 패스 트랜지스터 그룹(210)은 로컬 파이프 라인(LPL, 도 4 참조)과 글로벌 파이프 선택 라인 사이에 연결되는 파이프 패스 트랜지스터를 더 포함할 것이다.
도 7은 소거 동작 시 선택된 메모리 블록(BLK1)에 인가되는 전압을 보여주는 타이밍도이다.
도 6 및 도 7을 참조하면, 제 1 시간(T1)에서 블록 워드 라인(BLKWL)에 블록 워드 라인 전압(Vblk)이 인가된다.
제 2 시간(T2)에서 셀 스트링들(CS11~CS1m, CS21~CS2m)의 메모리 셀들의 채널에 고전압의 프리 전압(Vpre)이 전달된다. 예를 들면 전압 발생기(130)에서 발생된 프리 전압(Vpre)은 메모리 블록(BLK1)의 벌크 영역 및 공통 소스 라인(CSL)을 거쳐 메모리 셀들의 채널에 전달된다.
글로벌 워드 라인들(GWL1~GWLn)에는 워드 라인 전압(Vwl)이 인가된다. 워드 라인 전압(Vwl)은 글로벌 워드 라인들(GWL1~GWLn)을 통하여 노멀 패스 트랜지스터들(NPT1~NPTn)에 전달된다. 한편 노멀 패스 트랜지스터들(NPT1~NPTn)의 게이트들은 블록 워드 라인(BLKWL)을 통하여 블록 워드 라인 전압(Vblk)을 수신한다. 이때 워드 라인 전압(Vwl)은 블록 워드 라인 전압(Vblk)보다 높다. 각 노멀 패스 트랜지스터는 그것의 게이트의 전압에서 그것의 소스의 전압을 뺀 값이 해당 문턱 전압보다 높을 때 턴온된다. 각 노멀 패스 트랜지스터의 게이트에 인가되는 블록 워드 라인 전압(Vblk)은 그것의 소스에 인가되는 전압(Vwl)보다 작으므로 노멀 패스 트랜지스터들(NPT1~NPTn)은 턴오프된다. 따라서 글로벌 워드 라인들(GWL1~GWLn)과 로컬 워드 라인들(LWL1~LWLn)은 전기적으로 분리되고, 로컬 워드 라인들(LWL1~LWLn)은 플로팅된다. 로컬 워드 라인들(LWL1~LWLn)의 전압은 메모리 셀들의 채널에 인가되는 프리 전압(Vpre)에 의하여 부스팅된다.
제 3 시간(T3)에서 셀 스트링들(CS11~CS1m, CS21~CS2m)의 메모리 셀들의 채널에 프리 전압(Vpre)보다 더 높은 소거 전압(Vers)이 인가된다. 로컬 워드 라인들(LWL1~LWLn)은 플로팅 상태이므로 로컬 워드 라인들(LWL1~LWLn)의 전압들은 더 상승한다.
글로벌 드레인 선택 라인들(GDSL1,GDSL2) 및 글로벌 소스 선택 라인(GSSL)에는 선택 라인 전압(Vsl)이 인가된다. 선택 라인 전압(Vsl)은 블록 워드 라인 전압(Vblk)에서 패스 트랜지스터의 문턱 전압을 뺀 값보다 높다. 예를 들면, 선택 라인 전압(Vsl)은 블록 워드 라인 전압(Vblk)보다 높게 설정될 수 있다. 드레인 패스 트랜지스터들(DPT1,DPT2) 및 소스 패스 트랜지스터(SPT)는, 그것의 게이트 전압에서 그것의 소스 전압을 뺀 값이 해당 문턱 전압보다 낮으므로 턴오프된다. 결국 로컬 드레인 선택 라인들(LDSL1,LDSL2) 및 로컬 소스 선택 라인(LSSL)은 플로팅되며, 로컬 드레인 선택 라인들(LDSL1,LDSL2) 및 로컬 소스 선택 라인(LSSL)의 전압은 메모리 셀들의 채널에 인가되는 소거 전압(Vers)의 영향을 받아 부스팅된다.
제 4 시간(T4)에서 블록 워드 라인(BLKWL)의 전압은 단계적으로 상승하여 소정의 전압(Vs)에 도달한다. 블록 디코더(121, 도 6 참조)는 제어 로직(150)의 제어에 응답하여 블록 워드 라인(BLKWL)의 전압을 단계적으로 상승시킬 것이다. 예시적으로서, 소정의 전압(Vs)은 워드 라인 전압(Vwl)과 노멀 패스 트랜지스터의 문턱 전압의 합보다 크다.
노멀 패스 트랜지스터들(NPT1~NPTn)의 게이트들에 인가되는 전압은 블록 워드 라인 전압(Vblk)으로부터 단계적으로 상승할 것이다. 결국 각 노멀 패스 트랜지스터의 게이트에 인가되는 전압에서 각 노멀 패스 트랜지스터의 소스에 인가되는 전압(Vwl)을 뺀 값은 단계적으로 감소할 것이다. 이에 따라 글로벌 워드 라인들(GWL1~GWLn)과 로컬 워드 라인들(LWL1~LWLn) 사이에서 흐르는 전류량은 단계적으로 증가하여, 로컬 워드 라인들(LWL1~LWLn)의 부스팅된 전압은 단계적으로 감소할 것이다.
소정의 전압(Vs)에서 워드 라인 전압(Vwl)을 뺀 값은 노멀 패스 트랜지스터의 문턱 전압보다 높다. 즉 블록 워드 라인(BLKWL)의 전압이 상승하여 소정의 전압(Vs)에 도달하면 노멀 패스 트랜지스터는 완전히 턴온되고 글로벌 워드 라인들(GWL1~GWLn)과 로컬 워드 라인들(LWL1~LWLn)은 전기적으로 연결될 것이다.
한편 선택 라인 전압(Vsl)은 소정의 전압(Vs)보다 높게 설정된다. 즉 드레인 패스 트랜지스터들(DPT1,DPT2) 및 소스 패스 트랜지스터(SPT)의 게이트들에 인가되는 소정의 전압(Vs)은 그것의 소스들에 인가되는 전압(Vsl)보다 낮다. 로컬 드레인 선택 라인들(LDSL1,LDSL2) 및 로컬 소스 선택 라인(LSSL)은 여전히 플로팅된다.
제 5 시간(T5)에서, 블록 워드 라인(BLKWL)의 전압이 소정의 전압(Vs)에 도달하면, 글로벌 워드 라인들(GWL1~GWLn)에는 접지 전압이 인가된다. 이에 따라, 글로벌 워드 라인들(GWL1~GWLn)을 통하여 접지 전압은 로컬 워드 라인들(LWL1~LWLn)로 전달된다.
소거 전압(Vers)과 로컬 워드 라인들(LWL1~LWLn)을 통해 전달되는 전압의 차이로 인해, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 메모리 셀들에 저장된 데이터는 소거된다.
이러한 실시 예와 다르게, 블록 워드 라인 전압(Vblk)이 단계적으로 증가하는 것 없이 글로벌 워드 라인들(GWL1~GWLn)의 전압이 워드 라인 전압(Vwl)에서 접지 전압으로 급격하게 변경된다고 가정한다. 노멀 패스 트랜지스터들(NPT1~NPTn)은 그것의 게이트들에 인가되는 블록 워드 라인 전압(Vblk)과, 그것의 소스들에 인가되는 접지 전압의 차이로 인하여 턴온될 것이다. 이에 따라 로컬 워드 라인들(LWL1~LWLn)의 전압은 고전압에서 접지 전압으로 급격하게 변경될 것이다. 이렇듯 소거 동작 마다 로컬 워드 라인들(LWL1~LWLn)의 전압이 급격하게 변경되는 경우 로컬 워드 라인들(LWL1~LWLn)과 채널 간 전계(electric field)는 급격하게 변경되고, 메모리 셀, 예를 들면 메모리 셀의 터널 산화물(Tunnel Oxide)은 과도한 스트레스를 받게 되어 빠르게 열화될 수 있다.
본 발명의 실시 예에 따르면, 블록 워드 라인(BLKWL)의 전압과 글로벌 워드 라인들(GWL1~GWLn)의 전압 간의 차가 단계적으로 감소한 후에 글로벌 워드 라인(GWL1~GWLn)에 접지 전압이 인가된다. 이에 따라 로컬 워드 라인들(LWL1~LWLn)의 전압은 단계적으로 감소한다. 따라서 메모리 셀의 열화는 방지된다.
제 6 시간(T6)에서 소거 전압(Vers)은 차단되고 메모리 셀들의 채널의 전압은 감소한다. 이에 따라 플로팅 상태인 로컬 드레인 선택 라인들(LDSL1,LDSL2) 및 로컬 소스 선택 라인(LSSL)의 전압도 감소한다.
제 7 시간(T7)에서 글로벌 드레인 선택 라인들(GDSL1,GDSL2) 및 글로벌 소스 선택 라인(GSSL)의 전압들은 접지 전압으로 변경되며, 이후 블록 워드 라인(BLKWL)의 전압도 접지 전압으로 변경된다.
실시 예로서, 메모리 블록(BLK1)이 도 4를 참조하여 설명된 실시 예 (BLK1')와 같이 구성되는 경우, 글로벌 파이프 라인은 글로벌 드레인 선택 라인들(GDSL1,GDSL2) 및 글로벌 소스 선택 트랜지스터(GSSL)와 마찬가지로 제어된다. 결과적으로 로컬 파이프 라인(LPL, 도 4 참조)의 전압은 도 7의 로컬 드레인 선택 라인들(LDSL1,LDSL2) 및 로컬 소스 선택 라인(LSSL)과 마찬가지로 설명될 것이다.
도 8은 소거가 수행되는 메모리 블록에 인가되는 전압의 다른 실시 예를 보여주는 타이밍도이다.
도 8을 참조하면, 제 4 시간(T4) 및 제 5 시간(T5) 사이의 구간을 제외하면 도 8의 타이밍도는 도 7과 마찬가지로 설명된다. 이하 중복되는 설명은 생략된다.
제 4 시간(T4)에서 글로벌 워드 라인들(GWL1~GWLn)에 인가되던 워드 라인 전압(Vwl)은 단계적으로 감소한다. 반면 블록 워드 라인(BLKWL)의 전압은 블록 워드 라인 전압(Vblk)을 유지한다.
이에 따라 노멀 패스 트랜지스터들(NPT1~NPTn)의 게이트들에 인가되는 블록 워드 라인 전압(Vblk)에서 노멀 패스 트랜지스터들(NPT1~NPTn)의 소스들에 인가되는 전압을 뺀 값은 단계적으로 감소할 것이다. 이에 따라 글로벌 워드 라인들(GWL1~GWLn)과 로컬 워드 라인들(LWL1~LWLn) 사이에서 흐르는 전류량은 단계적으로 증가하고, 따라서 로컬 워드 라인들(LWL1~LWLn)의 부스팅된 전압은 단계적으로 감소할 것이다.
그리고 글로벌 워드 라인들(GWL1~GWLn)의 전압들이 접지 전압에 도달할 때 로컬 워드 라인들(LWL1~LWLn)의 전압들은 접지 전압을 갖게 된다.
본 실시 예에 따르면 글로벌 워드 라인들(GWL1~GWLn)에 인가되던 워드 라인 전압(Vwl)을 단계적으로 감소시킴으로써 블록 워드 라인(BLKWL)의 전압과 글로벌 워드 라인들(GWL1~GWLn)의 전압 간의 차를 감소시킨다.
도 9는 소거가 수행되는 메모리 블록에 인가되는 전압의 또 다른 실시 예를 보여주는 타이밍도이다.
도 9를 참조하면, 제 4 시간(T4) 및 제 5 시간(T5) 사이의 구간을 제외하면 도 9의 타이밍도는 도 7과 마찬가지로 설명된다. 이하 중복되는 설명은 생략된다.
제 4 시간(T4)에서 글로벌 워드 라인들(GWL1~GWLn)에 인가되던 워드 라인 전압(Vwl)은 단계적으로 감소한다. 블록 워드 라인(BLKWL)의 전압은 블록 워드 라인 전압(Vblk)으로부터 단계적으로 증가하여 소정의 전압(Vs)에 도달한다.
이에 따라, 블록 워드 라인(BLKWL)을 통해 노멀 패스 트랜지스터들(NPT1~NPTn)의 게이트들에 인가되는 전압에서 글로벌 워드 라인들(GWL1~GWLn)을 통해 노멀 패스 트랜지스터들(NPT1~NPTn)의 소스들에 인가되는 전압을 뺀 값은 점진적으로 감소할 것이다. 이에 따라 글로벌 워드 라인들(GWL1~GWLn)과 로컬 워드 라인들(LWL1~LWLn) 사이에서 흐르는 전류량은 점차 증가하고, 그러므로 로컬 워드 라인들(LWL1~LWLn)의 부스팅된 전압은 점차 감소할 것이다.
그리고 글로벌 워드 라인들(GWL1~GWLn)의 전압들이 접지 전압에 도달할 때 로컬 워드 라인들(LWL1~LWLn)의 전압들은 접지 전압을 갖게 된다.
본 실시 예에 따르면 글로벌 워드 라인들(GWL1~GWLn)에 인가되던 워드 라인 전압(Vwl)을 단계적으로 감소시키는 한편 블록 워드 라인(BLKWL)에 인가되던 전압을 단계적으로 증가시킴으로써 블록 워드 라인(BLKWL)의 전압과 글로벌 워드 라인들(GWL1~GWLn)의 전압 간의 차를 감소시킨다.
도 10은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 10을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1 내지 도 9를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 11은 도 10의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 11에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 10을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 11에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 12는 도 11을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 12를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 12에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 12에서, 도 11을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 10을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 10 및 도 11을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 블록 워드 라인(BLKWL)의 전압과 글로벌 워드 라인들(GWL1~GWLn)의 전압 간의 차가 단계적으로 감소한 후에 글로벌 워드 라인(GWL1~GWLn)에 접지 전압이 인가된다. 이에 따라 로컬 워드 라인들(LWL1~LWLn)의 전압은 단계적으로 감소한다. 따라서 메모리 셀의 열화는 방지된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 어드레스 디코더
121: 블록 디코더
122: 글로벌 라인 제어기
210: 패스 트랜지스터 그룹
130: 전압 발생기
140: 읽기 및 쓰기 회로
150: 제어 로직

Claims (19)

  1. 기판 위에 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    글로벌 워드 라인들과 상기 복수의 메모리 셀들에 연결되는 로컬 워드 라인들 사이에 연결되는 노멀 패스 트랜지스터들을 포함하는 패스 트랜지스터 그룹; 및
    상기 노멀 패스 트랜지스터들의 게이트들에 공통 연결되는 블록 워드 라인 및 상기 글로벌 워드 라인들에 연결되는 어드레스 디코더를 포함하되,
    상기 어드레스 디코더는 상기 복수의 메모리 셀들의 채널에 소거 전압이 제공될 때 상기 블록 워드 라인의 전압에서 상기 글로벌 워드 라인들의 전압을 뺀 값을 단계적으로 증가시키도록 구성되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 어드레스 디코더는 상기 복수의 메모리 셀들의 채널에 상기 소거 전압이 제공될 때 상기 블록 워드 라인의 전압을 단계적으로 증가시키도록 구성되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 어드레스 디코더는 상기 블록 워드 라인의 전압이 단계적으로 증가하여 제 1 전압 레벨에 도달할 때 상기 글로벌 워드 라인들에 접지 전압을 인가하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 셀 어레이는 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들을 더 포함하고,
    상기 복수의 메모리 셀들은 상기 드레인 선택 트랜지스터들과 상기 소스 선택 트랜지스터들 사이에 연결되는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 패스 트랜지스터 그룹은,
    상기 드레인 선택 트랜지스터들에 연결되는 로컬 드레인 선택 라인과 글로벌 드레인 선택 라인 사이에 연결되는 드레인 패스 트랜지스터; 및
    상기 소스 선택 트랜지스터들에 연결되는 로컬 소스 선택 라인과 글로벌 소스 선택 라인 사이에 연결되는 소스 패스 트랜지스터를 더 포함하되,
    상기 드레인 패스 트랜지스터의 게이트 및 상기 소스 패스 트랜지스터의 게이트는 상기 블록 워드 라인에 공통 연결되고,
    상기 어드레스 디코더는 상기 글로벌 드레인 선택 라인 및 상기 글로벌 소스 선택 라인을 통해 각각 상기 드레인 패스 트랜지스터 및 상기 소스 패스 트랜지스터에 연결되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 어드레스 디코더는 상기 글로벌 드레인 선택 라인 및 상기 글로벌 소스 선택 라인에 상기 제 1 전압 레벨보다 높은 레벨의 전압을 인가하는 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 복수의 메모리 셀들은 직렬 연결된 제 1 메모리 셀들 및 직렬 연결된 제 2 메모리 셀들로 구분되고,
    상기 메모리 셀 어레이는 상기 제 1 메모리 셀들과 상기 제 2 메모리 셀들 사이에 배치된 파이프 트랜지스터를 더 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 패스 트랜지스터 그룹은 상기 파이프 트랜지스터에 연결되는 로컬 파이프 선택 라인과 글로벌 파이프 선택 라인 사이에 연결되는 파이프 패스 트랜지스터를 더 포함하되,
    상기 파이프 패스 트랜지스터의 게이트는 상기 블록 워드 라인에 연결되고,
    상기 어드레스 디코더는 상기 글로벌 파이프 선택 라인에 상기 제 1 전압 레벨보다 높은 레벨의 전압을 인가하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 어드레스 디코더는 상기 복수의 메모리 셀들의 채널에 상기 소거 전압이 제공될 때 상기 글로벌 워드 라인들의 전압을 단계적으로 감소시키도록 구성되는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 어드레스 디코더는,
    상기 블록 워드 라인을 제어하도록 구성되는 블록 디코더; 및
    상기 글로벌 워드 라인들을 제어하도록 구성되는 행 디코더를 포함하는 반도체 메모리 장치.
  11. 기판 위에 적층되는 복수의 메모리 셀들, 그리고 상기 복수의 메모리 셀들에 연결된 로컬 워드 라인들과 글로벌 워드 라인들 사이에 연결된 노멀 패스 트랜지스터들을 포함하는 반도체 메모리 장치의 소거 방법에 있어서:
    상기 복수의 메모리 셀들의 채널에 소거 전압을 제공(provide)하는 단계; 및
    상기 소거 전압이 제공될 때 상기 노멀 패스 트랜지스터들의 게이트들에 공통 연결된 블록 워드 라인의 전압에서 상기 글로벌 워드 라인들의 전압을 뺀 값을 단계적으로 증가시키는 단계; 및
    상기 글로벌 워드 라인들을 통해 상기 로컬 워드 라인들에 접지 전압을 인가하는 단계를 포함하는 소거 방법.
  12. 제 11 항에 있어서,
    상기 블록 워드 라인의 전압에서 상기 글로벌 워드 라인들의 전압을 뺀 값을 단계적으로 증가시키는 단계에서, 상기 블록 워드 라인의 전압은 단계적으로 증가하고, 상기 글로벌 워드 라인들의 전압은 유지되는 소거 방법.
  13. 제 12 항에 있어서,
    상기 블록 워드 라인의 전압이 단계적으로 증가하여 제 1 전압 레벨에 도달할 때 상기 글로벌 워드 라인들에 접지 전압이 인가되는 소거 방법.
  14. 제 11 항에 있어서,
    상기 소거 전압을 제공하는 단계는 상기 로컬 워드 라인들을 플로팅시켜 상기 로컬 워드 라인들의 전압을 상기 소거 전압에 따라 상승시키는 단계를 포함하는 소거 방법.
  15. 제 11 항에 있어서,
    상기 블록 워드 라인의 전압에서 상기 글로벌 워드 라인들의 전압을 뺀 값을 단계적으로 증가시키는 단계에서, 상기 블록 워드 라인의 전압은 유지되고, 상기 글로벌 워드 라인들의 전압은 단계적으로 감소하는 소거 방법.
  16. 제 11 항에 있어서,
    상기 블록 워드 라인의 전압과 상기 글로벌 워드 라인들의 전압 간의 차를 단계적으로 증가시키는 단계에서, 상기 블록 워드 라인의 전압은 단계적으로 증가하고, 상기 글로벌 워드 라인들의 전압은 단계적으로 감소하는 소거 방법.
  17. 기판 위에 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들에 연결되는 로컬 워드 라인들; 및
    상기 로컬 워드 라인들에 연결되는 어드레스 디코더를 포함하되,
    상기 어드레스 디코더는 상기 로컬 워드 라인들을 플로팅시킴으로써 상기 복수의 메모리 셀들의 채널에 제공되는 소거 전압에 의해 상기 로컬 워드 라인들의 전압을 상승시킨 후에, 상기 로컬 워드 라인들의 전압을 단계적으로 디스차지하도록 구성되는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 어드레스 디코더는 글로벌 워드 라인들과 상기 로컬 워드 라인들 사이에 연결되는 노멀 패스 트랜지스터들을 포함하되,
    상기 어드레스 디코더는 블록 워드 라인을 통해 상기 노멀 패스 트랜지스터들의 게이트들에 연결되고,
    상기 어드레스 디코더는 상기 블록 워드 라인의 전압을 단계적으로 증가시켜 상기 로컬 워드 라인들의 전압을 상기 글로벌 워드 라인들로 디스차지하도록 구성되는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 어드레스 디코더는 글로벌 워드 라인들과 상기 로컬 워드 라인들 사이에 연결되는 노멀 패스 트랜지스터들을 포함하되,
    상기 어드레스 디코더는 상기 글로벌 워드 라인들의 전압을 단계적으로 감소시켜 상기 로컬 워드 라인들의 전압을 상기 글로벌 워드 라인들로 디스차지하도록 구성되는 반도체 메모리 장치.
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