KR20150059499A - 불휘발성 메모리 장치 및 이의 소거 방법 - Google Patents

불휘발성 메모리 장치 및 이의 소거 방법 Download PDF

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Abstract

본 기술은 높이에 따라 폭이 다르게 형성된 수직채널막들 및 상기 수직채널막들을 따라 적층된 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 소거 방법에 있어서, 상기 수직채널막들의 전위를 상승시키는 단계; 및 상기 메모리 셀들에 연결된 워드라인들의 전위가 상승하면, 상기 수직채널막들의 폭이 넓은 영역에 위치한 워드라인부터 폭이 좁은 영역에 위치한 워드라인 순서로 전위를 낮추면서 상기 메모리 셀들을 소거하는 단계를 포함하는 불휘발성 메모리 장치 및 이의 소거 방법을 포함한다.

Description

불휘발성 메모리 장치 및 이의 소거 방법{Non-volatile memory device and erase method thereof}
본 발명은 불휘발성 메모리 장치 및 이의 소거 방법에 관한 것으로, 보다 구체적으로는 수직 채널을 포함하는 불휘발성 메모리 장치 및 이의 소거 방법에 관한 것이다.
불휘발성 메모리 장치는 컴퓨터, 노트북, 휴대폰 등 다양한 전자기기에서 데이터 저장 장치로 사용되고 있다. 이러한 전자기기는 점차 경량화되는 반면, 대용량의 저장 장치가 요구되고 있으며, 특히 NAND 플래시 메모리 장치가 주로 사용되고 있다.
기존의 NAND 플래시 메모리 장치는 반도체 기판과 평행한 방향으로 배열된 복수의 메모리 셀들로 이루어졌다. 이를 2차원 반도체 메모리 장치라 부른다. 하지만, 2D 구조의 반도체 메모리 장치는 집적도 증가에 한계가 있기 때문에, 최근에는 반도체 기판 상에 수직으로 적층된 복수의 메모리 셀들로 이루어진 반도체 메모리 장치가 개발되고 있다. 이를 3D 반도체 메모리 장치, 3차원 반도체 메모리 장치 또는 수직채널막을 갖는 반도체 메모리 장치라 부른다. 이하, 편의상 3차원 반도체 메모리 장치라고 부르도록 한다.
3차원 반도체 메모리 장치는 집적도 향상 측면에서 2차원 반도체 메모리 장치보다 우수하다.
특히, 3차원 반도체 메모리 장치는 반도체 기판 상에 수직방향으로 적층되는 복수의 메모리 셀들을 포함하기 때문에, 채널(channel) 또한 반도체 기판에 대하여 수직방향으로 연장된 수직채널막을 포함한다. 수직채널막을 형성하기 위해서는 홀(hole)을 형성해야 하는데, 홀을 형성하기 위한 식각 공정의 특성상 상부 폭은 넓고 하부로 내려갈수록 폭이 좁아지는 홀이 형성된다. 이러한 구조는 특히, GIDL(Gate Induced Drain Leakage) 전류를 이용하는 소거 동작시, 상부와 하부에 형성된 메모리 셀들 간의 전기적 차이를 유발할 수 있다.
본 발명의 실시예는 3차원 반도체 메모리 장치의 소거 동작의 신뢰도를 개선할 수 있는 불휘발성 메모리 장치 및 이의 소거 방법을 제공한다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 소거 방법은, 높이에 따라 폭이 다르게 형성된 수직채널막들 및 상기 수직채널막들을 따라 적층된 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 소거 방법에 있어서, 상기 수직채널막들의 전위를 상승시키는 단계; 및 상기 메모리 셀들에 연결된 워드라인들의 전위가 상승하면, 상기 수직채널막들의 폭이 넓은 영역에 위치한 워드라인부터 폭이 좁은 영역에 위치한 워드라인 순서로 전위를 낮추면서 상기 메모리 셀들을 소거하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 소거 방법은, 반도체 기판상에 수직으로 형성되며 상부의 폭이 하부의 폭보다 넓은 수직채널막들, 상기 수직채널막들의 하단을 서로 연결하는 파이프 게이트, 상기 수직채널막들의 상단에 연결된 소오스 라인 및 비트라인, 상기 수직채널막들을 따라 서로 이격되어 적층된 복수의 메모리 셀들, 상기 메모리 셀들 각각에 연결된 워드라인들을 포함하는 메모리 블록의 소거 방법에 있어서, 상기 소오스 라인에 예비 소거전압을 인가하는 단계; 상기 소오스 라인에 상기 예비 소거전압보다 높은 소거전압을 인가하는 단계; 상기 워드라인들 중, 상부에 위치한 워드라인들부터 하부에 위치한 워드라인들의 순서로 디스차지하면서 상기 메모리 셀들을 소거하는 단계; 및 상기 소오스 라인을 디스차지하는 단계를 포함한다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치는, 반도체 기판상에 형성되며 상부의 폭이 하부의 폭보다 넓은 수직채널막들, 상기 수직채널막들의 하단을 서로 연결하는 파이프 게이트, 상기 수직채널막들의 상단에 연결된 소오스 라인 및 비트라인, 상기 수직채널막들을 따라 서로 이격되어 적층된 복수의 메모리 셀들, 상기 메모리 셀들 각각에 연결된 워드라인들을 포함하는 복수의 메모리 블록들로 구성된 메모리 셀 어레이; 상기 메모리 블록들 중, 선택된 메모리 블록의 소거 동작을 수행하도록 구성된 주변회로들; 및 상기 소거 동작시, 상기 워드라인들 중 상기 수직채널막들의 상부에 위치한 워드라인들부터 순차적으로 전위를 낮추면서 상기 메모리 셀들을 소거하도록 상기 주변회로들을 제어하는 제어회로를 포함한다.
본 기술은 3차원 반도체 메모리 장치의 소거 동작 수행시, 위치에 무관하게 메모리 셀들을 균등하게 소거할 수 있으며, 이로 인해 3차원 반도체 메모리 장치의 소거 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 블록을 구체적으로 설명하기 위한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 스트링의 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 스트링의 회로도이다.
도 6은 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제3 실시예에 따른 소거 동작을 설명하기 위한 스트링의 회로도이다.
도 8은 본 발명의 제3 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변회로들(120) 및 주변회로들(120)을 제어하도록 구성된 제어회로(130)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록은 3차원 구조로 이루어진 복수의 스트링들을 포함한다. 메모리 블록에 대해서는 도 2에서 구체적으로 설명하도록 한다.
주변회로들(120)은 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 예를 들어, 소거 동작에 관련된 동작명령신호(OP_CMD)가 인가되면, 전압 생성 회로(21)는 예비 소거전압(Vepre), 소거전압(Vera) 및 파이프 게이트 전압(Vpg)을 포함한 동작전압들을 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드라인들(WL), 소오스 라인들(SL), 파이프 게이트(PG), 드레인 셀렉트 라인들(DSL) 및소오스 셀렉트 라인들(SSL)에 동작전압들을 전달받은 전압을 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 프로그램, 리드 및 소거 동작시 각 동작에 필요한 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력한다.
제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 주변회로들(120)을 제어한다. 특히, 제어회로(130)는 소거 동작시, 스트링들을 따라 연결된 다수의 워드라인들 중, 상부에 위치한 워드라인들부터 하부에 위치한 워드라인들의 순서로 전위를 낮추도록 주변회로들(120)을 제어한다.
도 2는 도 1의 메모리 블록을 구체적으로 설명하기 위한 단면도이다.
도 2를 참조하면, 복수의 메모리 블록들은 서로 동일한 구조로 구성된다. 일부 메모리 블록들의 단면을 구체적으로 설명하면 다음과 같다.
메모리 블록은 반도체 기판 상에 수직으로 형성된 다수의 스트링들(ST)을 포함한다. 서로 인접한 스트링들(ST)은 서로 대칭 구조로 형성된다. 복수의 스트링들(ST) 중에서, 어느 하나의 스트링을 구체적으로 설명하면 다음과 같다.
스트링은 기판 상에 형성된 파이프 게이트(PG)와, 파이프 게이트(PG) 상에 수직으로 연장된 수직채널막들(CN)과, 수직채널막들(CN)을 따라 적층되며 서로 이격된 복수의 워드라인들(WL), 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)을 포함한다. 파이프 게이트(PG)는 수직채널막들(CN)을 서로 연결한다. 메모리 셀들은 수직채널막들(CN)과 워드라인들(WL) 사이에 각각 형성된다. 드레인 셀렉트 트랜지스터는 수직채널막들(CN) 중 일단의 상부에 연장된 플러그와 드레인 셀렉트 라인(DSL) 사이에 형성된다. 소오스 셀렉트 트랜지스터는 수직채널막들(CN) 중 타단의 상부에 연결된 플러그와 소오스 셀렉트 라인(SSL) 사이에 형성된다. 소오스 라인(SL)은 소오스 셀렉트 트랜지스터가 형성된 플러그에 연결되고, 비트라인(BL)은 드레인 셀렉트 트랜지스터가 형성된 플러그에 연결된다.
제조공정의 특성상 수직채널막들(CN)의 상부 폭이 하부 폭보다 넓게 형성되는데, 이로 인해 수직채널막들은 높이에 따른 면적 차이가 발생하게 되며, 이러한 구조적 특징은 3차원 반도체 메모리 장치의 소거 동작에 영향을 줄 수 있다.
구체적으로 설명하면, 3차원 반도체 메모리 장치의 소거 동작은 GIDL(Gate Induced Drain Leakage) 전류를 이용하여 수행된다. GIDL 전류는 수직채널막의 크기가 클수록 느리게 발생하기 때문에, 스트링(ST)의 하부에 형성된 메모리 셀들보다 상부에 형성된 메모리 셀들이 더 느리게 소거될 수 있다.
본 기술에서는 3차원 반도체 메모리 장치의 소거 동작시, 워드라인들(WL)의 전압을 서로 다르게 조절하여 메모리 셀들의 위치에 관계없이 서로 균등하게 소거 동작이 이루어질 수 있도록 한다.
도 3은 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 스트링의 회로도이다.
도 3을 참조하면, 하나의 스트링(ST)은 'U'자 형태로 이루어지는데, 스트링(ST)의 상부 일측 끝단은 소오스 라인(SL)에 연결되고, 타측 끝단은 비트라인(BL)에 연결되며, 스트링(ST)의 하부에는 파이프 게이트(PG)가 연결된다. 파이프 게이트(PG)와 소오스 라인(SL) 사이에는 제1 내지 제6 메모리 셀들(C1 내지 C6)과 소오스 셀렉트 트랜지스터(SST)가 연결되고, 파이프 게이트(PG)와 비트라인(BL) 사이에는 제7 내지 제12 메모리 셀들(C7 내지 C12)과 드레인 셀렉트 트랜지스터(DST)가 연결될 수 있다.
제1 내지 제6 메모리 셀들(C1 내지 C6)은 수직 방향으로 서로 직렬로 연결되며, 제1 메모리 셀(C1)은 소오스 셀렉트 트랜지스터(SST)의 하부에 인접하게 배치된다. 제7 내지 제12 메모리 셀들(C7 내지 C12)은 수직 방향으로 서로 직렬로 연결되며, 제12 메모리 셀(C12)은 드레인 셀렉트 트랜지스터(DST)의 하부에 인접하게 배치된다. 제1 내지 제12 메모리 셀들(C1 내지 C12)의 게이트들은 제1 내지 제12 워드라인들(WL1 내지 WL12)에 각각 연결된다.
제1 실시예에서는, 제1 내지 제12 워드라인들(WL1 내지 WL12) 중, 전기적 특성이 서로 유사한 영역에 배치된 워드라인들을 서로 그룹화하여 소거 동작을 실시한다. 전기적 특성은 수직채널막(도 2의 CN)의 면적에 따라 달라질 수 있으며, 수직채널막의 면적은 폭(width)에 따라 달라질 수 있다. 예를 들면, 제1 및 제12 워드라인들(WL1 및 WL12)과, 제2 및 제11 워드라인들(WL2 및 WL11)과, 제3 및 제10 워드라인들(WL3 및 WL10)과, 제4 및 제9 워드라인들(WL4 및 WL9)과, 제5 및 제8 워드라인들(WL5 및 WL8)과, 제6 및 제7 워드라인들(WL6 및 WL7)을 각각 그룹화하고, 각 그룹에 대하여 각각 다르게 제어할 수 있다. 구체적으로 설명하면 다음과 같다.
워드라인들을 그룹화하면, 제1 및 제12 워드라인들(WL1 및 WL12)은 제1 워드라인 그룹(GR1), 제2 및 제11 워드라인들(WL2 및 WL11)은 제2 워드라인 그룹(GR2), 제3 및 제10 워드라인들(WL3 및 WL10)은 제3 워드라인 그룹(GR3), 제4 및 제9 워드라인들(WL4 및 WL9)은 제4 워드라인 그룹(GR4), 제5 및 제8 워드라인들(WL5 및 WL8)은 제5 워드라인 그룹(GR5), 제6 및 제7 워드라인들(WL6 및 WL7)은 제6 워드라인 그룹(GR6)으로 정의될 수 있다. 따라서, 제1 워드라인 그룹(GR1)은 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6) 중에서 가장 상부에 위치되며, 제2 워드라인 그룹(GR2)은 제1 워드라인 그룹(GR1)의 하부에 위치되고, 제3 워드라인 그룹(GR3)은 제2 워드라인 그룹(GR2)의 하부에 위치되고, 제4 워드라인 그룹(GR4)은 제3 워드라인 그룹(GR3)의 하부에 위치되고, 제5 워드라인 그룹(GR5)은 제4 워드라인 그룹(GR4)의 하부에 위치되고, 제6 워드라인 그룹(GR6)은 제5 워드라인 그룹(GR5)의 하부에 위치된다.
상술한 구성을 참조하여 제1 실시예에 따른 반도체 메모리 장치의 소거 동작을 설명하면 다음과 같다.
도 4는 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 4 및 도 3을 참조하면, 소거 동작은 수직채널막들(도 2의 CN)의 전위를 상승시켜 수행하는데, 이때 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)에 포함된 워드라인들의 전위가 커플링(coupling) 현상으로 인해 상승한다. 이때, 제1 워드라인 그룹(GR1)부터 제6 워드라인 그룹(GR6)의 순서로 워드라인들의 전위를 낮추면 위치에 따른 소거 동작을 서로 균등하게 할 수 있다.
소거 동작을 더욱 구체적으로 설명하면 다음과 같다.
예비 소거전압 인가 구간( T1 - T2 )
소거 동작이 시작되면, 예비 소거전압을 인가하기 이전(T1 이전)까지 비트라인(BL), 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL), 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)에 포함된 워드라인들 및 파이프 게이트(PG)를 모두 플로팅(floating) 시킨다.
예비 소거전압 인가 구간이 시작되면(T1), 소오스 라인(SL)에 예비 소거전압(Vepre)을 인가한다. 소오스 라인(SL)에 예비 소거전압(Vepre)이 인가되면, 소오스 라인(SL)과 비트라인(BL) 간의 커플링(coupling)으로 인해 비트라인(BL)의 전위도 예비 소거전압(Vepre)만큼 상승한다. 따라서, 스트링(ST) 상부의 양 끝단에 연결된 소오스 라인(SL)과 비트라인(BL)의 전압이 상승하면, 수직채널막들(CN)과의 전압 차이로 인해 드레인 셀렉트 트랜지스터(DST)와 소오스 셀렉트 트랜지스터(SST)에서 GIDL이 발생하여 수직채널막들(CN)의 전위도 함께 상승한다.
소거전압 인가 구간( T1 - T3 )
수직채널막들(CN)의 전위가 상승했으면(T2), 소오스 라인(SL)에 예비 소거전압(Vepre)보다 높은 소거전압(Vera)을 인가한다. 이와 동시에, 수직채널막들(CN)의 전위를 균등하게 하기 위하여, 파이프 게이트(PG)에는 양전압의 파이프 게이트 전압(Vpg)을 인가한다. 이때에도, 소오스 라인(SL)과의 커플링으로 인해 비트라인(BL)의 전위가 상승한다. 또한, 예비 소거전압(Vepre)보다 높은 소거전압(Vera)이 인가되면서 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)의 전위도 소오스 라인(SL) 및 비트라인(BL)과의 커플링으로 인해 상승한다(Vc). 이어서, 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)의 전위도 상승한다(Vc). 수직채널막들(CN)의 전위가 양전압으로 상승되어 있기 때문에, 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)의 전위도 양전압을 유지하고 있으면 소거동작이 이루어지지 않는다. 따라서, 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)에 포함된 워드라인들의 전위를 낮추는데, 수직채널막들(CN)의 폭 차이를 고려하여 상부에 위치한 워드라인들부터 순차적으로 전위를 낮춘다. 예를 들면, 수직채널막들(CN)의 전위가 상승한 후, S1 시점에서 제1 워드라인 그룹(GR1)의 워드라인들의 전위를 접지전압(GND)으로 낮춘다. 이로써, 제1 워드라인 그룹(GR1)에 포함된 메모리 셀들의 소거가 이루어진다. 제1 워드라인 그룹(GR1)의 워드라인들의 전위가 접지전압(GND)으로 낮아지면, S2 시점에서 제2 워드라인 그룹(GR2)의 워드라인들의 전위를 접지전압(GND)으로 낮춘다. 이로써, 제2 워드라인 그룹(GR2에 포함된 메모리 셀들의 소거가 이루어진다. 이와 같은 방식으로, 제1 워드라인 그룹(GR1)부터 제6 워드라인 그룹(GR6)까지 순차적으로 워드라인들의 전위를 접지전압(GND)으로 낮춘다.
이처럼, 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)의 워드라인들을 접지전압(GND)으로 낮추는 시간을 조절하면, 제1 워드라인 그룹(GR1)에 포함된 메모리 셀들은 가장 오랜 시간 동안 소거가 이루어지고, 제6 워드라인 그룹(GR6)에 포함된 메모리 셀들은 가장 짧은 시간 동안 소거가 이루어지므로, 상부와 하부의 폭이 서로 다른 수직채널막들(CN)에 연결된 메모리 셀들을 서로 균등하게 소거할 수 있다.
소거 완료 구간( T3 이후)
소거 완료 구간이 시작되면(T3), 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)의 워드라인들은 이미 소거전압 인가 구간(T2-T3)에서 디스차지되었으므로, 나머지 소오스 라인(SL), 비트라인(BL), 드레인 셀렉트 라인(DSL) 및 소오스 라인(SSL)을 디스차지한다.
도 5는 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 스트링의 회로도이다.
도 5를 참조하면, 하나의 스트링(ST)은 'U'자 형태로 이루어지는데, 스트링(ST)의 상부 일측 끝단은 소오스 라인(SL)에 연결되고, 타측 끝단은 비트라인(BL)에 연결되며, 스트링(ST)의 하부에는 파이프 게이트(PG)가 연결된다. 파이프 게이트(PG)와 소오스 라인(SL) 사이에는 제1 내지 제6 메모리 셀들(C1 내지 C6)과 소오스 셀렉트 트랜지스터(SST)가 연결되고, 파이프 게이트(PG)와 비트라인(BL) 사이에는 제7 내지 제12 메모리 셀들(C7 내지 C12)과 드레인 셀렉트 트랜지스터(DST)가 연결될 수 있다.
제1 내지 제6 메모리 셀들(C1 내지 C6)은 수직 방향으로 서로 직렬로 연결되며, 제1 메모리 셀(C1)은 소오스 셀렉트 트랜지스터(SST)의 하부에 인접하게 배치된다. 제7 내지 제12 메모리 셀들(C7 내지 C12)은 수직 방향으로 서로 직렬로 연결되며, 제12 메모리 셀(C12)은 드레인 셀렉트 트랜지스터(DST)의 하부에 인접하게 배치된다. 제1 내지 제12 메모리 셀들(C1 내지 C12)의 게이트들은 제1 내지 제12 워드라인들(WL1 내지 WL12)에 각각 연결된다. 따라서, 제1 및 제12 워드라인들(WL1 및 WL12)과, 제2 및 제11 워드라인들(WL2 및 WL11)과, 제3 및 제10 워드라인들(WL3 및 WL10)과, 제4 및 제9 워드라인들(WL4 및 WL9)과, 제5 및 제8 워드라인들(WL5 및 WL8)과, 제6 및 제7 워드라인들(WL6 및 WL7)은 각각 서로 쌍을 이룬다.
서로 인접한 두 개의 쌍을 그룹화하면, 제1, 제12, 제2 및 제11 워드라인들(WL1, WL12, WL2 및 WL11)은 제1 워드라인 그룹(GR1), 제3, 제10, 제4 및 제9 워드라인들(WL3, WL10, WL4 및 WL9)은 제2 워드라인 그룹(GR2), 제5, 제, 제6 및 제7 워드라인들(WL5, WL8, WL6 및 WL7)은 제3 워드라인 그룹(GR3)으로 정의될 수 있다. 따라서, 제1 워드라인 그룹(GR1)은 제1 내지 제3 워드라인 그룹들(GR1 내지 GR3) 중에서 가장 상부에 위치되며, 제2 워드라인 그룹(GR2)은 제1 워드라인 그룹(GR1)의 하부에 위치되고, 제3 워드라인 그룹(GR3)은 제2 워드라인 그룹(GR2)의 하부에 위치된다.
상술한 구성을 참조하여 제1 실시예에 따른 반도체 메모리 장치의 소거 동작을 설명하면 다음과 같다.
도 6은 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 6 및 도 5를 참조하면, 소거 동작은 수직채널막들(도 2의 CN)의 전위를 상승시켜 수행하는데, 이때 제1 내지 제3 워드라인 그룹들(GR1 내지 GR3)에 포함된 워드라인들의 전위가 커플링(coupling) 현상으로 인해 상승한다. 이때, 제1 워드라인 그룹(GR1), 제2 워드라인 그룹(GR2) 및 제3 워드라인 그룹(GR3)의 순서로 워드라인들의 전위를 낮추면 위치에 따른 소거 동작을 서로 균등하게 할 수 있다.
소거 동작을 더욱 구체적으로 설명하면 다음과 같다.
예비 소거전압 인가 구간( T1 - T2 )
소거 동작이 시작되면, 예비 소거전압을 인가하기 이전(T1 이전)까지 비트라인(BL), 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL), 제1 내지 제3 워드라인 그룹들(GR1 내지 GR3)에 포함된 워드라인들 및 파이프 게이트(PG)를 모두 플로팅(floating) 시킨다.
예비 소거전압 인가 구간이 시작되면(T1), 소오스 라인(SL)에 예비 소거전압(Vepre)을 인가한다. 소오스 라인(SL)에 예비 소거전압(Vepre)이 인가되면, 소오스 라인(SL)과 비트라인(BL) 간의 커플링(coupling)으로 인해 비트라인(BL)의 전위도 예비 소거전압(Vepre)만큼 상승한다. 따라서, 스트링(ST) 상부의 양 끝단에 연결된 소오스 라인(SL)과 비트라인(BL)의 전압이 상승하면, 수직채널막들(CN)과의 전압 차이로 인해 드레인 셀렉트 트랜지스터(DST)와 소오스 셀렉트 트랜지스터(SST)에서 GIDL이 발생하여 수직채널막들(CN)의 전위도 함께 상승한다.
소거전압 인가 구간( T1 - T3 )
수직채널막들(CN)의 전위가 상승했으면(T2), 소오스 라인(SL)에 예비 소거전압(Vepre)보다 높은 소거전압(Vera)을 인가한다. 이와 동시에, 수직채널막들(CN)의 전위를 균등하게 하기 위하여, 파이프 게이트(PG)에는 양전압의 파이프 게이트 전압(Vpg)을 인가한다. 이때에도, 소오스 라인(SL)과의 커플링으로 인해 비트라인(BL)의 전위가 상승한다. 또한, 예비 소거전압(Vepre)보다 높은 소거전압(Vera)이 인가되면서 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)의 전위도 소오스 라인(SL) 및 비트라인(BL)과의 커플링으로 인해 상승한다(Vc). 이어서, 제1 내지 제3 워드라인 그룹들(GR1 내지 GR3)의 전위도 상승한다(Vc). 수직채널막들(CN)의 전위가 양전압으로 상승되어 있기 때문에, 제1 내지 제3 워드라인 그룹들(GR1 내지 GR3)의 전위도 양전압을 유지하고 있으면 소거동작이 이루어지지 않는다. 따라서, 제1 내지 제3 워드라인 그룹들(GR1 내지 GR3)에 포함된 워드라인들의 전위를 낮추는데, 수직채널막들(CN)의 폭 차이를 고려하여 상부에 위치한 워드라인 그룹부터 순차적으로 전위를 낮춘다. 예를 들면, 수직채널막들(CN)의 전위가 상승한 후, S1 시점에서 제1 워드라인 그룹(GR1)의 워드라인들의 전위를 접지전압(GND)으로 낮춘다. 이로써, 제1 워드라인 그룹(GR1)에 포함된 메모리 셀들의 소거가 이루어진다. 제1 워드라인 그룹(GR1)의 워드라인들의 전위가 접지전압(GND)으로 낮아지면, S2 시점에서 제2 워드라인 그룹(GR2)의 워드라인들의 전위를 접지전압(GND)으로 낮춘다. 이로써, 제2 워드라인 그룹(GR2에 포함된 메모리 셀들의 소거가 이루어진다. 이어서, 제2 워드라인 그룹(GR2)의 워드라인들의 전위가 접지전압(GND)으로 낮아지면, S3 시점에서 제3 워드라인 그룹(GR3)의 워드라인들의 전위를 접지전압(GND)으로 낮춘다. 이로써, 제3 워드라인 그룹(GR3에 포함된 메모리 셀들의 소거가 이루어진다.
이처럼, 제1 내지 제3 워드라인 그룹들(GR1 내지 GR3)의 워드라인들을 접지전압(GND)으로 낮추는 시간을 조절하면, 제1 워드라인 그룹(GR1)에 포함된 메모리 셀들은 가장 오랜 제1 시간 동안 소거가 이루어지고, 제2 워드라인 그룹(GR2)에 포함된 메모리 셀들은 제1 시간보다 짧은 제2 시간 동안 소거가 이루어지며, 제3 워드라인 그룹(GR3)에 포함된 메모리 셀들은 가장 짧은 제3 시간 동안 소거가 이루어지므로, 상부와 하부의 폭이 서로 다른 수직채널막들(CN)에 연결된 메모리 셀들을 서로 균등하게 소거할 수 있다.
소거 완료 구간( T3 이후)
소거 완료 구간이 시작되면(T3), 제1 내지 제3 워드라인 그룹들(GR1 내지 GR3)의 워드라인들은 이미 소거전압 인가 구간(T2-T3)에서 디스차지되었으므로, 나머지 소오스 라인(SL), 비트라인(BL), 드레인 셀렉트 라인(DSL) 및 소오스 라인(SSL)을 디스차지한다.
상술한 제2 실시예에서는 수직 방향으로 서로 인접한 4 개의 워드라인들을 그룹화 하였으나, 하나의 워드라인 그룹에 포함되는 워드라인들의 개수는 반도체 장치에 따라 다르게 설정할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 소거 동작을 설명하기 위한 스트링의 회로도이다.
도 7을 참조하면, 스트링(ST)은 더미 워드라인들(DWL1 및 DWL2)에 연결된 더미 셀들(D1 및 D2)을 포함할 수 있다. 더미 셀들(D1 및 D2)은 메모리 셀들 간의 간섭을 억제하기 위하여 포함될 수 있고, 또는 워드라인들(WL1 내지 WL12) 간의 전기적 특성을 개선하기 위하여 포함될 수도 있다. 도 7에서는 제1 더미 셀(D1)이 제1 메모리 셀(C1)과 소오스 셀렉트 트랜지스터(SST) 사이에 연결되고, 제2 더미 셀(D2)이 제12 메모리 셀(C12)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결된 것으로 도시되어 있으나, 더미 셀은 메모리 셀들(C1 내지 C12)의 사이에 형성되거나, 제6 및 제7 메모리 셀들(C6 및 C7)과 파이프 게이트(PG) 사이에도 연결될 수 있다.
더미 셀들(D1 및 D2)을 포함하는 스트링(ST)을 구체적으로 설명하면 다음과 같다.
하나의 스트링(ST)은 'U'자 형태로 이루어지는데, 스트링(ST)의 상부 일측 끝단은 소오스 라인(SL)에 연결되고, 타측 끝단은 비트라인(BL)에 연결되며, 스트링(ST)의 하부에는 파이프 게이트(PG)가 연결된다. 파이프 게이트(PG)와 소오스 라인(SL) 사이에는 제1 내지 제6 메모리 셀들(C1 내지 C6), 제1 더미 셀(D1) 및 소오스 셀렉트 트랜지스터(SST)가 연결되고, 파이프 게이트(PG)와 비트라인(BL) 사이에는 제7 내지 제12 메모리 셀들(C7 내지 C12), 제2 더미 셀(D2) 및 드레인 셀렉트 트랜지스터(DST)가 연결될 수 있다.
제1 내지 제6 메모리 셀들(C1 내지 C6)은 수직 방향으로 서로 직렬로 연결되며, 제1 메모리 셀(C1)과 소오스 셀렉트 트랜지스터(SST)의 사이에 제1 더미 셀(D1)이 연결된다. 제7 내지 제12 메모리 셀들(C7 내지 C12)은 수직 방향으로 서로 직렬로 연결되며, 제12 메모리 셀(C12)과 드레인 셀렉트 트랜지스터(DST)의 사이에 제2 더미 셀(D2)이 연결된다. 제1 더미 셀(D1)의 게이트는 제1 더미 라인(DWL1)에 연결되고, 제2 더미 셀(D2)의 게이트는 제2 더미 라인(DWL2)에 연결된다. 제1 내지 제12 메모리 셀들(C1 내지 C12)의 게이트들은 제1 내지 제12 워드라인들(WL1 내지 WL12)에 각각 연결된다. 따라서, 제1 및 제2 더미 라인들(DWL1 및 DWL2)과, 제1 및 제12 워드라인들(WL1 및 WL12)과, 제2 및 제11 워드라인들(WL2 및 WL11)과, 제3 및 제10 워드라인들(WL3 및 WL10)과, 제4 및 제9 워드라인들(WL4 및 WL9)과, 제5 및 제8 워드라인들(WL5 및 WL8)과, 제6 및 제7 워드라인들(WL6 및 WL7)은 각각 서로 쌍을 이룬다.
각각의 쌍을 그룹화하면, 제1 및 제2 더미 라인들(D1 및 D2)은 더미라인 그룹(GRd), 제1 및 제12 워드라인들(WL1 및 WL12)은 제1 워드라인 그룹(GR1), 제2 및 제11 워드라인들(WL2 및 WL11)은 제2 워드라인 그룹(GR2), 제3 및 제10 워드라인들(WL3 및 WL10)은 제3 워드라인 그룹(GR3), 제4 및 제9 워드라인들(WL4 및 WL9)은 제4 워드라인 그룹(GR4), 제5 및 제8 워드라인들(WL5 및 WL8)은 제5 워드라인 그룹(GR5), 제6 및 제7 워드라인들(WL6 및 WL7)은 제6 워드라인 그룹(GR6)으로 정의될 수 있다. 따라서, 제1 워드라인 그룹(GR1)은 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6) 중에서 가장 상부에 위치되며, 제2 워드라인 그룹(GR2)은 제1 워드라인 그룹(GR1)의 하부에 위치되고, 제3 워드라인 그룹(GR3)은 제2 워드라인 그룹(GR2)의 하부에 위치되고, 제4 워드라인 그룹(GR4)은 제3 워드라인 그룹(GR3)의 하부에 위치되고, 제5 워드라인 그룹(GR5)은 제4 워드라인 그룹(GR4)의 하부에 위치되고, 제6 워드라인 그룹(GR6)은 제5 워드라인 그룹(GR5)의 하부에 위치된다. 더미라인 그룹(GRd)은 반도체 장치에 따라 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6) 사이에 위치될 수 있다.
상술한 구성을 참조하여 제3 실시예에 따른 반도체 메모리 장치의 소거 동작을 설명하면 다음과 같다.
도 8은 본 발명의 제3 실시예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 8 및 도 7을 참조하면, 소거 동작은 수직채널막들(도 2의 CN)의 전위를 상승시켜 수행하는데, 이때 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)에 포함된 워드라인들의 전위가 커플링(coupling)으로 인해 상승한다. 이때, 제1 워드라인 그룹(GR1)부터 제6 워드라인 그룹(GR6)의 순서로 워드라인들의 전위를 낮추면 위치에 따른 소거 동작을 서로 균등하게 할 수 있다.
소거 동작을 더욱 구체적으로 설명하면 다음과 같다.
예비 소거전압 인가 구간( T1 - T2 )
소거 동작이 시작되면, 예비 소거전압을 인가하기 이전(T1 이전)까지 비트라인(BL), 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL), 더미라인 그룹(GRd), 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)에 포함된 워드라인들 및 파이프 게이트(PG)를 모두 플로팅(floating) 시킨다.
예비 소거전압 인가 구간이 시작되면(T1), 소오스 라인(SL)에 예비 소거전압(Vepre)을 인가한다. 소오스 라인(SL)에 예비 소거전압(Vepre)이 인가되면, 소오스 라인(SL)과 비트라인(BL) 간의 커플링(coupling)으로 인해 비트라인(BL)의 전위도 예비 소거전압(Vepre)만큼 상승한다. 따라서, 스트링(ST) 상부의 양 끝단에 연결된 소오스 라인(SL)과 비트라인(BL)의 전압이 상승하면, 수직채널막들(CN)과의 전압 차이로 인해 드레인 셀렉트 트랜지스터(DST)와 소오스 셀렉트 트랜지스터(SST)에서 GIDL이 발생하여 수직채널막들(CN)의 전위도 함께 상승한다.
소거전압 인가 구간( T1 - T3 )
수직채널막들(CN)의 전위가 상승했으면(T2), 소오스 라인(SL)에 예비 소거전압(Vepre)보다 높은 소거전압(Vera)을 인가한다. 이와 동시에, 수직채널막들(CN)의 전위를 균등하게 하기 위하여, 파이프 게이트(PG)에는 양전압의 파이프 게이트 전압(Vpg)을 인가한다. 이때에도, 소오스 라인(SL)과의 커플링으로 인해 비트라인(BL)의 전위는 상승한다. 또한, 예비 소거전압(Vepre)보다 높은 소거전압(Vera)이 인가되면서 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)의 전위도 소오스 라인(SL) 및 비트라인(BL)과의 커플링으로 인해 상승한다(Vc). 이어서, 더미라인 그룹(GRd)에 포함된 제1 및 제2 더미라인들(DL1 및 DL2)과 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)에 포함된 제1 내지 제12 워드라인들(WL1 내지 WL12)의 전위도 함께 상승한다(Vc). 수직채널막들(CN)의 전위가 양전압으로 상승되어 있기 때문에, 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)의 전위도 양전압을 유지하고 있으면 소거동작이 이루어지지 않는다. 따라서, 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)에 포함된 워드라인들의 전위를 낮추는데, 수직채널막들(CN)의 폭 차이를 고려하여 상부에 위치한 워드라인들부터 순차적으로 전위를 낮춘다. 예를 들면, 수직채널막들(CN)의 전위가 상승한 후, S1 시점에서 제1 워드라인 그룹(GR1)의 워드라인들의 전위를 접지전압(GND)으로 낮춘다. 이로써, 제1 워드라인 그룹(GR1)에 포함된 메모리 셀들의 소거가 이루어진다. 제1 워드라인 그룹(GR1)의 워드라인들의 전위가 접지전압(GND)으로 낮아지면, S2 시점에서 제2 워드라인 그룹(GR2)의 워드라인들의 전위를 접지전압(GND)으로 낮춘다. 이로써, 제2 워드라인 그룹(GR2에 포함된 메모리 셀들의 소거가 이루어진다. 이와 같은 방식으로, 제1 워드라인 그룹(GR1)부터 제6 워드라인 그룹(GR6)까지 순차적으로 워드라인들의 전위를 접지전압(GND)으로 낮춘다.
이처럼, 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)의 워드라인들을 접지전압(GND)으로 낮추는 시간을 조절하면, 제1 워드라인 그룹(GR1)에 포함된 메모리 셀들은 가장 오랜 시간 동안 소거가 이루어지고, 제6 워드라인 그룹(GR6)에 포함된 메모리 셀들은 가장 짧은 시간 동안 소거가 이루어지므로, 상부와 하부의 폭이 서로 다른 수직채널막들(CN)에 연결된 메모리 셀들을 서로 균등하게 소거할 수 있다.
제1 워드라인 그룹(GR1)부터 제6 워드라인 그룹(GR6)까지 순차적으로 워드라인들의 전위를 접지전압(GND)으로 낮춘 후, S7 시점에서 더미라인 그룹(GRd)의 더미라인들(DL1 및 DL2)의 전위를 접지전압(GND)으로 낮춘다. 도면에는 도시되어 있지 않으나, 스트링(ST)의 상부와 하부에 각각 더미라인들이 배열된 경우에는, 제1 워드라인 그룹(GR1)의 전위를 접지전압(GND)으로 낮춘 후 상부 더미라인들의 전위를 접지전압(GND)으로 낮추고, 제6 워드라인 그룹(GR6)의 전위를 접지전압(GND)으로 낮춘 후 하부 더미라인들의 전위를 접지전압(GND)으로 낮출 수 있다.
소거 완료 구간( T3 이후)
소거 완료 구간이 시작되면(T3), 제1 내지 제6 워드라인 그룹들(GR1 내지 GR6)의 워드라인들은 이미 소거전압 인가 구간(T2-T3)에서 디스차지되었으므로, 나머지 소오스 라인(SL), 비트라인(BL), 드레인 셀렉트 라인(DSL) 및 소오스 라인(SSL)을 디스차지한다.
상술한 바와 같이, 수직채널막들(CN)의 폭이 상부에서 하부로 내려갈수록 좁아지는 3차원 반도체 메모리 장치의 소거 동작 시, 스트링의 상부에 배치된 워드라인들부터 하부에 배치된 워드라인들의 순서대로 전위를 접지전압(GND)으로 낮추면, 위치에 관계없이 균등하게 메모리 셀들을 소거할 수 있다.
또한, U자 형태의 스트링 외에도 I자 형태의 스트링을 포함한 3차원 반도체 메모리 장치에도 상술한 소거동작을 적용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 주변회로들 130: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로

Claims (16)

  1. 높이에 따라 폭이 다르게 형성된 수직채널막들 및 상기 수직채널막들을 따라 적층된 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 소거 방법에 있어서,
    상기 수직채널막들의 전위를 상승시키는 단계; 및
    상기 메모리 셀들에 연결된 워드라인들의 전위가 상승하면, 상기 수직채널막들의 폭이 넓은 영역에 위치한 워드라인부터 폭이 좁은 영역에 위치한 워드라인 순서로 전위를 낮추면서 상기 메모리 셀들을 소거하는 단계를 포함하는 불휘발성 메모리 장치의 소거 방법.
  2. 제1항에 있어서, 상기 수직채널막들의 전위를 상승시키는 단계는,
    상기 수직채널막들의 일단에 연결된 소오스 라인에 상기 소거전압보다 낮은 예비 소거전압을 인가하여 상기 수직채널막들 내에 GIDL(Gate Induced Drain Leakage) 전류를 발생시키는 단계; 및
    상기 소오스 라인에 상기 소거전압을 인가하여 상기 수직채널막들의 전위를 상승시키는 단계를 포함하는 불휘발성 메모리 장치의 소거 방법.
  3. 제1항에 있어서,
    상기 워드라인들의 전위를 낮추기 위하여, 상기 워드라인들을 디스차지하는 불휘발성 메모리 장치의 소거 방법.
  4. 제1항에 있어서,
    상기 워드라인들의 전위를 모두 낮춘 후, 상기 수직채널막들의 전위를 낮추는 단계를 더 포함하는 불휘발성 메모리 장치의 소거 방법.
  5. 제4항에 있어서,
    상기 수직채널막들의 전위를 낮추는 단계는,
    상기 수직채널막들의 일단에 연결된 소오스 라인을 디스차지하는 단계를 포함하는 불휘발성 메모리 장치의 소거 방법.
  6. 제1항에 있어서,
    상기 워드라인들의 전위를 낮추기 이전에,
    수직방향으로 서로 인접한 적어도 두 개의 워드라인들을 그룹화하여 다수의 워드라인 그룹들을 정의하는 단계를 더 포함하는 불휘발성 메모리 장치의 소거 방법.
  7. 제6항에 있어서,
    상기 워드라인 그룹들 중, 상기 수직채널막들의 폭이 넓은 영역에 위치한 워드라인 그룹의 전위를 낮춘 후, 상기 수직채널막들의 폭이 상대적으로 좁은 영역에 위한 워드라인 그룹의 워드라인들의 전위를 순차적으로 낮추는 단계를 포함하는 불휘발성 메모리 장치의 소거 방법.
  8. 반도체 기판상에 수직으로 형성되며 상부의 폭이 하부의 폭보다 넓은 수직채널막들, 상기 수직채널막들의 하단을 서로 연결하는 파이프 게이트, 상기 수직채널막들의 상단에 연결된 소오스 라인 및 비트라인, 상기 수직채널막들을 따라 서로 이격되어 적층된 복수의 메모리 셀들, 상기 메모리 셀들 각각에 연결된 워드라인들을 포함하는 메모리 블록의 소거 방법에 있어서,
    상기 소오스 라인에 예비 소거전압을 인가하는 단계;
    상기 소오스 라인에 상기 예비 소거전압보다 높은 소거전압을 인가하는 단계;
    상기 워드라인들 중, 상부에 위치한 워드라인들부터 하부에 위치한 워드라인들의 순서로 디스차지하면서 상기 메모리 셀들을 소거하는 단계; 및
    상기 소오스 라인을 디스차지하는 단계를 포함하는 불휘발성 메모리 장치의 소거 방법.
  9. 제8항에 있어서,
    상기 워드라인들을 상기 순서로 디스차지하는 단계는,
    상기 소오스 라인에 인가한 상기 소거전압에 의해 상기 수직채널막들의 전위가 상승되고, 상기 수직채널막들과 상기 소오스 라인의 전위에 의해 상기 워드라인들의 전위가 상승된 상태에서 수행하는 불휘발성 메모리 장치의 소거 방법.
  10. 제8항에 있어서,
    상기 수직채널막들을 따라 더미 셀들이 더 포함된 메모리 블록의 소거 방법에 있어서,
    상부에 위치한 더미 셀들에 연결된 더미라인들을 디스차지한 후, 상대적으로 하부에 위치한 더미 셀들에 연결된 더미라인들을 디스차지하는 단계를 더 포함하는 불휘발성 메모리 장치의 소거 방법.
  11. 반도체 기판상에 형성되며 상부의 폭이 하부의 폭보다 넓은 수직채널막들, 상기 수직채널막들의 하단을 서로 연결하는 파이프 게이트, 상기 수직채널막들의 상단에 연결된 소오스 라인 및 비트라인, 상기 수직채널막들을 따라 서로 이격되어 적층된 복수의 메모리 셀들, 상기 메모리 셀들 각각에 연결된 워드라인들을 포함하는 복수의 메모리 블록들로 구성된 메모리 셀 어레이;
    상기 메모리 블록들 중, 선택된 메모리 블록의 소거 동작을 수행하도록 구성된 주변회로들; 및
    상기 소거 동작시, 상기 워드라인들 중 상기 수직채널막들의 상부에 위치한 워드라인들부터 순차적으로 전위를 낮추면서 상기 메모리 셀들을 소거하도록 상기 주변회로들을 제어하는 제어회로를 포함하는 불휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 메모리 셀들과 상기 소오스 라인 사이에 소오스 셀렉트 라인에 인가되는 전압에 의해 동작하는 소오스 셀렉트 트랜지스터가 연결되고,
    상기 메모리 셀들과 상기 비트라인 사이에 드레인 셀렉트 라인에 인가되는 전압에 의해 동작하는 드레인 셀렉트 트랜지스터가 연결되는 불휘발성 메모리 장치.
  13. 제11항에 있어서, 상기 제어회로는,
    소거동작이 시작되면, 상기 소오스 라인에 예비 소거전압을 인가하여 상기 수직채널막들에 GIDL(Gate Induced Drain Leakage) 전류를 발생시키고, 상기 소오스 라인에 상기 소거전압을 인가하여 상기 수직채널막들의 전위를 상승시킨 후, 상기 워드라인들을 순차적으로 디스차지하도록 상기 주변회로들을 제어하는 불휘발성 메모리 장치.
  14. 제12항에 있어서, 상기 제어회로는,
    상기 워드라인들을 모두 디스차지한 후, 상기 소오스 라인을 디스차지하도록 상기 주변회로들을 제어하는 불휘발성 메모리 장치.
  15. 제11항에 있어서,
    상기 수직채널막들을 따라 형성된 더미 셀들을 더 포함하는 불휘발성 메모리 장치.
  16. 제15항에 있어서,
    상부에 위치한 더미 셀들에 연결된 더미라인들을 디스차지한 후, 상대적으로 하부에 위치한 더미 셀들에 연결된 더미라인들을 디스차지하는 단계를 더 포함하는 불휘발성 메모리 장치의 소거 방법.
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