KR102011466B1 - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 셀 스트링들에 연결된 워드 라인들 중 적어도 하나의 워드 라인에 음의 전압을 인가하고 공통 소스 라인에 양의 전압을 인가하여 복수의 셀 스트링들의 채널들을 세팅하고, 복수의 셀 스트링들 중 선택된 영역에 대한 프로그램 동작을 수행하는 것을 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 어레이 구조를 갖는 반도체 메모리 장치에서는 프로그램 동작, 읽기 동작 및 소거 동작의 신뢰성 확보가 문제된다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 3차원 반도체 메모리 장치는 비트 라인들과 공통 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함한다. 3차원 반도체 메모리 장치의 동작 방법은 상기 복수의 셀 스트링들에 연결된 워드 라인들 중 적어도 하나의 워드 라인에 음의 전압을 인가하고 상기 공통 소스 라인에 양의 전압을 인가하여 상기 복수의 셀 스트링들의 채널들을 세팅하고; 상기 복수의 셀 스트링들 중 선택된 영역에 대한 프로그램 동작을 수행하는 것을 포함한다.
실시 예로서, 상기 세팅하는 것은 상기 워드 라인들 중 상기 비트 라인들에 가장 인접한 워드 라인에 상기 음의 전압을 인가하는 것을 포함할 수 있다.
실시 예로서, 상기 복수의 셀 스트링들은 드레인 선택 라인들 및 소스 선택 라인에 더 연결되고, 상기 워드 라인들은 상기 드레인 선택 라인들과 상기 소스 선택 라인 사이에서 순차적으로 배치되는 더미 워드 라인 및 복수의 메인 워드 라인들을 포함할 수 있다.
실시 예로서, 상기 세팅하는 것은 상기 비트 라인들에 기준 전압을 인가하고 상기 드레인 선택 라인들에 전원 전압을 인가하는 것을 포함할 수 있다.
실시 예로서, 상기 세팅하는 것은 상기 더미 워드 라인에 상기 음의 전압을 인가하는 것을 포함할 수 있다.
실시 예로서, 상기 세팅하는 것은 상기 복수의 메인 워드 라인들에 상기 기준 전압을 인가하는 것을 포함할 수 있다.
실시 예로서, 상기 세팅하는 것은 상기 소스 선택 라인에 상기 기준 전압을 인가하는 것을 포함할 수 있다.
실시 예로서, 상기 워드 라인들은 상기 복수의 메인 워드 라인들과 상기 소스 선택 라인 사이에 배치된 제 2 더미 워드 라인을 더 포함하고, 상기 세팅하는 것은 상기 제 2 더미 워드 라인에 상기 기준 전압을 인가하는 것을 포함할 수 있다.
실시 예로서, 상기 워드 라인들 중 상기 음의 전압이 인가되는 워드 라인과 상기 공통 소스 라인 사이에 배치된 워드 라인들은 복수의 워드 라인 그룹들로 구분되고, 상기 세팅하는 것은 상기 복수의 워드 라인 그룹들에 상기 소스 선택 라인과 인접할수록 높은 전압들을 인가하는 것을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 셀 스트링들 각각의 채널에 형성되는 전위가 공통 소스 라인에 인접할수록 같거나 낮아지도록 상기 복수의 셀 스트링들에 연결된 행 라인들을 구동하고; 상기 복수의 셀 스트링들 중 선택된 영역에 대한 프로그램 동작을 수행하는 것을 포함한다.
실시 예로서, 상기 행 라인들은 복수의 워드 라인들을 포함하고, 상기 행 라인들을 구동하는 것은 상기 복수의 워드 라인들 중 적어도 하나의 워드 라인에 음의 전압을 인가하고; 상기 공통 소스 라인에 양의 전압을 인가하는 것을 포함할 수 있다.
실시 예로서, 상기 음의 전압을 인가하는 것은 상기 복수의 워드 라인들 중 상기 비트 라인들에 가장 인접한 워드 라인에 상기 음의 전압을 인가하는 것을 포함할 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 기판 위에 적층된 복수의 메모리 셀들을 각각 포함하며 비트 라인들과 공통 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함하는 메모리 셀 어레이; 및 프로그램 동작 전에, 상기 복수의 셀 스트링들에 연결된 워드 라인들 중 적어도 하나의 워드 라인에 음의 전압을 인가하고 상기 공통 소스 라인에 양의 전압을 인가하도록 구성되는 주변 회로를 포함한다.
실시 예로서, 상기 주변 회로는 상기 워드 라인들 중 상기 비트 라인들에 가장 인접한 워드 라인에 상기 음의 전압을 인가하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 복수의 메모리 블록들 중 어느 하나의 실시 예를 보여주는 사시도이다.
도 4는 도 3의 메모리 블록의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 5는 도 3 및 도 4를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 6은 도 2의 복수의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 사시도이다.
도 7은 도 6의 메모리 블록의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 9는 도 8의 S110단계가 수행될 때 복수의 셀 스트링들에 인가되는 전압들을 보여주는 테이블이다.
도 10은 선택된 메모리 블록의 복수의 셀 스트링들에 인가되는 전압들을 보여주는 타이밍도이다.
도 11은 도 8의 S110단계가 수행될 때 복수의 셀 스트링들 중 어느 하나의 채널 전위를 개념적으로 보여주는 도면이다.
도 12는 도 8의 S120단계가 수행될 때 비선택된 셀 스트링의 채널 전위를 개념적으로 보여주는 도면이다.
도 13은 도 8의 S110단계가 수행될 때 복수의 셀 스트링들에 인가되는 전압들의 다른 실시 예를 보여주는 테이블이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 복수의 메모리 블록들 중 어느 하나의 실시 예를 보여주는 사시도이다.
도 4는 도 3의 메모리 블록의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 5는 도 3 및 도 4를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 6은 도 2의 복수의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 사시도이다.
도 7은 도 6의 메모리 블록의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 9는 도 8의 S110단계가 수행될 때 복수의 셀 스트링들에 인가되는 전압들을 보여주는 테이블이다.
도 10은 선택된 메모리 블록의 복수의 셀 스트링들에 인가되는 전압들을 보여주는 타이밍도이다.
도 11은 도 8의 S110단계가 수행될 때 복수의 셀 스트링들 중 어느 하나의 채널 전위를 개념적으로 보여주는 도면이다.
도 12는 도 8의 S120단계가 수행될 때 비선택된 셀 스트링의 채널 전위를 개념적으로 보여주는 도면이다.
도 13은 도 8의 S110단계가 수행될 때 복수의 셀 스트링들에 인가되는 전압들의 다른 실시 예를 보여주는 테이블이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함한다. 복수의 셀 스트링들 각각은 기판위에 적층되는 복수의 메모리 셀들을 포함한다. 예시적인 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 예시적인 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cell)로 정의될 수 있다. 이하, 설명의 편의를 위해 복수의 메모리 셀들 각각은 싱글 레벨 셀인 것으로 가정한다. 메모리 셀 어레이(110)에 대해서는 도 2 내지 도 7을 참조하여 더 상세히 설명된다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동하도록 구성된다. 주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 제어 로직(124)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인 및 공통 소스 라인을 포함한다. 어드레스 디코더(121)는 제어 로직(124)의 제어에 응답하여 행 라인들(RL)을 구동하도록 구성된다. 어드레스 디코더(121)는 외부 또는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스에 따라, 어드레스 디코더(121)는 선택된 메모리 블록에 연결된 드레인 선택 라인들 중 하나, 그리고 선택된 메모리 블록에 연결된 워드 라인들 중 하나를 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(123)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 요청 또는 프로그램 요청 시에, 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 것이다. 어드레스 디코더(121)는 어드레스(ADDR)에 따라 하나의 메모리 블록, 하나의 드레인 선택 라인 및 하나의 워드 라인을 선택하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(123)에 제공할 것이다.
반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 요청 시에, 어드레스(ADDR)는 블록 어드레스를 포함할 것이다. 어드레스 디코더(121)는 어드레스(ADDR)에 따라 하나의 메모리 블록을 선택할 것이다.
어드레스 디코더(121)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(124)의 제어에 응답하여 동작한다. 전압 발생기(122)에서 발생되는 전압들은 메모리 셀 어레이(110)에 인가되는 전압으로서 사용된다. 예시적인 실시 예로서, 전압 발생기(122)는 외부 전압을 레귤레이팅하여 전원 전압을 생성하는 회로를 포함할 수 있다. 예시적인 실시 예로서, 전압 발생기(122)는 복수의 펌핑 커패시터들을 포함하고, 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 발생할 수 있다. 발생된 복수의 전압들은 어드레스 디코더(121)에 제공된다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)는 제어 로직(124)의 제어에 응답하여 동작한다.
프로그램 동작 및 읽기 동작 시에, 읽기 및 쓰기 회로(123)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 동작 시에, 읽기 및 쓰기 회로(122)는 프로그램될 데이터(DATA)를 수신한다. 그리고, 읽기 및 쓰기 회로(122)는 수신된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터(DATA)는 선택된 메모리 셀들에 프로그램된다. 읽기 동작 시에, 읽기 및 쓰기 회로(122)는 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들을 통해 선택된 메모리 셀들로부터 데이터를 읽고, 읽어진 데이터(DATA)를 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(122)는, 예를 들면 비트 라인들(BL)을 플로팅시킨다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(124)은 어드레스 디코더(121), 전압 발생기(122) 및 읽기 및 쓰기 회로(123)에 연결된다. 제어 로직(124)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 제어 신호(CTRL)를 수신한다. 제어 로직(124)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 제어 로직(124) 및 어드레스 디코더(121)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달하고, 읽기 및 쓰기 회로(123)로부터의 데이터(DATA)를 외부로 전달하도록 구성될 것이다.
본 발명의 실시 예에 따른 주변 회로(120)는 프로그램 동작 전에, 선택된 메모리 블록에 포함된 복수의 셀 스트링들의 채널들을 세팅하도록 구성된다. 예를 들면, 복수의 셀 스트링들 각각의 채널의 전위는 그 채널이 공통 소스 라인에 인접할수록 낮아지도록 세팅된다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 X 방향, Y 방향 및 Z 방향을 따라 신장된 구조물들을 포함한다. 각 메모리 블록은 Y 방향 및 Z 방향을 따라 배치된 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 Z 방향을 따라 신장된 구조물이다. 각 메모리 블록의 구조는 도 3 내지 도 7을 참조하여 더 상세히 설명된다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 실시 예(BLK1a)를 보여주는 사시도이다. 도 4는 도 3의 메모리 블록(BLK1a)의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 제 1 타입(예를 들면, p형)을 갖는 기판(211) 상에 제 2 타입(예를 들면, n형)의 도핑 영역(212)이 제공된다. 기판(211)은 n 웰 내에 제공되는 포켓 p웰로서 제공될 수 있다.
제 2 타입의 도핑 영역(212)으로부터 z 방향을 따라 특정 거리만큼 이격된 제 1 내지 제 7 도전 물질들(221~227)이 제공된다. 제 1 내지 제 7 도전 물질들(221~227) 각각은 X 방향 및 Y 방향으로 신장된다. 그리고, 제 7 도전 물질(227)로부터 z 방향을 따라 이격된 제 8 도전 물질들(231, 232)이 제공된다. 제 8 도전 물질들(231~232)은 서로 Y 방향을 따라 서로 이격된다. 예시적인 실시 예로서, 제 1 내지 제 7 도전 물질들(221~227), 그리고 제 8 도전 물질들(231, 232)은 폴리 실리콘으로 구성될 수 있다. 예시적인 실시 예로서, 제 1 내지 제 7 도전 물질들(221~227), 그리고 제 8 도전 물질들(231, 232) 사이에는 절연 물질들(미도시)이 제공될 수 있다. 절연 물질들은, 예를 들면 실리콘 산화물(Silicon Oxide)을 포함할 수 있다.
이하, 제 1 내지 제 7 도전 물질들(221~227)은 각각 제 1 내지 제 7 높이들을 갖는다고 정의된다. 제 8 도전 물질들(231, 232)은 제 8 높이를 갖는다고 정의된다.
제 1 내지 제 7 도전 물질들(221~227), 그리고 제 8 도전 물질들(231, 232)을 관통하고, X 방향 및 Y 방향을 따라 서로 이격되는 복수의 필라들이 제공된다. 각 필라(260)는 Z 방향으로 신장된다. 예시적인 실시 예로서, 각 필라(260)의 X 방향 및 Y 방향에 따른 폭은 기판에 인접할수록 감소할 수 있다.
각 필라(260)는 내부 물질(261), 중간층(262) 및 표면층(263)을 포함한다. 내부 물질(261)은 절연 물질을 포함한다. 예를 들면, 내부 물질(261)은 실리콘 산화물 또는 에어 갭(air gap)을 포함할 수 있다. 중간층(262)은 제 1 타입으로 도핑된 실리콘 물질을 포함한다. 중간층(262)은 제 z 방향의 채널(도 11 및 도 12의 C 참조)로 동작한다. 표면층(263)은 데이터를 저장하도록 구성된다. 예를 들면, 표면층(263)은 중간층(263)으로부터 순차적으로 배치된 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함한다.
예시적인 실시 예로서, 터널링 절연막은 열 산화막을 포함할 수 있다. 전하 저장막은 질화막 또는 금속 산화막을 포함할 수 있다. 그리고, 블로킹 절연막은 터널링 절연막 및 전하 저장막보다 높은 유전 상수를 갖는 유전막일 수 있다.
각 필라(260) 상에 드레인(240)이 제공된다. 각 드레인(240)은, 예를 들면 제 2 타입으로 도핑된 실리콘 물질을 포함한다. 드레인들 상에는 Y 방향으로 신장되는 상부 도전 물질들(251, 252)이 제공된다. 상부 도전 물질들(251, 252)은 서로 X 방향을 따라 이격된다.
예시적인 실시 예로서, 상부 도전 물질들(251, 252)은 금속 물질들일 수 있다. 예시적인 실시 예로서, 상부 도전 물질들(251, 252)은 폴리 실리콘으로 구성될 수 있다.
각 필라(260), 그리고 각 필라(260)에 인접한 도전 물질(예를 들면, 225)은 하나의 셀 트랜지스터로서 동작한다. 즉, 채널로서 동작하는 필라(260)의 중간층(263), 필라(260)의 표면층(263)의 터널링 절연막, 전하 저장막 및 블로킹 절연막, 그리고 제어 게이트로서 동작하는 도전 물질은 하나의 셀 트랜지스터를 구성할 것이다.
각 필라(260)는 제 1 내지 제 7 높이의 도전 물질들(221~227), 그리고 제 8 높이의 도전 물질들(231, 232) 중 어느 하나와 접한다. 따라서, 각 필라(260)에 대응하는 셀 트랜지스터들은 8개일 것이다. 하나의 필라(260)는 하나의 셀 스트링에 대응한다. 각 셀 스트링은 제 1 내지 제 8 높이의 셀 트랜지스터들을 포함할 것이다.
도 3 및 도 4에서, 8개 층의 도전 물질들(221~227, 231, 232)이 제공된다. 그러나, 이는 예시적인 것으로서 8개 층 이상 또는 이하의 도전 물질들이 제공될 수 있다.
도 3 및 도 4에서, 하나의 비트 라인(예를 들면, 252)에 2개의 필라들이 연결되는 것으로 설명된다. 그러나, 이는 설명의 편의를 위한 것으로서 하나의 비트 라인 당 2개 이상의 필라들이 연결될 수 있음이 이해될 것이다.
도 3 및 도 4에서, 2개의 비트 라인들(251, 252)이 제공된다. 그러나, 이는 설명의 편의를 위한 것으로서 2개 이상의 비트 라인들이 제공될 수 있음이 이해될 것이다.
즉, 하나의 비트 라인에 m(m은 자연수) 개의 필라들이 연결되고, n(n은 자연수) 개의 비트 라인들이 제공될 것이다.
도 5는 도 3 및 도 4를 참조하여 설명된 메모리 블록(BLK1a)의 등가 회로를 보여주는 회로도이다.
도 3 내지 도 5를 참조하면, 제 2 타입의 도핑 영역(212)은 공통 소스 라인(CSL)으로서 동작한다. 제 1 높이의 제 1 도전 물질(221)은 소스 선택 라인(SSL)으로서 동작한다. 제 2 높이의 제 2 도전 물질(222)은 제 1 더미 워드 라인(DWL1)으로서 동작한다. 제 3 내지 제 6 높이의 제 3 내지 제 6 도전 물질들(223~226)은 각각 제 1 내지 제 4 메인 워드 라인들(MWL1~MWL4)로서 동작한다. 제 7 높이의 제 7 도전 물질(227)은 제 2 더미 워드 라인(DWL2)으로서 동작한다. 제 8 높이의 제 8 도전 물질들(231, 232)은 각각 제 1 및 제 2 드레인 선택 라인들(DSL1, DSL2)로서 동작한다. 제 1 및 제 2 상부 도전 물질들(251, 252)은 각각 제 1 및 제 2 비트 라인들(BL1, BL2)로서 동작한다.
도 3 및 도 4를 참조한 설명과 같이, 각 필라(260)는 하나의 셀 스트링(CS)에 대응한다. 도 3에서 4개의 필라들이 제공되고, 그러므로 메모리 블록(BLK1)은 4개의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다.
이하에서, 행 및 열 단위로 셀 스트링들(CS11, CS12, CS21, CS22)이 정의된다.
하나의 비트 라인에 공통으로 연결된 셀 스트링은 하나의 열로서 정의된다. 제 1 비트 라인(BL1)에 연결된 셀 스트링들(CS11, CS21)은 제 1 열에 해당한다. 제 2 비트 라인(BL2)에 연결된 셀 스트링들(CS12, CS22)은 제 2 열에 해당한다.
하나의 드레인 선택 라인에 연결된 셀 스트링들은 하나의 행으로서 정의된다. 제 1 드레인 선택 라인(DSL1)에 연결된 셀 스트링들(CS11, CS12)은 제 1 행에 해당한다. 제 2 드레인 선택 라인(DSL2)에 연결된 셀 스트링들(CS21, CS22)은 제 2 행에 해당한다.
도 3 및 도 4를 참조한 설명과 같이, 각 셀 스트링(CS)은 제 1 내지 제 8 높이의 셀 트랜지스터들을 포함한다. 각 셀 스트링(CS)의 제 1 높이의 셀 트랜지스터는 소스 선택 트랜지스터(SST)로서 동작한다. 각 셀 스트링(CS)의 제 2 높이의 셀 트랜지스터는 제 1 더미 메모리 셀(DMC1)로서 동작한다. 각 셀 스트링(CS)의 제 3 내지 제 6 높이의 셀 트랜지스터들은 각각 제 1 내지 제 4 메인 메모리 셀들(MMC1~MMC4)로서 동작한다. 각 셀 스트링(CS)의 제 7 높이의 셀 트랜지스터는 제 2 더미 메모리 셀(DMC2)로서 동작한다. 각 셀 스트링(CS)의 제 8 높이의 셀 트랜지스터는 드레인 선택 트랜지스터(DST)로서 동작한다. 선택 트랜지스터들(SST, DST), 더미 메모리 셀들(DMC1, DMC2) 및 메인 메모리 셀들(MMC1~MMC4)은 동일한 구조를 가질 수 있다.
각 높이의 하나의 행에 해당하는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 3 높이의 메모리 셀들 중 셀 스트링들(CS11, CS12)에 포함된 메모리 셀들은 하나의 페이지를 구성하고, 제 3 높이의 메모리 셀들 중 셀 스트링들(CS21, CS22)에 포함된 메모리 셀들은 다른 하나의 페이지를 구성한다.
각 셀 스트링(CS)의 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 공통 연결된다.
동일한 높이의 메모리 셀들은 하나의 워드 라인은 공통으로 연결된다. 이때, 메모리 셀은 더미 메모리 셀(DMC) 또는 메인 메모리 셀(MMC)을 의미하고, 워드 라인은 더미 워드 라인(DWL) 또는 메인 워드 라인(MWL)을 의미한다. 각 셀 스트링(CS)의 제 1 더미 메모리 셀(DMC1)은 제 1 더미 워드 라인(DWL1)에 연결된다. 각 셀 스트링(CS)의 제 1 내지 제 4 메인 메모리 셀들(MMC1~MMC4)은 각각 제 1 내지 제 4 메인 워드 라인들(MWL1~MWL4)에 연결된다. 각 셀 스트링(CS)의 제 2 더미 메모리 셀(DMC2)은 제 2 더미 워드 라인(DWL2)에 연결된다.
상이한 행의 셀 스트링들은 상이한 드레인 선택 라인(DSL)에 연결된다. 제 1 행의 셀 스트링들(CS11, CS12) 각각의 드레인 선택 트랜지스터(DST)는 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21, CS22) 각각의 드레인 선택 트랜지스터(DST)는 제 2 드레인 선택 라인(DSL2)에 연결된다.
드레인 선택 라인들(DSL1, DSL2)을 선택 및 비선택함으로써, 비선택된 드레인 선택 라인(예를 들면, DSL2)에 연결된 셀 스트링들(예를 들면, CS21 및 CS22) 각각이 해당 비트 라인으로부터 전기적으로 분리되고, 선택된 드레인 선택 라인(DSL1)에 연결된 셀 스트링들(예를 들면, CS11 및 CS12) 각각이 해당 비트 라인으로부터 전기적으로 연결된다.
프로그램 및 읽기 동작은 페이지 단위로 수행된다. 프로그램 및 읽기 동작 시에, 드레인 선택 라인들(DSL1, DSL2) 중 하나가 선택되고, 하나의 메인 워드 라인이 선택될 것이다. 결과적으로, 선택된 드레인 선택 라인(예를 들면, DSL1)에 연결된 셀 스트링들(예를 들면, CS11 및 CS12) 중 선택된 메인 워드 라인에 연결된 메모리 셀들이 한번에 엑세스될 것이다.
도 6은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1b)를 보여주는 사시도이다. 도 7은 도 6의 메모리 블록(BLK1b)의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 6 및 도 7을 참조하면, 기판(311) 상에 X 방향 및 Y 방향으로 신장되는 제 1 내지 제 4 도전 물질들(321~324)이 제공된다. 제 1 내지 제 4 도전 물질들(321~324)은 Z 방향을 따라 특정 거리만큼 이격되어 제공된다.
기판(311) 상에 X 방향 및 Y 방향으로 신장되는 제 5 내지 제 8 도전 물질들(325~328)이 제공된다. 제 5 내지 제 8 도전 물질들(325~328)은 Z 방향을 따라 특정 거리만큼 이격되어 제공된다. 제 5 내지 제 8 도전 물질들(325~328)은 Y 방향을 따라 제 1 내지 제 4 도전 물질들(321~324)과 이격되어 제공된다.
제 1 내지 제 4 도전 물질들(321~324)을 관통하는 복수의 하부 필라들이 제공된다. 각 하부 필라(DP)는 Z 방향을 따라 신장된다. 또한, 제 5 내지 제 8 상부 워드 라인들(325~328)을 관통하는 복수의 상부 필라들이 제공된다. 각 상부 필라(UP)는 Z 방향을 따라 신장된다.
하부 필라(DP) 및 상부 필라(UP) 각각은 내부 물질(361), 중간층(362) 및 표면층(363)을 포함한다. 도 3 및 도 4를 참조한 설명과 마찬가지로, 중간층(362)은 셀 트랜지스터의 채널로서 동작할 것이다. 표면층(363)은 블로킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 것이다.
하부 필라(DP) 및 상부 필라(UP)는 파이프 게이트(PG)를 통해 연결된다. 파이프 게이트(PG)는 기판(311) 내에 배치될 수 있다. 예시적인 실시 예로서, 파이프 게이트(PG)는 하부 필라(DP) 및 상부 필라(UP)와 동일한 물질들을 포함할 수 있다.
하부 필라(DP)의 상부에, X 방향 및 Y 방향으로 신장되는 제 2 타입의 도핑 물질(312)이 제공된다. 예를 들면, 제 2 타입의 도핑 물질(312)은 n 타입의 실리콘 물질을 포함할 수 있다. 제 2 타입의 도핑 물질(312)은 공통 소스 라인(CSL, 도 5 참조)으로서 동작한다.
상부 필라(UP)의 상부에 드레인(340)이 제공된다. 예를 들면, 드레인(340)은 n 타입의 실리콘 물질을 포함할 수 있다. 그리고, 드레인들의 상부에 Y 방향으로 신장되는 제 1 및 제 2 상부 도전 물질들(351, 352)이 제공된다. 제 1 및 제 2 상부 도전 물질들(351, 352)은 X 방향을 따라 이격되어 제공된다. 예를 들면, 제 1 및 제 2 상부 도전 물질들(351, 352)은 금속으로서 형성될 수 있다. 예시적인 실시 예로서, 제 1 및 제 2 상부 도전 물질들(351, 352)과 드레인들은 콘택 플러그들을 통해 연결될 수 있다. 제 1 및 제 2 상부 도전 물질들(351, 352)은 각각 제 1 및 제 2 비트 라인들(BL1, BL2, 도 5 참조)로서 동작한다.
제 1 도전 물질(321)은 소스 선택 라인(SSL, 도 5 참조)으로서 동작하고, 제 2 도전 물질(322)은 제 1 더미 워드 라인(DWL1, 도 5 참조)으로서 동작하고, 제 3 및 제 4 도전 물질들(323, 324)은 각각 제 1 및 제 2 메인 워드 라인들(MWL1, MWL2, 도 5 참조)로서 동작한다. 제 5 및 제 6 도전 물질들(325, 326)은 각각 제 3 및 제 4 메인 워드 라인들(MWL3, MWL4, 도 5 참조)로서 동작하고, 제 7 도전 물질(327)은 제 2 더미 워드 라인(DWL2, 도 5 참조)으로서 동작하고, 제 8 도전 물질(328)은 드레인 선택 라인(DSL, 도 5 참조)으로서 동작한다.
하부 필라(DP), 그리고 하부 필라(DP)에 인접한 제 1 내지 제 4 도전 물질들(321~324)은 하부 스트링을 구성한다. 상부 필라(UP), 그리고 상부 필라(UP)에 인접한 제 5 내지 제 8 도전 물질들(325~328)은 상부 스트링을 구성한다. 하부 스트링 및 상부 스트링은 파이프 게이트(PG)를 통해 연결된다. 하부 스트링의 일단은 공통 소스 라인(CSL)으로 동작하는 제 2 타입의 도핑 물질(312)에 연결된다. 상부 스트링의 일단은 드레인(320)을 통해 해당 비트 라인에 연결된다. 하나의 하부 스트링 및 하나의 상부 스트링은 제 2 타입의 도핑 물질(312)과 해당 비트 라인 사이에 연결된 하나의 셀 스트링을 구성할 것이다.
결과적으로, 메모리 블록(BLK1b)의 등가 회로는 도 5에 도시된 등가 회로(BLK1)와 마찬가지로 나타날 것이다. 즉, 하부 스트링은 소스 선택 트랜지스터(SST), 제 1 더미 메모리 셀(DMC1), 그리고 제 1 및 제 2 메인 메모리 셀들(MMC1, MMC2)을 포함할 것이다. 상부 스트링은 제 3 및 제 4 메인 메모리 셀들(MMC3, MMC4), 제 2 더미 메모리 셀(DMC2), 그리고 드레인 선택 트랜지스터(DST)를 포함할 것이다.
이상 도 3 내지 도 7을 참조하여 3차원 메모리 셀 어레이의 실시 예들이 설명되었다. 그러나, 3차원 메모리 셀 어레이의 구조는 다양한 변경이 가능함이 이해될 것이다. 도 5의 메모리 블록(BLK1)의 등가 회로를 제공하기 위해 메모리 블록(BLK1)의 구조는 다양하게 변경될 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다.
도 5 및 도 8을 참조하면, S110단계에서, 선택된 메모리 블록(BLK1)에 포함된 복수의 셀 스트링들(CS11, CS12, CS21, CS22)의 채널들이 세팅된다. 선택된 메모리 블록(BLK1)에 연결된 워드 라인들(DWL1, DWL2, MWL1~MWL4) 중 적어도 하나의 워드 라인에 음의 전압이 인가되고, 공통 소스 라인(CSL)에 양의 전압인 전원 전압이 인가될 수 있다. 이때, 비트 라인들(BL1, BL2)에 기준 전압(예를 들면, 접지 전압)이 인가되고, 드레인 선택 라인들(DSL1, DSL2)에 전원 전압이 인가될 수 있다.
이에 따라, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)의 채널들에 잔존해 있던 전자들은 공통 소스 라인(CSL)으로 방출된다.
S120단계에서, 선택된 메모리 블록(BLK1)의 선택된 메모리 셀들이 프로그램된다. 프로그램 동작 시에, 드레인 선택 라인들(DSL1, DSL2) 중 하나의 드레인 선택 라인(예를 들면, DSL1)에 전원 전압이 인가되어, 선택된 셀 스트링들(예를 들면, CS11 및 CS12)과 비트 라인들(BL1, BL2)이 전기적으로 연결된다. 나머지 드레인 선택 라인(예를 들면, DSL2)에는 기준 전압 또는 음의 전압이 인가되어, 비선택된 셀 스트링들(예를 들면, CS21 및 CS22)은 비트 라인들(BL1, BL2)과 전기적으로 분리된다. 즉, 비선택된 셀 스트링들(예를 들면, CS21 및 CS22)은 플로팅된다. 그리고, 선택된 셀 스트링들 중 선택된 메인 워드 라인과 연결된 메모리 셀들은 프로그램될 것이다.
비선택된 셀 스트링들의 채널들은 플로팅되므로, 워드 라인들(DWL1, DWL2, MWL1~MWL4)에 인가되는 고 전압들에 의해 부스팅된다. 즉, 비선택된 셀 스트링들의 메모리 셀들은 프로그램되지 않는다.
비선택된 셀 스트링의 채널들에 잔존해 있던 전자들의 수가 상대적으로 많다고 가정한다. 워드 라인들(DWL1, DWL2, MWL1~MWL4)에 고 전압들이 인가될 때 잔존 전자들은 해당 셀 스트링의 채널의 부스팅을 방해할 수 있다. 예를 들면, 잔존 전자들로 인하여 비트 라인들(BL1,BL2)로부터 비선택된 셀 스트링의 채널들에 전류가 유입되거나, 비선택된 셀 스트링의 채널들로부터 비트 라인들(BL1, BL2)로 전류가 유출될 수 있다. 이러한 누설 전류로 인해, 비선택된 셀 스트링들의 채널들의 부스팅이 정상적으로 수행되지 않고, 따라서 비선택된 셀 스트링들의 메모리 셀들은 의도치 않게 프로그램될 수 있다.
본 발명의 실시 예에 따르면, 프로그램 동작 전에 셀 스트링들(CS11, CS12, CS21, CS22)의 채널들에 잔존해 있던 전자들은 방출된다. 따라서, 프로그램 동작 시에 비선택된 셀 스트링들의 채널들은 정상적으로 부스팅될 것이다. 결과적으로, 프로그램 동작의 신뢰성은 향상될 것이다.
도 9는 도 8의 S110단계가 수행될 때 복수의 셀 스트링들에 인가되는 전압들을 보여주는 테이블이다.
도 5 및 도 9를 참조하면, 공통 소스 라인(CSL)에는 전원 전압(Vcc)이 인가된다. 소스 선택 라인(SSL), 제 1 더미 워드 라인(DWL1) 및 제 1 내지 제 4 메인 워드 라인들(MWL1~MWL4)에는 기준 전압(Vss)이 인가된다. 워드 라인들(DWL1, DWL2, MWL1~MWL4) 중 드레인 선택 라인들(DSL1, DSL2)에 가장 인접한 제 2 더미 워드 라인(DWL2)에는 음의 전압(Vn)이 인가된다. 드레인 선택 라인들(DSL1, DSL2)에는 전원 전압(Vcc)이 인가되고, 비트 라인들(BL1, BL2)에는 기준 전압(Vss)이 인가된다.
도 10은 선택된 메모리 블록의 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 인가되는 전압들을 보여주는 타이밍도이다. 도 11은 도 8의 S110단계가 수행될 때 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 어느 하나(CS21)의 채널 전위를 개념적으로 보여주는 도면이다. 도 12는 도 8의 S120단계가 수행될 때 비선택된 셀 스트링의 채널 전위를 개념적으로 보여주는 도면이다.
도 10에서, 제 1 및 제 2 시간들(t1, t2) 사이의 구간은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)의 채널들에 대한 세팅 동작에 해당한다. 제 2 및 제 3 시간들(t2, t3) 사이의 구간은 세팅 동작을 종료하고 프로그램 동작의 수행을 준비하는 중간 동작에 해당한다. 제 3 시간(t3) 이후의 구간은 프로그램 동작에 해당한다.
도 5 및 도 10을 참조하면, 제 1 시간(t1)에, 공통 소스 라인(CSL)에 전원 전압(Vcc)이 인가되기 시작한다. 소스 선택 라인(SSL), 제 1 더미 워드 라인(DWL1) 및 제 1 내지 제 4 메인 워드 라인들(MWL1~MWL4)은 기준 전압(Vss)으로 유지된다. 제 2 더미 워드 라인(DWL2)에는 음의 전압(Vn)이 인가된다. 드레인 선택 라인들(DSL1, DSL2)에는 전원 전압(Vcc)이 인가된다. 비트 라인들(BL1, BL2)과 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 전기적으로 연결될 것이다. 즉, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 플로팅 상태가 아니다. 비트 라인들(BL1, BL2)에는 기준 전압(Vss)이 인가된다.
도 11을 참조하면, 제 1 비트 라인(BL1)에 인가되는 기준 전압(Vss)과 제 2 드레인 선택 라인(DSL2)에 인가되는 전원 전압(Vcc)의 차이에 의해, 셀 스트링(CS21)의 채널(C) 내에 전자-홀 페어들(electron-hole pairs, e-h)이 생성된다. 생성된 홀들(h)은 음의 전압(Vn)이 인가되는 제 2 더미 메모리 셀(DMC2)에 대응하는 채널로 이동할 것이다. 반면, 생성된 전자들(e)은 전원 전압(Vcc)이 인가되는 공통 소스 라인(CSL)으로 방출될 것이다. 따라서, 제 2 더미 메모리 셀(DMC2)에 대응하는 채널 전위는 셀 스트링(CS21) 전체의 채널(C) 전위 중 가장 높고, 공통 소스 라인(CSL)에 대응하는 채널 전위는 셀 스트링(CS21) 전체의 채널(C) 전위 중 가장 낮을 것이다. 소스 선택 트랜지스터(SST), 제 1 더미 메모리 셀(DMC1) 및 메인 메모리 셀들(MMC1~MMC4)에 대응하는 채널들의 전위들은 공통 소스 라인(CSL)에 인접할수록 같거나 감소할 것이다.
다시 도 5 및 도 10을 참조하면, 제 2 시간(t2)에, 공통 소스 라인(CSL), 소스 선택 라인(SSL), 제 1 더미 워드 라인(DWL1), 제 1 내지 제 4 메인 워드 라인들(MWL1~MWL4), 제 1 및 제 2 비트 라인들(BL1, BL2)에 각각 인가되는 전압들은 그대로 유지된다. 제 2 더미 워드 라인(DWL2) 및 제 1 및 제 2 드레인 선택 라인(DSL1, DSL2)에 인가되는 전압들은 전원 전압으로 변경된다.
제 3 시간(t3)에, 프로그램 동작이 시작된다. 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)에는 각각 제 1 및 제 2 더미 워드 라인 전압들(Vdw1, Vdw2)이 인가된다. 제 1 내지 제 4 메인 워드 라인들(MWL1~MWL4) 중 비선택된 메인 워드 라인들(예를 들면, MWL1~MWL3)에는 패스 전압(Vpass)이 인가된다. 선택된 메인 워드 라인(예를 들면, MWL4)에는 프로그램 전압(Vpgm)이 인가된다. 예시적인 실시 예로서, 프로그램 전압(Vpgm)은 전원 전압(Vss)으로부터 상승하여 패스 전압(Vpass)에 도달한 후에 추가적으로 상승하여 목표 전압에 도달할 수 있다. 예시적인 실시 예로서, 제 1 및 제 2 더미 워드 라인 전압들(Vdw1, Vdw2)은 패스 전압(Vpass)과 동일할 수 있다.
드레인 선택 라인들(DSL1, DSL2) 중 선택된 드레인 선택 라인(예를 들면, DSL1)에는 전원 전압(Vcc)이 인가되어, 선택된 셀 스트링들(예를 들면, CS11 및 CS12)과 비트 라인들(BL1, BL2)이 전기적으로 연결된다. 비선택된 드레인 선택 라인(예를 들면, DSL2)에는 음 전압의 드레인 선택 라인 전압(Vdsl)이 인가될 수 있다. 비선택된 드레인 선택 라인에 음전압이 인가됨에 따라, 비선택된 셀 스트링들(예를 들면, CS21 및 CS22)과 비트 라인들(BL1, BL2) 사이의 누설 전류는 감소할 수 있다. 드레인 선택 라인 전압(Vdsl)이 소정 시간 동안 제공된 후에, 비선택된 드레인 선택 라인의 전압은 전원 전압으로 변경될 수 있다.
비트 라인들(BL1, BL2)은 선택된 메모리 셀들에 저장될 데이터에 따라 전원 전압(Vcc) 또는 기준 전압(Vss)으로 구동될 것이다.
이하 도 12를 참조한 설명에서, 셀 스트링(CS21)이 비선택된다고 가정한다. 셀 스트링(CS21)의 채널(C)은 플로팅된다. 도 12를 참조하면, 제 2 드레인 선택 라인(DSL2)에 음 전압의 드레인 선택 라인 전압(Vdsl)이 인가되면, 드레인 선택 트랜지스터(DST)에 대응하는 채널의 전위는 감소한다. 워드 라인들(DWL1, DWL2, MWL1~MWL4)에 인가되는 고 전압들(Vdw1, Vdw2, Vpgm, Vpass)에 의해, 메모리 셀들(DMC1, DMC2, MMC1~MMC4)에 대응하는 채널들의 전위는 실선으로 도시된 바와 같이 높게 부스팅된다. 만약, 프로그램 동작 전에 셀 스트링(CS21)의 채널에 잔존해 있던 전자들이 방출되지 않았다면, 메모리 셀들(DMC1, DMC2, MMC1~MMC4)에 대응하는 채널들의 전위는 점선으로 도시된 바와 같이 낮게 부스팅될 것이다.
도 13은 도 8의 S110단계가 수행될 때 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 인가되는 전압들의 다른 실시 예를 보여주는 테이블이다. 공통 소스 라인(CSL)과 제 2 더미 워드 라인(DWL2) 사이의 라인들(SSL, DWL1, MWL1~MWL4)에 인가되는 전압들을 제외하면, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 인가되는 전압들은 도 9의 테이블과 같다. 이하, 중복되는 설명은 생략된다.
도 13을 참조하면, 소스 선택 라인(SSL) 및 제 1 더미 워드 라인(DWL1)에는 제 1 전압이 인가된다.
제 1 내지 제 4 메인 워드 라인들(MWL1~MWL4)은 복수의 워드 라인 그룹들(WLG1, WLG2)로 구분된다. 하나의 워드 라인 그룹은 적어도 하나의 메인 워드 라인을 포함한다. 이 실시 예에서는 하나의 워드 라인 그룹 당 2개의 메인 워드 라인들을 포함한다고 가정한다. 제 1 워드 라인 그룹(WLG1)은 제 1 및 제 2 메인 워드 라인들(MWL1, MWL2)을 포함한다. 제 2 워드 라인 그룹(WLG2)은 제 3 및 제 4 메인 워드 라인들(MWL3, MWL4)을 포함한다. 제 1 및 제 2 워드 라인 그룹들(WLG1, WLG2)에는 각각 제 2 및 제 3 전압들이 인가된다.
제 1 전압은 제 2 전압보다 높다. 제 2 전압은 제 3 전압보다 높다. 즉, 공통 소스 라인(CSL)과 제 2 더미 워드 라인(DWL2) 사이의 라인들(SSL, DWL1, MWL1~MWL4)은 복수의 그룹들로 구분되고, 복수의 그룹들에는 공통 소스 라인(CSL)에 인접할수록 높은 전압들이 제공될 수 있다. 이에 따라, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 채널에 형성되는 전위는 공통 소스 라인(CSL)에 인접할수록 낮아질 것이다.
본 발명의 실시 예에 따르면, 프로그램 동작 전에 셀 스트링들의 채널들에 잔존해 있던 전자들은 방출된다. 따라서, 프로그램 동작 시에 비선택된 셀 스트링들의 채널들은 정상적으로 부스팅될 것이다. 결과적으로, 프로그램 동작의 신뢰성은 향상될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 주변 회로
BLK1~BLKz: 제 1 내지 제 z 메모리 블록들
CS11, CS12, CS21, CS22: 셀 스트링들
C: 셀 스트링의 채널
120: 주변 회로
BLK1~BLKz: 제 1 내지 제 z 메모리 블록들
CS11, CS12, CS21, CS22: 셀 스트링들
C: 셀 스트링의 채널
Claims (20)
- 비트 라인들과 공통 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함하는 3차원 반도체 메모리 장치의 동작 방법에 있어서;
상기 복수의 셀 스트링들에 연결된 워드 라인들 중 적어도 하나의 워드 라인에 음의 전압을 인가하고 상기 공통 소스 라인에 양의 전압을 인가하여 상기 복수의 셀 스트링들의 채널들을 세팅하고;
상기 복수의 셀 스트링들 중 선택된 영역에 대한 프로그램 동작을 수행하는 것을 포함하고,
상기 세팅하는 것과 상기 프로그램 동작 사이에 상기 음의 전압을 전원 전압으로 변경하는 것을 포함하는 동작 방법. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 세팅하는 것은 상기 워드 라인들 중 상기 비트 라인들에 가장 인접한 워드 라인에 상기 음의 전압을 인가하는 것을 포함하는 동작 방법. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 복수의 셀 스트링들은 드레인 선택 라인들 및 소스 선택 라인에 더 연결되고,
상기 워드 라인들은 상기 드레인 선택 라인들과 상기 소스 선택 라인 사이에서 순차적으로 배치되는 더미 워드 라인 및 복수의 메인 워드 라인들을 포함하는 동작 방법. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 세팅하는 것은 상기 비트 라인들에 기준 전압을 인가하고 상기 드레인 선택 라인들에 상기 전원 전압을 인가하는 것을 포함하는 동작 방법. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 세팅하는 것은 상기 더미 워드 라인에 상기 음의 전압을 인가하는 것을 포함하는 동작 방법. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 세팅하는 것은 상기 복수의 메인 워드 라인들에 기준 전압을 인가하는 것을 포함하는 동작 방법. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 세팅하는 것은 상기 소스 선택 라인에 기준 전압을 인가하는 것을 포함하는 동작 방법. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 워드 라인들은 상기 복수의 메인 워드 라인들과 상기 소스 선택 라인 사이에 배치된 제 2 더미 워드 라인을 더 포함하고,
상기 세팅하는 것은 상기 제 2 더미 워드 라인에 기준 전압을 인가하는 것을 포함하는 동작 방법. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 워드 라인들 중 상기 음의 전압이 인가되는 워드 라인과 상기 공통 소스 라인 사이에 배치된 워드 라인들은 복수의 워드 라인 그룹들로 구분되고,
상기 세팅하는 것은 상기 복수의 워드 라인 그룹들에 상기 소스 선택 라인과 인접할수록 높은 전압들을 인가하는 것을 포함하는 동작 방법. - 비트 라인들과 공통 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함하는 삼차원 반도체 메모리 장치의 동작 방법에 있어서;
상기 복수의 셀 스트링들 각각의 채널에 형성되는 전위가 상기 공통 소스 라인에 인접할수록 같거나 낮아지도록 상기 복수의 셀 스트링들에 연결된 행 라인들을 구동하고;
상기 복수의 셀 스트링들 중 선택된 영역에 대한 프로그램 동작을 수행하는 것을 포함하고,
상기 행 라인들을 구동하는 것은 상기 행 라인들 중 더미 워드 라인에 음의 전압을 인가하는 것을 포함하는 동작 방법. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 행 라인들을 구동하는 것은
상기 공통 소스 라인에 양의 전압을 인가하는 것을 포함하는 동작 방법. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 행 라인들은 드레인 선택 라인들, 소스 선택 라인, 및 상기 드레인 선택 라인들과 상기 소스 선택 라인 사이에 배치된 메인 워드 라인들을 더 포함하고,
상기 음의 전압은 상기 드레인 선택 라인들과 상기 공통 소스 라인 사이에 배치되는 상기 더미 워드 라인에 인가되는 동작 방법. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 행 라인들을 구동하는 것은
상기 비트 라인들에 기준 전압을 인가하고;
상기 드레인 선택 라인들에 전원 전압을 인가하는 것을 더 포함하는 동작 방법. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 메인 워드 라인들은 복수의 워드 라인 그룹들로 구분되고,
상기 행 라인들을 구동하는 것은 상기 복수의 워드 라인 그룹들에 상기 소스 선택 라인과 인접할수록 높은 전압들을 인가하는 것을 더 포함하는 동작 방법. - 기판 위에 적층된 복수의 메모리 셀들을 각각 포함하며 비트 라인들과 공통 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함하는 메모리 셀 어레이; 및
프로그램 동작 전에, 상기 복수의 셀 스트링들에 연결된 워드 라인들 중 적어도 하나의 워드 라인에 음의 전압을 인가하고 상기 공통 소스 라인에 양의 전압을 인가하도록 구성되는 주변 회로를 포함하고,
상기 주변 회로는 상기 음의 전압을 인가하는 구간과 상기 프로그램 동작 사이에 상기 음의 전압을 전원 전압으로 변경하도록 구성되는 반도체 메모리 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 주변 회로는 상기 워드 라인들 중 상기 비트 라인들에 가장 인접한 워드 라인에 상기 음의 전압을 인가하도록 구성되는 반도체 메모리 장치. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 복수의 셀 스트링들은 드레인 선택 라인들 및 소스 선택 라인에 더 연결되고,
상기 워드 라인들은 상기 드레인 선택 라인들과 상기 소스 선택 라인 사이에서 순차적으로 배치되는 더미 워드 라인 및 복수의 메인 워드 라인들을 포함하는 반도체 메모리 장치. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 주변 회로는 상기 비트 라인들에 기준 전압을 인가하고 상기 드레인 선택 라인들에 상기 전원 전압을 인가하도록 구성되는 반도체 메모리 장치. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 주변 회로는 상기 더미 워드 라인에 상기 음의 전압을 인가하도록 구성되는 반도체 메모리 장치. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 복수의 메인 워드 라인들에 기준 전압을 인가하고, 상기 소스 선택 라인에 상기 기준 전압을 인가하도록 구성되는 반도체 메모리 장치.
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