KR102643666B1 - 반도체 장치 및 그 동작 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 장치는 복수의 메모리 셀들을 포함하고 공통 소스 라인과 비트라인의 사이에 연결된 스트링들을 포함하며, 반도체 장치의 동작 방법은 상기 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 선택된 워드라인 및 상기 선택된 메모리 셀과 인접한 비선택된 메모리 셀과 연결된 비선택된 워드라인에 프리-프로그램 펄스를 인가하는 단계; 및 상기 선택된 워드라인에 제1 프로그램 펄스를 인가하는 단계를 포함할 수 있다.
Description
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시예는 동작 특성이 개선된 반도체 장치 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치는 복수의 메모리 셀들을 포함하고 공통 소스 라인과 비트라인의 사이에 연결된 스트링들을 포함하며, 반도체 장치의 동작 방법은 상기 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 선택된 워드라인 및 상기 선택된 메모리 셀과 인접한 비선택된 메모리 셀과 연결된 비선택된 워드라인에 프리-프로그램 펄스를 인가하는 단계; 및 상기 선택된 워드라인에 제1 프로그램 펄스를 인가하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 공통 소스 라인과 비트 라인의 사이에 연결되고, 복수의 메모리 셀들을 포함하는 메모리 스트링; 상기 복수의 메모리 셀들과 각각 연결된 복수의 워드라인들; 및 상기 복수의 워드라인들 중 선택된 워드라인 및 상기 선택된 워드라인과 인접한 비선택된 워드라인에 프리-프로그램 펄스를 인가한 후, 상기 선택된 워드라인에 프로그램 펄스를 인가하는 제어 로직을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층된 워드라인들; 상기 적층된 워드라인들을 관통하는 채널막; 및 상기 채널막을 감싸는 메모리막을 포함하고, 선택된 워드라인 및 상기 선택된 선택된 워드라인과 인접한 비선택된 워드라인에 프리-프로그램 펄스를 인가한 후, 상기 선택된 워드라인에 프로그램 펄스를 인가할 수 있다.
본 발명의 실시예들에 따르면, 동작 특성이 개선되고 신뢰성이 향상된 반도체 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 순서도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 정공 제거 방법을 설명하기 위한 모식도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법에 따른 메모리 셀들의 문턱 전압 분포를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 순서도이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 프리-프로그램 펄스 조정 방법을 설명하기 위한 모식도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 순서도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 정공 제거 방법을 설명하기 위한 모식도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법에 따른 메모리 셀들의 문턱 전압 분포를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 순서도이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 프리-프로그램 펄스 조정 방법을 설명하기 위한 모식도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 셀 어레이(110) 및 주변 회로(120)를 포함한다. 여기서, 반도체 장치(100)는 메모리 장치일 수 있고, 비휘발성 메모리 장치일 수 있다. 예를 들어, 반도체 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
셀 어레이(110)는 로우 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 컬럼 라인들(CL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 여기서, 로우 라인들(RL)은 워드라인일 수 있고 컬럼 라인들(CL)은 비트 라인일 수 있다. 단, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다.
셀 어레이(110)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 또한, 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수의 페이지들을 포함한다. 예를 들어, 반도체 장치(100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함한다.
제어 로직(125)은 어드레스 디코더(121), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결될 수 있다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어할 수 있다.
어드레스 디코더(121)는 로우 라인들(RL)을 통해 셀 어레이(110)에 연결될 수 있다. 예를 들어, 어드레스 디코더(121)는 워드라인, 더미 워드라인, 소스 선택 라인 및 드레인 선택 라인을 통해 셀 어레이(110)에 연결될 수 있다. 또한, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 로우 라인들(RL)을 제어하도록 구성될 수 있다. 따라서, 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신할 수 있고, 수신된 어드레스(ADDR)에 따라 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
반도체 장치(100)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택할 수 있다.
반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다.
읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 통해 셀 어레이(110)에 연결된다. 프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터 수신된 데이터(DATA)를 컬럼 라인들(CL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 여기서, 데이터(DATA)는 메모리 셀들에 각각 프로그램 될 멀티 비트 데이터일 수 있다. 리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 컬럼 라인들(CL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 플로팅시킬 수 있다. 참고로, 프로그램 동작 및 소거 동작에는 검증 동작이 포함될 수 있으며, 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다.
전술한 바와 같은 구성에 따르면, 메모리 셀들을 SLC(Single Level Cell) 방식 또는 MLC(Multi Level Cell) 방식으로 프로그램할 수 있다. 또한, 제어 로직(125)은 원 샷 방식 또는 멀티-스텝 방식으로 프로그램 동작을 수행하도록 반도체 장치(100)를 제어할 수 있다. 여기서, 멀티-스텝 방식은 원하는 프로그램 상태를 구현하기 위해 복수 회 프로그램 동작을 수행하는 것으로, 프리/메인 프로그램 방식, 재프로그램(reprogram) 방식, 쉐도우(shadow) 프로그램 방식 등일 수 있다. 원 샷 방식으로 프로그램 상태를 구현한 후에 문턱 전압 분포 폭을 감소시키기 위해, 재프로그램을 추가로 실시하는 것도 가능하다.
제어 로직(125)은, 프리- 프로그램 동작에 의해 스페이스 영역의 정공을 제거한 후에 프로그램 동작을 수행하도록, 어드레스 디코더(121) 및 읽기 및 쓰기 회로(123)를 제어한다. 즉, 선택된 워드라인 및 선택된 워드라인과 인접한 비선택된 워드라인에 프리-프로그램 펄스를 인가한 후에 선택된 워드라인에 프로그램 펄스를 인가하도록, 어드레스 디코더(121) 및 읽기 및 쓰기 회로(123)를 제어한다. 일 예로, 주변 회로(120)는 선택된 워드라인 및 선택된 워드라인의 양측에 위치된 비선택된 워드라인들에 프리-프로그램 펄스를 인가한다. 다른 예로, 주변 회로(120)는 선택된 워드라인 및 선택된 워드라인의 일측에 위치된 비선택된 워드라인에 프리-프로그램 펄스를 인가한다.
이러한 제어 방식에 따르면, 프린지-필드(fringe-field)에 의해 선택된 워드라인과 비선택된 워드라인 사이의 스페이스 영역에 존재하는 정공(hole)을 제거할 수 있다. 따라서, 래터럴 스프레딩(lateral spreading)에 의한 전하 손실(charge loss)를 최소화할 수 있고, 데이터 리텐션 특성을 개선할 수 있다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 2를 참조하면, 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각각의 메모리 블록들(BLK)은 복수의 메모리 스트링들(MS)을 포함한다. 또한, 복수의 메모리 스트링들(MS)이 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다.
각각의 메모리 스트링들(MS)은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함한다. 여기서, m은 2 이상의 정수이다. 참고로, 본 도면에는 도시되지 않았으나, 각각의 메모리 스트링들(MS)은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC)의 사이 또는 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC)의 사이에 위치된 더미 메모리 셀을 더 포함할 수 있다. 또한, 하나의 메모리 스트링(MS)에 포함된 메모리 셀들(MC)은 실질적으로 동일한 레벨에 위치되거나 상이한 레벨에 위치될 수 있다.
메모리 셀들(MC)의 게이트 전극들은 워드라인들(WL)에 연결된다. 각각의 워드라인들(WL)에는 구동에 필요한 워드라인 전압들(프로그램 전압, 패스 전압, 리드 전압 등)이 인가될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인(SSL)에 연결된다.
각각의 메모리 셀들(MC)은 채널막, 메모리막 및 게이트 전극을 포함할 수 있다. 여기서, 메모리막은 데이터를 저장하기 위한 것으로, 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있다. 각각의 메모리 스트링들(MS)이 더미 메모리 셀을 포함하는 경우, 더미 메모리 셀은 메모리 셀들(MC)과 실질적으로 동일한 구조를 가질 수 있으며, 메모리막을 포함할 수 있다.
각각의 소스 및 드레인 선택 트랜지스터들(SST, DST)은 채널막, 게이트 절연막 및 게이트 전극을 포함할 수 있다. 또한, 각각의 소스 및 드레인 선택 트랜지스터들(SST, DST)은 메모리 셀들과 실질적으로 동일한 구조를 가질 수 있으며, 게이트 절연막 대신에 메모리막을 포함할 수 있다. 즉, 각각의 소스 및 드레인 선택 트랜지스터들(SST, DST)은 채널막, 메모리막 및 게이트 전극을 포함하고, 메모리막을 게이트 절연막으로 사용할 수 있다.
전술한 바와 같은 구조에 따르면, 동일한 워드라인(WL)에 연결되어 동시에 프로그램되는 메모리 셀들(MC)이 하나의 페이지(Page)를 구성하고, 하나의 메모리 블록(BLK)이 복수의 페이지들(Page)을 포함할 수 있다.
도 3을 참조하면, 메모리 블록(BLK)은 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 +Z 방향을 따라 신장될 수 있다. 여기서, +Z 방향은 메모리 셀들(MC)이 적층된 방향일 수 있다. 여기서, m은 2 이상의 정수이다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 차례로 적층된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 소스 선택 트랜지스터들(SST)은 메모리 셀(MC)과 공통 소스 라인(CSL) 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 메모리 셀들(MC)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 메모리 셀들(MC)은 동일한 워드라인(WL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 선택 트랜지스터들(DST)은 비트 라인(BL1~BLm)과 메모리 셀(MC)의 사이에 직렬 연결될 수 있다. 여기서, 동일한 행(+X 방향)에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 드레인 선택 트랜지스터들(DST) 중 동일한 레벨의 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 또한, 상이한 행(+X 방향)에 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.
도 4를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC), 적어도 하나의 파이프 트랜지스터(PT), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함할 수 있다. 여기서, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 'U'형으로 배열될 수 있다.
파이프 트랜지스터(PT)는 드레인 사이드의 메모리 셀들(MC)과 소스 사이드의 메모리 셀들(MC)을 연결시킨다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다. 그 외의 구조는 앞서 도 3에서 설명한 것과 유사하므로, 중복된 설명은 생략하도록 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 순서도이다. 여기서, 반도체 장치는 앞서 도 2 내지 도 4를 참조하여 설명한 셀 어레이를 포함할 수 있다. 예를 들어, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 메모리 스트링들(MS)이 연결되고, 각각의 메모리 스트링들(MS)은 복수의 메모리 셀들(MC)을 포함한다.
도 5를 참조하면, 먼저, 스페이스 영역에 존재하는 정공(hole)을 제거한다(S510). 여기서, 스페이스 영역은 인접한 메모리 셀들 사이의 영역이거나, 인접한 워드라인들 사이의 영역일 수 있다.
예를 들어, 선택된 워드라인에 프리-프로그램 펄스를 인가하고, 비선택된 워드라인들 중 선택된 워드라인과 인접한 워드라인에 프리-프로그램 펄스를 인가한다. 또한, 나머지 비선택된 워드라인들에는 패스 전압을 인가한다. 여기서, "인접한"은 선택된 워드라인의 바로 옆에 위치된 적어도 하나의 워드라인을 포함할 수 있고, 선택된 워드라인으로부터 일정 범위 내에 위치된 워드라인들을 포함할 수 있다. 이를 통해, 선택된 워드라인과 인접한 비선택된 워드라인의 사이에 프린지-필드가 생성되고, 프린지-필드에 의해 스페이스 영역으로 전자가 주입될 수 있다. 따라서, 스페이스 영역의 정공을 제거할 수 있다.
이어서, 선택된 메모리 셀(MC)을 프로그램한다(S520). 예를 들어, 선택된 워드라인(WL)에 프로그램 전압을 인가하고, 비선택된 워드라인들(WL)에 패스 전압을 인가하여, 프로그램 동작을 수행한다.
전술한 바와 같은 방법에 따르면, 스페이스 영역의 정공을 제거한 후에 프로그램 동작을 수행하므로, 반도체 장치의 리텐션 특성을 개선할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 정공 제거 방법을 설명하기 위한 모식도이다.
도 6a 내지 도 6c를 참조하면, 각각의 메모리 셀들(MCn-1, MCn, MCn+1)은 채널막(CH), 메모리막(M) 및 게이트 전극(G)을 포함할 수 있다. 여기서, 메모리막(M)은 데이터를 저장하기 위한 것으로, 터널절연막, 데이터 저장막 및 전하차단막을 포함하거나, 이들 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질 등을 포함할 수 있다.
게이트 전극들(G)은 워드라인들(WLn-1, WLn, WLn+1)과 전기적으로 각각 연결된다. 또한, 워드라인들(WLn-1, WLn, WLn+1)은 동일한 레벨에 위치되거나, 상이한 레벨에 위치될 수 있다.
인접한 메모리 셀들(MC)은 메모리막을 공유할 수 있다. 예를 들어, 터널절연막, 데이터 저장막 및 전하차단막을 공유하거나, 이들 중 적어도 하나를 공유할 수 있다. 따라서, 메모리막(M)은 메모리 셀들(MC)에 대응되는 채널 영역 및 인접한 메모리 셀들(MC)의 사이에 위치된 스페이스 영역을 포함할 수 있다. 예를 들어, 메모리막(M)은 교대로 배열된 채널 영역들 및 스페이서 영역들을 포함한다.
소거 동작 시, 웰 영역에 소거 전압을 인가하거나, GIDL 방식을 이용하여 메모리막으로 정공이 주입한다. 그런데, 채널 영역 뿐만 아니라 스페이스 영역으로도 정공이 주입되기 때문에, 소거 동작이 완료된 후에도 스페이스 영역에 정공이 잔류할 수 있다. 또한, 메모리막(M)의 데이터 저장막에 잔류된 정공은, 이후 프로그램된 메모리 셀의 전하를 래터럴 이동시키는 주요 인자가 되고, 이로 인해, 플로그램된 메모리 셀의 전하 손실이 유발된다. 따라서, 본 실시예에서는, 프로그램 동작 전에, 프리-프로그램 펄스를 인가하여 스페이스 영역의 정공을 제거한다.
도 6a를 참조하면, 정공 제거 단계에서, 선택된 워드라인(WLn)에 프리-프로그램 펄스(Vpre)를 인가하고, 비선택된 워드라인들(WLn-1, Wn+1)에 패스 전압(Vpass)을 인가한다. 여기서, 패스 전압(Vpass)은 프리-프로그램 펄스(Vpre)에 비해 낮은 레벨을 갖는다. 이를 통해, 선택된 메모리 셀(MC)의 채널 영역에 전자가 주입된다(A).
또한, 선택된 워드라인(WLn)에 인가된 프리-프로그램 펄스(Vpre)와 인접한 워드라인(WLn-1, WLn+1)에 인가된 패스 전압(Vpass)으로 인해 약한 프린지 필드가 발생될 수 있다. 이를 통해, 선택된 메모리 셀(MCn)과 인접한 메모리 셀(MCn-1, MCn+1)의 사이로 전자가 주입된다(B). 예를 들어, 메모리막(M)의 스페이스 영역으로 전자가 주입되고, 주입된 전자가 정공과 결합할 수 있다. 여기서, 스페이스 영역의 정공은 소거 동작 시에 메모리막(M)으로 주입된 것일 수 있다.
이와 같이, 프로그램 동작을 수행하기 전에 프리-프로그램 동작을 수행함으로써, 스페이스 영역의 정공을 제거할 수 있다. 그런데, 인접한 워드라인들(WLn-1, WLn+1)에 패스 전압(Vpass)을 인가할 경우, 프린지-필드가 약하기 때문에 스페이스 영역의 정공이 충분히 제거되지 않을 수 있다.
도 6b를 참조하면, 정공 제거 단계에서, 선택된 워드라인(WLn) 및 비선택된 워드라인들 중 선택된 워드라인(WLn)과 인접한 워드라인들(WLn-1, WLn+1)에 프리-프로그램 펄스(Vpre)를 인가한다. 이때, 나머지 비선택된 워드라인들에는 패스 전압을 인가한다. 이를 통해, 선택된 메모리 셀(MCn)의 채널 영역 및 인접한 메모리 셀들(MCn-1, MCn+1)의 채널 영역들에 전자가 주입된다(A).
또한, 선택된 워드라인(WLn) 및 인접한 워드라인(WLn-1, WLn+1)에 인가된 프리-프로그램 펄스(Vpre)로 인해 강한 프린지 필드가 발생될 수 있다. 이를 통해, 선택된 메모리 셀(MCn)과 인접한 메모리 셀(MCn-1, MCn+1)의 사이로 전자가 충분히 주입된다(C). 따라서, 스페이스 영역의 정공을 충분히 제거할 수 있다.
도 6c를 참조하면, 정공 제거 단계에서, 선택된 워드라인(WLn)에 프리-프로그램 펄스(Vpre)를 인가한다. 또한, 인접한 워드라인들(WLn-1, WLn+1) 중 적어도 하나의 워드라인(WLn-1)에 프리-프로그램 펄스(Vpre)를 인가한다. 예를 들어, 인접한 워드라인들(WLn-1, WLn+1) 중 아직 프로그램 동작이 수행되지 않은 메모리 셀과 연결된 워드라인 또는 소거 상태를 갖는 메모리 셀과 연결된 워드라인을 선택하여, 프리-프로그램 펄스(Vpre)를 인가한다. 이때, 나머지 비선택된 워드라인들에는 패스 전압을 인가한다. 이를 통해, 선택된 메모리 셀(MCn)의 채널 영역 및 인접한 메모리 셀들(MCn-1)의 채널 영역들에 전자가 주입된다(A).
또한, 선택된 워드라인(WLn) 및 인접한 워드라인(WLn-1)에 인가된 프리-프로그램 펄스(Vpre)로 인해 강한 프린지 필드가 발생될 수 있다. 이를 통해, 선택된 메모리 셀(MCn)과 인접한 메모리 셀(MCn-1)의 사이로 전자가 충분히 주입된다(C). 따라서, 스페이스 영역의 정공을 충분히 제거할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 타이밍도이다. 본 발명의 일 실시예에 따르면, 프리-프로그램 동작(PRE_PGM)으로 스페이스 영역의 정공을 제거한 후, 프로그램 동작(PGM)을 수행한다. 이하에서는 시간 별로 구체적인 구동 방식을 설명하도록 한다.
먼저, 제1 시간(t1)에, 선택된 드레인 선택 라인(sel_DSL)에 전원 전압(Vcc)이 인가되고, 드레인 선택 트랜지스터(DST)가 턴온된다. 선택된 소스 선택 라인(sel_SSL) 및 비선택된 소스 선택 라인(unsel_SSL)에는 기준 전압(Vss)이 인가된다. 여기서, 기준 전압(Vss)은 접지 전압일 수 있다.
제2 시간(T2)에, 선택된 워드 라인(sel_WL) 및 인접한 워드라인(n_unsel_WL)에 프리-프로그램 펄스(Vpre)가 인가된다. 예를 들어, 선택된 워드 라인(sel_WL) 및 인접한 워드라인(n_unsel_WL)의 전압이 패스 전압(Vpass)에 도달한 후에 프로그램 전압(Vpgm)으로 상승할 수 있다.
여기서, 인접한 워드라인(n_unsel_WL)은 비선택된 워드라인들 중 선택된 워드라인(sel_WL)에 상대적으로 가깝게 위치된 워드라인을 의미하며, 하나 또는 복수의 워드라인들을 포함할 수 있다. 일 예로, 인접한 워드라인(n_unsel_WL)은 선택된 워드라인(sel_WL)의 양 측에 위치된 2개의 워드라인일 수 있으며, 양측은 수평 방향 또는 수직 방향일 수 있다. 이러한 경우, 선택된 워드라인(sel_WL)을 포함한 3개의 워드라인들에 프리-프로그램 펄스(Vpre)가 인가될 수 있다. 다른 예로, 인접한 워드라인(n_unsel_WL)은 선택된 워드라인(sel_WL)에 가깝게 위치된 워드라인들 중 아직 프로그램 동작이 수행되지 않은 메모리 셀과 연결된 워드라인 또는 소거 상태를 갖는 메모리 셀과 연결된 워드라인일 수 있다. 워드라인들의 배열 순서 또는 적층 순서대로 프로그램 동작이 수행된다고 가정하면, 선택된 워드라인(sel_WL)의 일측에 위치된 워드라인을 인접한 워드라인(n_unsel_WL)으로 선택할 수 있다. 이러한 경우, 선택된 워드라인(sel_WL)을 포함한 2개의 워드라인들에 프리-프로그램 펄스(Vpre)가 인가될 수 있다.
이를 통해, 선택된 워드라인(sel_WL)과 인접한 워드라인(n_unsel_WL)의 사이에 강한 프린지-필드가 생성되고, 이를 통해, 스페이스 영역의 정공이 제거될 수 있다.
이때, 비선택된 워드 라인(unsel_WL)에는 패스 전압(Vpass)이 인가된다. 또한, 선택된 드레인 선택 라인(sel_DSL), 비선택된 드레인 선택 라인(unsel_DSL), 선택된 소스 선택 라인(sel_SSL) 및 비선택된 소스 선택 라인(unsel_SSL)에 각각 인가되는 전압들은 그대로 유지된다.
제3 시간(t3)에, 선택된 워드 라인(sel_WL), 인접한 워드라인(n_unsel_WL) 및 비선택된 워드라인(unsel_WL)이 디스차지된다.
제4 시간(t4)에, 선택된 드레인 선택 라인(sel_DSL)에 기준 전압(Vss)이 인가되고, 드레인 선택 트랜지스터가 턴 오프된다.
제5 시간(t5)에, 선택된 드레인 선택 라인(sel_DSL)에 전원 전압(Vcc)이 인가되고, 드레인 선택 트랜지스터(DST)가 턴온된다. 선택된 소스 선택 라인(sel_SSL) 및 비선택된 소스 선택 라인(unsel_SSL)에는 기준 전압(Vss)이 인가된다. 여기서, 기준 전압(Vss)은 접지 전압일 수 있다.
제6 시간(T6)에, 선택된 워드 라인(sel_WL)에 프로그램 펄스(Vpgm)가 인가된다. 예를 들어, 선택된 워드 라인(sel_WL)의 전압이 패스 전압(Vpass)에 도달한 후에 프로그램 전압(Vpgm)으로 상승할 수 있다. 이를 통해, 선택된 메모리 셀들이 프로그램된다.
이때, 인접한 워드라인(n_unsel_WL) 및 비선택된 워드 라인(unsel_WL)에는 패스 전압(Vpass)이 인가된다. 또한, 선택된 드레인 선택 라인(sel_DSL), 비선택된 드레인 선택 라인(unsel_DSL), 선택된 소스 선택 라인(sel_SSL) 및 비선택된 소스 선택 라인(unsel_SSL)에 각각 인가되는 전압들은 그대로 유지된다.
제7 시간(t7)에, 선택된 워드 라인(sel_WL), 인접한 워드라인(n_unsel_WL) 및 비선택된 워드라인(unsel_WL)이 디스차지된다.
제8 시간(t8)에, 선택된 드레인 선택 라인(sel_DSL)에 기준 전압(Vss)이 인가되고, 드레인 선택 트랜지스터가 턴 오프된다.
전술한 바와 같은 동작 방법에 따르면, 프로그램 동작(PGM)을 수행하기 전에 프리-프로그램 동작(PRE-PGM)을 수행함으로써, 스페이스 영역의 정공을 제거할 수 있다. 따라서, 스페이스 영역의 정공으로 인한 전하 손실(charge loss)을 방지할 수 있고, 리텐션 특성을 개선할 수 있다.
여기서, 프리-프로그램 펄스(Vpre)는 프로그램 펄스(Vpgm)에 비해 낮은 레벨을 가질 수 있다. 예를 들어, 프리-프로그램 펄스(Vpre)는 11 내지 12V일 수 있다. 프리-프로그램 펄스(Vpre)는 프로그램 펄스(Vpgm)에 비해 적은 횟수로 인가될 수 있다. 예를 들어, 프리-프로그램 펄스(Vpre)는 1 펄스 인가될 수 있다. 따라서, 홀을 제거하는 과정에서 인접한 워드라인(n_unsel_WL)에 연결된 메모리 셀이 프로그램되거나, 디스터브 특성, 문턱전압 분포 등이 열화되는 것을 방지할 수 있다.
한편, 본 실시예에서는 하나의 프로그램 동작(PGM)에 대해 설명했으나, 복수의 프로그램 동작들을 수행하는 것도 가능하다. 예를 들어, 셰도우 프로그램 방식, 재프로그램 방식 등으로 프로그램 동작을 수행할 수 있다. 따라서, 제8 시간(t8) 후에, 선택된 워드라인(sel_WL) 제2 프로그램 펄스 등이 인가될 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법에 따른 메모리 셀들의 문턱 전압 분포를 나타낸 도면이다. 도 8a는 TLC 방식으로 프로그램 동작을 수행하는 경우를 나타내고, 도 8b는 QLC 방식으로 프로그램 동작을 수행하는 경우를 나타낸다.
도 8a를 참조하면, 소거 동작(ERS)이 수행된 메모리 블록에 포함된 메모리 셀들은 분포 E를 갖는다. 이어서, 프리-프로그램 동작(PRE_PGM)을 수행하여 스페이스 영역의 정공을 제거한다. 예를 들어, 선택된 워드라인 및 인접한 워드라인에 프리-프로그램 펄스를 인가하고, 나머지 비선택된 워드라인들에 패스 전압을 인가한다. 이를 통해, 선택된 워드라인 및 인접 워드라인에 연결된 메모리 셀들이 분포 PRE를 갖게 된다. 또한, 나머지 비선택된 워드라인들과 연결된 메모리 셀들은 분포 E'를 갖게 된다.
프리-프로그램 동작(PRE_PGM) 시, 프리-프로그램 펄스의 레벨, 펄스의 폭, 인가되는 펄스의 횟수, 인접한 워드라인의 개수(프리-프로그램 펄스가 인가되는 비선택된 워드라인의 개수) 등의 조건은 분포 E' 및 분포 PRE의 상한 값을 고려하여 결정될 수 있다. 예를 들어, 분포 E'의 상한 값은 디스터브 한계 레벨(L1)보다 작은 값을 갖고, 분포 PRE의 상한 값은 제1 프로그램 분포 PV1의 상한 값(L2)보다 작은 값을 갖도록, 프리-프로그램 동작(PRE_PGM)의 조건을 결정할 수 있다. 여기서, 디스터브 한계 레벨(L1)은 신뢰성 파라미터, 마진 등을 고려하여 결정될 수 있다.
이어서, 프로그램 동작(PGM)을 수행한다. 예를 들어, 선택된 워드라인에 프로그램 펄스를 인가하고, 비선택된 워드라인들에 패스 전압을 인가한다. 이를 통해, 선택된 워드라인(sel_WL)의 선택된 메모리 셀들이 8개의 분포(E', PV1~PV7)를 갖게 된다. 여기서, 프로그램 동작은 원샷 프로그램 방식으로 수행되거나, 복수의 프로그램 동작들을 포함할 수 있다.
도 8b를 참조하면, 소거 동작(ERS)이 수행된 메모리 블록에 포함된 메모리 셀들은 분포 E를 갖는다. 이어서, 프리-프로그램 동작(PRE_PGM)을 수행하여 스페이스 영역의 정공을 제거한다. 이를 통해, 선택된 워드라인 및 인접한 워드라인에 연결된 메모리 셀들이 분포 PRE를 갖게 된다. 또한, 나머지 비선택된 워드라인들과 연결된 메모리 셀들은 분포 E'를 갖게 된다. 여기서, 분포 PRE의 상한 값은 최종 제1 프로그램 분포 PV1'의 상한 값(L2)보다 작아야 한다.
이어서, 제1 프로그램 동작(1st PGM)을 수행한다. 이를 통해, 선택된 워드라인(sel_WL)의 선택된 메모리 셀들이 16개의 분포(E', PV1~PV15)를 갖게 된다.
이어서, 제2 프로그램 동작(2nd PGM)을 수행한다. 여기서, 제2 프로그램 동작(2nd PGM)은 프로그램 분포들(PV1~PV15)의 폭을 감소시키기 위한 것일 수 있다. 본 실시예에서는 제1 및 제2 프로그램 동작들(1st PGM, 2nd PGM)에 의해 최종 분포를 구현하는 경우에 대해 설명했으나, 3회 이상의 프로그램 동작들을 수행하는 것도 가능하다.
전술한 바와 같은 동작 방식에 따르면, 프리-프로그램 동작(PRE-PGM)에 의한 문턱 전압 변동을 고려하여 프리-프로그램 동작(PRE_PGM)의 조건을 조정한다. 예를 들어, 프리-프로그램 펄스의 레벨, 펄스의 폭, 펄스 인가 횟수 등을 결정한다. 따라서, 문턱 전압의 분포 열화를 최소화할 수 있다. 또한, 프리-프로그램 동작(PR_PGM)에 의해 문턱 전압의 분포가 열화되더라도, 제2 프로그램 동작(2nd PGM)을 통해 문턱 전압의 분포 폭을 감소시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 순서도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
먼저, 선택된 메모리 셀의 채널막의 직경과 기준 값을 비교한다(S910). 이어서, 채널막의 직경에 따라 프리-프로그램 펄스의 레벨을 조정한다. 만약 채널막의 직경이 기준 값과 동일하다면, 미리 설정된 프리-프로그램 펄스의 레벨 그대로 프리-프로그램 동작을 수행한다. 만약 채널막의 직경이 기준 값보다 크다면, 프리-프로그램 펄스의 레벨을 증가시킨다(S920). 만약 채널막의 직경이 기준 값보다 작다면, 프리-프로그램 펄스의 레벨을 감소시킨다(S930). 이어서, 선택된 워드라인 및 인접한 워드라인에 조정된 프리-프로그램 펄스를 인가한다(S940). 이어서, 선택된 워드라인에 프로그램 펄스를 인가한다(S950).
예를 들어, 채널막의 직경이 기준값과 동일한 경우, 선택된 워드라인 및 인접한 워드라인에 11 내지 12V의 프리-프로그램 펄스를 인가한다. 만약 채널막의 직경이 기준 값보다 크다면, 프리-프로그램 펄스의 레벨을 1 내지 2V 증가시킨다. 만약 채널막의 직경이 기준 값보다 작다면, 프리-프로그램 펄스의 레벨을 1 내지 2V 감소시킨다.
한편, 메모리 셀들은 채널막의 직경에 따라 그룹핑될 수 있다. 따라서, 동일한 그룹에 속한 메모리 셀들에 대해서는 동일한 레벨의 프리-프로그램 펄스를 이용하여 프리-프로그램 동작을 수행할 수 있다. 또한, 그룹들 간에는 1 내지 2V의 프리-프로그램 펄스 레벨 차이가 존재할 수 있다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 프리-프로그램 펄스 조정 방법을 설명하기 위한 모식도이다.
도 10a 내지 도 10c를 참조하면, 복수의 워드라인들(WL)이 적층된다. 여기서, 워드라인들(WL)은 폴리실리콘, 텅스텐 등의 도전 물질을 포함할 수 있다. 또한, 워드라인들(WL)과 절연막들(미도시됨)이 교대로 적층될 수 있다.
채널막(CH)이 복수의 워드라인들(WL)을 관통하고, 채널막(CH)과 워드라인들(WL)이 교차된 영역에 메모리 셀들이 위치된다. 따라서, 채널막(CH)을 따라 복수의 메모리 셀들이 적층된다.
또한, 메모리막(M)이 채널막(CH)과 워드라인들(WL)의 사이에 개재된다. 여기서, 메모리막(M)은 채널막(CH)의 측벽을 감싸도록 형성될 수 있다. 따라서, 적층된 메모리 셀들이 메모리막(M)을 공유할 수 있다. 또한, 메모리막(M)은 적층된 워드라인들(WL) 사이에 대응되는 스페이스 영역을 포함할 수 있다.
제조 방법을 간단히 살펴보면 다음과 같다. 먼저, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성한 후, 적층물을 관통하는 개구부를 형성한다. 이어서, 개구부 내에 메모리막(M) 및 채널막(CH)을 형성한다. 여기서, 채널막(CH)은 오픈된 중심 영역을 갖거나, 중심 영역까지 완전히 채워진 구조를 가질 수 있다. 채널막(CH)이 오픈된 중심 영역을 갖는 경우, 중심 영역에 갭필막을 채울 수 있다. 이어서, 제1 물질막들을 제3 물질막들(예를 들어, 금속막, 실리사이드막 또는 절연막)로 대체할 수 있다. 예를 들어, 질화물 등의 희생 물질을 포함하는 제1 물질막들을 금속을 포함하는 제3 물질막들로 대체할 수 있고, 제3 물질막들이 워드라인들(WL)일 수 있다.
그런데, 이러한 제조 방법에 따르면, 식각 공정을 이용하여 개구부를 형성하기 때문에, 식각 공정의 한계 상 개구부가 하부록 갈수록 좁은 폭을 갖게 된다. 따라서, 개구부 내에 형성되는 채널막(CH) 또한 하부로 갈수록 직경이 감소하게 된다. 게이트 전극이 채널막의 측벽을 감싸는 게이트 올 어라운드(GAA) 구조의 메모리 셀의 경우, 채널막(CH)의 직경 변화는 메모리 셀의 특성이 상이할 수 있다. 따라서, 스페이스 영역의 홀을 효과적으로 제거하기 위해, 채널막(CH)의 직경에 따라 프리-프로그램 동작의 조건을 조정할 필요가 있다.
도 10a를 참조하면, 채널막(CH)이 레벨에 따라 상이한 직경을 갖는다. 따라서, 채널막(CH)의 직경에 따라 프리-프로그램 조건을 조정할 수 있다. 예를 들어, 채널막(CH)의 직경(D1)이 기준 값(Dr)에 비해 작으면 프리-프로그램 펄스의 레벨을 감소시키고, 채널막(CH)의 직경(D2)이 기준 값(Dr)에 비해 크면 프리-프로그램 펄스의 레벨을 증가시킨다.
또한, 채널막(CH)은 상부로 갈수록 직경이 증가하고 하부로 갈수록 직경이 감소하는 형태를 가질 수 있다. 따라서, 워드라인의 레벨에 따라 프리-프로그램 펄스의 조건을 조정할 수 있다. 예를 들어, 상대적으로 상부에 위치된 워드라인이 선택된 경우, 상대적으로 하부에 위치된 워드라인이 선택된 경우에 비해 높은 레벨의 프리-프로그램 펄스를 이용할 수 있다.
도 10b를 참조하면, 채널막(CH)의 직경에 따라 워드라인들(WL)을 그룹화하고, 그룹에 따라 프리-프로그램 조건을 조정할 수 있다. 예를 들어, 채널막(CH)의 직경이 상대적으로 큰 워드라인들(WL)을 제1 그룹(G1)으로 그룹화하고, 채널막(CH)의 직경이 상대적으로 작은 워드라인들(WL)을 제2 그룹(G2)으로 그룹화한다. 제1 그룹(G1)에 속한 워드라인이 선택되면, 제2 그룹(G2)에 속한 워드라인이 선택된 경우에 비해 높은 레벨의 프리-프로그램 펄스를 이용할 수 있다. 여기서, 그룹의 개수, 그룹에 속한 워드라인들(WL)의 개수는 다양하게 변경될 수 있다.
도 10c를 참조하면, 채널막(CH)은 복수의 필라들(P1, P2)을 포함하고, 각각의 필라들(P1, P2)이 테이퍼 형태의 단면을 가질 수 있다. 이러한 경우, 각각의 필라들(P1, P2)에서는 상부에 비해 하부가 좁은 폭을 갖고, 상부 필라(P1)와 하부 필라(P2)가 연결된 부분에서는 상부 필라(P1)의 하단이 하부 필라(P2)의 상단에 비해 좁은 폭을 가질 수 있다. 따라서, 각 필라(P1, P2)에서 채널막(CH)의 직경과 기준 값(Dr)을 비교하여, 프리-프로그램의 조건을 조정한다.
참고로, 도 10a 내지 도 10c에서 채널막(CH)이 중심까지 완전히 채워진 구조를 도시하였으나, 채널막(CH) 내에 갭필막이 채워진 구조를 갖는 것도 가능하다. 또한, 도 10c에서 상부 필라(P1)와 하부 필라(P2)가 하나의 막으로 연결된 구조에 대해 도시하였으나, 상부 필라(P1)와 하부 필라(P2)가 별도의 막으로 형성되고, 이들 간에 계면 또는 패드가 존재하는 것도 가능하다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 11을 참조하면, 메모리 시스템(1000)은 메모리 장치(100') 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 채널(CH)을 통해 메모리 장치(100')를 제어하고, 메모리 장치(100')는 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100')는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 메모리 장치(100')는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트(300)의 요청에 응답하여 메모리 장치(100')를 제어하도록 구성된다. 또한, 메모리 장치(100')은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
또한, 컨트롤러(200)는 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100')를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스, 데이터 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 데이터를 프로그램한다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거한다. 리드 동작 시, 컨트롤러(200)는 리드 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역으로부터 데이터를 읽는다. 여기서, 리드 동작은 메모리 셀에 저장된 데이터를 읽어서 출력하기 위한 리드 동작뿐만 아니라, 프로그램 또는 소거 동작에 수반되는 검증으로서의 리드 동작을 포함한다.
호스트(300)로부터 프로그램 동작이 요청되면, 컨트롤러(200)는 앞서 도 5 내지 도 10c를 참조하여 설명한 방식에 의해 프로그램 동작을 수행하도록, 메모리 장치(100')에 프로그램 동작을 커맨드한다. 즉, 선택된 워드라인 및 인접한 워드라인에 프리-프로그램 펄스를 인가하여 스페이스 영역의 홀을 제거한 후, 선택된 워드라인에 프로그램 펄스를 인가한다. 이러한 방식에 따르면, 프로그램 동작에 앞서 스페이스 영역의 정공을 제거하므로, 메모리 셀들에 프로그램된 데이터의 신뢰성을 보장할 수 있다
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 12를 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다.
메모리 장치(2100)는 반도체 장치일 수 있으며, 복수의 메모리 칩들을 포함한다. 복수의 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 그룹들은 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 각각 통신한다. 각 메모리 칩은 도 1을 참조하여 설명된 반도체 장치(100)와 유사하게 구성되고, 동작할 수 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 11을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형되는 것도 가능하다.
컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다. 도 13을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되거나, 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 메모리 장치(2100)가 시스템 버스(3500)에 직접 연결될 경우, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 수 있다.
컴퓨팅 시스템(3000)은 도 12를 참조하여 설명한 메모리 시스템(2000)을 포함하거나, 도 11을 참조하여 설명한 메모리 시스템(1000)을 포함하도록 구성될 수 있다. 또한, 컴퓨팅 시스템(3000)이 도 11 및 도 12를 참조하여 설명한 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성되는 것도 가능하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
CH: 채널막 M: 메모리막
WL: 워드라인 P: 필라
WL: 워드라인 P: 필라
Claims (20)
- 복수의 메모리 셀들을 포함하고 공통 소스 라인과 비트라인의 사이에 연결된 스트링들을 포함하는 반도체 장치의 동작 방법에 있어서,
상기 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 선택된 워드라인 및 상기 선택된 메모리 셀과 인접한 비선택된 메모리 셀과 연결된 비선택된 워드라인에 프리-프로그램 펄스를 인가하는 단계;
나머지 비선택된 워드라인들에 상기 프리-프로그램 펄스보다 작은 패스 전압을 인가하는 단계; 및
상기 선택된 워드라인에 제1 프로그램 펄스를 인가하는 단계
를 포함하는 동작 방법.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 프리-프로그램 펄스는 선택된 제n 워드라인 및 상기 제n 워드라인의 양측에 위치된 제n-1 워드라인 및 제n+1 워드라인에 인가되고, n은 1 이상의 정수인
동작 방법.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 프리-프로그램 펄스는 선택된 제n 워드라인 및 상기 제n 워드라인의 일측에 위치된 제n+1 워드라인에 인가되고, n은 1 이상의 정수인
동작 방법.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 제n+1 워드라인과 연결된 메모리 셀은 소거 상태인
동작 방법.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 선택된 메모리 셀과 상기 비선택된 메모리 셀은 메모리막을 공유하고, 상기 메모리막은 상기 선택된 메모리 셀과 상기 비선택된 메모리 셀의 사이에 위치된 스페이스 영역을 포함하고, 상기 프리-프로그램 펄스를 인가하면 상기 스페이스 영역으로 전하가 주입되는
동작 방법.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 프리-프로그램 펄스에 의해 발생된 프린지-필드에 의해 상기 스페이스 영역으로 상기 전하가 주입되는
동작 방법.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 전하에 의해 상기 스페이스 영역의 정공을 제거하는
동작 방법.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 프리-프로그램 펄스는 상기 선택된 메모리 셀과 상기 비선택된 메모리 셀의 사이에 프린지 필드를 유발하는
동작 방법.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 프리-프로그램 펄스는 상기 제1 프로그램 펄스에 비해 낮은 레벨을 갖는
동작 방법.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 프로그램 펄스를 인가한 후, 상기 제1 프로그램 펄스에 의해 형성된 분포의 폭을 감소시키기 위한 제2 프로그램 펄스를 인가하는 단계
를 더 포함하는 동작 방법.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 선택된 메모리 셀의 채널막의 직경에 따라 상기 프리-프로그램 펄스의 레벨을 조정하는
동작 방법.
- 공통 소스 라인과 비트 라인의 사이에 연결되고, 복수의 메모리 셀들을 포함하는 메모리 스트링;
상기 복수의 메모리 셀들과 각각 연결된 복수의 워드라인들; 및
상기 복수의 워드라인들 중 선택된 워드라인 및 상기 선택된 워드라인과 인접한 비선택된 워드라인에 프리-프로그램 펄스를 인가하고, 나머지 비선택된 워드라인들에 상기 프리- 프로그램 펄스보다 작은 패스 전압을 인가한 후, 상기 선택된 워드라인에 프로그램 펄스를 인가하는 제어 로직
을 포함하는 반도체 장치.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 프리-프로그램 펄스는 선택된 제n 워드라인 및 상기 제n 워드라인의 양측에 위치된 제n-1 워드라인 및 제n+1 워드라인에 인가되고, n은 1 이상의 정수인
반도체 장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 프리-프로그램 펄스는 선택된 워드라인 및 상기 선택된 워드라인과 인접한 비선택된 워드라인들 중 소거 상태인 메모리 셀과 연결된 워드라인에 인가되는
반도체 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 선택된 메모리 셀과 상기 비선택된 메모리 셀은 메모리막을 공유하고, 상기 메모리막은 상기 선택된 메모리 셀과 상기 비선택된 메모리 셀의 사이에 위치된 스페이스 영역을 포함하고, 상기 프리-프로그램 펄스에 의해 발생된 프린지-필드에 의해 상기 스페이스 영역으로 전하가 주입되는
반도체 장치.
- 적층된 워드라인들;
상기 적층된 워드라인들을 관통하는 채널막; 및
상기 채널막을 감싸는 메모리막
을 포함하고,
선택된 워드라인 및 상기 선택된 선택된 워드라인과 인접한 비선택된 워드라인에 프리-프로그램 펄스를 인가하고, 나머지 비선택된 워드라인들에 상기 프리-프로그램 펄스보다 작은 패스 전압을 인가한 후, 상기 선택된 워드라인에 프로그램 펄스를 인가하는
반도체 장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 프리-프로그램 펄스는 선택된 제n 워드라인 및 상기 제n 워드라인의 양측에 위치된 제n-1 워드라인 및 제n+1 워드라인에 인가되고, n은 1 이상의 정수인
반도체 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 프리-프로그램 펄스는 선택된 워드라인 및 상기 선택된 워드라인과 인접한 비선택된 워드라인들 중 소거 상태인 메모리 셀과 연결된 워드라인에 인가되는
반도체 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 메모리막은 상기 선택된 워드라인과 상기 비선택된 워드라인의 사이에 위치된 스페이스 영역을 포함하고, 상기 프리-프로그램 펄스에 의해 발생된 프린지-필드에 의해 상기 스페이스 영역으로 전하가 주입되는
반도체 장치.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 채널막은 레벨에 따라 상이한 직경을 갖고, 상기 직경이 증가할수록 대응되는 워드라인에 인가되는 프리-프로그램 펄스의 레벨을 증가시키는
반도체 장치.
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