TWI757080B

TWI757080B - 記憶體裝置及其操作方法

Info

Publication number: TWI757080B
Application number: TW110103811A
Authority: TW
Inventors: 古紹泓; 程政憲; 呂君章; 蔡文哲
Original assignee: 旺宏電子股份有限公司
Priority date: 2021-02-02
Filing date: 2021-02-02
Publication date: 2022-03-01
Also published as: TW202232492A

Abstract

提供記憶體裝置與其操作方法。該記憶體裝置包括複數條字元線，該記憶體裝置的操作方法包括：對該些字元線執行一預充操作，於一第一回合中，對該些字元線之一第一被選字元線群組施加一被選字元線電壓且對該些字元線之一第一未選字元線群組施加一未選字元線電壓，於一第二回合中，對該些字元線之一第二被選字元線群組施加該被選字元線電壓且對該些字元線之一第二未選字元線群組施加該未選字元線電壓，其中，該第一被選字元線群組不同於該第二被選字元線群組且該第一未選字元線群組不同於該第二未選字元線群組；對該些字元線執行一抹除操作；以及對該些字元線執行一編程操作。

Description

記憶體裝置及其操作方法

本發明是有關於一種記憶體裝置及其操作方法。

以目前而言，對於記憶體容量需求愈來愈高。故而，三層單元(Triple-level cells，TLC)、四層單元(Quad-level cells，QLC)與五層單元(Penta-level cells，QLC)等快閃記憶體已被發展出，可增加記憶體密度。

然而，在進行編程時，可能會遇到編程電荷水平擴散或垂直擴散(spread)，特別是高臨界電壓情況下。在短程(short term)(短於毫秒)情況下，快速電荷水平移動所導致的「下限(lower bound，LB)臨界電壓擴散」必需加以控制。在長程(long term)(長於毫秒)情況下，由於電荷水平移動所導致的保持電荷損失(retention charge loss)也必需抑制。

本發明係有關於一種記憶體裝置及其操作方法，能有效抑制電荷水平移動所導致的臨界電壓擴散與保持電荷損失。

根據本案一實例，提出一種記憶體裝置的操作方法，該記憶體裝置包括複數條字元線，該記憶體裝置的操作方法包括：對該些字元線執行一預充操作，於一第一回合中，對該些字元線之一第一被選字元線群組施加一被選字元線電壓且對該些字元線之一第一未選字元線群組施加一未選字元線電壓，於一第二回合中，對該些字元線之一第二被選字元線群組施加該被選字元線電壓且對該些字元線之一第二未選字元線群組施加該未選字元線電壓，其中，該第一被選字元線群組不同於該第二被選字元線群組且該第一未選字元線群組不同於該第二未選字元線群組；對該些字元線執行一抹除操作；以及對該些字元線執行一編程操作。

根據本案一實例，提出一種記憶體裝置，包括：一控制器；以及一記憶體陣列，耦接至該控制器，該記憶體陣列包括複數條字元線。該控制器架構成：對該些字元線執行一預充操作，於一第一回合中，對該些字元線之一第一被選字元線群組施加一被選字元線電壓且對該些字元線之一第一未選字元線群組施加一未選字元線電壓，於一第二回合中，對該些字元線之一第二被選字元線群組施加該被選字元線電壓且對該些字元線之一第二未選字元線群組施加該未選字元線電壓，其中，該第一被選字元線群組不同於該第二被選字元線群組且該第一未選字元線群組不同於該第二未選字元線群組；對該些字元線執行一抹除操作；以及對該些字元線執行一編程操作。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100:記憶體裝置

110:控制器

120:記憶體陣列

BL:位元線

SSL:串選擇線

GSL:整體選擇線

DWL_inner:內冗餘字元線

DWL_outer:外冗餘字元線

WL1~WLN:字元線

210~230:步驟

L7A1~L7G1、L7A2~L7G2:曲線

L8A1~L8G1、L8A2~L8G2、L8A3~L8G3、L81~L82:曲線

第1A圖繪示根據本案一實施例的記憶體裝置的功能方塊圖。

第1B圖繪示根據本案一實施例的記憶體陣列的示意圖。

第2圖繪示根據本案一實施例的記憶體裝置的操作方法流程圖。

第3A圖顯示根據本案一實施例的電壓波形圖。

第3B圖顯示根據本案另一實施例的電壓波形圖。

第4A圖與第4B圖顯示根據本案第一實施例的預充操作回合示意圖。

第5A圖與第5B圖顯示根據本案第二實施例的預充操作回合示意圖。

第6A圖至第6D圖顯示根據本案第三實施例的預充操作回合示意圖。

第7A圖顯示根據本案一實施例與習知技術的短期臨界電壓(Vt)擴散比較圖。

第7B圖顯示出臨界電壓(Vt)寬度縮小比例。

第8A圖顯示根據本案一實施例與習知技術的高溫長期臨界電壓擴散比較圖。

第8B圖顯示出下限(Low bound)臨界電壓保持損失。

本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。

請參照第1A圖，其繪示根據本案一實施例的記憶體裝置100的功能方塊圖。記憶體裝置100包括：控制器110與記憶體陣列120。控制器110耦接至記憶體陣列120。控制器110控制記憶體陣列120的操作，例如但不受限於，預充(pre-filling)操作、抹除(erase)操作、編程(programming)操作等。

請參照第1B圖，其繪示根據本案一實施例的記憶體陣列120的示意圖。記憶體陣列120包括：複數個位元線BL、串選擇線SSL、整體選擇線GSL、複數條內冗餘字元線DWL_inner、複數條外冗餘字元線DWL_outer與複數條字元線WL1~WLN(N為正整數)。

請參照第2圖，其繪示根據本案一實施例的記憶體裝置的操作方法流程圖。於步驟210中，執行預充操作。於步驟220中，執行抹除操作。於步驟230中，執行編程操作。在本案一可能實施例中，抹除操作與編程操作的細節在此可不特別限定之。底下將說明本本案實施例執行預充操作的細節。

第3A圖顯示根據本案一實施例的電壓波形圖。第3B圖顯示根據本案另一實施例的電壓波形圖。在第3A圖與第3B圖中，VSWL代表施加至至少一被選字元線的被選字元線電壓，VBL代表施加至該些位元線的位元線電壓，VUWL代表施加至至少一未選字元線的未選字元線電壓，VDWL_outer代表施加至該些外冗餘字元線DWL_outer的外冗餘字元線電壓，VDWL_inner代表施加至該些內冗餘字元線DWL_inner的內冗餘字元線電壓，VSSL代表施加至該串選擇線的串選擇線電壓，VGSL代表施加至該整體選擇線的整體選擇線電壓。

在本案實施例中，每一預充操作回合(loop)包括4個階段：關閉(off)階段(t0A與t0B)、第一預導通(pre-on)階段(t1A與t1B)、第二預導通(pre-on)階段(t2A與t2B)與預充(pre-filling)階段(t3A與t3B)。

現請參考第3A圖。

在關閉階段t0A中，所有電壓皆為邏輯低電位(例如但不受限於為0V)。

在第一預導通階段t1A中，位元線電壓VBL轉態至邏輯高電位，以預導通位元線BL。至於被選字元線電壓VSWL，未選字元線電壓VUWL，外冗餘字元線電壓VDWL_outer，內冗餘字元線電壓VDWL_inner，串選擇線電壓VSSL與整體選擇線電壓VGSL則維持邏輯低電位。故而，第一預導通階段t1A亦可稱為位元線預導通階段以預導通位元線。

在第二預導通階段t2A中，被選字元線電壓VSWL轉態至第一被選字元線電壓VSWL1；位元線電壓VBL維持於邏輯高電位；未選字元線電壓VUWL轉態至邏輯高電位；外冗餘字元線電壓VDWL_outer轉態至邏輯高電位；內冗餘字元線電壓VDWL_inner轉態至邏輯高電位；以及串選擇線電壓VSSL與整體選擇線電壓VGSL保持邏輯低電位。故而，第二預導通階段t2A亦可稱為未選字元線預導通階段以預導通未選字元線。

在預充階段t3A中，被選字元線電壓VSWL由第一被選字元線電壓VSWL1升高至第二被選字元線電壓VSWL2(例如但不受限於，第二被選字元線電壓VSWL2等於Vgpgm)；位元線電壓VBL維持於邏輯高電位；未選字元線電壓VUWL維持於邏輯高電位；外冗餘字元線電壓VDWL_outer維持於邏輯高電位；內冗餘字元線電壓VDWL_inner維持於邏輯高電位；以及串選擇線電壓VSSL與整體選擇線電壓VGSL保持邏輯低電位。

在本案一可能實施例中，以第3A圖而言，位元線電壓VBL的邏輯高電位可為電源VCC之值或更高，電源VCC之值落於1.2V~3.3V之間，而位元線電壓VBL的邏輯高電位可為1V~4V；第一被選字元線電壓VSWL1大於0V但小於第二被選字元線電壓VSWL2(亦即0<VSWL1<VSWL2)；第二被選字元線電壓VSWL2為編程電壓(通常介於15V~25V)之間；未選字元線電壓VUWL的邏輯高電位則約為編程電壓與一第一既定電壓(如15V)之間的一差值，所以，未選字元線電壓VUWL的邏輯高電位介於0V~10V之間；內冗餘字元線電壓VDWL_inner的邏輯高電位則為大於等於記憶體單元的最高臨界值與一第二既定電壓(例如但不受限於，為1.5V)之總和，記憶體單元的最高臨界值通常為5V~6V之間，所以，內冗餘字元線電壓VDWL_inner的邏輯高電位大於等於6.5V；外冗餘字元線電壓VDWL_oute的邏輯高電位則小於內冗餘字元線電壓VDWL_inner的邏輯高電位與一第三既定電壓(例如但不受限於，2V)之差值，所以，外冗餘字元線電壓VDWL_outer的邏輯高電位小於4.5V(例如是介於2V~4.5V之間)。

現請參考第3B圖。基本上，關閉階段t0B與第一預導通階段t1B相同或相似於關閉階段t0A與第一預導通階段t1A，故其細節在此省略。

在第二預導通階段t2B中，被選字元線電壓VSWL維持於邏輯低電位；位元線電壓VBL維持於邏輯高電位；未選字元線電壓VUWL轉態至第一未選字元線電壓VUWL1；外冗餘字元線電壓VDWL_outer轉態至邏輯高電位；內冗餘字元線電壓VDWL_inner轉態至邏輯高電位；以及串選擇線電壓VSSL與整體選擇線電壓VGSL保持邏輯低電位。故而，第二預導通階段t2B亦可稱為未選字元線預導通階段。

在預充階段t3B中，被選字元線電壓VSWL轉態至邏輯高電位；位元線電壓VBL維持於邏輯高電位；未選字元線電壓VUWL由第一未選字元線電壓VUWL1升高至第二未選字元線電壓VUWL2；外冗餘字元線電壓VDWL_outer維持於邏輯高電位；內冗餘字元線電壓VDWL_inner維持於邏輯高電位；以及串選擇線電壓VSSL與整體選擇線電壓VGSL保持邏輯低電位。其中，第二預導通階段t2B與預充階段t3B有部份重疊。

在本案一可能實施例中，以第3B圖而言，位元線電壓VBL的邏輯高電位、內冗餘字元線電壓VDWL_inner的邏輯高電位與外冗餘字元線電壓VDWL_outer的邏輯高電位可相同於第3A圖。在第3B圖中，被選字元線電壓VSWL的邏輯高電位可相同編程電壓(通常介於15V~25V之間)；第一未選字元線電壓VUWL1大於0V但小於第二未選字元線電壓VUWL2(亦即，0<VUWL1<VUWL2)；第二未選字元線電壓VUWL2則可相同於編程電壓(通常介於15V~25V之間)與該第一既定電壓(例如是15V)之間的一差值(介於0V~10V之間)。

現將說明本案實施例的預充操作細節。在進行每一預充操作回合時，從該些字元線WL1~WLN中選出一或多目標字元線以當成被選字元線群組，至於其餘的字元線則當成未選字元線群組。故而，被選字元線電壓VSWL乃是施加至被選字元線群組，而未選字元線電壓VUWL乃是施加至未選字元線群組。

現將說明如何選擇「被選字元線群組」與「未選字元線群組」。

第一實施例：

在本案第一實施例中，將字元線WL1~WLN分為「奇數字元線群組」與「偶數字元線群組」。亦即，在第一實施例中，「奇數字元線群組」包括：字元線WL1、WL3、…、WL(N-1)。「偶數字元線群組」包括：字元線WL2、WL4、…、WLN(當N為正偶整數時)。

第4A圖與第4B圖顯示根據本案第一實施例的預充操作回合示意圖。為方便說明，在第一預充操作回合中，將「奇數字元線群組」選擇為「被選字元線群組」而「偶數字元線群組」選擇為「未選字元線群組」，如第4A圖所示；以及，在第二預充操作回合中，將「偶數字元線群組」選擇為「被選字元線群組」而「奇數字元線群組」選擇為「未選字元線群組」，如第4B圖所示。當知本案並不受限於此。

也就是說，在第一實施例中，在第一預充操作回合中，被選字元線電壓VSWL(如第3A圖或第3B圖)乃是施加至「奇數字元線群組」(包括：字元線WL1、WL3、…)而未選字元線電壓VUWL(如第3A圖或第3B圖)乃是施加至「偶數字元線群組」(包括：字元線WL2、WL4、…)。接著，在第二預充操作回合中，被選字元線電壓VSWL(如第3A圖或第3B圖)乃是施加至「偶數字元線群組」(包括：字元線WL2、WL4、…)而未選字元線電壓VUWL(如第3A圖或第3B圖)乃是施加至「奇數字元線群組」(包括：字元線WL1、WL3、…)。

當然本案並不受限於此，在第一實施例的可能變形例中，在第一預充操作回合中，將「偶數字元線群組」選擇為「被選字元線群組」而「奇數字元線群組」選擇為「未選字元線群組」；以及，在第二預充操作回合中，將「奇數字元線群組」選擇為「被選字元線群組」而「偶數字元線群組」選擇為「未選字元線群組」。此亦在本案精神範圍內。

由上述可知，在第一實施例中，二回合即可完成預充操作。

第二實施例

在本案第二實施例中，將字元線WL1~WLN分為「第一字元線群組」與「第二字元線群組」。「第一字元線群組」包括複數個「第一字元線子群組」，各「第一字元線子群組」包括相鄰的連續i條(i為正整數)字元線，而「第二字元線群組」包括複數個「第二字元線子群組」，各「第二字元線子群組」包括相鄰的連續j條(j為正整數)字元線。其中，該些「第一字元線子群組」與該些「第二字元線子群組」彼此交錯。

在第二實施例中，在第一預充操作回合中，被選字元線電壓VSWL乃是施加至「第一字元線群組」而未選字元線電壓VUWL乃是施加至「第二字元線群組」。接著，在第二預充操作回合中，被選字元線電壓VSWL乃是施加至「第二字元線群組」而未選字元線電壓VUWL乃是施加至「第一字元線群組」。當然本案並不受限於此。

為方便了解，底下舉數例用以解釋第二實施例。

第5A圖與第5B圖顯示根據本案第二實施例的預充操作回合示意圖。請參考第5A圖與第5B圖。以i=2而j=1為例做說明。在字元線WL1~WLN中，字元線WL1與WL2屬於「第一字元線群組」的「第一字元線子群組」之一；字元線WL3屬於「第二字元線群組」的「第二字元線子群組」之一；字元線WL4與WL5屬於「第一字元線群組」的「第一字元線子群組」之一；字元線WL6屬於「第二字元線群組」的「第二字元線子群組」之一，其餘可依此類推。所以，在第一預充操作回合中，被選字元線電壓VSWL(如第3A圖或第3B圖)乃是施加至「第一字元線群組」(字元線WL1、WL2、WL4、WL5、…)而未選字元線電壓VUWL(如第3A圖或第3B圖)乃是施加至「第二字元線群組」(字元線WL3、WL6、…)，如第5A圖所示。接著，在第二預充操作回合中，被選字元線電壓VSWL乃是施加至「第二字元線群組」而未選字元線電壓VUWL乃是施加至「第一字元線群組」，如第5B圖所示。當然本案並不受限於此。

或者是，在本案第二實施例中，以i=2而j=2為例做說明。在字元線WL1~WLN中，字元線WL1與WL2屬於「第一字元線群組」的「第一字元線子群組」之一；字元線WL3與WL4屬於「第二字元線群組」的「第二字元線子群組」之一；字元線WL5與WL6屬於「第一字元線群組」的「第一字元線子群組」之一；字元線WL7與WL8屬於「第二字元線群組」的「第二字元線子群組」之一，其餘可依此類推。所以，在第一預充操作回合中，被選字元線電壓VSWL(如第3A圖或第3B圖)乃是施加至「第一字元線群組」(字元線WL1、WL2、WL5、WL6、…)而未選字元線電壓VUWL(如第3A圖或第3B圖)乃是施加至「第二字元線群組」(字元線WL3、WL4、WL7、WL8、…)。接著，在第二預充操作回合中，被選字元線電壓VSWL乃是施加至「第二字元線群組」而未選字元線電壓VUWL乃是施加至「第一字元線群組」。當然本案並不受限於此。

或者是，在本案第二實施例中，以i=3而j=1為例做說明。在字元線WL1~WLN中，字元線WL1~WL3屬於「第一字元線群組」的「第一字元線子群組」之一；字元線WL4屬於「第二字元線群組」的「第二字元線子群組」之一；字元線WL5~WL7屬於「第一字元線群組」的「第一字元線子群組」之一；字元線WL8屬於「第二字元線群組」的「第二字元線子群組」之一，其餘可依此類推。所以，在第一預充操作回合中，被選字元線電壓VSWL(如第3A圖或第3B圖)乃是施加至「第一字元線群組」(字元線WL1~WL3、WL5~WL7、…)而未選字元線電壓VUWL(如第3A圖或第3B圖)乃是施加至「第二字元線群組」(字元線WL4、WL8、…)。接著，在第二預充操作回合中，被選字元線電壓VSWL乃是施加至「第二字元線群組」而未選字元線電壓VUWL乃是施加至「第一字元線群組」。當然本案並不受限於此。

或者是，在本案第二實施例中，以i=3而j=2為例做說明。在字元線WL1~WLN中，字元線WL1~WL3屬於「第一字元線群組」的「第一字元線子群組」之一；字元線WL4與WL5屬於「第二字元線群組」的「第二字元線子群組」之一；字元線WL6~WL8屬於「第一字元線群組」的「第一字元線子群組」之一」；字元線WL9與WL10屬於「第二字元線群組」的「第二字元線子群組」之一，其餘可依此類推。所以，在第一預充操作回合中，被選字元線電壓VSWL(如第3A圖或第3B圖)乃是施加至「第一字元線群組」(字元線WL1~WL3、WL6~WL8、…)而未選字元線電壓VUWL(如第3A圖或第3B圖)乃是施加至「第二字元線群組」(字元線WL4、WL5、WL9、WL10、…)。接著，在第二預充操作回合中，被選字元線電壓VSWL乃是施加至「第二字元線群組」而未選字元線電壓VUWL乃是施加至「第一字元線群組」。當然本案並不受限於此。

在本案第二實施例的可能變形例中，在第一預充操作回合中，被選字元線電壓VSWL乃是施加至「第二字元線群組」而未選字元線電壓VUWL乃是施加至「第一字元線群組」。接著，在第二預充操作回合中，被選字元線電壓VSWL乃是施加至「第一字元線群組」而未選字元線電壓VUWL乃是施加至「第二字元線群組」。此亦在本案精神範圍內。

由上述可知，在第二實施例中，二回合即可完成預充操作。

第三實施例

將字元線WL1~WLN分為「被選字元線群組」與「未選字元線群組」，「被選字元線群組」包括相鄰的連續k條(k為正整數)字元線，而「未選字元線群組」包括其餘的(N-k)條字元線，而且，每一回合選擇不同的被選字元線。

為方便了解，底下以k=2為例做說明，但當知本案並不受限於此。第6A圖至第6D圖顯示根據本案第三實施例的預充操作回合示意圖。請參照第6A圖至第6D圖。於第三實施例中，第一回合中，選擇字元線WL1~WL2為「被選字元線群組」，而其餘字元線WL3~WLN為「未選字元線群組」；第二回合中，選擇字元線WL3~WL4為「被選字元線群組」，而其餘字元線(WL1~WL2、WL5~WLN)為「未選字元線群組」。第三回合中，選擇字元線WL5~WL6為「被選字元線群組」，而其餘字元線(WL1~WL4、WL7~WLN)為「未選字元線群組」。第(N/2)回合中，選擇字元線WL(N-1)~WLN為「被選字元線群組」，而其餘字元線(WL1~WL(N-2))為「未選字元線群組」。在第一預充操作回合中，被選字元線電壓VSWL(如第3A圖或第3B圖)乃是施加至「被選字元線群組」(字元線WL1~WL2)而未選字元線電壓VUWL(如第3A圖或第3B圖)乃是施加至「未選字元線群組」(字元線WL3~WLN)。接著，在第二預充操作回合中，被選字元線電壓VSWL乃是施加至「被選字元線群組」(WL3~WL4)而未選字元線電壓VUWL乃是施加至「未選字元線群組」(WL1~WL2、WL5~WLN)。接著，在第三預充操作回合中，被選字元線電壓VSWL乃是施加至「被選字元線群組」(WL5~WL6)而未選字元線電壓VUWL乃是施加至「未選字元線群組」(WL1~WL4、WL7~WLN)。依此類推。在第(N/2)預充操作回合中，被選字元線電壓VSWL乃是施加至「被選字元線群組」(WL(N-1)~WLN)而未選字元線電壓VUWL乃是施加至「未選字元線群組」(WL1~WL(N-2))。當然本案並不受限於此。

又或者是，於第三實施例的可能變形例中(k=3)，第一回合中，選擇字元線WL1~WL3為「被選字元線群組」，而其餘字元線WL4~WLN為「未選字元線群組」；第二回合中，選擇字元線WL4~WL6為「被選字元線群組」，而其餘字元線(WL1~WL3、WL7~WLN)為「未選字元線群組」。第三回合中，選擇字元線WL7~WL9為「被選字元線群組」，而其餘字元線(WL1~WL6、WL10~WLN)為「未選字元線群組」。第(N/3)回合中，選擇字元線WL(N-2)~WLN為「被選字元線群組」，而其餘字元線(WL1~WL(N-3))為「未選字元線群組」。在第一預充操作回合中，被選字元線電壓VSWL(如第3A圖或第3B圖)乃是施加至「被選字元線群組」(字元線WL1~WL3)而未選字元線電壓VUWL(如第3A圖或第3B圖)乃是施加至「未選字元線群組」(字元線WL4~WLN)。接著，在第二預充操作回合中，被選字元線電壓VSWL乃是施加至「被選字元線群組」(WL4~WL6)而未選字元線電壓VUWL乃是施加至「未選字元線群組」(WL1~WL3、WL7~WLN)。接著，在第三預充操作回合中，被選字元線電壓VSWL乃是施加至「被選字元線群組」(WL7~WL9)而未選字元線電壓VUWL乃是施加至「未選字元線群組」(WL1~WL6、WL10~WLN)。依此類推。在第(N/3)預充操作回合中，被選字元線電壓VSWL乃是施加至「被選字元線群組」(WL(N-2)~WLN)而未選字元線電壓VUWL乃是施加至「未選字元線群組」(WL1~WL(N-3))。

現請參考第7A圖，其顯示根據本案一實施例與習知技術的短期臨界電壓(Vt)擴散比較圖。在第7A圖中，曲線L7A1~L7G1代表應用本案一實施例的記憶體裝置分別在狀態A(A state)至狀態G(G state)下的短期臨界電壓(Vt)分佈曲線；曲線L7A2~L7G2代表習知記憶體裝置(未應用本案實施例)分別在狀態A至狀態G下的短期臨界電壓分佈曲線。

現請參考第7B圖，其顯示出臨界電壓(Vt)寬度縮小比例，其中，橫軸的A至G分別代表狀態A至狀態G，而縱軸則代表在狀態A至狀態G下的臨界電壓寬度縮小比例，臨界電壓寬度縮小比例乃是定義為，分別在狀態A至狀態G下，「應用本案一實施例的記憶體裝置的短期臨界電壓分佈寬度」對「習知記憶體裝置(未應用本案實施例)的短期臨界電壓分佈寬度」的比例。例如，在狀態A下，「應用本案一實施例的記憶體裝置的短期臨界電壓分佈寬度」介於為0.45V~0.7V，而「習知記憶體裝置(未應用本案實施例)的短期臨界電壓分佈寬度」為0.5V~1V，故而，臨界電壓寬度縮小比例為0.7~0.9。

由第7A與圖第7B圖可以看出，本案一實施例的確可以有效使得短期臨界電壓(Vt)分佈變窄(窄化程度可以達到10%以上)。

現請參考第8A圖，其顯示根據本案一實施例與習知技術的高溫長期臨界電壓擴散比較圖。在第8A圖中，曲線L8A1~L8G1代表應用本案一實施例的記憶體裝置分別在狀態A(A state)至狀態G(G state)下的高溫長期臨界電壓分佈曲線(高溫長期是指，在進行編程後，放置一段長時期後，在高溫環境下所測量到的臨界電壓分佈曲線)；曲線L8A2~L8G2代表習知記憶體裝置(未應用本案實施例)分別在狀態A至狀態G下的高溫長期臨界電壓分佈曲線；曲線L8A3~L8G3代表習知記憶體裝置(未應用本案實施例)分別在狀態A至狀態G下的臨界電壓分佈曲線(編程後立即測試所得)。

現請參考第8B圖，其顯示出下限(Low bound)臨界電壓保持損失，其中，橫軸的A至G分別代表狀態A至狀態G。

曲線L81代表，將曲線L8A1~L8G1減去曲線L8A3~L8G3後所得的數值，而曲線L82代表，將曲線L8A2~L8G2減去曲線L8A3~L8G3後所得的數值。將曲線L81在狀態A至狀態G的數值加總可得到約-2.7V，而將曲線L82在狀態A至狀態G的數值加總可得到約-3.6V。故而，本案實施例可以得到的改善約為0.9V(-2.7V-3.6V=0.9V)。

由第8A與圖第8B圖可以看出，本案一實施例的確可以有效使得高溫長期臨界電壓(Vt)分佈變窄。

在本案實施例中，利用所施加的被選字元線電壓與未選字元線，可以大幅提升通道電位，進而利用所產生的熱載子(hot carrier)來填滿空間區域(space region)。進而，被載子填滿的空間區域可抑制由於電荷快速水平所導致的臨界電壓擴散，進而使得臨界電壓分布變窄。甚至，被載子填滿的空間區域可減少長期電荷水平移動，進而改變電荷保持損失。

在本案實施例中，一個回合的操作時間約為數百個μs，故而，本案實施例比習知技術(需要數毫秒(ms))的操作時間快上約10倍左右。

本案實施例可應用於三維(3D)快閃記憶體，例如，垂直通道(Vertical channel)型三維快閃記憶體，垂直閘極(vertical gate)型三維快閃記憶體，電荷陷阱(charge trapping)型三維快閃記憶體，浮接閘(floating gate)型三維快閃記憶體。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

210~230:步驟

Claims

一種記憶體裝置的操作方法，該記憶體裝置包括複數條字元線，該記憶體裝置的操作方法包括：對該些字元線執行一預充操作，於一第一回合中，對該些字元線之一第一被選字元線群組施加一被選字元線電壓且對該些字元線之一第一未選字元線群組施加一未選字元線電壓，於一第二回合中，對該些字元線之一第二被選字元線群組施加該被選字元線電壓且對該些字元線之一第二未選字元線群組施加該未選字元線電壓，其中，該第一被選字元線群組不同於該第二被選字元線群組且該第一未選字元線群組不同於該第二未選字元線群組；對該些字元線執行一抹除操作；以及對該些字元線執行一編程操作。
如請求項1所述之記憶體裝置的操作方法，其中，在該第一回合之一未選字元線預導通階段中，該被選字元線電壓轉態至一第一被選字元線電壓且該未選字元線電壓轉態至一邏輯高電位；以及在該第一回合之一預充階段中，該被選字元線電壓由該第一被選字元線電壓升高至一第二被選字元線電壓且該未選字元線電壓維持於該邏輯高電位，其中，該第一被選字元線電壓大於0伏但小於該第二被選字元線電壓，該第二被選字元線電壓等於一編程電壓，該未選字元線電壓的邏輯高電位約為該編程電壓與一第一既定電壓之間的一差值。
如請求項1所述之記憶體裝置的操作方法，其中，在該第一回合之一未選字元線預導通階段中，該被選字元線電壓維持於邏輯低電位且該未選字元線電壓轉態至一第一未選字元線電壓；以及在該第一回合之一預充階段中，該被選字元線電壓轉態至一邏輯高電位且該未選字元線電壓由該第一未選字元線電壓升高至一第二未選字元線電壓，其中，該未選字元線預導通階段與該預充階段部份重疊，其中，該被選字元線電壓的邏輯高電位為一編程電壓，該第一未選字元線電壓大於0伏但小於該第二未選字元線電壓，以及該第二未選字元線電壓等於該編程電壓與一第一既定電壓之間的一差值。
如請求項1所述之記憶體裝置的操作方法，其中，該些字元線包括一奇數字元線群組與一偶數字元線群組，該第一被選字元線群組包括該奇數字元線群組與該偶數字元線群組之任一者而該第一未選字元線群組包括該奇數字元線群組與該偶數字元線群組之另一者。
如請求項1所述之記憶體裝置的操作方法，其中，該些字元線包括一第一字元線群組與一第二字元線群組，該第一字元線群組包括複數個第一字元線子群組，各該些第一字元線子群組包括相鄰連續i條字元線，i為正整數，而該第二字元線群組包括複數個第二字元線子群組，各該些第二字元線子群組包括相鄰連續j條字元線，j為正整數，該些第一字元線子群組與該些第二字元線子群組彼此交錯；該第一被選字元線群組包括該第一字元線群組與該第二字元線群組之任一者而該第一未選字元線群組包括該第一字元線群組與該第二字元線群組之另一者；或者該些字元線為N條字元線，N為正整數，該第一被選字元線群組包括相鄰連續k條字元線而該第一未選字元線群組包括該些字元線中之其餘(N-k)條字元線，k為正整數。
一種記憶體裝置，包括一控制器；以及一記憶體陣列，耦接至該控制器，該記憶體陣列包括複數條字元線，該控制器架構成：對該些字元線執行一預充操作，於一第一回合中，對該些字元線之一第一被選字元線群組施加一被選字元線電壓且對該些字元線之一第一未選字元線群組施加一未選字元線電壓，於一第二回合中，對該些字元線之一第二被選字元線群組施加該被選字元線電壓且對該些字元線之一第二未選字元線群組施加該未選字元線電壓，其中，該第一被選字元線群組不同於該第二被選字元線群組且該第一未選字元線群組不同於該第二未選字元線群組；對該些字元線執行一抹除操作；以及對該些字元線執行一編程操作。
如請求項6所述之記憶體裝置，其中，在該第一回合之一未選字元線預導通階段中，該被選字元線電壓轉態至一第一被選字元線電壓且該未選字元線電壓轉態至一邏輯高電位；以及在該第一回合之一預充階段中，該被選字元線電壓由該第一被選字元線電壓升高至一第二被選字元線電壓且該未選字元線電壓維持於該邏輯高電位，其中，該第一被選字元線電壓大於0伏但小於該第二被選字元線電壓，該第二被選字元線電壓等於一編程電壓，該未選字元線電壓的邏輯高電位約為該編程電壓與一第一既定電壓之間的一差值。
如請求項6所述之記憶體裝置，其中，在該第一回合之一未選字元線預導通階段中，該被選字元線電壓維持於邏輯低電位且該未選字元線電壓轉態至一第一未選字元線電壓；以及在該第一回合之一預充階段中，該被選字元線電壓轉態至一邏輯高電位且該未選字元線電壓由該第一未選字元線電壓升高至一第二未選字元線電壓，其中，該未選字元線預導通階段與該預充階段部份重疊，其中，該被選字元線電壓的邏輯高電位為一編程電壓，該第一未選字元線電壓大於0伏但小於該第二未選字元線電壓，以及該第二未選字元線電壓等於該編程電壓與一第一既定電壓之間的一差值。
如請求項6所述之記憶體裝置，其中，該些字元線包括一奇數字元線群組與一偶數字元線群組，該第一被選字元線群組包括該奇數字元線群組與該偶數字元線群組之任一者而該第一未選字元線群組包括該奇數字元線群組與該偶數字元線群組之另一者。
如請求項6所述之記憶體裝置，其中，該些字元線包括一第一字元線群組與一第二字元線群組，該第一字元線群組包括複數個第一字元線子群組，各該些第一字元線子群組包括相鄰連續i條字元線，i為正整數，而該第二字元線群組包括複數個第二字元線子群組，各該些第二字元線子群組包括相鄰連續j條字元線，j為正整數，該些第一字元線子群組與該些第二字元線子群組彼此交錯；該第一被選字元線群組包括該第一字元線群組與該第二字元線群組之任一者而該第一未選字元線群組包括該第一字元線群組與該第二字元線群組之另一者；或者該些字元線為N條字元線，N為正整數，該第一被選字元線群組包括相鄰連續k條字元線而該第一未選字元線群組包括該些字元線中之其餘(N-k)條字元線，k為正整數。