KR20070074319A

KR20070074319A - 더미 셀을 포함하는 플래시 메모리 장치

Info

Publication number: KR20070074319A
Application number: KR1020060002310A
Authority: KR
Inventors: 강상구
Original assignee: 삼성전자주식회사
Priority date: 2006-01-09
Filing date: 2006-01-09
Publication date: 2007-07-12
Also published as: JP5378650B2; JP2007184090A; DE102007002248A1; KR100784862B1; DE102007002248B4; CN101079321A; US20090168526A1; US20070159886A1; US20120155184A1; CN101079321B; US8149620B2; US8358544B2; US7518920B2

Abstract

본 발명은 플래시 메모리 장치에 관한 것으로, 비트 라인과 연결되는 스트링 선택 트랜지스터; 및 상기 스트링 선택 트랜지스터와 연결되며, 각각 직렬로 연결된 복수의 메모리 셀을 포함하되, 프로그램 동작시 상기 복수의 메모리 셀 중 적어도 하나는 이미 프로그램 상태에 있는 것을 특징으로 한다.

상술한 구성을 포함하는 본 발명에 따른 플래시 메모리 장치는 프로그램 동작시 프로그램 금지된 메모리 셀의 채널 전압의 강하를 유발하는 차지 셰어링을 최소화하여 프로그램 오류를 방지할 수 있다.

Description

더미 셀을 포함하는 플래시 메모리 장치{FLASH MEMORY DEVICE HAVING DUMMY CELL}

도 1은 종래기술에 따른 블록별 스트링과 워드 라인 배열을 보여주는 회로도;

도 2는 도 1의 비선택 스트링에서의 차지 셰어링을 설명하는 단면도;

도 3은 차지 셰어링에 따르는 프로그램 금지된 셀의 채널 전압 강하를 설명하기 위한 파형도;

도 4는 본 발명의 더미 워드 라인을 보여주는 회로도;

도 5는 본 발명의 더미 워드 라인의 추가에 따르는 제어 스킴을 설명하는 블록도;

도 6은 본 발명의 더미 셀 프로그램을 설명하는 도면;

도 7은 본 발명의 더미 워드 라인을 포함하는 메모리 블록의 바이어스 조건을 설명하는 표;

도 8은 본 발명의 소거 동작을 설명하는 흐름도.

*도면의 주요부분에 대한 부호의 설명*

10 : 프로그램 선택 메모리 셀 20, 30 : 프로그램 금지 스트링

110 : 퓨즈 박스 120 : 어드레스 버퍼

130 : 프리 디코더 140 : 제어부

150 : X-디코더 160 : 드라이버

170 : 메모리 블록 180 : 페이지 버퍼단

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 더미 메모리 셀을 가지는 낸드 플래시 메모리 장치에 관한 것이다.

일반적으로 낸드 플래시 메모리는 터널링 현상을 이용하여 전하를 플로팅 게이트(Floating Gate)에 저장하거나 플로팅 게이트에 저장된 전하를 채널로 이탈시키는 방식으로 프로그래밍(Programming) 및 소거(Erase)한다. 상술한 프로그램 및 소거 방식은 저장 데이터에 대한 우수한 보존성을 충족하고 있어 비휘발성 메모리로 적합하다. 또한, 플래시 메모리는 고집적화, 저소비전력 및 외부 충격에 대해 강한 내구성을 구비하고 있어 모바일 기기의 보조기억장치 및 기타 응용분야에서 점점 그 용도가 증가하고 있는 추세이다. 특히, 최근에는 대용량의 하드 디스크와 같은 보조 기억장치의 대체 메모리로 낸드 플래시 메모리가 급격히 부상하고 있다. 이러한 변화는 컴퓨터 시스템이나 휴대용 기기의 대용량 저장 장치로서 하드 디스크(HDD)와 같은 자기 디스크 장치에 비하여 반도체 디스크 장치는 기억 용량이나 비용면에서는 불리하지만 액세스 속도와 소형화 및 충격으로부터의 안정성 등에 우위를 점하고 있기 때문이다. 또한 공정 기술과 설계 기술의 진보에 따라 점차 반도 체 디스크의 기억 용량 증가와 비용의 감소가 예상되며, 머지않아 반도체 디스크가 자기 디스크를 대체할 것으로 전망된다.

그러나 공정상의 집적도의 증가와 관련하여 피할 수 없는 물리적인 장벽들도 파생된다. 특히 프로그램(Program) 동작에서 고전압을 워드 라인에 인가하는 낸드 플래시 메모리의 경우, 집적도의 증가에 따라 워드 라인들 간의 물리적 간격이 조밀해짐에 따라 커플링의 영향이 커지게 된다. 또한, 대용량화를 위해 하나의 비트 라인을 공유하도록 직렬로 연결되는 메모리 셀들의 단위인 스트링에 보다 많은 셀들이 포함되도록 제작하게 되는 경우, 부스팅된 채널 전하가 이웃한 셀들의 채널로 누설되는 차지 셰어링(Charge Sharing) 현상이 발생한다. 채널 전하의 차지 셰어링에 의한 채널 전압의 강하로, 비선택 셀이 프로그램되는 현상이 나타날 수 있다.

도 1은 일반적인 플래시 메모리의 셀 스트링 구조를 보여주는 회로도이다. 도 1을 참조하면, 하나의 셀 스트링에는 스트링 선택 트랜지스터(String Selection Transistor : 이하 SST)와 접지 선택 트랜지스터(Ground Selection Transistor : 이하 GST) 사이에 32개의 메모리 셀들(MC<0>~MC<31>)이 직렬로 연결된다. 각각의 메모리 셀들의 게이트에는 워드 라인들(WL<0>~WL<31>)이 연결되어 있다. 셀 스트링을 선택하기 위한 선택 트랜지스터들(SST, GST) 각각은 비트 라인(BL)과 공통 소스 라인(Common Source Line; CSL)에 연결된다. SST의 게이트에는 스트링 선택라인(String Selection Line; 이하 SSL)이 연결되고, GST의 게이트에는 접지 선택라인(Ground Selection Line; 이하 GSL)이 연결된다.

도면에 도시된 메모리 셀(10)을 프로그램하고 동일 워드 라인과 연결된 인접 한 스트링의 메모리 셀(MC<30>)을 프로그램 금지(Inhibit) 하기 위한 기술중의 하나가 셀프-부스팅 스킴(Self-boosting Scheme)을 이용하는 방법이다. 셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 따르면, 도시된 바와 같이, GST의 게이트에는 0V가 인가됨으로써 접지 경로를 차단한다. 비트 라인(BL<m>)으로는 접지전압(0V)이, 비트 라인(BL<m+1>)으로는 전원전압(Vcc)이 인가된다. 동시에 SST의 게이트에는 전원전압(Vcc)을 인가하여 SST의 소오스가 (Vcc-Vth)(Vth는 SST의 문턱전압)까지 충전된 후, 사실상 SST는 차단된다. 이러한 조건하에 선택 워드 라인 WL<30>에는 프로그램 전압(Vpgm)을, 비선택 워드 라인으로는 패스 전압(Vpass)을 인가함으로써 프로그램 금지된 셀 트랜지스터의 채널이 부스팅(Boosting) 된다. 이러한 조건은 메모리 셀(MC<30>)의 플로팅 게이트와 채널 사이의 전위차가 F-N 터널링이 발생할 정도의 전계를 형성하지 못하게 만든다. 그 결과 프로그램 금지된 메모리 셀(MC<30>)은 이전의 상태를 유지하게 된다. 그러나 이러한 셀프-부스팅 스킴은 하나의 스트링에 포함되는 메모리 셀의 수가 증가하게 되는 경우, 프로그램 금지된 메모리 셀(MC<30>)의 채널에 유도되는 전하가 메모리 셀들(MC<0>~MC<29>)의 채널로 누설되는 차지 셰어링(Charge Sharing)의 정도를 증가시킨다. 프로그램 금지된 셀(MC<30>)의 채널에 유도된 전하들이 상술한 차지 셰어링에 의해 누설됨에 따라 셀(MC<30>)의 채널 전위가 낮아지게 된다. 채널 전위가 낮아진다는 것은 제어 게이트에 프로그램 전압(Vpgm)이 인가된 프로그램 금지된 셀(MC<30>)의 플로팅 게이트와 채널간의 전계의 세기가 증가한다는 것을 의미한다. 이러한 조건은 프로그램 금지된 셀(MC<30>)이 프로그램되게 한다. 도 1의 우측에 도시한 화살표는 프로그램 진행 방향과 차지 셰어링이 발생하는 방향을 나타낸다. 이러한 문제를 해결하기 위해 등장한 방식이 로컬 셀프 부스팅 스킴 (Local Self-boosting Scheme)에 의한 프로그램 금지 방법이다. 로컬 셀프 부스팅에 따르면, 선택 워드 라인에 인접한 2개의 비선택 워드 라인들에는 0V의 전압이 인가된다. 나머지 비선택 워드 라인들로는 패스 전압(Vpass : 예를 들면 10V)이 인가된 후, 선택 워드 라인으로 프로그램 전압(Vpgm)이 인가된다. 이러한 바이어스 조건하에서, 제어 게이트에 프로그램 전압이 인가된 프로그램 금지된 셀 트랜지스터의 채널은 부스팅되고, 패스 전압(Vpass)이 제어 게이트에 인가되는 인접한 2개의 셀 트랜지스터의 채널은 부스팅된 전하의 누설(혹은 차지 셰어링)을 최소화하게 된다. 결과적으로 프로그램 전압이 인가되고 프로그램 금지된 셀 트랜지스터의 채널 전압은 유지되고, 이는 F-N 터널링은 발생하지 않게 되어 프로그램 금지된다. 그러나 상술한 로컬 셀프 부스팅(Local Self-boosting)에 의한 프로그램 금지 방법은 집적도가 높아짐에 따라 워드 라인에 고전압이 인가되는 플래시 메모리에 있어서는 커플링에 의한 문제가 발생한다. 높은 집적도에 의해 워드 라인간의 간격이 좁아지고, 프로그램 전압(Vpgm)이 인가되는 선택 워드 라인과 0V가 인가되는 인접한 워드 라인들 간에 커플링비(Coupling Ratio)가 증가하게 된다. 0V가 인가되는 비선택 워드 라인이 프로그램 전압(Vpgm)이 인가되는 선택 워드 라인으로부터 커플링 효과로 인하여 워드 라인 전압이 상승하게 된다. 이러한 현상은 비선택 워드 라인 상의 메모리 셀들을 턴-온(Turn-on)시켜 채널을 형성하도록 유도하고, 선택 워드 라인 상의 프로그램 금지된 셀의 부스팅된 전하가 나머지 셀들로 누설되기 쉬운 조건을 형성한다. 따라서 워드 라인 간 의 간격이 좁아짐에 따라 로컬 셀프 부스팅(Local Self Boosting)에 의한 차지 셰어링의 차단 효과도 워드 라인간의 커플링에 의해 기대하기 어렵게 된다.

도 2는 상술한 차지 셰어링(Charge Sharing)을 설명하기 위한 셀 스트링 구조의 단면도이다. 도 2를 참조하면, SST와 비트 라인(BL<m+1>)에는 전원전압(Vcc)이 인가되고 GST에는 0V, 선택 워드 라인에 연결된 프로그램 금지된 메모리 셀(MC<30>)의 게이트에는 프로그램 전압(Vpgm)이, 나머지 비선택 워드 라인이 연결된 메모리 셀들의 게이트에는 패스 전압(Vpass)이 인가된다. 상술한 바이어스 조건하에서, 메모리 셀(MC<30>)의 채널에는 셀프 부스팅에 의해서 전하들이 충전되고, 선택되지 않은 나머지 메모리 셀들의 채널보다 높은 전하 밀도로 부스팅된다. 그러나 셀들(MC<0~29>)은 게이트에 패스 전압(Vpass)이 인가되어 있기 때문에 턴-온 (Turn-On)되며, 채널이 형성될 것이다. 특히 셀들(MC<0~29>) 중 낮은 스테이트(State)로 프로그램되거나 소거 상태를 유지하고 있는 셀들의 경우, 패스 전압(Vpass)의 인가에 따라 형성되는 채널의 폭도 상대적으로 커지게 될 것이다. 이러한 조건에 따라 형성된 셀들(MC<0~29>)의 채널 용량들은 부스팅에 의해 프로그램 금지된 선택 트랜지스터(MC<30>)의 채널 전하를 셰어링(Sharing)하게 된다. 물론 상술한 메모리 셀들이 멀티 레벨 셀(Multi-level Cell:이하 MLC)인 경우 각 메모리 셀의 프로그램 상태(State)에 따라서 채널의 형성 정도는 달라질 것이다. 이러한 차지 셰어링(Charge Sharing)의 문제는 워드 라인(WL<0>)로부터 시작하여 SST 방향으로 프로그램이 진행되는 낸드 플래시 메모리에서 특히 문제가 된다. 즉, 스트링 내에서 SST에 인접한 셀들일수록 프로그램 금지(Program Inhibit)되는 경우 이전의 다양한 스테이트로 프로그램된 셀들로 차지 셰어링(Charge Sharing)될 가능성이 커지기 때문이다. SST에 인접한 셀일수록 프로그램 금지되도록 바이어스(Bias) 되더라도 차지 셰어링을 유발할 수 있는 상태로 프로그램된 셀들의 수가 증가하기 때문이다.

도 3은 상술한 도 2에서 설명한 프로그램 금지된 메모리 셀(MC<30>)의 채널 전위의 강하를 설명하는 도면이다. 초기에 SST와 GST의 셀프 부스팅을 위한 바이어스 시, 채널 전위는 (Vcc-Vth)로 부스팅된다. 워드 라인으로 프로그램 전압이 인가되면(t1 시점에서), 프로그램 금지된 메모리 셀(MC<30>)의 채널 전위는 F-N 터널링이 발생할 수 없도록 상대적으로 높은 Vch1으로 부스팅되는 것이 바람직하다. 그러나 상술한 차지 셰어링(Charge Sharing)에 의해서 채널의 전하가 프로그램된 나머지 셀들의 채널로 누설되고, 그 결과 채널 전위는 Vch2로 낮아지게 될 것이다. 만일 Vch2전위가 F-N 터널링을 방지하기에 충분히 높지 않은 채널 전위라면, 프로그램 금지된 메모리 셀(MC<30>)이 프로그램되는 최악의 문제가 발생하게 될 것이다.

상술한 차지 셰어링(Charge Sharing)으로부터 야기되는 프로그램 금지된 셀이 프로그램되는 문제를 감안하여 종래에는 셀프 부스팅 스킴(Self Boosting Scheme)에서는 패스 전압(Vpass)이 설정되었다. 또한 로컬 셀프 부스팅(Local Self Boosting Scheme)에서는 선택 워드 라인과 인접한 두 워드 라인으로 0V의 전압이 인가되어 차지 셰어링(Charge Sharing)을 최소화할 수 있었다. 그러나 집적도의 증가에 따라 워드 라인간의 간격이 감소하여 로컬 셀프 부스팅(Local Self Boosting)의 적용이 곤란해지게 되었다. 또한 셀프 부스팅 스킴(Self Boosting Scheme)을 적 용하는 경우, 비선택 워드 라인들에 인가되는 패스 전압(Vpass)의 설정은 하나의 스트링 내에 포함되는 메모리 셀의 수가 증가함에 따라 차지 셰어링을 차단하기에는 적절치 못하다는 문제가 발생하였다. 비선택 워드 라인에 패스 전압(Vpass)을 인가하는 방식과 같이 워드 라인의 전압 조정만으로는 스트링 내의 메모리 셀 수의 증가에 따른 차지 셰어링 문제를 해결하기에는 곤란하였다.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 고집적의 낸드 플래시 메모리의 프로그램 신뢰성을 높이는 장치와 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는, 비트 라인과 연결되는 스트링 선택 트랜지스터; 및 상기 스트링 선택 트랜지스터와 연결되며, 각각 직렬로 연결된 복수의 메모리 셀을 포함하되, 프로그램 동작시 상기 복수의 메모리 셀 중 적어도 하나는 이미 프로그램 상태에 있는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 복수의 메모리 셀은 멀티 레벨 셀(MLC)인 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 프로그램 상태는 최상위 스테이트이다.

바람직한 실시예에 있어서, 상기 적어도 하나의 메모리 셀은 프로그램 동작시 패스 전압을 입력받는다.

바람직한 실시예에 있어서, 상기 적어도 하나의 메모리 셀은 독출 동작 및 소거 동작 시에 비선택 셀과 동일한 전압을 입력받는다.

바람직한 실시예에 있어서, 상기 복수의 메모리 셀의 접지 측에 접지와 연결되는 접지 선택 트랜지스터를 포함한다.

바람직한 실시예에 있어서, 상기 적어도 하나의 셀의 위치는 가변적으로 선택할 수 있다.

바람직한 실시예에 있어서, 상기 적어도 하나의 셀은 데이터를 저장하지 않는 더미 셀이다.

상기 목적을 달성하기 위한 본 발명에 따른 메모리 장치는, 외부 어드레스에 의해 선택되는 수보다 적어도 하나 많은 워드 라인을 갖는 블록 구조의 셀 어레이; 상기 워드 라인들 중 선택되는 더미 워드 라인의 위치 정보가 저장되는 저장 수단; 상기 위치 정보를 참조하여 외부로부터의 어드레스를 내부 어드레스로 생성하는 프리 디코더; 상기 내부 어드레스와 제어 신호에 응답하여 워드 라인 전압을 공급하는 디코더; 상기 위치 정보를 참조하여 상기 디코더의 워드 라인 전압을 제어하되, 상기 더미 워드 라인은 프로그램과 독출 대상에서 제외하고 소거 동작 이후에는 상기 더미 워드 라인에 포함되는 메모리 셀들이 최상위 스테이트로 프로그램되도록 하는 제어부를 포함한다.

바람직한 실시예에 있어서, 상기 내부 어드레스는 상기 더미 워드 라인을 선택할 수 있는 어드레스이다.

바람직한 실시예에 있어서, 상기 위치 정보는 상기 셀 어레이의 프로그램 금지된 스트링에서 차지 셰어링을 차단 또는 최소화할 수 있는 위치로 지정된다.

바람직한 실시예에 있어서, 상기 위치 정보는 테스트 공정에서 상기 저장 수단에 저장된다.

바람직한 실시예에 있어서, 상기 저장 수단은 퓨즈 옵션을 포함한다.

바람직한 실시예에 있어서, 상기 디코더는 상기 내부 어드레스와 상기 제어 신호에 응답하여 상기 더미 워드 라인을 포함하는 워드 라인들로 전압을 공급하는 워드 라인 드라이버를 포함한다.

바람직한 실시예에 있어서, 상기 워드 라인 드라이버는 프로그램 동작시 상기 더미 워드 라인으로 패스 전압을 인가한다.

바람직한 실시예에 있어서, 상기 워드 라인 드라이버는 독출 동작시 상기 더미 워드 라인으로는 비선택 워드 라인과 동일한 전압을 인가한다.

바람직한 실시예에 있어서, 상기 워드 라인 드라이버는 소거 동작시 모든 워드 라인으로 접지 전압을 인가한다.

바람직한 실시예에 있어서, 상기 워드 라인 드라이버는 소거 동작 이후에, 상기 더미 워드 라인에 연결된 모든 더미 셀이 최상위 스테이트로 프로그램되도록 전압을 인가한다.

상기 목적을 달성하기 위한 본 발명에 따른 스트링 선택 트랜지스터와 접지 선택 트랜지스터 및 상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터 사이에 연결되며, 각각 직렬로 연결된 복수의 메모리 셀을 포함하는 스트링을 갖는 반도체 메모리 장치의 더미 셀 설정 방법은, 상기 복수의 메모리 셀 중 적어도 하나의 셀을 더미 셀로 지정하는 단계; 상기 복수의 메모리 셀을 소거하는 단계; 및 상기 더미 셀을 최상위 스테이트로 프로그램하는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 더미 셀을 지정하는 단계는 상기 메모리 셀 중 상기 스트링의 프로그램 금지 설정 시에 셀 간의 차지 셰어링을 차단 또는 최소화하는 위치로 지정한다.

바람직한 실시예에 있어서, 상기 더미 셀의 위치는 불휘발성 메모리에 저장된다.

바람직한 실시예에 있어서, 상기 반도체 메모리 장치가 프로그램, 독출 및 소거 동작을 수행하는 동안 상기 더미 셀의 제어 게이트로는 비선택 셀과 동일한 제어 전압이 인가된다.

상술한 구성 및 방법에 따르면, 본 발명의 임의로 선택할 수 있는 더미 워드 라인 스킴은 프로그램 금지된 셀의 채널 전압이 차지 셰어링으로 인하여 강하되는 것을 방지하여 고집적 낸드 플래시 메모리의 프로그램 신뢰성을 높일 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명에 따른 차지 셰어링(Charge Sharing)을 최소화하기 위한 구성이 포함된 셀 스트링에 대한 회로도이다. 도 4를 참조하면, 본 발명의 셀 스트링 구조(30)는 메모리 셀들 중 더미 셀(DMC)이 지정된다. 더미 셀(DMC)은 프로그램 금지된 메모리 셀의 채널에 부스팅에 의해 유도된 전하의 셰어링을 최소화한다.

본 발명의 더미 셀(DMC)은 그 동작 특성이 나머지 메모리 셀들과 동일한 셀 트랜지스터이다. 일반적으로 블록당 32개의 워드 라인이 지정되는 규격에서는 32개의 워드 라인들이 메모리 셀의 제어 게이트들과 연결된다. 그러나 본 발명에 따른 셀 스트링(30)은 적어도 하나의 메모리 셀이 더 추가되며, 따라서 증가된 메모리 셀(예를 들면 총 33개의 메모리 셀) 들 중에 적절한 메모리 셀이 더미 셀(DMC)로 선택될 수 있다. 더미 셀(DMC)의 선택은 프로그램 전압(Vpgm)이 인가되고 프로그램 금지되는 셀이 차지 셰어링의 문제로 프로그램 금지 특성이 급격히 나빠지기 시작하는 셀의 바로 이전의 셀로 선택하는 것이 바람직하다.

다시 도 4를 참조하면, 본 발명의 메모리 블록은 워드 라인 (WL<N>)과 워드 라인 (WL<N-1>) 사이의 메모리 셀이 더미 셀(DMC)로 지정되고, 더미 셀(DMC)에 연결되는 워드 라인이 더미 워드 라인(DWL)으로 지정되었다. 이러한 더미 워드 라인(DWL)의 선택은 워드 라인 (WL<N>)부터 차지 셰어링에 의해서 프로그램 금지 특성이 바람직하지 못한 수준이 되기 때문이다. 이러한 특성은 일반적으로 제조 공정에 크게 의존하기 때문에 테스트 공정에서 더미 셀의 최적 위치를 평가(Estimation)하여 퓨즈 프로그램이나 기타 불휘발성 저장 장치에 저장할 수 있다. 더미 셀은 이후 실장 환경에서 소거 동작 후 항상 가장 높은 스테이트(State)로 프로그램된다. 또한 프로그램 동작시, 더미 워드 라인(DWL)에는 비선택 워드 라인과 동일 또는 이보다 낮은 전압이 인가될 것이다. 상술한 더미 워드 라인(DWL)의 인가 전압 구성을 통하여 집적도가 큰 낸드 플래시 메모리의 셀 스트링 구조에서도 차지 셰어링을 최소화할 수 있다. 따라서 프로그램 전압(Vpgm)이 인가되고 프로그램 금지된 셀이 프로그램되는 현상을 최소화할 수 있다.

도 5는 본 발명의 선택적 더미 워드 라인(DWL)을 포함하는 플래시 메모리 장치를 간략히 보여주는 블록도이다. 도 5를 참조하면, 본 발명에 따른 플래시 메모리 장치는 퓨즈 박스(110)에 저장된 더미 워드 라인 정보(DWL_DATA)를 참조하여 프로그램/독출 시에는 비선택 워드 라인과 동일한 전압이 더미 워드 라인으로 인가되도록 설정된다. 소거 시에는 블록소거가 완료된 이후에 더미 셀들(171)은 최상위 상태(State)로 프로그램된다.

퓨즈 박스(110)는 각 블록 내의 워드 라인들 중에서 더미 워드 라인으로 지정되는 워드 라인의 위치 정보를 저장한다. 하나의 블록 내에서 더미 워드 라인으로 지정되는 워드 라인은 반도체 제조 공정에 따라 바뀔 수 있다. 따라서, 차지 셰어링(Charge Sharing)에 의한 프로그램 금지 특성이 바람직하지 못한 수준으로 악화되기 시작하는 워드 라인의 위치를 더미 워드 라인의 위치로 지정할 수 있다. 그러한 더미 워드 라인의 위치는 테스트 공정에서 평가되고, 더미 워드 라인의 위치를 지정하기 위한 평가된 정보는 퓨즈 프로그램에 의해서 퓨즈 박스(110)에 저장된다. 그러나 본 실시예에서 더미 워드 라인의 위치 정보를 저장하는 수단으로 퓨즈 박스(110)를 예시적으로 개시하였으나, 이는 여기에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자들에게 잘 알려져 있다. 즉, 퓨즈 박스(110)는 기타의 불휘발성 메모리나 레지스터 등으로 대체 가능함은 물론이다.

어드레스 버퍼(120)는 외부로부터의 어드레스를 일시적으로 저장하여 프리 디코더(130)로 전달한다.

프리 디코더(130)는 후술하게 되는 제어부(140)로부터의 더미 워드 라인 정 보(DWL_DATA)를 참조하여 외부로부터 입력되는 행 어드레스(R_ADD)를 더미 워드 라인이 포함되는 행 어드레스(DR_ADD)로 변환하여 X-디코더(150)로 전달한다. 프리 디코더(130)는 더미 워드 라인 정보(DWL_DATA)를 참조하여 외부로부터의 행 어드레스(R_ADD)에서 규정된 워드 라인의 수보다 하나가 증가된 워드 라인을 갖는 내부 어드레스(DR_ADD)로 변환한다. 만일 외부에서 규정된 워드 라인의 수가 블록당 32개라면, 프리 디코더(130)는 32개의 워드 라인에 더미 워드 라인(DWL)이 포함되는 내부 어드레스(DR_ADD)를 생성하게 될 것이다. 만일 블록당 16개의 워드 라인을 포함하는 경우라면, 프리 디코더(130)는 블록당 17개의 워드 라인이 존재하도록 내부 어드레스(DR_ADD)를 생성하여 X-디코더(150)로 전달할 것이다. 블록당 지정되는 워드 라인의 개수는 상술한 기재에만 국한되지 않으며, 다양한 변형이 가능함은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.

제어부(140)는 퓨즈 박스(110)로부터의 더미 워드 라인 정보(DWL_DATA)를 입력받아, 더미 워드 라인을 포함하는 메모리 블록의 프로그램, 소거, 독출 등의 제반 메모리 동작들을 제어한다. 제어부(140)는 프로그램 시에는 워드 라인 (WL<0>)로부터 시작하여 순차적으로 프로그램되도록 제어한다. 또한, 제어부(140)는 더미 워드 라인(DWL)의 프로그램 순서에 이르게 되면 프로그램 동작이 생략되고 상위의 워드 라인으로 프로그램 순서가 도약 되도록 프리 디코더(130)를 제어한다. 독출 시, 제어부(140)는 상술한 프로그램 동작에서와 같이 더미 워드 라인(DWL)으로는 항상 비선택 워드 라인과 동일한 전압이 인가되도록 드라이버(160)를 제어한다. 소거(Erase) 동작시, 제어부(140)는 더미 워드 라인(DWL)으로 나머지 워드 라인들과 동일하게 0V를 인가하고 P-웰(P-Well)로는 소거 전압(예를 들면 18V)을 인가하여 블록을 소거한다. 소거동작 이후, 제어부(140)의 제어에 따라 더미 워드 라인(DWL)이 선택되고, 선택된 더미 워드 라인(DWL)의 더미 셀(DMC)들이 최상위 스테이트를 갖도록 프로그램된다. 이 경우, 페이지 버퍼단(180)은 더미 워드 라인(DWL)의 모든 더미 셀(DMC)들이 프로그램되도록 비트 라인을 접지 레벨(Vss)로 바이어스 하도록 제어될 것이다. 제어부(140)는 더미 워드 라인 정보(DWL_DATA)를 참조하여 프리 디코더(130)와 드라이버(160)를 제어하여 외부에서 인가되는 행 어드레스(R_ADD:32개 워드 라인에 대한 어드레스)에 대해 프로그램, 독출, 소거 등의 동작들이 구성되도록 한다.

X-디코더(150)는 프리 디코더(130)로부터 내부 행 어드레스(DR_ADD)를 전달받아 내부 행 어드레스(DR_ADD)에 대응하는 블록과 블록 내에 포함된 각 워드 라인들을 선택한다. 내부 행 어드레스(DR_ADD)에 해당하는 블록은 블록 선택라인(BSL)을 통해서 고전압 스위치들(PS0~PS34)을 제어하여 선택된다. X-디코더(150)는 내부 행 어드레스를 드라이버(160)로 전달하여 총 33개의 워드 라인(WL<0>~WL<31>, DWL)과 2개의 선택 라인(SSL, GSL)을 선택한다.

드라이버(160)는 제어부(140)로부터의 제어신호(CNT)에 응답하여, 프로그램 시 더미 워드 라인으로는 비선택 워드 라인과 동일한 전압을 공급한다. 예를 들면, 드라이버(160)는 선택 워드 라인으로 프로그램 전압(Vpgm)을 인가하는 동안 더미 워드 라인(DWL)으로는 패스 전압(Vpass)이 인가한다. 검증(Verify) 동작 시, 드라이버(160)는 선택 워드 라인으로는 검증 전압(Vvfy)을, 더미 워드 라인(DWL)으로는 리드 전압(Vread)을 인가한다. 독출 동작에서도 드라이버(160)는 비선택 워드 라인과 동일한 전압을 더미 워드 라인(DWL)으로 인가한다.

반면에, 소거 동작시 드라이버(160)는 모든 워드 라인과 동일한 0V 레벨의 전압이 더미 워드 라인(DWL)에 인가되도록 제어된다. 이러한 바이어스 조건하에서 더미 셀(DMC)들을 포함하는 블록 내의 모든 셀들은 소거(Erase)된다. 소거 이후, 본 발명의 더미 워드 라인(DWL)으로 동작하기 위해 퓨즈 박스(110)에 의해 지정된 워드 라인에 대해서 드라이버(160)는 제어부(140)의 제어 신호(CNT)에 응답하여 프로그램한다. 더미 워드 라인(DWL)에 포함되는 더미 셀들을 프로그램하는 동작을 이하에서는 더미 셀 프로그램이라 칭하기로 한다. 더미 셀 프로그램은 메모리 장치의 동작중 소거(Erase) 동작에 포함될 수 있다. 제어부(140)의 제어하에서, 더미 셀들이 메모리 셀의 스테이트(State) 중 최상위 상태로 프로그램 되도록 더미 셀 프로그램이 실시된다. 예를 들면, 셀당 2비트가 저장되는 멀티 레벨 셀(MLC)의 경우에는 [11], [10], [00] 및 [01] 상태 중, [01] 상태로 더미 워드 라인 프로그램을 진행하여 가장 높은 문턱전압을 갖는 상태로 더미 셀을 초기화한다.

셀 어레이(170)는 본 발명의 더미 워드 라인(171)이 추가된 셀 스트링 구조의 블록들을 포함한다. 도면에서는 하나의 블록에 포함되는 스트링들의 경우에 한하여 도시하였으나, 셀 어레이(170)에 포함되는 모든 블록들은 도시된 블록과 동일한 셀 스트링 구조를 갖게 될 것이다.

페이지 버퍼단(180)은 프로그램 동작시에 비트 라인으로 프로그램 데이터를 로드한다. 페이지 버퍼단(180)은 셀 어레이(170)의 비트 라인들 각각에 대응하는 래치(미도시됨)를 포함한다. 독출(Read) 동작 동안, 페이지 버퍼단(180)은 선택된 셀들의 비트 라인으로부터 셀에 저장된 데이터를 감지한다. 감지된 데이터는 열 패스 게이트(미도시됨)를 경유하여 외부로 전달된다. 반면에 프로그램 동작 동안에는 프로그램될 데이터를 일시 저장한다. 즉 페이지 버퍼단 (180)는 셀 어레이의 데이터를 감지하고 래치한다. 본 발명의 페이지 버퍼단(180)은 특히 상술한 더미 워드 라인 프로그램 동작에서 더미 워드 라인에 포함된 모든 메모리 셀들이 최상위 스테이트(State)로 프로그램 되도록 비트 라인들을 설정한다. 즉, 더미 셀 프로그램 동작시, 드라이버(160)의 프로그램 전압(Vpgm) 인가에 동기하여 모든 비트 라인으로 0V를 인가한다. 페이지 버퍼단(180)은 상술한 비트 라인 바이어스 설정을 통하여 더미 워드 라인(DWL)에 포함되는 더미 셀들이 최상위 스테이트(State)로 프로그램 되도록 한다.

이상의 동작과 기능을 갖는 본 발명의 메모리 장치는 외부로부터 종래와 동일한 행 어드레스(R_ADD)를 전달받는다. 그러나 내부적으로는 프리 디코더(130)에 의한 내부 행 어드레스(DR_ADD)의 생성을 통해서 더미 워드 라인(DWL)의 제반 설정이 제어된다. 프로그램과 독출 동작시, 더미 워드 라인(DWL)은 드라이버(160)로부터 비선택 워드 라인들과 동일한 전압을 인가받는다. 소거 동작에서, 더미 셀들은 블록 소거 동작에 뒤따르는 더미 셀 프로그램 동작에 의해서 최상위 스테이트(State)로 프로그램되어 초기화된다.

도 6은 본 발명의 블록 소거 동작 이후에 이루어지는 더미 셀 프로그램 스킴을 설명하는 도면이다. 도 6을 참조하면, 본 발명의 더미 셀 프로그램은 더미 셀들 의 문턱전압(Threshold Voltage)을 소거 상태 [11]로부터 최상위 상태 [01]로 이동시킨다. 도면에 나타난 메모리 셀은 셀당 2비트의 데이터가 저장되는 멀티 레벨 셀(Multi Level Cell)에 대해서 나타내었으나, 본 발명은 이에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자에게는 자명하다. 즉, 소거 동작시, 셀당 3비트 이상의 데이터가 저장되는 경우에도 최상위 스테이트(State)로 더미 워드 라인에 포함된 셀들이 프로그램될 것이다. 최상위 스테이트로 프로그램된 더미 셀은 인접한 선택 워드 라인으로는 프로그램 전압(Vpgm)이, 더미 워드 라인으로는 패스 전압(Vpass)이 인가되더라도 선택 워드 라인의 메모리 셀의 채널에 충전된 전하들이 나머지 셀들의 채널로 누설(또는 차지 셰어링)되는 양을 최소화시킬 수 있다. 최상위 스테이트로 프로그램된 셀의 채널 형성은 패스 전압(Vpass) 인가시 기타 상태(11, 10, 00)로 프로그램된 셀들의 채널보다 협소하기 때문에 충분한 시간이 보장되지 않는 경우, 차지 셰어링을 차단 혹은 최소화할 수 있다. 따라서 비트 라인으로는 프로그램 금지 전압이 인가되는 스트링 내에서, 더미 셀은 프로그램 전압이 인가되는 셀의 채널에 부스팅되는 전하의 차지 셰어링을 최소화하여 프로그램 금지 동작을 보장한다.

도 7은 본 발명의 드라이버(160)가 각 동작 별로 공급하게 되는 워드 라인들 과 선택 라인들의 인가전압 조건들을 설명하는 표이다.

프로그램 동작시, 바이어스 조건은 다음과 같다. 프로그램을 위해 선택되는 워드 라인으로는 프로그램 전압(Vpgm)이 인가될 것이다. 또한 비선택 워드 라인으로는 패스 전압(Vpass)이 인가된다. 그리고 스트링 선택 라인(SSL)로는 전원전압 (Vcc)이, 접지 선택 라인(GSL)과 공통 소스 라인(CSL)으로는 0V가 인가될 것이다. 특히, 더미 워드 라인(DWL)으로는 상술한 비선택 워드 라인과 동일한 패스 전압(Vpass) 또는 그보다 낮은 전압이 인가될 수 있다. 또한, 프로그램되는 셀이 포함되는 비트 라인으로는 0V, 소거상태를 유지해야 하는 비트 라인으로는 전원전압(Vcc)이 인가된다.

독출 동작시, 바이어스 조건은 다음과 같다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 전원전압(Vcc)이 인가된다. 공통 소스 라인(CSL)에는 0V가 인가된다. 선택된 워드 라인(Selected WL)에는 읽기 전압(Vrd)이 인가되고, 비선택된 워드 라인(Non-Selected WL) 및 더미 워드 라인(DWL)에는 메모리 셀들을 턴-온(turn-on) 하기에 충분한 전압(Vread)이 인가된다.

소거 동작시, 바이어스 조건은 다음과 같다. 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)은 플로팅 상태(Floating State)로 유지된다. 모든 워드 라인(더미 워드 라인을 포함)으로는 0V가 인가된다. 그리고 P-웰(P-Well)로는 18V의 소거 전압(Vera)이 인가되어 워드 라인들 및 더미 워드 라인의 플로팅 게이트 내의 주입 전자가 채널로 F-N 터널링에 의해 유출되도록 바이어스된다.

소거 동작 이후에 이루어지는 더미 워드 라인의 초기화를 위한 더미 셀 프로그램이 본 발명에는 더 포함된다. 본 발명의 제어부(140)는 블록 내의 모든 셀들이 소거(Erase)된 이후에 더미 워드 라인(DWL)에 포함되는 더미 셀(DMC)들에 대해서만 최상위 스테이트로 프로그램하는 더미 셀 프로그램을 수행한다. 더미 셀(DMC)들을 최상위 스테이트로 프로그램하기 위하여 페이지 버퍼단(180)은 블록 내의 모든 비트 라인으로 0V를 인가한다. 그리고 더미 워드 라인(DWL)을 제외한 모든 워드 라인들로는 패스 전압(Vpass)이 인가되고, 더미 워드 라인으로는 프로그램 전압이, 스트링 선택 라인(SSL)으로는 전원 전압(Vcc), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)로는 0V가 인가된다. 이 경우 블록 내의 더미 워드 라인(DWL)에 포함되는 더미 셀(DMC)들은 최상위 스테이트(State)로 프로그램되고, 더미 워드 라인(DWL)의 초기화 설정이 완료된다.

상술한 기능을 구비하는 더미 워드 라인(DWL)을 포함하는 메모리 장치의 제어는 퓨즈박스(110)에 프로그램되는 더미 워드 라인 정보(DWL_DATA)를 참조하여 제어부(140)가 드라이버(160)를 제어함으로 구현된다. 이러한 내부적인 제어를 통하여 외부에서는 더미 워드 라인(DWL)을 포함하지 않는 일반적인 메모리로 인터페이싱할 수 있다.

도 8은 상술한 소거 동작 및 더미 셀 프로그램 동작을 설명하는 흐름도이다. 더미 셀 프로그램 동작은 블록 전체의 상태를 초기화한다는 의미에서 소거 동작에 포함될 수 있다. 이하, 도 8의 각 단계별 동작이 상술한 도 5에 의거하여 상세히 설명될 것이다.

소거가 시작되면, 각 워드 라인과 비트 라인이 상술한 도 8에 나타난 바이어스 조건 하에서 워드 라인과 더미 워드 라인(DWL)에 포함되는 블록(Block) 내의 모든 메모리 셀들이 소거된다. 소거된 메모리 셀들의 스테이트(State)는 최하위 스테이트(State)로 설정될 것이다(S10). 제어부(140)는 더미 워드 라인 정보(DWL_DATA) 를 입력받아 더미 셀 프로그램을 위한 내부 행 어드레스(DR_ADD)와 더미 워드 라인(DWL)으로 프로그램 전압을 인가하기 위한 제어신호(CNT)를 생성한다(S20). 이후에는 더미 워드 라인(DWL)으로는 프로그램 전압(Vpgm)이 인가되어 더미 워드 라인에 포함되는 모든 더미 셀들이 프로그램된다. 더미 셀들의 프로그램도 일반적인 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming : 이하 ISPP) 스킴에 의해서 이루어질 수 있다. 본 흐름도는 더미 셀 프로그램이 ISPP에 의거하여 이루어지는 것으로 설명하였으나, 본 발명의 범위는 이에 국한되지 않는다(S30). 프로그램 전압(Vpgm)에 의해서 프로그램 상태를 검증하는 동작이 이후에 이루어진다. 특히 더미 셀들에 대해서는 항상 최상위 스테이트(State)로 프로그램되었는지를 검증(Verify)한다(S40). 검증 결과 모든 셀들이 최상위 상태로 프로그램 완료되었으면, 더미 셀의 프로그램 동작을 포함하는 제반 소거 동작이 종료된다. 만일 최상위 스테이트(State)로의 프로그램이 완료되지 못한 것으로 판정된 경우에는 더미 셀들에 대해서 증가된 프로그램 전압(Vpgm)으로 프로그램 동작을 반복한다(S50).

상술한 더미 셀 프로그램 단계를 포함하는 본 발명의 소거 방법에 따르면, 더미 셀들을 포함하는 블록 내의 모든 셀들을 소거하고, 이후에는 더미 워드 라인(DWL)에 포함되는 모든 더미 셀들을 최상위 스테이트(State)로 프로그램하는 것으로 소거 동작이 완료된다.

이상에서 설명된 바와 같이 본 발명에 따른 메모리 셀 어레이는 행 어드레스(R_ADD)에서 지정되는 워드 라인에 동일한 기능과 동작의 추가되는 워드 라인을 포함한다. 그리고 블록 내의 모든 워드 라인들 중에 차지 셰어링을 최소화 할 수 있는 위치에 배열된 워드 라인을 더미 워드 라인(DWL)으로 지정할 수 있다. 더미 워드 라인(DWL)으로 지정된 워드 라인의 위치 정보는 퓨즈 박스(110)나 기타 불휘발성 메모리에 저장되고, 이후 플래시 메모리의 프로그램/독출 동작과 소거 동작에서 제어부(140)가 참조하여 더미 워드 라인(DWL)의 인가 전압을 제어한다. 더미 워드 라인(DWL)은 프로그램/독출 동작시에는 비선택 워드 라인과 동일한 전압이 인가되고, 소거시에는 소거 전압의 인가에 뒤따라, 최상위 스테이트(State)로 프로그램되는 것으로 더미 워드 라인(DWL)으로 설정이 완료된다. 최상위 스테이트로 프로그램된 더미 셀들이 포함되는 더미 워드 라인(DWL)은 이후 프로그램 동작에서 차지 셰어링을 최소화하여 프로그램 금지 특성을 보장한다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명에 따른 더미 워드 라인을 포함하는 플래시 메모리 장치는 프로그램 금지된 스트링의 차지 셰어링을 최소화하여 비선택 메모리 셀이 프로그램되는 프로그램 오류를 방지할 수 있다.

Claims

비트 라인과 연결되는 스트링 선택 트랜지스터; 및

상기 스트링 선택 트랜지스터와 연결되며, 각각 직렬로 연결된 복수의 메모리 셀을 포함하되,

프로그램 동작시 상기 복수의 메모리 셀 중 적어도 하나는 이미 프로그램 상태에 있는 것을 특징으로 하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 복수의 메모리 셀은 멀티 레벨 셀(MLC)인 것을 특징으로 하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 프로그램 상태는 최상위 스테이트인 것을 특징으로 하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 적어도 하나의 메모리 셀은 프로그램 동작시 패스 전압을 입력받는 것을 특징으로 하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 적어도 하나의 메모리 셀은 독출 동작 및 소거 동작 시에 비선택 셀과 동일한 전압을 입력받는 것을 특징으로 하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 복수의 메모리 셀의 접지 측에 접지와 연결되는 접지 선택 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 적어도 하나의 셀의 위치는 가변적으로 선택할 수 있는 것을 특징으로 하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 적어도 하나의 셀은 데이터를 저장하지 않는 더미 셀인 것을 특징으로 하는 플래시 메모리 장치.
외부 어드레스에 의해 선택되는 수보다 적어도 하나 많은 워드 라인을 갖는 블록 구조의 셀 어레이;

상기 워드 라인들 중 선택되는 더미 워드 라인의 위치 정보가 저장되는 저장 수단;

상기 위치 정보를 참조하여 외부로부터의 어드레스를 내부 어드레스로 생성하는 프리 디코더;

상기 내부 어드레스와 제어 신호에 응답하여 워드 라인 전압을 공급하는 디코더;

상기 위치 정보를 참조하여 상기 디코더의 워드 라인 전압을 제어하되, 상기 더미 워드 라인은 프로그램과 독출 대상에서 제외하고 소거 동작 이후에는 상기 더미 워드 라인에 포함되는 메모리 셀들이 최상위 스테이트로 프로그램되도록 하는 제어부를 포함하는 메모리 장치.
제 9 항에 있어서,

상기 내부 어드레스는 상기 더미 워드 라인을 선택할 수 있는 어드레스인 것을 특징으로 하는 메모리 장치.
제 9 항에 있어서,

상기 위치 정보는 상기 셀 어레이의 프로그램 금지된 스트링에서 차지 셰어링을 차단 또는 최소화할 수 있는 위치로 지정되는 것을 특징으로 하는 메모리 장치.
제 9 항에 있어서,

상기 위치 정보는 테스트 공정에서 상기 저장 수단에 저장되는 것을 특징으 로 하는 메모리 장치.
제 12 항에 있어서,

상기 저장 수단은 퓨즈 옵션을 포함하는 메모리 장치.
제 9 항에 있어서,

상기 디코더는 상기 내부 어드레스와 상기 제어 신호에 응답하여 상기 더미 워드 라인을 포함하는 워드 라인들로 전압을 공급하는 워드 라인 드라이버를 포함하는 것을 특징으로 하는 메모리 장치.
제 14 항에 있어서,

상기 워드 라인 드라이버는 프로그램 동작시 상기 더미 워드 라인으로 패스 전압을 인가하는 메모리 장치.
제 14 항에 있어서,

상기 워드 라인 드라이버는 독출 동작시 상기 더미 워드 라인으로는 비선택 워드 라인과 동일한 전압을 인가하는 메모리 장치.
제 14 항에 있어서,

상기 워드 라인 드라이버는 소거 동작시 모든 워드 라인으로 접지 전압을 인 가하는 것을 특징으로 하는 메모리 장치.
제 14 항에 있어서,

상기 워드 라인 드라이버는 소거 동작 이후에, 상기 더미 워드 라인에 연결된 모든 더미 셀이 최상위 스테이트로 프로그램되도록 전압을 인가하는 메모리 장치.
스트링 선택 트랜지스터와 접지 선택 트랜지스터 및 상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터 사이에 연결되며, 각각 직렬로 연결된 복수의 메모리 셀을 포함하는 스트링을 갖는 반도체 메모리 장치의 더미 셀 설정 방법에 있어서,

상기 복수의 메모리 셀 중 적어도 하나의 셀을 더미 셀로 지정하는 단계;

상기 복수의 메모리 셀을 소거하는 단계; 및

상기 더미 셀을 최상위 스테이트로 프로그램하는 단계를 포함하는 것을 특징으로 하는 더미 셀 설정 방법.
제 19 항에 있어서,

상기 더미 셀을 지정하는 단계는 상기 메모리 셀 중 상기 스트링의 프로그램 금지 설정 시에 셀 간의 차지 셰어링을 차단 또는 최소화하는 위치로 지정하는 것을 특징으로 하는 더미 셀 설정 방법.
제 20 항에 있어서,

상기 더미 셀의 위치는 불휘발성 저장 수단에 저장되는 것을 특징으로 하는 더미 셀 설정 방법.
제 19 항에 있어서,

상기 반도체 메모리 장치가 프로그램, 독출 및 소거 동작을 수행하는 동안 상기 더미 셀의 제어 게이트로는 비선택 셀과 동일한 제어 전압이 인가되는 것을 특징으로 하는 더미 셀 설정 방법.