JP2007184090A - ダミーセルを含むフラッシュメモリ装置 - Google Patents

Abstract

【課題】ダミーセルを含むフラッシュメモリ装置を提供する。
【解決手段】フラッシュメモリ装置は、ビットラインと接続されるストリング選択トランジスタと、前記ストリング選択トランジスタと接続され、それぞれ直列に接続された複数のメモリセルとを備える。また、プログラム動作のときに、前記複数のメモリセルのうちの少なくとも一つはプログラム状態にある。
【選択図】図５

Description

本発明は半導体メモリ装置に係り、より詳細にはダミーメモリセルを有するＮＡＮＤフラッシュメモリ装置に関する。

一般的にＮＡＮＤフラッシュメモリはトンネリング現象を利用して電荷をフローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）に記憶するかフローティングゲートに記憶された電荷をチャネルに放出させる方式によってプログラミング（Ｐｒｏｇｒａｍｍｉｎｇ）及び消去（Ｅｒａｓｅ）する。上記のプログラム及び消去方式は記憶データに対する優れた記憶性を持つため、不揮発性メモリとして適している。また、フラッシュメモリは高集積化、低消費電力及び外部衝撃に対して強い耐久性を具備しているため、モバイル機器の補助記憶装置及び他の応用分野において、徐々にその用途が増加している。特に、最近には大容量のハードディスクのような補助記憶装置の代替メモリとしてＮＡＮＤフラッシュメモリが急激に求められている。このような変化はコンピュータシステムや携帯用機器の大容量記憶装置としてハードディスク（ＨＤＤ）のような磁気ディスク装置に比べて半導体ディスク装置は記憶容量や費用面においては不利であるが、アクセス速度と小型化及び衝撃からの安全性などに優位性があるためである。また、工程技術と設計技術の進歩によって更なる半導体ディスクの記憶容量増加と費用の減少が予想され、将来的には半導体ディスクが磁気ディスクを代替すると予想される。

しかし、工程上の集積度の増加と係わって避けることができない物理的な障壁がある。特にプログラム（Ｐｒｏｇｒａｍ）動作において高電圧をワードラインに印加するＮＡＮＤフラッシュメモリの場合、集積度の増加によってワードライン間の物理的間隔が密になるにつれてカップリングの影響が大きくなる。また、大容量化のために一つのビットラインを共有するように直列に接続されるメモリセルの単位であるストリングにより多いセルが含まれるように製作する場合、ブースティングされたチャネル電荷が隣合うセルのチャネルに漏洩するチャージシェアリング（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）現象が発生する。チャネル電荷のチャージシェアリングによるチャネル電圧の降下によって、非選択セルがプログラムされるという現象が起こり得る。

図１は一般的なフラッシュメモリのセルストリング構造を示す回路図である。図１を参照すれば、一つのセルストリングにはストリング選択トランジスタ（ＳｔｒｉｎｇＳｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ : 以下「ＳＳＴ」という。）と接地選択トランジスタ（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ : 以下「ＧＳＴ」という。）との間に３２個のメモリセルＭＣ＜０＞〜ＭＣ＜３１＞が直列に接続される。それぞれのメモリセルのゲートにはワードラインＷＬ＜０＞〜ＷＬ＜３１＞が接続されている。セルストリングを選択するための選択トランジスタＳＳＴ、ＧＳＴのそれぞれはビットライン（ＢＬ）と共通ソースライン（Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ; ＣＳＬ）に接続される。ＳＳＴのゲートにはストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ; 以下 「ＳＳＬ」という。）が接続され、ＧＳＴのゲートには接地選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ; 以下「ＧＳＬ」という。）が接続される。

図示したメモリセル１０をプログラムし、同一のワードラインと接続された隣接するストリングのメモリセルＭＣ＜３０＞をプログラムを禁止（Ｉｎｈｉｂｉｔ）するための技術のうちの一つがセルフブースティングスキーム（Ｓｅｌｆ‐ｂｏｏｓｔｉｎｇ Ｓｃｈｅｍｅ）を利用する方法である。セルフブースティングスキームを利用したプログラム禁止方法によれば、示したように、ＧＳＴのゲートには０Ｖが印加されるによって接地経路を遮断する。ビットラインＢＬ＜ｍ＞には接地電圧０Ｖが、ビットラインＢＬ＜ｍ＋１＞には電源電圧Ｖｃｃが印加される。同時にＳＳＴのゲートには電源電圧Ｖｃｃを印加してＳＳＴのソースがＶｃｃ‐Ｖｔｈ（ＶｔｈはＳＳＴの閾値電圧）まで充電された後、事実上ＳＳＴは遮断される。このような条件下において選択ワードラインＷＬ＜３０＞にはプログラム電圧Ｖｐｇｍを、非選択ワードラインにはパス電圧Ｖｐａｓｓを印加するによってプログラムが禁止されたセルトランジスタのチャネルがブースティング（Ｂｏｏｓｔｉｎｇ）される。このような条件によってメモリセルＭＣ＜３０＞のフローティングゲートとチャネルとの間の電位差がＦ‐Ｎトンネリングが発生する程度の電界を形成できないようにする。その結果、プログラムが禁止されたメモリセルＭＣ＜３０＞は以前の状態を維持する。しかし、このようなセルフブースティングスキームは一つのストリングに含まれるメモリセルの数が増加する場合、プログラムが禁止されたメモリセルＭＣ＜３０＞のチャネルに誘導される電荷がメモリセルＭＣ＜０＞〜ＭＣ＜２９＞のチャネルに漏洩するチャージシェアリング（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）の程度を増加させる。プログラムが禁止されたセルＭＣ＜３０＞のチャネルに誘導された電荷が上記のチャージシェアリングに応じて漏洩するによって、セルＭＣ＜３０＞のチャネル電位が低くなる。チャネル電位が低くなるということは制御ゲートにプログラム電圧Ｖｐｇｍが印加されたプログラムが禁止されたセルＭＣ＜３０＞のフローティングゲートとチャネルとの間の電界の強さが増加することを意味する。このような条件はプログラムが禁止されたセルＭＣ＜３０＞がプログラムされるようにする。図１の右側に示した矢印はプログラム進行方向とチャージシェアリングが発生する方向を示す。このような問題を解決するために提案された方式がローカルセルフブースティングスキーム（Ｌｏｃａｌ Ｓｅｌｆ‐ｂｏｏｓｔｉｎｇ Ｓｃｈｅｍｅ）によるプログラム禁止方法である。ローカルセルフブースティングによれば、選択ワードラインに隣接した２個の非選択ワードラインには０Ｖの電圧が印加される。残りの非選択ワードラインにはパス電圧（Ｖｐａｓｓ : 例えば １０Ｖ）が印加された後、選択ワードラインにプログラム電圧Ｖｐｇｍが印加される。このようなバイアス条件の下において、制御ゲートにプログラム電圧が印加されたプログラムが禁止されたセルトランジスタのチャネルはブースティングされ、パス電圧Ｖｐａｓｓが制御ゲートに印加される隣接する２個のセルトランジスタのチャネルはブースティングされた電荷の漏洩（あるいはチャージシェアリング）を最小化する。結果的に、プログラム電圧が印加され、プログラムが禁止されたセルトランジスタのチャネル電圧は維持され、これはＦ‐Ｎトンネリングは発生しなくなるため、プログラムが禁止される。しかし、上記のローカルセルフブースティング（Ｌｏｃａｌ Ｓｅｌｆ‐ｂｏｏｓｔｉｎｇ）によるプログラム禁止方法は集積度が高くなるにつれて、ワードラインに高電圧が印加されるフラッシュメモリにおいてはカップリングによる問題が発生する。高集積度によってワードライン間の間隔が狭くなり、プログラム電圧Ｖｐｇｍが印加される選択ワードラインと０Ｖが印加される隣接するワードライン間にカップリング比（Ｃｏｕｐｌｉｎｇ Ｒａｔｉｏ）が増加する。０Ｖが印加される非選択ワードラインがプログラム電圧Ｖｐｇｍが印加される選択ワードラインからカップリング効果によって、ワードライン電圧が上昇する。このような現象は非選択ワードライン上のメモリセルをターンオン（Ｔｕｒｎ‐ｏｎ）させてチャネルを形成するように誘導し、選択ワードライン上のプログラムが禁止されたセルのブースティングされた電荷が残りのセルに漏洩しやすくなる条件を形成する。したがって、ワードラインの間の間隔が狭くなるにつれて、ローカルセルフブースティング（Ｌｏｃａｌ Ｓｅｌｆ Ｂｏｏｓｔｉｎｇ）によるチャージシェアリングの遮断効果もワードライン間のカップリングによって期待することが困難である。

図２は上記のチャージシェアリング（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）を説明するためのセルストリング構造の断面図である。図２を参照すれば、ＳＳＴとビットラインＢＬ＜ｍ＋１＞には電源電圧Ｖｃｃが印加され、ＧＳＴには０Ｖ、選択ワードラインに接続されたプログラムが禁止されたメモリセルＭＣ＜３０＞のゲートにはプログラム電圧Ｖｐｇｍが、残りの非選択ワードラインが接続されたメモリセルのゲートにはパス電圧Ｖｐａｓｓが印加される。上記のバイアス条件の下において、メモリセルＭＣ＜３０＞のチャネルにはセルフブースティングによって電荷が充電され、選択されない残りのメモリセルのチャネルより高い電荷密度でブースティングされる。しかし、セルＭＣ＜０〜２９＞はゲートにパス電圧Ｖｐａｓｓが印加されているため、ターンオン（Ｔｕｒｎ‐Ｏｎ）され、チャネルが形成されると考えられる。特にセルＭＣ＜０〜２９＞のうちの低い状態（Ｓｔａｔｅ）にプログラムされるか消去状態を維持しているセルの場合、パス電圧Ｖｐａｓｓの印加によって形成されるチャネルの幅も相対的に大きくなると考えられる。このような条件によって形成されたセルＭＣ＜０〜２９＞のチャネル容量はブースティングによってプログラムが禁止された選択トランジスタＭＣ＜３０＞のチャネル電荷をシェアリング（Ｓｈａｒｉｎｇ）するようになる。ただし上記のメモリセルがマルチレベルセル（Ｍｕｌｔｉ‐ｌｅｖｅｌ Ｃｅｌｌ:以下「ＭＬＣ」という。）である場合、各メモリセルのプログラム状態（Ｓｔａｔｅ）に応じてチャネルの形成程度は変わるであろう。このようなチャージシェアリング（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）の問題はワードラインＷＬ＜０＞から開始してＳＳＴ方向にプログラムが進行するＮＡＮＤフラッシュメモリにおいて特に問題になる。すなわち、ストリング内においてＳＳＴに隣接するセルほどプログラムが禁止（Ｐｒｏｇｒａｍ Ｉｎｈｉｂｉｔ）される場合の以前の多様な状態にプログラムされたセルでチャージシェアリング（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）される可能性が大きくなるためである。ＳＳＴに隣接するセルほどプログラムが禁止されるようにバイアス（Ｂｉａｓ）されても、チャージシェアリングを誘発することができる状態にプログラムされるセルの数が増加するためである。

図３は上記の図２において説明したプログラムが禁止されたメモリセルＭＣ＜３０＞のチャネル電位の降下を説明する図面である。初期にＳＳＴとＧＳＴのセルフブースティングのためのバイアスを印加するときに、チャネル電位はＶｃｃ‐Ｖｔｈでブースティングされる。ワードラインにプログラム電圧が印加されれば（ｔ１時点で）、プログラムが禁止されたメモリセルＭＣ＜３０＞のチャネル電位はＦ‐Ｎトンネリングが発生できないように相対的に高いＶｃｈ１でブースティングされることが望ましい。しかし、上記のチャージシェアリング（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）によってチャネルの電荷がプログラムされた残りのセルのチャネルに漏洩し、その結果、チャネル電位はＶｃｈ２に低くなると考えられる。Ｖｃｈ２電位がＦ‐Ｎトンネリングを防止するに十分に高くないチャネル電位であれば、プログラムが禁止されたメモリセルＭＣ＜３０＞がプログラムされるという問題が発生するであろう。

上記のチャージシェアリング（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）からもたらすプログラムが禁止されたセルがプログラムされる問題を考え合わせて、従来ではセルフブースティングスキーム（Ｓｅｌｆ Ｂｏｏｓｔｉｎｇ Ｓｃｈｅｍｅ）においてはパス電圧Ｖｐａｓｓが設定された。またローカルセルフブースティング（Ｌｏｃａｌ Ｓｅｌｆ Ｂｏｏｓｔｉｎｇ Ｓｃｈｅｍｅ）においては選択ワードラインと隣接する二つのワードラインに０Ｖの電圧が印加されてチャージシェアリング（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）を最小化することができた。しかし、集積度の増加によってワードライン間の間隔が減少してローカルセルフブースティング（Ｌｏｃａｌ Ｓｅｌｆ Ｂｏｏｓｔｉｎｇ）の適用が困難になった。また、セルフブースティングスキーム（Ｓｅｌｆ Ｂｏｏｓｔｉｎｇ Ｓｃｈｅｍｅ）を適用する場合、非選択ワードラインに印加されるパス電圧Ｖｐａｓｓの設定は一つのストリングの内に含まれるメモリセルの数が増加するによってチャージシェアリングを遮断するには適切ではないという問題が発生した。非選択ワードラインにパス電圧Ｖｐａｓｓを印加する方式のようにワードラインの電圧調整のみではストリング内のメモリセルの数の増加によるチャージシェアリング問題を解決するには困難であった。

本発明は上記の問題点を解決するために提案されたものであり、本発明の目的は高集積のＮＡＮＤフラッシュメモリのプログラム信頼性を高める装置と方法を提供することにある。

上記の目的を達成するための本発明のフラッシュメモリ装置は、ビットラインと接続されるストリング選択トランジスタと、前記ストリング選択トランジスタと接続され、それぞれ直列に接続された複数のメモリセルとを含み、プログラム動作のときに、前記複数のメモリセルのうちの少なくとも一つはプログラム状態にあることを特徴とする。

望ましい実施形態において、前記複数のメモリセルはマルチレベルセルＭＬＣであることを特徴とする。

望ましい実施形態において、前記複数のメモリセルのうちの少なくとも一つのプログラム状態は最上位状態である。

望ましい実施形態において、前記少なくとも一つのメモリセルはプログラム動作のときに、パス電圧が入力される。

望ましい実施形態において、前記少なくとも一つのメモリセルは読み出し動作及び消去動作のときに非選択セルと同一である電圧が入力される。

望ましい実施形態において、前記複数のメモリセルの接地側に接地と接続される接地選択トランジスタを含む。

望ましい実施形態において、前記少なくとも一つのメモリセルの位置は可変的に選択することができる。

望ましい実施形態において、前記少なくとも一つのメモリセルはデータを記憶しないダミーセルである。

前記の目的を達成するための本発明によるメモリ装置は、外部アドレスによって選択される数より少なくとも一つ多いワードラインを有するブロック構造のセルアレイと、前記ワードラインのうちの選択されるダミーワードラインの位置情報が記憶される記憶手段と、前記位置情報を参照して外部からのアドレスを内部アドレスで生成するプリデコーダと、前記内部アドレスと制御信号に応答してワードライン電圧を供給するデコーダと、前記位置情報を参照して前記デコーダのワードライン電圧を制御し、前記ダミーワードラインをプログラムと読み出し対象から除外し、消去動作の以後には前記ダミーワードラインに含まれるメモリセルが最上位状態にプログラムされるように制御する制御部とを含む。

望ましい実施形態において、前記内部アドレスは前記ダミーワードラインを選択することができるアドレスである。

望ましい実施形態において、前記位置情報は前記セルアレイのプログラムが禁止されたストリングにおいてチャージシェアリングを遮断または最小化することができる位置に指定される。

望ましい実施形態において、前記位置情報はテスト工程において前記記憶手段に記憶される。

望ましい実施形態において、前記記憶手段はヒューズオプションを含む。

望ましい実施形態において、前記デコーダは前記内部アドレスと前記制御信号に応答して前記ダミーワードラインを含むワードラインに電圧を供給するワードラインドライバを含む。

望ましい実施形態において、前記ワードラインドライバはプログラム動作のときに、前記ダミーワードラインにパス電圧を印加する。

望ましい実施形態において、前記ワードラインドライバは読み出し動作のときに、前記ダミーワードラインには非選択ワードラインと同一である電圧を印加する。

望ましい実施形態において、前記ワードラインドライバは消去動作のときに、全てのワードラインに接地電圧を印加する。

望ましい実施形態において、前記ワードラインドライバは消去動作の以後に、前記ダミーワードラインに接続された全てのダミーセルが最上位状態にプログラムされるように電圧を印加する。

前記の目的を達成するための本発明によるストリング選択トランジスタと、接地選択トランジスタと、前記ストリング選択トランジスタ及び前記接地選択トランジスタの間に接続され、それぞれ直列に接続された複数のメモリセルと、を含むストリングを有する半導体メモリ装置のダミーセル設定方法は、前記複数のメモリセルのうちの少なくとも一つのセルをダミーセルに指定する段階と、前記複数のメモリセルを消去する段階と、前記ダミーセルを最上位状態にプログラムする段階とを含む。

望ましい実施形態において、前記ダミーセルを指定する段階は、前記メモリセルのうちの前記ストリングのプログラム禁止の設定のときにセルの間のチャージシェアリングを遮断または最小化する位置に指定する。

望ましい実施形態において、前記ダミーセルの位置は揮発性メモリに記憶される。

望ましい実施形態において、前記半導体メモリ装置がプログラム、読み出し及び消去動作を実行する間、前記ダミーセルの制御ゲートには非選択セルと同一である制御電圧が印加される。

上記の構成及び方法によれば、本発明の任意に選択することができるダミーワードラインスキームはプログラムが禁止されたセルのチャネル電圧がチャージシェアリングによって降下されることを防止して高集積ＮＡＮＤフラッシュメモリのプログラム信頼性を高めることができる。

上記のように本発明によるダミーワードラインを含むフラッシュメモリ装置はプログラムが禁止されたストリングのチャージシェアリングを最小化して非選択メモリセルがプログラムされるプログラムエラーを防止することができる。

以下、当業者が本発明の技術的思想を容易に実施することができるように詳細に説明するために、本発明の好適な実施の形態を添付の図面を参照して説明する。

図４は本発明の好適な実施の形態に係るチャージシェアリング（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）を最小化するための構成が含まれたセルストリングに対する回路図である。図４を参照すれば、本発明の好適な実施の形態に係るセルストリング構造３０はメモリセルのうちのダミーセルＤＭＣが指定される。ダミーセルＤＭＣはプログラムが禁止されたメモリセルのチャネルにブースティングによって誘導された電荷のシェアリングを最小化する。

本発明の好適な実施の形態に係るダミーセルＤＭＣはその動作特性が残りのメモリセルと同一であるセルトランジスタである。一般的にブロック当たり３２個のワードラインが指定される規格においては３２個のワードラインがメモリセルの制御ゲートと接続される。しかし、本発明の好適な実施の形態に係るセルストリング３０は少なくとも一つのメモリセルがさらに追加され、したがって、増加されたメモリセル（例えば合計３３個のメモリセル）のうちに適切なメモリセルがダミーセルＤＭＣに選択されることができる。ダミーセルＤＭＣの選択はプログラム電圧Ｖｐｇｍが印加されてプログラムが禁止されるセルがチャージシェアリングの問題によってプログラム禁止特性が急激に悪くなり始めるセルの直前のセルで選択するのが望ましい。

また図４を参照すれば、本発明の好適な実施の形態に係るメモリブロックはワードラインＷＬ＜Ｎ＞とワードラインＷＬ＜Ｎ‐１＞との間のメモリセルがダミーセルＤＭＣに指定され、ダミーセルＤＭＣに接続されるワードラインがダミーワードラインＤＷＬに指定された。このようなダミーワードラインＤＷＬの選択はワードラインＷＬ＜Ｎ＞からチャージシェアリングによってプログラム禁止特性が望ましくない水準になるためである。このような特性は一般的に製造工程に大きく依存するため、テスト工程においてダミーセルの最適位置を評価（Ｅｓｔｉｍａｔｉｏｎ）してヒューズプログラムや他の揮発性記憶装置に記憶することができる。ダミーセルは以後、実装環境において消去動作の後、常に最も高い状態（Ｓｔａｔｅ）にプログラムされる。また、プログラム動作のときに、ダミーワードラインＤＷＬには非選択ワードラインと同一またはこれより低い電圧が印加されるであろう。上記のダミーワードラインＤＷＬの印加電圧構成によって集積度が大きいＮＡＮＤフラッシュメモリのセルストリング構造においてもチャージシェアリングを最小化することができる。したがって、プログラム電圧Ｖｐｇｍが印加されてプログラムが禁止されたセルがプログラムされるという現象を最小化することができる。

図５は本発明の好適な実施の形態に係る選択的のダミーワードラインＤＷＬを含むフラッシュメモリ装置を簡略に示すブロック図である。図５を参照すれば、本発明の好適な実施の形態に係るフラッシュメモリ装置はヒューズオプションとしてのヒューズボックス１１０に記憶されたダミーワードライン情報ＤＷＬ＿ＤＡＴＡを参照してプログラム／読み出しのときには非選択ワードラインと同一である電圧がダミーワードラインに印加されるように設定される。消去のときにはブロック消去が完了した以後にダミーセル１７１は最上位状態（Ｓｔａｔｅ）にプログラムされる。

ヒューズボックス１１０は各ブロック内のワードラインのうちのダミーワードラインに指定されるワードラインの位置情報を記憶する。一つのブロック内においてダミーワードラインに指定されるワードラインは半導体製造工程によって変わることができる。従って、チャージシェアリング（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）によるプログラム禁止特性が望ましくない水準に悪くなり始めるワードラインの位置をダミーワードラインの位置として指定することができる。そのようなダミーワードラインの位置はテスト工程において評価され、ダミーワードラインの位置を指定するための評価された情報はヒューズプログラムによってヒューズボックス１１０に記憶される。しかし、本実施形態においてダミーワードラインの位置情報を記憶する手段としてヒューズボックス１１０を例示的に示したが、本発明はこれに限定されない。すなわち、ヒューズボックス１１０は他の揮発性メモリやレジスタなどに代替することができる。

アドレスバッファ１２０は外部からのアドレスを一時的に記憶してプリデコーダ１３０に伝達する。

プリデコーダ１３０は後述する制御部１４０からのダミーワードライン情報ＤＷＬ＿ＤＡＴＡを参照して外部から入力される行アドレスＲ＿ＡＤＤをダミーワードラインが含まれる行アドレスＤＲ＿ＡＤＤに変換してＸデコーダ１５０に伝達する。プリデコーダ１３０はダミーワードライン情報ＤＷＬ＿ＤＡＴＡを参照して外部からの行アドレスＲ＿ＡＤＤにおいて規定されたワードラインの数より一つが増加されたワードラインを有する内部アドレスＤＲ＿ＡＤＤに変換する。外部において規定されたワードラインの数がブロック当たり３２個であれば、プリデコーダ１３０は３２個のワードラインにダミーワードラインＤＷＬが含まれる内部アドレスＤＲ＿ＡＤＤを生成するようになるであろう。ブロック当たり１６個のワードラインを含む場合であれば、プリデコーダ１３０はブロック当たり１７個のワードラインが存在するように、内部アドレスＤＲ＿ＡＤＤを生成してＸデコーダ１５０に伝達するであろう。ブロック当たり指定されるワードラインの個数は上記のもののみに限定されず、多様な変形が可能である。

制御部１４０はヒューズボックス１１０からのダミーワードライン情報ＤＷＬ＿ＤＡＴＡが入力されてダミーワードラインを含むメモリブロックのプログラム、消去、読み出しなどの各種のメモリ動作を制御する。制御部１４０はプログラムのときには、ワードラインＷＬ＜０＞から開始して順次にプログラムされるように制御する。また、制御部１４０はダミーワードラインＤＷＬのプログラム手順になれば、プログラム動作が省略され、上位のワードラインにプログラム手順が進むようにプリデコーダ１３０を制御する。読み出しのときに、制御部１４０は上記のプログラム動作のようにダミーワードラインＤＷＬには常に非選択ワードラインと同一である電圧が印加されるようにワードラインドライバ１６０を制御する。消去（Ｅｒａｓｅ）動作のときに、制御部１４０はダミーワードラインＤＷＬに残りのワードラインと同一である０Ｖを印加し、Ｐ‐Ｗｅｌｌには消去電圧（例えば１８Ｖ）を印加してブロックを消去する。消去動作の以後は、制御部１４０の制御によってダミーワードラインＤＷＬが選択され、選択されたダミーワードラインＤＷＬのダミーセルＤＭＣが最上位状態を有するようにプログラムされる。この場合、ページバッファ段１８０はダミーワードラインＤＷＬの全てのダミーセルＤＭＣがプログラムされるようにビットラインを接地レベルＶｓｓの接地電圧でバイアスするように制御されるであろう。制御部１４０はダミーワードライン情報ＤＷＬ＿ＤＡＴＡを参照してプリデコーダ１３０とワードラインドライバ１６０を制御して外部に印加される行アドレス（Ｒ＿ＡＤＤ:３２個のワードラインに対するアドレス）に対してプログラム、読み出し、消去などの動作が構成されるようにする。

Ｘデコーダ１５０はプリデコーダ１３０から内部行アドレスＤＲ＿ＡＤＤが伝達されて内部行アドレスＤＲ＿ＡＤＤに対応するブロックとブロック内に含まれた各ワードラインを選択する。内部行アドレスＤＲ＿ＡＤＤに該当するブロックはブロック選択ラインＢＳＬを通じて高電圧スイッチＰＳ０〜ＰＳ３４を制御して選択される。Ｘデコーダ１５０は内部行アドレスをワードラインドライバ１６０に伝達して合計３３個のワードラインＷＬ＜０＞〜ＷＬ＜３１＞、ＤＷＬと２個の選択ラインＳＳＬ、ＧＳＬを選択する。

ワードラインドライバ１６０は制御部１４０からの制御信号ＣＮＴに応答して、プログラムのときに、ダミーワードラインには非選択ワードラインと同一である電圧を供給する。例えば、ワードラインドライバ１６０は選択ワードラインにプログラム電圧Ｖｐｇｍを印加する間、ダミーワードラインＤＷＬにはパス電圧Ｖｐａｓｓを印加する。検証（Ｖｅｒｉｆｙ）動作のときに、ワードラインドライバ１６０は選択ワードラインには検証電圧Ｖｖｆｙを、ダミーワードラインＤＷＬにはリード電圧Ｖｒｅａｄを印加する。読み出しの動作でもワードラインドライバ１６０は非選択ワードラインと同一である電圧をダミーワードラインＤＷＬに印加する。

一方に、消去動作のときに、ワードラインドライバ１６０は全てのワードラインと同一である０Ｖレベルの電圧がダミーワードラインＤＷＬに印加されるように制御される。このようなバイアス条件の下において、ダミーセルＤＭＣを含むブロック内の全てのセルは消去（Ｅｒａｓｅ）される。消去の以後は、本発明の好適な実施の形態に係るダミーワードラインＤＷＬで動作するためにヒューズボックス１１０によって指定されたワードラインに対してワードラインドライバ１６０は制御部１４０の制御信号ＣＮＴに応答してプログラムする。ダミーワードラインＤＷＬに含まれるダミーセルをプログラムする動作を以下「ダミーセルプログラム」という。ダミーセルプログラムはメモリ装置の動作のうちの消去（Ｅｒａｓｅ）動作に含まれることができる。制御部１４０の制御の下において、ダミーセルがメモリセルの状態（Ｓｔａｔｅ）のうちの最上位状態にプログラムされるようにダミーセルプログラムが実施される。例えば、セル当たり２ビットが記憶されるマルチレベルセルＭＬＣの場合には［１１］、［１０］、［００］及び［０１］状態のうち、［０１］状態にダミーワードラインプログラムを進行して最も高い閾値電圧を有する状態にダミーセルを初期化する。

セルアレイ１７０は本発明の好適な実施の形態に係るダミーワードライン１７１が追加されたセルストリング構造のブロックを含む。図面においては、一つのブロックに含まれるストリングの場合に限定して示したが、セルアレイ１７０に含まれる全てのブロックは図示したブロックと同一であるセルストリング構造を有するようになるであろう。

ページバッファ段１８０はプログラム動作のときにビットラインでプログラムデータをロードする。ページバッファ段１８０はセルアレイ１７０のビットラインのそれぞれに対応するラッチ（不図示）を含む。読み出し（Ｒｅａｄ）動作の間、ページバッファ段１８０は選択されたセルのビットラインからセルに記憶されたデータを感知する。感知されたデータは列パスゲート（不図示）を経由して外部に伝達される。一方、プログラム動作の間にはプログラムされるデータを一時記憶する。すなわち、ページバッファ段１８０はセルアレイのデータを感知してラッチする。本発明の好適な実施の形態に係るページバッファ段１８０は特に上記のダミーワードラインプログラム動作においてダミーワードラインに含まれた全てのメモリセルが最上位状態（Ｓｔａｔｅ）にプログラムされるようにビットラインを設定する。すなわち、ダミーセルプログラム動作のときに、ワードラインドライバ１６０のプログラム電圧Ｖｐｇｍの印加に同期して全てのビットラインに０Ｖを印加する。ページバッファ段１８０は上記のビットラインバイアス設定によってダミーワードラインＤＷＬに含まれるダミーセルが最上位状態（Ｓｔａｔｅ）にプログラムされるようにする。

以上の動作と機能を有する本発明の好適な実施の形態に係るメモリ装置は外部から従来と同一である行アドレスＲ＿ＡＤＤが伝達される。しかし、内部的にはプリデコーダ１３０による内部行アドレスＤＲ＿ＡＤＤの生成によってダミーワードラインＤＷＬの各種の設定が制御される。プログラムと読み出し動作のときに、ダミーワードラインＤＷＬにはワードラインドライバ１６０から非選択ワードラインと同一である電圧が印加される。消去動作において、ダミーセルはブロック消去動作に後に伴うダミーセルプログラムの動作によって最上位状態（Ｓｔａｔｅ）にプログラムされて初期化される。

図６は本発明の好適な実施の形態に係るブロック消去動作の以後に行われるダミーセルプログラムスキームを説明する図面である。図６を参照すれば、本発明の好適な実施の形態に係るダミーセルプログラムはダミーセルの閾値電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）を消去状態［１１］から最上位状態［０１］に移動させる。図面に示したメモリセルはセル当たり２ビットのデータが記憶されるマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）に対して示したが、本発明はここに限定されない。すなわち、消去動作のときに、セル当たり３ビットの以上のデータが記憶される場合にも最上位状態（Ｓｔａｔｅ）にダミーワードラインに含まれたセルがプログラムされるであろう。最上位状態にプログラムされたダミーセルは隣接する選択ワードラインにはプログラム電圧（Ｖｐｇｍ）が、ダミーワードラインにはパス電圧Ｖｐａｓｓが印加されても、選択ワードラインのメモリセルのチャネルに充電された電荷が残りのセルのチャネルに漏洩（またはチャージシェアリング）される量を最小化させることができる。最上位状態にプログラムされたセルのチャネル形成はパス電圧Ｖｐａｓｓの印加のときに、他の状態１１、１０、００にプログラムされたセルのチャネルより狭いため、十分な時間が保障されない場合、チャージシェアリングを遮断あるいは最小化することができる。したがって、ビットラインにはプログラム禁止電圧が印加されるストリング内において、ダミーセルはプログラム電圧が印加されるセルのチャネルにブースティングされる電荷のチャージシェアリングを最小化してプログラム禁止の動作を保障する。

図７は本発明の好適な実施の形態に係るワードラインドライバ１６０が各動作別に供給するワードラインと選択ラインの印加電圧条件を説明する表である。

プログラム動作のときに、バイアスの条件は次の通りである。プログラムのために選択されるワードラインにはプログラム電圧Ｖｐｇｍが印加される。また、非選択ワードラインにはパス電圧Ｖｐａｓｓが印加される。そしてストリング選択ラインＳＳＬには電源電圧Ｖｃｃが、接地選択ラインＧＳＬと共通ソースラインＣＳＬには０Ｖが印加される。特に、ダミーワードラインＤＷＬには上記の非選択ワードラインと同一であるパス電圧Ｖｐａｓｓまたはそれより低い電圧が印加されることができる。また、プログラムされるセルが含まれるビットラインには０Ｖ、消去状態を維持すべきであるビットラインには電源電圧Ｖｃｃが印加される。

読み出し動作のときに、バイアス条件は次の通りである。ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬには電源電圧Ｖｃｃが印加される。共通ソースラインＣＳＬには０Ｖが印加される。選択されたワードラインＳｅｌｅｃｔｅｄＷＬには読み出し電圧Ｖｒｄが印加され、非選択されたワードラインＮｏｎ‐Ｓｅｌｅｃｔｅｄ ＷＬ及びダミーワードラインＤＷＬにはメモリセルをターンオン（ｔｕｒｎ‐ｏｎ）するに十分な電圧Ｖｒｅａｄが印加される。

消去動作のときに、バイアス条件は次の通りである。ビットラインＢＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬはフローティング状態（Ｆｌｏａｔｉｎｇ Ｓｔａｔｅ）に維持される。全てのワードライン（ダミーワードラインを含み)には０Ｖが印加される。そしてＰ‐Ｗｅｌｌには１８Ｖの消去電圧Ｖｅｒａが印加されてワードライン及びダミーワードラインのフローティングゲート内の注入電子がチャネルにＦ‐Ｎトンネリングによって流出されるようにバイアスされる。

消去動作の以後に行われるダミーワードラインの初期化のためのダミーセルプログラムが本発明にはさらに含まれる。本発明の好適な実施の形態に係る制御部１４０はブロック内の全てのセルが消去（Ｅｒａｓｅ）にされた以後に、ダミーワードラインＤＷＬに含まれるダミーセルＤＭＣのみに対して最上位状態にプログラムするダミーセルプログラムを実行する。ダミーセルＤＭＣを最上位状態にプログラムするためにページバッファ段１８０はブロック内の全てのビットラインに０Ｖを印加する。そしてダミーワードラインＤＷＬを除外した全てのワードラインにはパス電圧Ｖｐａｓｓが印加され、ダミーワードラインにはプログラム電圧が、ストリング選択ラインＳＳＬには電源電圧Ｖｃｃ、接地選択ラインＧＳＬ及び共通ソースラインＣＳＬには０Ｖが印加される。この場合、ブロック内のダミーワードラインＤＷＬに含まれるダミーセルＤＭＣは最上位状態（Ｓｔａｔｅ）にプログラムされ、ダミーワードラインＤＷＬの初期化の設定が完了する。

上記の機能を具備するダミーワードラインＤＷＬを含むメモリ装置の制御はヒューズボックス１１０にプログラムされるダミーワードライン情報ＤＷＬ＿ＤＡＴＡを参照して制御部１４０がワードラインドライバ１６０を制御によって実現される。このような内部的な制御を通じて外部ではダミーワードラインＤＷＬを含まない一般的なメモリでインタフェーシングすることができる。

図８は上記の消去動作及びダミーセルプログラム動作を説明するフローチャートである。ダミーセルプログラム動作はブロック全体の状態を初期化するという意味として、消去動作に含まれることができる。以下、図８の各段階別の動作が上記の図５に基づいて詳細に説明する。

消去が開始されば、各ワードラインとビットラインが上記の図８に示したバイアス条件の下において、ワードラインとダミーワードラインＤＷＬに含まれるブロック（Ｂｌｏｃｋ）内の全てのメモリセルが消去される。消去されたメモリセルの状態（Ｓｔａｔｅ）は最下位の状態（Ｓｔａｔｅ）に設定される（Ｓ１０）。制御部１４０はダミーワードライン情報ＤＷＬ＿ＤＡＴＡが入力され、ダミーセルプログラムのための内部行アドレスＤＲ＿ＡＤＤとダミーワードラインＤＷＬにプログラム電圧を印加するための制御信号ＣＮＴを生成する（Ｓ２０）。以後にはダミーワードラインＤＷＬにはプログラム電圧Ｖｐｇｍが印加されてダミーワードラインに含まれる全てのダミーセルがプログラムされる。ダミーセルのプログラムも一般的な増加型のステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ:以下「ＩＳＰＰ」という。）スキームによって行われることができる。本フローチャートはダミーセルプログラムがＩＳＰＰによって行われることと説明したが、本発明はこれに限定されない。（Ｓ３０）。プログラム電圧Ｖｐｇｍによってプログラム状態を検証する動作が以後に行われる。特に、ダミーセルに対しては常に最上位状態（Ｓｔａｔｅ）にプログラムされたか否かを検証（Ｖｅｒｉｆｙ）する（Ｓ４０）。検証結果、全てのセルが最上位状態にプログラム完了したら、ダミーセルのプログラム動作を含む各種の消去動作が終了される。最上位状態（Ｓｔａｔｅ）へのプログラムが完了できなかったことと判定された場合にはダミーセルに対して増加されたプログラム電圧Ｖｐｇｍでプログラム動作を繰り返す（Ｓ５０）。

上記のダミーセルプログラム段階を含む本発明の好適な実施の形態に係る消去方法によれば、ダミーセルを含むブロック内の全てのセルを消去し、以後にはダミーワードラインＤＷＬに含まれる全てのダミーセルを最上位状態（Ｓｔａｔｅ）にプログラムすることで消去動作が完了する。

以上において説明されたように、本発明の好適な実施の形態に係るメモリセルアレイは行アドレスＲ＿ＡＤＤで指定されるワードラインに同一である機能と動作が追加されるワードラインを含む。そしてブロック内の全てのワードラインのうちにチャージシェアリングを最小化することができる位置に配列されたワードラインをダミーワードラインＤＷＬとして指定することができる。ダミーワードラインＤＷＬとして指定されたワードラインの位置情報はヒューズボックス１１０や他の揮発性メモリに記憶され、以後、フラッシュメモリのプログラム／読み出し動作と消去動作において制御部１４０が参照してダミーワードラインＤＷＬの印加電圧を制御する。ダミーワードラインＤＷＬはプログラム／読み出し動作のときには非選択ワードラインと同一である電圧が印加され、消去のときには消去電圧の印加の後に伴って、最上位状態（Ｓｔａｔｅ）にプログラムされることによってダミーワードラインＤＷＬとして設定が完了する。最上位状態にプログラムされたダミーセルが含まれるダミーワードラインＤＷＬは以後、プログラム動作においてチャージシェアリングを最小化してプログラム禁止特性を保障する。

一方、本発明の詳細な説明においては、具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない範囲内で多様な変形が可能であることは勿論である。それで、本発明の範囲は上記の実施形態に限定されず、特許請求の範囲に記載された事項及びこれと均等なものなどによって定められるべきである。

従来技術によるブロック別のストリングとワードライン配列を示す回路図である。 図１の非選択ストリングにおいてのチャージシェアリングを説明する断面図である。 チャージシェアリングによるプログラムが禁止されたセルのチャネル電圧降下を説明するための波形図である。 本発明の好適な実施の形態に係るダミーワードラインを示す回路図である。 本発明の好適な実施の形態に係るダミーワードラインの追加による制御スキームを説明するブロック図である。 本発明の好適な実施の形態に係るダミーセルプログラムを説明するための図である。 本発明の好適な実施の形態に係るダミーワードラインを含むメモリブロックのバイアス条件を説明するための表を示す図である。 本発明の好適な実施の形態に係る消去動作を説明するフローチャートを示す図である。

符号の説明

１０ プログラム選択メモリセル
２０、３０ プログラム禁止ストリング
１１０ ヒューズボックス
１２０ アドレスバッファ
１３０ プリデコーダ
１４０ 制御部
１５０ Ｘデコーダ
１６０ ドライバ
１７０ メモリブロック
１８０ ページバッファ段

Claims (22)

1. ビットラインと接続されるストリング選択トランジスタと、
   前記ストリング選択トランジスタと接続され、それぞれ直列に接続された複数のメモリセルとを含み、
   プログラム動作のときに、前記複数のメモリセルのうちの少なくとも一つはプログラム状態にあることを特徴とするフラッシュメモリ装置。
2. 前記複数のメモリセルはマルチレベルセルであることを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記複数のメモリセルのうちの少なくとも一つのプログラム状態は、最上位状態にあることを特徴とする請求項２に記載のフラッシュメモリ装置。
4. 前記少なくとも一つのメモリセルはプログラム動作のときに、パス電圧が入力されることを特徴とする請求項１に記載のフラッシュメモリ装置。
5. 前記少なくとも一つのメモリセルは読み出し動作及び消去動作のときに非選択セルと同一である電圧が入力されることを特徴とする請求項１に記載のフラッシュメモリ装置。
6. 前記複数のメモリセルの接地側に接地と接続される接地選択トランジスタを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
7. 前記少なくとも一つのメモリセルの位置は可変的に選択することができることを特徴とする請求項１に記載のフラッシュメモリ装置。
8. 前記少なくとも一つのメモリセルはデータを記憶しないダミーセルであることを特徴とする請求項１に記載のフラッシュメモリ装置。
9. 外部アドレスによって選択される数より少なくとも一つ多いワードラインを有するブロック構造のセルアレイと、
   前記ワードラインのうちの選択されるダミーワードラインの位置情報が記憶される記憶手段と、
   前記位置情報を参照して外部からのアドレスを内部アドレスで生成するプリデコーダと、
   前記内部アドレスと制御信号に応答してワードライン電圧を供給するデコーダと、
   前記位置情報を参照して前記デコーダのワードライン電圧を制御し、前記ダミーワードラインをプログラムと読み出し対象から除外し、消去動作の以後には前記ダミーワードラインに含まれるメモリセルが最上位状態にプログラムされるように制御する制御部とを含むことを特徴とするメモリ装置。
10. 前記内部アドレスは前記ダミーワードラインを選択することができるアドレスであることを特徴とする請求項９に記載のメモリ装置。
11. 前記位置情報は前記セルアレイのプログラムが禁止されたストリングにおいてチャージシェアリングを遮断または最小化することができる位置に指定されることを特徴とする請求項９に記載のメモリ装置。
12. 前記位置情報はテスト工程において前記記憶手段に記憶されることを特徴とする請求項９に記載のメモリ装置。
13. 前記記憶手段はヒューズオプションを含むことを特徴とする請求項１２に記載のメモリ装置。
14. 前記デコーダは前記内部アドレスと前記制御信号に応答して前記ダミーワードラインを含むワードラインに電圧を供給するワードラインドライバを含むことを特徴とする請求項９に記載のメモリ装置。
15. 前記ワードラインドライバはプログラム動作のときに、前記ダミーワードラインにパス電圧を印加することを特徴とする請求項１４に記載のメモリ装置。
16. 前記ワードラインドライバは読み出し動作のときに、前記ダミーワードラインには非選択ワードラインと同一である電圧を印加することを特徴とする請求項１４に記載のメモリ装置。
17. 前記ワードラインドライバは消去動作のときに、全てのワードラインに接地電圧を印加することを特徴とする請求項１４に記載のメモリ装置。
18. 前記ワードラインドライバは消去動作の以後に、前記ダミーワードラインに接続された全てのダミーセルが最上位状態にプログラムされるように電圧を印加することを特徴とする請求項１４に記載のメモリ装置。
19. ストリング選択トランジスタと、接地選択トランジスタと、前記ストリング選択トランジスタ及び前記接地選択トランジスタの間に接続され、それぞれ直列に接続された複数のメモリセルと、を含むストリングを有する半導体メモリ装置のダミーセル設定方法において、
    前記複数のメモリセルのうちの少なくとも一つのセルをダミーセルとして指定する段階と、
    前記複数のメモリセルを消去する段階と、
    前記ダミーセルを最上位状態にプログラムする段階とを含むことを特徴とするダミーセル設定方法。
20. 前記ダミーセルを指定する段階は前記メモリセルのうちの前記ストリングのプログラムが禁止の設定時にセルの間のチャージシェアリングを遮断または最小化する位置に指定することを特徴とする請求項１９に記載のダミーセル設定方法。
21. 前記ダミーセルの位置は揮発性記憶手段に記憶されることを特徴とする請求項２０に記載のダミーセル設定方法。
22. 前記半導体メモリ装置がプログラム、読み出し及び消去動作を実行する間、前記ダミーセルの制御ゲートには非選択セルと同一である制御電圧が印加されることを特徴とする請求項１９に記載のダミーセル設定方法。

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