JP2005108404A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】 ワード線WL3に書込電圧を供給することにより、このワード線のメモリセルにデータを書込む。この書込みの際に基準電圧が供給されるワード線WL1のメモリセルがカットオフされる。ワード線WL1の両隣に位置するワード線WL0,2に供給される電圧のタイミングを異ならせている。
【選択図】 図22
Description
(1)“0”の書込み
チャネル領域の電圧が0Vの状態で、“0”を書込むべきメモリセルのワード線を選択してこのワード線の電圧を例えば20Vにし、かつこのワード線以外のワード線の電圧を例えば10Vにする。選択されたワード線(制御ゲート)とチャネル領域との間の電位差が大きいため、上記メモリセルの浮遊ゲートにトンネル電流により電子が注入される。これにより、上記メモリセルのしきい値が正の状態(“0”が書込まれた状態)となる。
(2)“1”の書込み
チャネル領域を0V以上の所定電圧のフローティング状態にした後、“1”を書込むべきメモリセルのワード線を選択してこのワード線の電圧を“0”書込みの場合と同様に20Vにする。このワード線以外のワード線の電圧を例えば10Vにする。これらにより、チャネル領域は選択されたワード線(制御ゲート)との容量カップリングにより電圧が上昇し、例えば8V程度になる。この場合は、“0”の書込みの場合と異なり、選択されたワード線(制御ゲート)とチャネル領域との間の電位差が小さいため、“1”を書込むべきメモリセルの浮遊ゲートには、トンネル電流による電子注入が起こらない。したがって、上記メモリセルのしきい値は、負の状態(“1”が書込まれた状態)に保たれる。
[第1実施形態]
1.NANDセルの構造
2.NANDセルの動作
(1)NANDセルの一般的な動作例
(2)改良例1
(3)改良例2
(4)第1実施形態に係るNANDセルの動作例
[第2実施形態]
[第3実施形態]
[第4実施形態]
[第5実施形態]
[第6実施形態]
[第7実施形態]
[第8実施形態]
[第9実施形態]
[各実施形態の組み合わせ]
[本発明の実施形態の回路ブロック]
[電子カードおよび電子装置への適用]
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
1.NANDセルの構造
図1は、第1実施形態に係るNAND型EEPROMに備えられるNANDセルの断面の模式図である。図2は、図1のII(a)-II(b)断面の模式図である。図3は、図1のNANDセルの等価回路図である。
第1実施形態に係るNANDセルの動作について説明する前に、この動作の理解のために、まず(1)NANDセルの一般的な動作例、(2)改良例1、(3)改良例2を説明する。その後に(4)第1実施形態に係るNANDセルの動作例を説明する。
書込み動作について、図5〜図8を用いて説明する。図5は、“0”書込みがされるメモリセルを含むNANDセルの等価回路図であり、図7は“1”書込みの場合のそれである。図5,7のNANDセル1は、図3のNANDセル1と同じである。図6は、“0”書込みがされるメモリセルの模式図であり、図8は“1”書込みの場合のそれである。
改良例1は、LSB(Local Self Boost)方式である。“1”の書込み時に、チャネル領域の電圧上昇が小さいと、トンネル電流により電子が浮遊ゲートに注入されることにより、“0”書込みとなる。この書込み不良を防止するために、改良例1では、データを書込むために選択されたメモリセルの両隣のメモリセルのワード線を0Vにすることにより、上記両隣に位置するメモリセルをカットオフした状態でデータの書込みをする。これにより、“1”書込みの場合、選択されたメモリセルのチャネルを、残りのメモリセルのチャネルから切り離されたフローティング状態で昇圧することができため、チャネル領域の電圧上昇を大きくできる。以下、改良例1の動作を図で説明する。
(a)図9及び図11に示すように、ビット線BLの電圧を0Vにする。メモリセルMC3〜15はしきい値が負電圧であるため、ビット線BLと導通している。よって、これらのメモリセルのチャネル領域7の電圧は0Vとなる。
(a)図10及び図11に示すように、ビット線BLの電圧をVCCに立ち上げることにより、一般的な動作例で説明したように、チャネル領域7は、電圧がVCC−Vthのフローティング状態となる。ワード線WL2,4の電圧は0Vに保たれているため、メモリセルMC2,4はカットオフする。
改良例2は、EASB(Erase Area Self Boost)方式である。この方式では、データを書込むために選択されたメモリセルの両隣のメモリセルのうち、共通ソース線側に位置するメモリセルのワード線を0Vにすることにより、このメモリセルをカットオフした状態でデータの書込みをする。これにより、“1”書込みの場合、選択されたメモリセルのチャネルを、共通ソース線側に位置するメモリセルのチャネルから切り離されたフローティング状態で昇圧することができる。この結果、チャネル領域の電圧上昇を大きくできる。
第1実施形態では、図12及び図13の改良例2のように、ワード線WL2を0Vにするのではなく、ワード線WL1を0Vにしている。これによりカップリングノイズを低減している。まず、このノイズの問題について説明する。
選択されたメモリセルからN個(Nは2以上の整数)分だけ共通ソース線側に位置するメモリセルのワード線に基準電圧を供給する場合、第1実施形態と同様の上記効果を得ることができる。第1実施形態ではNが2の場合である。Nが3の場合を第2実施形態で説明する。
図21は、第3実施形態において、“0”や“1”書込みがされるメモリセルを含むNANDセルの模式図であり、第2実施形態の図19と対応する。第3実施形態は、図19に、メモリセルMC13のワード線WL13に基準電圧0Vが供給された形態である。つまり、選択されたメモリセルから3個分だけ共通ソース線側及びビット線側にそれぞれ位置するメモリセルのワード線に基準電圧が供給されている。なお、上記選択されたメモリセルのワード線には書込電圧Vpgmが供給される。上記選択されたメモリセルと上記N個分の位置にあるメモリセルとの間に位置するメモリセルのワード線に補助電圧Vpass2が供給されている。残りのメモリセルのワード線には中間電圧Vpass1が供給される。
図22(a)は、第4実施形態の動作例のうち書込み動作を説明するためのタイミングチャートであり、第1実施形態の図17と対応する。第4実施形態は、補助電圧を中間電圧よりも供給するタイミングを遅くしている点で第1実施形態と相違する。これを図で説明すると、第1実施形態では、時刻t1で補助電圧は中間電圧と同時に立ち上げが開始されている。一方、第4実施形態では、時刻t1で中間電圧の立ち上げが開始され、それよりも一定時間遅れて時刻t2で補助電圧の立ち上げが開始される。これにより、次の効果が生じる。
第5実施形態は第4実施形態と相違する点を中心に説明する。図23(a)は、第5実施形態に係る書込み動作を説明するためのタイミングチャートである。補助電圧が供給されるワード線の立ち上げ完了(時刻t4)前に、書込電圧が供給されるワード線の立ち上げを開始(時刻t2)する。このため上記第4実施形態の(b)で説明したように、補助電圧が供給されるワード線の電位上昇を抑制できる。
図24(a),(b)は第6実施形態に係る書込み動作を説明するためのタイミングチャートである。図24(a)は図22(a)と対応し、図24(b)は図22(b)と対応する。図22に示す第4実施形態との違いは、Vpass2(例えば10V)よりも小さい電源電圧Vdd(例えば5V)を、補助電圧にした点である。よって、低電圧の補助電圧の供給により、基準電圧が供給されるワード線に発生するノイズN7を図22のノイズN3よりも小さくできる。
第7実施形態を説明する。図25(a),(b)はこの実施形態に係る書込み動作を説明するためのタイミングチャートである。図25(a)は図22(a)と対応し、図25(b)は図22(b)と対応する。図22の第4実施形態との違いは、補助電圧を、Vpass2(例えば10V)ではなく接地電圧0Vにした点である。補助電圧を0Vにすると、ワード線の電位変動がほぼなくなるので、WL2のカップリングノイズを低減することができる。
これまでの実施形態は、選択されたメモリセルと基準電圧がワード線に供給されるN個分の位置にあるメモリセルとの間に位置するN−1個のメモリセルの各ワード線に、同じ大きさの補助電圧を供給している。これに対して、第8実施形態では、異なる値でも同じ値でもよい。また、これまでの実施形態は、書込電圧、基準電圧及び補助電圧が供給されるワード線以外の全てのワード線に中間電圧を供給している。第8実施形態では、少なくとも一つのワード線に中間電圧を供給する。
図28は、第9実施形態において、各ワード線に印加する電圧を説明するためのNANDセルの等価回路図であり、図26と対応する。図29は、第9実施形態に係る書込み動作を説明するためのタイミングチャートであり、図27と対応する。第9実施形態は、第8実施形態の第2方式<2>を改良したものである。すなわち、選択されたメモリセルMCb+1の両隣に位置するメモリセルのうち、ビット線BL側のメモリセルMCb+2のワード線WLb+2に書込電圧Vpgmより小さい第4補助電圧Va4を供給している。
第4〜第7実施形態は、第2,3実施形態にも適用することができるし、図30に示すタイプにも適用できる。図30に示すタイプでは、選択されたメモリセルから2個分だけ共通ソース線CELSRC側及びビット線BL側にそれぞれ位置するメモリセルのワード線に基準電圧0Vを供給している。
図31は、本発明の実施形態に係わるNAND型EEPROM31の全体構成を示すブロック図である。NAND型31を構成する各ブロックについて説明する。メモリセルアレイ23は、図3のNANDセル1がマトリクス配置された構造を有する。ロウデコーダ35は、メモリセルアレイ23に配置されたワード線や選択ゲート線の選択制御をする。ワード線制御回路37は、ワード線および選択ゲート線の電圧やタイミングなどを制御する。ワード線制御回路37については、後で詳細に説明する。
次に、本発明の実施形態に係る電子カードおよびその電子カードを用いた電子装置について説明する。図32は、本発明の実施形態に係る電子カードおよび電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ101を示す。電子カードは、ディジタルスチルカメラ101の記録媒体として用いられるメモリカード119である。メモリカード119は、本発明の実施形態で説明した不揮発性半導体記憶装置が集積化され封止されたICパッケージPK1を有する。
Claims (43)
- 電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたNANDセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記NANDセルの一端と接続可能な共通ソース線と、
前記NANDセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからN個(Nは2以上の整数)分だけ前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記N個分の位置にあるメモリセルとの間に位置するN−1個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
残りのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給する、
ことを特徴とする不揮発性半導体記憶装置。 - 電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたNANDセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記NANDセルの一端と接続可能な共通ソース線と、
前記NANDセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからN個(Nは3以上の整数)分だけ前記共通ソース線側及び前記ビット線側にそれぞれ位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記N個分の位置にあるメモリセルとの間に位置するN−1個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
残りのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給する、
ことを特徴とする不揮発性半導体記憶装置。 - 電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたNANDセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記NANDセルの一端と接続可能な共通ソース線と、
前記NANDセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからN個(Nは2以上の整数)分だけ前記共通ソース線側及び前記ビット線側に位置するメモリセルのうち少なくとも前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記基準電圧がワード線に供給される前記N個分の位置にあるメモリセルとの間に位置するN−1個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
残りのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、
前記補助電圧を供給するタイミングと前記中間電圧のそれとを異ならせる、
ことを特徴とする不揮発性半導体記憶装置。 - 前記ワード線制御回路は、前記補助電圧を前記中間電圧よりも供給するタイミングを遅くする、ことを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記書込電圧、前記補助電圧及び前記中間電圧よりも前記基準電圧を供給するタイミングを早くする、ことを特徴とする請求項4に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記補助電圧が供給されるワード線と前記書込電圧が供給されるワード線とを同時に供給開始する、ことを特徴とする請求項3〜5のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記補助電圧が供給されるワード線の立ち上げ完了前に前記書込電圧が供給されるワード線の立ち上げを開始する、ことを特徴とする請求項3〜6のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記補助電圧は、電源電圧又は接地電圧である、ことを特徴とする請求項3〜7のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記基準電圧は、前記選択されたメモリセルからN個(Nは2以上の整数)分だけ前記共通ソース線側及び前記ビット線側に位置するメモリセルのうち前記共通ソース線側に位置するワード線のみに供給される、ことを特徴とする請求項3〜8のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記基準電圧は、前記選択されたメモリセルからN個(Nは2以上の整数)分だけ前記共通ソース線側及び前記ビット線側のそれぞれに位置するメモリセルのワード線に供給される、ことを特徴とする請求項3〜8のいずれか1項に記載の不揮発性半導体記憶装置。
- 電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたNANDセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記NANDセルの一端と接続可能な共通ソース線と、
前記NANDセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからN個(Nは2以上の整数)分だけ前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記N個分の位置にあるメモリセルとの間に位置するN−1個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
前記選択されたメモリセルのワード線の隣に位置するワード線のうち前記ビット線側のワード線であるビット線側隣接ワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、
残りのメモリセルのワード線に前記中間電圧を供給し、
前記補助電圧を供給するタイミング及び前記ビット線側隣接ワード線に前記中間電圧を供給するタイミングは、前記残りのメモリセルのワード線に前記中間電圧を供給するタイミングと異ならせる、
ことを特徴とする不揮発性半導体記憶装置。 - 前記ワード線制御回路は、前記補助電圧を供給するタイミング及び前記ビット線側隣接ワード線に前記中間電圧を供給するタイミングを、前記残りのメモリセルのワード線に前記中間電圧を供給するタイミングよりも遅くする、ことを特徴とする請求項11に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記書込電圧、前記補助電圧及び前記中間電圧よりも前記基準電圧を供給するタイミングを早くする、ことを特徴とする請求項12に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記補助電圧が供給されるワード線と前記書込電圧が供給されるワード線と前記中間電圧が供給される前記ビット線側隣接ワード線とを同時に供給開始する、ことを特徴とする請求項11〜13のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記補助電圧が供給されるワード線及び前記中間電圧が供給される前記ビット線側隣接ワード線の立ち上げ完了前に前記書込電圧が供給されるワード線の立ち上げを開始する、ことを特徴とする請求項11〜14のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記補助電圧は、電源電圧又は接地電圧である、ことを特徴とする請求項11〜15のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記補助電圧は、前記書込電圧より小さくかつ電源電圧より大きい、ことを特徴とする請求項1〜7,9〜15のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記補助電圧は、前記中間電圧と同じである、ことを特徴とする請求項1〜7,9〜15のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記基準電圧は、接地電圧以上で前記補助電圧より小さい、ことを特徴とする請求項1〜18のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記基準電圧は接地電圧と同じである、ことを特徴とする請求項1〜18のいずれか1項に記載の不揮発性半導体記憶装置。
- 電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたNANDセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記NANDセルの一端と接続可能な共通ソース線と、
前記NANDセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからN個(Nは2以上の整数)分だけ前記共通ソース線側及び前記ビット線側に位置するメモリセルのうち少なくとも前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記基準電圧がワード線に供給される側のメモリセルのワード線に前記書込電圧より小さい第1補助電圧を供給し、
前記基準電圧がワード線に供給されるメモリセルの両隣に位置するメモリセルのワード線にそれぞれ前記書込電圧より小さい第2、第3補助電圧を供給し、
残りのメモリセルのうち、前記第1補助電圧がワード線に供給されるメモリセルと前記第2補助電圧がワード線に供給されるメモリセルとの間に位置するメモリセル以外の少なくとも一つのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、
前記第2補助電圧を供給するタイミングと前記第3補助電圧のそれとを異ならせる、
ことを特徴とする不揮発性半導体記憶装置。 - 前記ワード線制御回路は、前記第1〜第3補助電圧を前記中間電圧よりも供給するタイミングを遅くする、ことを特徴とする請求項21に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記書込電圧、前記第1〜第3補助電圧及び前記中間電圧よりも前記基準電圧を供給するタイミングを早くする、ことを特徴とする請求項21又は22に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記第1及び第2補助電圧が供給されるワード線と前記書込電圧が供給されるワード線とを同時に供給開始する、ことを特徴とする請求項21〜23のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記第1補助電圧が供給されるワード線の立ち上げ完了前に前記書込電圧が供給されるワード線の立ち上げを開始する、ことを特徴とする請求項21〜23のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記第2補助電圧は、電源電圧又は接地電圧である、ことを特徴とする請求項21〜25のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記第1〜第3補助電圧は、前記書込電圧より小さくかつ電源電圧より大きい、ことを特徴とする請求項21〜25のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記第1及び第3補助電圧は、前記中間電圧と同じである、ことを特徴とする請求項21〜25のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記基準電圧は、接地電圧以上で前記第2補助電圧より小さい、ことを特徴とする請求項21〜28のいずれか1項に記載の不揮発性半導体記憶装置。
- 電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたNANDセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記NANDセルの一端と接続可能な共通ソース線と、
前記NANDセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからN個(Nは2以上の整数)分だけ前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記共通ソース線側のメモリセルのワード線に前記書込電圧より小さい第1補助電圧を供給し、
前記基準電圧がワード線に供給されるメモリセルの両隣に位置するメモリセルのワード線にそれぞれ前記書込電圧より小さい第2、第3補助電圧を供給し、
前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記ビット線側のメモリセルのワード線に前記書込電圧より小さい第4補助電圧を供給し、
残りのメモリセルのうち、前記第1補助電圧がワード線に供給されるメモリセルと前記第2補助電圧がワード線に供給されるメモリセルとの間に位置するメモリセル以外の少なくとも一つのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、
前記第2補助電圧を供給するタイミングと前記第3補助電圧のそれとを異ならせる、
ことを特徴とする不揮発性半導体記憶装置。 - 前記ワード線制御回路は、前記第1〜第4補助電圧を前記中間電圧よりも供給するタイミングを遅くする、ことを特徴とする請求項30に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記書込電圧、前記第1〜第4補助電圧及び前記中間電圧よりも前記基準電圧を供給するタイミングを早くする、ことを特徴とする請求項30又は31に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記第1、第2及び第4補助電圧が供給されるワード線と前記書込電圧が供給されるワード線とを同時に供給開始する、ことを特徴とする請求項30〜32のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記ワード線制御回路は、前記第1及び第4補助電圧が供給されるワード線の立ち上げ完了前に前記書込電圧が供給されるワード線の立ち上げを開始する、ことを特徴とする請求項30〜32のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記第2補助電圧は、電源電圧又は接地電圧である、ことを特徴とする請求項30〜34のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記第1〜第4補助電圧は、前記書込電圧より小さくかつ電源電圧より大きい、ことを特徴とする請求項30〜34のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記第1、第3及び第4補助電圧は、前記中間電圧と同じである、ことを特徴とする請求項30〜34のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記基準電圧は、接地電圧以上で前記第2補助電圧より小さい、ことを特徴とする請求項30〜37のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記ワード線間の距離は90nm以下である、ことを特徴とする請求項1〜38のいずれか1項に記載の不揮発性半導体記憶装置。
- (前記ワード線の厚み/前記ワード線間の距離)は3以上である、ことを特徴とする請求項1〜39のいずれか1項に記載の不揮発性半導体記憶装置。
- 請求項1〜40のいずれか1項に記載の不揮発性半導体記憶装置が搭載された電子カード。
- カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続可能な請求項41に記載の前記電子カードと、
を備えることを特徴とする電子装置。 - 前記電子装置はディジタルカメラである、ことを特徴とする請求項42に記載の電子装置。
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