KR100585363B1

KR100585363B1 - 불휘발성 반도체 기억 장치

Info

Publication number: KR100585363B1
Application number: KR1020050008012A
Authority: KR
Inventors: 가와이고이찌
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-01-30
Filing date: 2005-01-28
Publication date: 2006-06-02
Also published as: JP4237648B2; KR20050078233A; US7260670B2; JP2005216434A; US20050172086A1

Abstract

본 발명은, 복수 셀 어레이를 구비하여 우수한 퍼포먼스의 페이지 카피 동작을 가능하게 한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다. 이를 위해, 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 복수의 셀 어레이와, 상기 복수의 셀 어레이에 각각 대응하여 배치되며 각 셀 어레이의 페이지 단위의 판독 및 기입을 행하기 위한 복수의 페이지 버퍼와, 상기 복수의 페이지 버퍼와 외부 단자 사이에서 데이터 전송을 행하기 위한 상기 복수의 셀 어레이에서 공유되는 데이터 버스를 구비하며, 제1 셀 어레이의 카피원 페이지의 데이터를 제1 페이지 버퍼에 판독하고, 상기 판독 데이터를 상기 데이터 버스를 통해 제2 페이지 버퍼로 전송하여 제2 셀 어레이의 카피처 페이지에 기입하는 페이지 카피 모드를 갖는다.

셀 어레이, 로우 디코더, 페이지 버퍼, 데이터 버스, I/O 버퍼

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 일 실시예에 따른 플래시 메모리의 블록 구성을 도시하는 도면.

도 2는 본 발명의 일 실시예에 따른 플래시 메모리의 셀 어레이 구성을 도시하는 도면.

도 3은 본 발명의 일 실시예에 따른 셀 어레이의 보다 구체적인 구성을 도시하는 도면.

도 4는 본 발명의 일 실시예에 따른 플래시 메모리의 페이지 버퍼의 센스 유닛 구성을 도시하는 도면.

도 5는 본 발명의 일 실시예에 따른 플래시 메모리의 데이터의 임계값 분포를 나타내는 도면.

도 6은 본 발명의 일 실시예에 따른 플래시 메모리의 판독 시의 바이어스 관계를 나타내는 도면.

도 7은 본 발명의 일 실시예에 따른 플래시 메모리의 센스 유닛에 주목한 판독 동작 파형을 나타내는 도면.

도 8a는 본 발명의 일 실시예에 따른 플래시 메모리의 판독 데이터의 출력 동작과 페이지 버퍼간 데이터 전송의 동작을 설명하기 위한 도면.

도 8b는 본 발명의 일 실시예에 따른 플래시 메모리의 판독 데이터의 출력 동작과 페이지 버퍼간 데이터 전송의 동작을 설명하기 위한 도면.

도 8c는 본 발명의 일 실시예에 따른 플래시 메모리의 판독 데이터의 출력 동작과 페이지 버퍼간 데이터 전송의 동작을 설명하기 위한 도면.

도 8d는 본 발명의 일 실시예에 따른 플래시 메모리의 판독 데이터의 출력 동작과 페이지 버퍼간 데이터 전송의 동작을 설명하기 위한 도면.

도 9는 본 발명의 일 실시예에 따른 플래시 메모리의 페이지 버퍼간 데이터 전송에 관계되는 회로부의 구성을 도시하는 도면.

도 10은 본 발명의 일 실시예에 따른 플래시 메모리의 페이지 버퍼간 데이터 전송 동작의 타이밍도.

도 11은 다른 실시예에 따른 플래시 메모리의 플레인 구성을 도시하는 도면.

도 12는 다른 실시예에 따른 플래시 메모리의 페이지 버퍼간 데이터 전송에 관계되는 회로부의 구성을 도시하는 도면.

도 13은 다른 실시예에 따른 플래시 메모리의 페이지 버퍼간 데이터 전송과 출력 동작을 도시하는 타이밍도.

도 14는 다른 실시예에 따른 플래시 메모리의 블록 구성을 도시하는 도면.

도 15는 디지털 스틸 카메라에 적용한 실시예를 나타내는 도면.

도 16은 상기 디지털 스틸 카메라의 내부 구성을 도시하는 도면.

도 17a는 비디오 카메라에 적용한 실시예를 나타내는 도면.

도 17b는 텔레비전에 적용한 실시예를 나타내는 도면.

도 17c는 오디오 기기에 적용한 실시예를 나타내는 도면.

도 17d는 게임 기기에 적용한 실시예를 나타내는 도면.

도 17e는 전자 악기에 적용한 실시예를 나타내는 도면.

도 17f는 휴대 전화에 적용한 실시예를 나타내는 도면.

도 17g는 퍼스널 컴퓨터에 적용한 실시예를 나타내는 도면.

도 17h는 퍼스널 디지털 어시스턴트(PDA)에 적용한 실시예를 나타내는 도면.

도 17i는 보이스 레코더에 적용한 실시예를 나타내는 도면.

도 17j는 PC 카드에 적용한 실시예를 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1a∼1d : 셀 어레이

2a∼2d : 로우 디코더

3a∼3d : 페이지 버퍼(센스 앰프 회로)

4a∼4d : 컬럼 디코더

5 : 데이터 버스

6 : I/O 버퍼

7 : 컨트롤러

8 : 어드레스 회로

9 : 고전압 발생 회로

10 : 레디/비지 신호 발생 회로

11 : ECC 회로

12 : 플레인 디코더

본 발명은 전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관한 것이다.

EEPROM 중 하나로서, NAND형 플래시 메모리가 알려져 있다. NAND형 플래시 메모리에서는, 1 페이지분의 데이터를 판독하고, 기입할 수 있는 페이지 버퍼를 구비하며, 기입 및 판독은 페이지 단위로 행해진다. 한편, 소거는 복수 페이지를 포함하는 블록 단위로 행해진다. 어떤 블록에 데이터를 오버라이트할 경우에는, 그 블록을 소거한 후에, 1 페이지씩 기입하는 등의 시퀀스가 이용된다. 따라서, 어떤 블록의 데이터를 일부 재기입하고자 하는 경우에는, 그 블록의 데이터를 판독하여, 이미 소거되어 있는 다른 블록(스페어 블록)에 기입하는 등의 페이지 카피 동작이 필요하게 된다.

블록간의 데이터 전송을 위해서는, 다수회의 판독과 기입을 필요로 하기 때문에, 데이터의 디스터브가 크다. 따라서 페이지 카피에서는, 데이터의 신뢰성을 보증하기 위해, 카피원의 판독 데이터의 에러 체크와 정정을 행하는 것이 바람직하다. ECC 회로가 메모리칩 외부에 준비되는 경우에는, 셀 어레이로부터 페이지 버퍼에 판독된 데이터를 칩 외부로 출력하여, ECC 회로에 입력한다. 통상적으로, 페이지 버퍼로부터 I/O 단자로의 데이터 출력은, 1 페이지분의 데이터를 1 바이트씩 시리얼 전송함으로써 행해진다. 그리고, ECC 회로에 의해 에러 비트를 정정한 기입 데이터를 얻고, 이에 따라 카피처 페이지에 기입을 행한다. 이 때 기입 데이터의 로드는, 페이지 버퍼가 유지하는 판독 데이터의 에러 비트를 포함하는 일부를 재기입하는 것만으로 가능하다(예를 들면, 특허 문헌 1 참조).

[특허 문헌 1]

일본 특개 제2003-030993공보

상술한 페이지 카피 동작은, 페이지 버퍼를 공유하는 셀 어레이의 범위에서는, ECC에 수반되는 퍼포먼스의 희생은 적지만, 각각 상이한 페이지 버퍼를 갖는 복수 플레인의 셀 어레이가 있는 플래시 메모리에서, 플레인 간의 페이지 카피를 행하는 경우에는 문제이다. 예를 들면, 1 플레인의 1 페이지당 용량이 노멀 데이터 영역 2KB와 용장 영역 64B이고, 1B의 데이터 로드에 50㎱의 시간이 걸리는 것으로 한다. 플레인 내에서의 카피 동작인 경우, 에러 정정된 비트를 포함하는 1B 분의 데이터 로드에는, 50㎱의 시간이 걸릴 뿐이다.

이에 대하여, 플레인 간의 카피 동작을 행하기 위해서는, 1 페이지분의 데이터 로드를 행하는 것이 필요하게 된다. 즉, 어떤 플레인으로부터의 1 페이지의 판독 데이터를, 에러 비트가 있으면 그 부분은 정정하고, 그 이외는 정정하지 않고, 다른 플레인의 페이지 버퍼에 로드할 필요가 있다. 따라서, 데이터 로드에 필요한 시간은 50[㎱]×2112[Byte]이며, 100[㎲] 이상 걸리게 된다.

이러한 퍼포먼스의 희생을 피하기 위해, 예를 들면 복수 플레인의 플래시 메 모리인 경우에 플레인 간의 카피 동작을 제한하는 사양을 적용하였다고 하면, 1 플레인만의 플래시 메모리와의 호환성이 없어져서, 사용자에게는 사용하기 어려운 플래시 메모리로 된다.

본 발명은, 복수 셀 어레이를 구비하여 우수한 퍼포먼스의 페이지 카피 동작을 가능하게 한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는,

전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 복수의 셀 어레이와,

상기 복수의 셀 어레이에 각각 대응하여 배치되며 각 셀 어레이의 페이지 단위의 판독 및 기입을 행하기 위한 복수의 페이지 버퍼와,

상기 복수의 페이지 버퍼와 외부 단자 사이에서 데이터 전송을 행하기 위한 상기 복수의 셀 어레이에서 공유되는 데이터 버스를 구비하며,

제1 셀 어레이의 카피원 페이지의 데이터를 제1 페이지 버퍼에 판독하고, 상기 판독 데이터를 상기 데이터 버스를 통해 제2 페이지 버퍼로 전송한 제2 셀 어레이의 카피처 페이지에 기입하는 페이지 카피 모드를 갖는다.

〈실시예〉

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

[제1 실시예]

도 1은, 일 실시예에 따른 NAND형 플래시 메모리의 블록 구성을 도시하고 있다. 이 실시예에서는, 2개의 플레인 PLANE 0, PLANE 1을 갖는 플래시 메모리를 나 타내고 있다. 각 플레인 PLANE 0, PLANE 1은, 워드선 및 비트선이 서로 독립된 셀 어레이(1a, 1b)를 갖는다. 셀 어레이(1a, 1b)에는 각각, 워드선을 선택 구동하기 위해 로우 디코더(워드선 드라이버를 포함함)(2a, 2b)가 설치된다. 즉, 로우 디코더(2a, 2b)는 각 셀 어레이(1a, 1b)의 페이지 선택을 행한다. 또한, 각 셀 어레이(1a, 1b)에는, 1 페이지분의 데이터 판독을 행하고, 1 페이지분의 기입 데이터를 보유하는 페이지 버퍼(3a, 3b)를 구성하는 센스 앰프 회로가 설치되어 있다.

데이터 버스(5)는, 1 바이트의 데이터를 병렬 전송하는 8 신호선으로 구성되며, 2개의 플레인 PLANE 0, PLANE 1에서 공유된다. 페이지 버퍼(3a, 3b)와 외부 I/O 단자 사이의 데이터 전송은, I/O 버퍼(6) 및 데이터 버스(5)를 통해 행해진다. 페이지 버퍼(3a, 3b)와 데이터 버스(5) 사이에는, 1 페이지분의 데이터를 1 바이트씩 시리얼 전송하기 위해, 컬럼 선택 게이트 회로를 포함하는 컬럼 디코더(4a, 4b)가 설치되어 있다.

플레인 선택 디코더(12)는, 통상 판독 모드에서는 플레인 PLANE 0, 1 중 어느 하나를 선택하는 것으로, 예를 들면 어드레스의 최상위 비트의 "0", "1"에 따라 컬럼 디코더(4a, 4b)를 선택적으로 활성화한다. 또한, 페이지 카피 모드에서는, 후술하는 바와 같이, 데이터 출력과 동시에, 페이지 버퍼(3a, 3b) 사이에서 데이터 전송을 행하기 위해, 플레인 선택 디코더(12)는 전 선택 상태, 즉 컬럼 디코더(4a, 4b)를 동시에 활성화하는 상태로 된다. 이와 같은 플레인 선택 디코더(12)의 상태는, 외부 제어 신호에 기초하여, 컨트롤러(7)에 의해 제어된다.

구체적으로, 셀 어레이(1a, 1b)는, 도 2에 도시한 바와 같이, 각각 복수 페 이지를 포함하는 복수 블록 BLK0, BLKl,…, BLKn-1로 구성되며, 각 페이지는, 예를 들면 2KB의 노멀 데이터 영역과 64B의 용장 영역으로 구성된다. 용장 영역은, 불량 컬럼 치환을 위한 스페어 컬럼 영역이나 ECC 데이터 기억 영역이다.

기입 및 소거의 시퀀스 제어 및 판독 동작 제어를 행하기 위해, 컨트롤러(7)가 설치되어 있다. 컨트롤러(7)는, 기입 인에이블 신호 WEn, 판독 인에이블 신호 REn, 어드레스 래치 인에이블 신호 ALE, 커맨드 래치 인에이블 신호 CLE 등의 외부 제어 신호를 받아, 필요한 동작 제어를 행한다. 구체적으로, 컨트롤러(7)는 I/O 단자로부터 공급된 어드레스 Add나 커맨드 CMD를 수취한다. 어드레스 Add는, 이것을 보유하고 전송하기 위한 어드레스 회로(8)를 통해 로우 디코더(2a, 2b), 플레인 디코더(12) 및 컬럼 디코더(4a, 4b)로 전송된다. 기입 모드에서는, 1 페이지의 기입 데이터는 페이지 버퍼(3a, 3b)에 로드된 후, 컨트롤러(7)에 의한 일련의 기입 시퀀스 제어에 의해 선택 페이지에 기입된다.

고전압 발생 회로(9)는, 컨트롤러(7)에 의해 제어되어, 기입, 판독 및 소거의 각 동작 모드에서 필요한 고전압을 발생한다. 스테이터스 레지스터(10)에는, 칩이 비지 상태에 있는지 레디 상태에 있는지를 칩 외부로 나타내기 위한 상태 신호(R/B)가 세트된다.

도 3은, 셀 어레이(1)의 구체적인 구성을 도시하고 있다. 복수의 메모리 셀(도 3의 경우 16개의 메모리 셀) MC0-MC15는 직렬 접속되며, NAND 셀 유닛 NU를 구성하고, 복수의 NAND 셀 유닛 NU가 매트릭스 배열된다. 각 메모리 셀 MCi는 전하 축적층으로서 예를 들면 플로팅 게이트를 갖는, 적층 게이트 구조의 MOS 트랜지스 터로서, 플로팅 게이트의 전하 축적 상태에서 결정되는 임계값 전압을 데이터로서 불휘발로 기억한다. 셀 데이터는, 플로팅 게이트로의 전자 주입 동작과 그 축적 전하의 방출 동작에 의해, 전기적 재기입이 가능하다.

NAND 셀 유닛 NU의 일단은, 선택 게이트 트랜지스터 SG1을 통해 공통 소스선 CELSRC에 접속되며, 타단은 선택 게이트 트랜지스터 SG2를 통해 비트선 BL에 접속된다. NAND 셀 유닛 NU 내의 각 메모리 셀 MCi의 제어 게이트는 다른 워드선 WLi에 접속된다. 선택 게이트 트랜지스터 SG1, SG2의 게이트는 각각, 워드선 WLi와 벙행하는 선택 게이트선 SGS, SGD에 접속된다.

1 워드선에 따라 배열되는 메모리 셀의 집합은, 1 페이지 또는 2 페이지로 되며, 1 페이지가 데이터 판독 및 기입 단위로 된다. 또한, 워드선을 공유하는 NAND 셀 유닛의 집합으로서 정의되는 블록이 데이터 소거의 단위로 된다. 도시한 바와 같이, 비트선 BL의 방향으로 복수의 블록 BLKj(j=0, 1,…)가 배치된다.

도 4는, 페이지 버퍼(3a, 3b)를 구성하는 센스 유닛 SA의 주요부 구성을 도시하고 있다. 센스 유닛 SA는, 셀 어레이의 비트선 BL에 클램프용 NMOS 트랜지스터 MN1을 통해 선택적으로 접속되는 센스 노드 Nsen을 갖는다. 클램프용 트랜지스터 MN1은, 비트선 전압을 클램프하는 기능과, 프리 센스 앰프로서의 기능을 갖는다.

센스 노드 Nsen에는, 프리차지용 NMOS 트랜지스터 MN2 및 전하 유지용 캐패시터 C가 접속되어 있다. 프리차지용 트랜지스터 MN2는, 클램프용 트랜지스터 MN1과 함께 비트선 BL을 프리차지하고, 또한 센스 노드 Nsen을 프리차지한다. 센스 노드 Nsen은, 전송용 NMOS 트랜지스터 MN3을 통해 데이터 래치(21)의 한쪽 데이터 노드 N1에 접속되어 있다. 데이터 래치(21)는, 데이터 노드 N1, N2 사이에 역병렬 접속된 클럭드 인버터 CI1, CI2로 구성된다. 데이터 노드 N1은, 컬럼 선택 게이트를 구성하는 NMOS 트랜지스터 MNi를 통해 데이터 버스(5) 중 하나에 접속된다.

도면에서는 생략하고 있지만, 센스 유닛 SA는, 기입 사이클에서 기입 데이터를 기억하고 이것을 재기입하기 위한 데이터 기억 회로나, 기입 상태를 확인하는 검증 동작(기입 검증 동작)에 이용되는 검증 판정 회로를 갖는다.

도 5는, 이 실시예의 NAND형 플래시 메모리가 이치 기억을 행하는 경우의 데이터의 임계값 분포를 나타내고 있다. 임계값이 마이너스인 상태가 데이터 "1"(소거 상태)이며, 임계값이 플러스인 상태가 데이터 "0"(협의의 기입 상태)이다. 데이터 "0" 기입은, 선택된 메모리 셀의 부유 게이트에 채널로부터 FN 터널링에 의해 전자를 주입하는 동작으로서 행해진다.

구체적으로, 1 페이지분의 데이터 기입은, 비트선으로부터 각 NAND 셀의 선택 셀의 채널로 기입 데이터 "0", "1"에 대응하여, Vss, Vdd-Vth(Vth는 선택 게이트 트랜지스터 SG1의 임계값)를 전송하고, 선택된 워드선에 기입 전압 Vpgm(예를 들면, 20V)을 부여하여 행해진다. 이 때, "0" 데이터가 공급된 메모리 셀에서는, 부유 게이트와 채널 사이에 큰 전계가 걸려서, 부유 게이트에 전자가 주입된다("0" 기입). "1" 데이터가 공급된 메모리 셀에서는, 채널이 용량 커플링에 의해 전위 상승되어, 부유 게이트에 전자 주입이 발생하지 않는다(기입 금지)

데이터 기입은, 실제로는 기입 펄스 전압 인가 동작과 그 기입 상태를 확인 하는 판독 동작(기입 검증)을, 1 페이지분의 기입 데이터가 모두 기입될 때까지 반복함으로써, 행해진다.

데이터 소거는, 선택 블록의 전체 워드선에 0V를 부여하고, 선택 게이트선 SGD, SGS, 전체 비트선 BL 및 공통 소스선 CELSRC를 플로팅으로 하여, 셀 어레이가 형성된 p형 웰에 소거 전압 Vera(=20V)를 부여한다. 이것에 의해, 선택 블록의 전체 메모리 셀의 부유 게이트의 전자가 채널로 방출되어, 임계값이 마이너스인 소거 상태(데이터 "1")가 얻어진다.

도 4의 센스 유닛 SA에 주목하여 이 실시예의 플래시 메모리의 판독 동작을 설명한다. 도 6은, 하나의 NAND 셀 유닛에 주목하여, 판독 시의 바이어스 조건을 나타내고 있다. 판독 시, 비트선 BL은 전원 전압 Vdd보다 낮은 전압 VBL로 프리차지된다. 그 후, 선택 워드선(도 4의 경우, WL1)에 0V, 나머지 워드선에는, 셀 데이터에 상관없이 셀이 온되는, 도 5에 도시한 바와 같은 패스 전압 Vread를 부여하고, 선택 게이트선 SGD, SGS에도 패스 전압 Vread를 부여한다. 이 바이어스 조건에서, 선택 워드선 WL1을 따른 메모리 셀의 데이터가 "1"이면, 비트선 BL이 방전되며, "0"이면, 비트선 BL은 방전되지 않는다. 이 셀 데이터에 따라 상이한 비트선 방전 상태를 검출함으로써, 데이터를 판정할 수 있다.

도 7은, 센스 유닛 SA에 주목한 판독 동작의 타이밍도이다. 클램프용 트랜지스터 MN1의 게이트 CLAMP에 VBL+Vth(Vth는 NMOS 트랜지스터의 임계값 전압)를 부여함과 함께, 프리차지용 트랜지스터 MN2의 게이트 PRE에 Vdd+Vth를 부여하고, 비트선 BL 및 센스 노드 Nsen의 프리차지를 행한다(타이밍 t0). 비트선 BL은 NMOS 트랜지스터 MN2, MN1에 의해 VBL(<Vdd)로 프리차지되며, 센스 노드 Nsen은 Vdd로 프리차지된다.

타이밍 t1에서 비트선 프리차지 동작을 정지하고, 선택 셀에 의한 비트선 BL의 방전 동작을 개시한다. 즉, 도 6에 나타내는 바이어스 조건을 기초로, 비트선측 선택 게이트선 SGD에는 이 타이밍 t1에서 Vread를 부여한다. 이것에 의해, VBL로 프리차지된 비트선 BL은, 선택 셀의 데이터가 "0"이면, 거의 VBL을 유지하고(실선), 데이터가 "1"이면, 서서히 방전되어, 레벨 저하된다(파선).

프리차지용 트랜지스터 MN2를 오프로 한 후, 비트선 방전 개시로부터 일정한 대기 시간 이후, 클램프용 트랜지스터 MN1의 게이트 CLAMP에 센스용 전압 Vsen+Vth(Vsen<VBL)을 부여한다(타이밍 t2). 셀 데이터가 "0"일 때에는, 클램프용 트랜지스터 MN1은 오프되어, 센스 노드 Nsen은 프리차지 전압 Vdd를 유지한다. 셀 데이터가 "1"일 때는 클램프용 트랜지스터 MN1이 온 상태로 되어, 센스 노드 Nsen은 거의 비트선 BL의 전압까지 레벨 저하된다. 즉, 비트선 전압은, 센스 노드 Nsen과 비트선 BL 사이의 전하 분배에 의해 증폭된다. 그 후, 타이밍 t3에서 전송용 트랜지스터 MN3의 게이트 BLC에 "H" 레벨을 부여하고, 센스 노드 Nsen의 판독 데이터를 데이터 래치(21)에 전송하여 래치한다.

통상의 데이터 판독 모드에서는, 플레인 PLANE 0, 1 중 어느 한쪽이 선택되고, 그 플레인의 1 페이지분의 데이터가 페이지 버퍼(3a 또는 3b)에 판독된다. 이 페이지 버퍼(3a 또는 3b)의 판독 데이터는, 칩 외부로부터 판독 인에이블 신호 REn을 입력함으로써, 1 바이트씩 데이터 버스(5)를 통해 시리얼 전송되어, 출력된다.

이 실시예에서는, 플레인 간의 페이지 카피 동작을 고속으로 행하는 페이지 카피 모드를 갖는다. 구체적으로, 페이지 카피 모드에서는, 한쪽 플레인의 페이지 버퍼에 판독된 페이지 데이터의 외부로의 시리얼 출력과 동시에, 그 출력 데이터를 다른쪽 플레인의 페이지 버퍼로 전송하여, 기입 데이터로서 로드한다.

그와 같은 페이지 카피 모드에서의 데이터 전송 동작을, 도 8a∼도 8d를 참조하여 설명한다. 도 8a∼도 8d는, 한쪽 플레인 PLANE 0의 페이지 버퍼(3a)에 판독된 카피원 페이지의 데이터의 출력 동작과 함께 그 데이터를 플레인 PLANE 1측의 페이지 버퍼(3b)로 전송하는 동작을 나타내고 있다. 여기서, 페이지 버퍼(3a, 3b) 내의 데이터 예는, 1 바이트 단위로 나타내고 있다.

도 8a는, 셀 어레이(1a)의 카피원 페이지의 데이터가 페이지 버퍼(3a)에 판독된 상태이다. 이 후, 외부로부터 판독 인에이블 신호 REn을 입력함으로써, 페이지 버퍼(3a)의 데이터는, 순차 컬럼 선택되어, 1 바이트씩 데이터 버스(5)를 통해 칩 외부로 출력된다. 출력 데이터는 ECC 회로에 입력되어, 에러 체크와 정정이 행해진다.

도 8b는, 선두 컬럼의 데이터 "5"가 칩 외부로 출력됨과 함께, 페이지 버퍼(3b)에 전송되는 것을 나타내고 있다. 도 8c는 다음의 컬럼의 데이터 "A"가 칩 외부로 출력됨과 함께, 페이지 버퍼(3b)로 전송되는 것을 나타내고 있다. 이하 마찬가지로 하여, 판독 인에이블 신호 REn의 토글에 동기하여, 도 8d에 도시한 바와 같이, 최종 컬럼까지, 데이터 출력과 동시에 이것을 페이지 버퍼(3b)로 전송하는 등의 동작이 행해진다.

이상의 시리얼 데이터 출력과 플레인 간의 데이터 전송의 동작을 보다 구체적으로 도 9 및 도 10을 이용하여 설명한다. 페이지 버퍼(3a, 3b) 내의 각 데이터 노드 N1은, 각각 컬럼 선택 게이트 회로(4a, 4b)를 구성하는 선택 트랜지스터 MN00-MN0x, MN10-MN1x를 통해 데이터 버스(5)에 접속되어 있다. 한쪽 선택 트랜지스터 MN00-MN0x는, 컬럼 디코더(4a)의 출력인 컬럼 선택 신호 CSL00-CSL0x에 의해 구동되며, 다른쪽 선택 트랜지스터 MN00-MN0x는 컬럼 디코더(4b)의 출력인 컬럼 선택 신호 CSL10-CSL1x에 의해 구동된다.

통상의 판독 모드에서는, 컬럼 디코더(4a, 4b)는 선택적으로 활성화되는 데 대하여, 페이지 카피 모드에서는, 플레인 선택 디코더(12)가 전체 선택 상태로 되어, 컬럼 디코더(4a, 4b)가 동시에 활성화된다. 이에 따라, 도 10에 도시한 바와 같이, 판독 인에이블 신호 REn을 외부로부터 입력받으면, 이들에 동기하여 컬럼 어드레스가 인크리먼트되고, 플레인 PLANE 0, 1에서 동시에, 대응하는 두개씩의 컬럼 선택 신호(CSL00, CSL10), (CSL01, CSL11),…,(CSL0x, CSL1x)가 순차적으로 활성화로 된다.

또한, 카피원 페이지 데이터의 출력 동작 동안, 페이지 버퍼(3a)에서는 데이터 래치(21)가 활성화 신호 LAT=SEN="H"에 의해 활성 상태로 유지되고, 페이지 버퍼(3b)에서는, 데이터 래치(21)가 컬럼 선택 신호와 동기하여 비활성, 활성의 상태로 설정된다. 이것에 의해, 페이지 버퍼(3a)의 페이지 데이터는, 데이터 버스(5)를 1 바이트씩 시리얼 전송되어 칩 외부로 출력되고, 동시에 페이지 버퍼(3b)로 전송되어 보유된다.

칩 외부로 출력된 데이터는, 호스트 시스템 내에 배치된 ECC 회로에 입력되고, 적어도 1 비트의 에러 체크와 정정이 행해진다. 이 후, 셀 어레이(1b) 측의 카피처 페이지 어드레스를 입력함과 함께, 기입 인에이블 신호 WEn에 동기하여 기입 데이터를 입력한다. 여기서, 기입 데이터 입력은, ECC 회로에 의해 에러 정정된 비트가 있는 경우에 한하여 행해진다. 즉, 정정 비트를 포함하는 1 바이트분의 데이터를 오버라이트하고, 페이지 버퍼(3b)에 이미 로드되어 있는 데이터를 일부 재기입한다. 그 후, 페이지 버퍼(3b)의 기입 데이터에 기초하여, 컨트롤러(7)에 의해 제어되는 통상의 기입 시퀀스에 따라, 셀 어레이(1b)의 카피처 페이지로의 기입이 행해진다.

이상과 같이, 이 실시예에 따르면, 플레인 간의 페이지 카피 동작이 용이하여, 페이지 카피의 퍼포먼스가 크게 향상된다. 구체적으로 설명한다. 1 플레인의 1 페이지당 용량은, 노멀 데이터 영역 2KB와 용장 영역 64B이고, 1B의 데이터 로드에 50㎱의 시간이 걸리는 것으로 한다. 플레인 PLANE 0으로부터 플레인 PLANE 1로 종래의 방법에 의해 페이지 카피하고자 하면, 외부에 판독한 페이지 데이터를 로드하는 데, 50[㎱]×2112[Byte]>100[㎲]의 시간이 걸린다.

이것에 대하여, 이 실시예에서는, 에러 정정된 비트를 포함하는 1B분의 데이터 로드 시간 50㎱만이면 된다. 따라서, 플레인 상호 간에서도 고속의 페이지 카피가 가능하다. 이것에 의해, 플레인 간의 카피 동작을 제한하는 사양 설계의 필요없어서, 1 플레인의 플래시 메모리와의 호환성도 유지된다.

[제2 실시예]

상기 실시예에서는, 플레인이 두개인 예를 설명하였지만, 보다 많은 플레인이 있는 NAND형 플래시 메모리에도 마찬가지로 본 발명을 적용할 수 있다. 예를 들면, 도 11은, 4개의 플레인 PLANE 0∼3이 배치된 NAND형 플래시 메모리의 예를 나타내고 있다. 각 플레인마다 로우 디코더(2a∼2d), 페이지 버퍼(3a∼3d), 컬럼 디코더(4a∼4d)가 배치된다. 데이터 버스(5)는, 이들 플레인 PLANE 0∼3에서 공유된다. 그 밖의 구성은 앞의 실시예와 마찬가지이다.

이 실시예의 경우, 페이지 카피 모드에서는, 임의의 플레인의 페이지 데이터를 페이지 버퍼로부터 시리얼 출력할 때에, 동시에 나머지 모든 플레인의 페이지 버퍼로 전송하면 된다. 구체적으로 설명하면, 도 1의 실시예에서의 플레인 선택 디코더(12)를 어드레스의 상위 2 비트에 따라 플레인 선택하는 기본 구성으로 하여, 페이지 카피 모드에서는 이것을 전체 선택 상태로 설정 가능하게 해두면 된다. 이것에 의해, 앞의 실시예와 마찬가지로, 데이터 출력 후, 카피처 페이지 어드레스의 입력과 기입 데이터의 입력에 의해, 선택된 플레인의 선택 페이지에 카피 기입을 행할 수 있다. 기입 데이터 입력은, ECC 회로에 의해 에러 정정이 있는 경우에 한하여, 에러 비트를 포함하는 1 바이트를 오버라이트하면 되는 것은, 앞의 실시예와 마찬가지이다.

[제3 실시예]

상기 실시예에서는, 임의의 페이지 버퍼의 판독 데이터를 시리얼 출력할 때 동시에, 다른 페이지 버퍼로 시리얼 전송하도록 하고 있다. 이에 대하여, 페이지 버퍼의 페이지 데이터를 일괄하여 다른 페이지 버퍼로 전송하도록 구성할 수도 있 다.

도 12는, 그와 같은 실시예의 NAND형 플래시 메모리의 두개의 플레인 PLANE 0, 1(셀 어레이(1a, 1b))과, 컬럼 선택 게이트 회로(4a, 4b)를 포함하는 데이터 전송부의 구성을 도시한다. 그 밖의 구성은,제1 실시예와 동일하다. 컬럼 선택 게이트 회로(4a, 4b)는, 기본적으로 제1 실시예와 마찬가지로, 컬럼 선택 신호 CSL00-CSL0x, CSL10-CSL1x에 의해 순차 선택되고, 페이지 버퍼(3a, 3b)의 데이터 노드가 데이터 버스의 대응하는 데이터선에 접속된다.

이들 컬럼 선택 게이트 회로(4a, 4b)와 페이지 버퍼(3a, 3b) 사이에는, 플레인 선택 디코더(12)의 출력인 플레인 선택 신호 PLS0, PLS1에 의해 구동되는 플레인 선택 게이트 회로(12a, 12b)가 더 배치되어 있다. 플레인 선택 게이트 회로(12a, 12b)는 각각, 플레인 선택 신호 PLS0, PLS1에 의해 동시에 선택되는 1 페이지분의 게이트 트랜지스터 MN30-MN3x, MN40-MN4x를 갖는다. 이들 게이트 트랜지스터 MN30-MN3x, MN40-MN4x와 각 컬럼 선택 게이트 MN00-MN0x, MN10-MN1x의 접속 노드 A, B 사이는 각각, 컬럼 게이트 회로(4a, 4b)를 바이패스하는 신호선(13)에 의해 접속되어 있다.

도 13은, 이 실시예에서의 페이지 카피 모드에서의 데이터 전송 동작 타이밍을 나타내고 있다. 한쪽 플레인 PLANE 0의 페이지 버퍼(3a)에는, 제1 실시예와 마찬가지로 하여 카피원 페이지의 데이터가 판독된다. 이 후, 도 13에 도시한 바와 같이, 일정 기간 T1, 플레인 선택 신호 PLS0, PLS1이 동시에 "H"(전체 선택 상태)로 된다. 이것에 의해, 플레인 선택 게이트 회로(12a, 12b)가 동시에 온으로 되 며, 페이지 버퍼(3a)의 1 페이지분의 판독 데이터는, 신호선(13)을 통해 동시에 페이지 버퍼(3b)로 전송된다. 이 데이터 전송 시, 제1 실시예에서와 마찬가지로 페이지 버퍼(3b)는 비활성으로 유지하고, 데이터 전송 후에 이것을 활성화함으로써, 전송 데이터가 래치된다.

플레인 선택 신호 PLS1을 비활성 상태("L")로 하여, 게이트 회로(12b)를 오프로 한 후, 기간 T2 동안, 외부로부터 판독 인에이블 신호 REn을 입력한다. 이것에 동기하여 인크리먼트되는 컬럼 어드레스에 의해 컬럼 선택 신호 CSL00-CSL0x가 순차 "H"로 되어, 페이지 버퍼(3a)의 데이터는 1 바이트씩 데이터 버스(5)를 통해 칩 외부로 시리얼 출력된다.

그 후, 플레인 PLANE 1의 카피처 페이지로의 기입은, 제1 실시예와 마찬가지이다. 즉, 칩 외부로 출력된 데이터는, 호스트 시스템 내의 ECC 회로에 입력되어, 에러 체크와 정정이 행해진다. 이 후, 플레인 PLANE 1(셀 어레이(1b))측의 카피처 페이지 어드레스를 입력함과 함께, 기입 인에이블 신호 WEn에 동기하여 기입 데이터를 입력한다. 여기서, 기입 데이터 입력은, ECC 회로에 의해 에러 정정된 비트가 있는 경우에 한하여 행해진다. 즉, 정정 비트를 포함하는 1 바이트분의 기입 데이터에 의해, 페이지 버퍼(3b)에 이미 로드되어 데이터의 일부를 재기입한다. 이렇게 하여 페이지 버퍼(3b)에 로드된 기입 데이터에 기초하여, 컨트롤러(7)에 의해 제어되는 통상의 기입 시퀀스에 따라, 셀 어레이(1b)의 카피처 페이지로의 기입이 행해진다.

이 실시예에 의해서도, 제1 실시예와 마찬가지로, 플레인 간에서의 높은 퍼 포먼스를 갖는 페이지 카피가 가능하다.

[제4 실시예]

도 14는, 다른 실시예에 따른 NAND형 플래시 메모리의 블록 구성을 도시한다. 도 1의 실시예와 상이한 점은, ECC 회로(11)가 메모리 내의 I/O 버퍼(6)와 데이터 버스(5) 사이에 배치되어 있는 것이다. 플레인 PLANE 0으로부터 플레인 PLANE 1로의 카피를 행하는 페이지 카피 모드에서, 페이지 버퍼(3a)에 판독된 데이터는 칩 외부로 출력되지 않고, ECC 회로(11)로 시리얼 전송되어 입력된다.

ECC 회로(11)에 의해 에러 비트 정정이 있었던 경우에 한하여, 그 정정 비트를 포함하는 1 바이트 데이터를 페이지 버퍼(3b)에 오버라이트하면, 이 후 제1 실시예와 마찬가지로 카피 기입이 행해진다.

이 실시예에 의해서도, 제1 실시예와 마찬가지로, 카피처의 플레인의 페이지 버퍼에 대한 장시간의 데이터 로드 동작이 필요없어서, 높은 퍼포먼스를 갖는 플레인 간 페이지 카피가 가능하다.

여기까지의 실시예에서는, 판독 데이터의 에러 체크와 정정을 행하는 경우를 설명하였지만, 본 발명은 ECC 회로가 메모리칩 내부와 외부 모두 준비되어 있지 않은 경우에 적용하여도 유효하다.

[제5 실시예]

다음으로, 상기 각 실시예에 따른 불휘발성 반도체 기억 장치 혹은 메모리 시스템을 탑재한 전자 카드와, 그 전자 카드를 이용한 전자 장치의 실시예를 설명한다.

도 15는, 이 실시예에 따른 전자 카드와, 이 전자 카드를 이용한 전자 장치의 구성을 도시한다. 여기서는 전자 장치는, 휴대 전자 기기의 일례로서의 디지털 스틸 카메라(101)를 도시한다. 전자 카드는, 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는, 앞의 각 실시예에서 설명한 불휘발성 반도체 장치 혹은 메모리 시스템이 집적화되어 밀봉된 IC 패키지 PK1을 갖는다.

디지털 스틸 카메라(101)의 케이스에는, 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된, 도시하지 않은 회로 기판이 수납되어 있다. 메모리 카드(61)는, 카드 슬롯(102)에 제거 가능하게 장착된다. 메모리 카드(61)는, 카드 슬롯(102)에 장착되면, 회로 기판 위의 전기 회로에 전기적으로 접속된다.

전자 카드가, 예를 들면 비접촉형 IC 카드인 경우, 카드 슬롯(102)에 수납하거나, 혹은 가까이 가져감으로써, 무선 신호에 의해 회로 기판 상의 전기 회로에 접속된다.

도 16은, 디지털 스틸 카메라의 기본적인 구성을 도시한다. 피사체로부터의 광은, 렌즈(103)에 의해 집광되어 촬상 장치(104)로 입력된다. 촬상 장치(104)는 예를 들면 CMOS 이미지 센서이며, 입력된 광을 광전 변환하여, 아날로그 신호를 출력한다. 이 아날로그 신호는, 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는, 카메라 신호 처리 회로(105)에 입력되며, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는 비디오 신호 처리 회로(106)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 예로 들 수 있다. 비디오 신호는, 표시 신호 처리 회로(107)를 통해, 디지털 스틸 카메라(101)에 부착된 표시부(108)로 출력된다. 표시부(108)는, 예를 들면 액정 모니터이다.

비디오 신호는, 비디오 드라이버(109)를 통해 비디오 출력 단자(110)로 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은, 비디오 출력 단자(110)를 통해, 예를 들면 텔레비전 등의 화상 기기로 출력할 수 있다. 이것에 의해, 촬상한 화상을 표시부(108) 이외에서도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는, 마이크로컴퓨터(111)에 의해 제어된다.

화상을 캡쳐하는 경우, 조작 버튼, 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이것에 의해, 마이크로컴퓨터(111)가 메모리 컨트롤러(113)를 제어하여, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은, 압축/신장 처리 회로(115)에 의해, 소정의 압축 포맷에 기초하여 압축되고, 카드 인터페이스(116)를 통해 카드 슬롯(102)에 장착되어 있는 메모리 카드(61)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(61)에 기록되어 있는 화상을 카드 인터페이스(116)를 통해 판독하고, 압축/신장 처리 회로(115)에 의해 신장한 후 , 비디오 메모리(114)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되어, 화상을 모니터하는 경우와 마찬가지로, 표시부(108)나 화상 기기에 투영된다.

덧붙여서, 이 구성에서는, 회로 기판(100) 상에, 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.

단, 카드 슬롯(102)에 대해서는, 회로 기판(100) 상에 실장될 필요는 없으며, 커넥터 케이블 등에 의해 회로 기판(100)에 접속되도록 하여도 된다.

회로 기판(100) 상에는 전원 회로(117)가 더 실장된다. 전원 회로(117)는, 외부 전원, 혹은 전지로부터의 전원의 공급을 받아, 디지털 스틸 카메라의 내부에서 사용할 내부 전원 전압을 발생한다. 전원 회로(117)로서, DC-DC 컨버터를 이용하여도 된다. 내부 전원 전압은, 상술한 각 회로에 공급되는 외에, 스트로브(118), 표시부(108)에도 공급된다.

이상과 같이, 이 실시예의 전자 카드는, 디지털 스틸 카메라 등의 휴대 전자 기기에 이용하는 것이 가능하다. 또한, 이 전자 카드는, 휴대 전자 기기뿐만 아니라, 도 17a-도 17j에 도시한 바와 같은 다른 각종 전자 기기에 적용할 수 있다. 즉, 도 17a에 도시하는 비디오 카메라, 도 17b에 도시하는 텔레비전, 도 17c에 도시하는 오디오 기기, 도 17d에 도시하는 게임 기기, 도 17e에 도시하는 전자 악기, 도 17f에 도시하는 휴대 전화, 도 17g에 도시하는 퍼스널 컴퓨터, 도 17h에 도시하 는 퍼스널 디지털 어시스턴트(PDA), 도 17i에 도시하는 보이스 레코더, 도 17j에 도시하는 PC 카드 등에, 상기 전자 카드를 이용할 수 있다.

본 발명은 상기 실시예에 한정되지 않는다. 예를 들면, 상기 각 실시예에서는 NAND형 플래시 메모리를 설명하였지만, NOR형 등 다른 플래시 메모리에도 마찬가지로 본 발명을 적용하는 것이 가능하다.

본 발명에 따르면, 복수 셀 어레이를 구비하여 우수한 퍼포먼스의 페이지 카피 동작을 가능하게 한 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims

전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 복수의 셀 어레이와,

상기 복수의 셀 어레이에 각각 대응하여 배치되며 각 셀 어레이의 페이지 단위의 판독 및 기입을 행하기 위한 복수의 페이지 버퍼와,

상기 복수의 페이지 버퍼와 외부 단자 사이에서 데이터 전송을 행하기 위한 상기 복수의 셀 어레이에서 공유되는 데이터 버스를 구비하며,

제1 셀 어레이의 카피원 페이지의 데이터를 제1 페이지 버퍼에 판독하고, 그 판독 데이터를 상기 데이터 버스를 통해 제2 페이지 버퍼로 전송하여 제2 셀 어레이의 카피처 페이지에 기입하는 페이지 카피 모드를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 페이지 카피 모드에서, 상기 제1 페이지 버퍼의 판독 데이터는, 상기 데이터 버스를 통해 전송되어 ECC 회로에 입력됨과 함께 상기 제2 페이지 버퍼에 로드되고, 상기 제2 페이지 버퍼에 로드된 데이터는, 상기 ECC 회로에 의해 에러 비트가 검출된 경우에 그 에러 비트를 포함하는 일부가 재기입되어 상기 제2 셀 어레이에 기입되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 페이지 카피 모드에서, 상기 제1 페이지 버퍼의 판독 데이터는, 1 바이트씩 상기 데이터 버스를 통해 시리얼 전송되고, 상기 ECC 회로에 입력됨과 동시에 상기 제2 페이지 버퍼에 로드되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 페이지 카피 모드에서, 상기 제1 페이지 버퍼의 판독 데이터는, 전체 비트 동시에 상기 제2 페이지 버퍼로 전송되어 로드되고, 그 후 1 바이트씩 상기 데이터 버스를 통해 시리얼 전송되어 상기 ECC 회로에 입력되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 복수의 셀 어레이와,

상기 복수의 셀 어레이에 각각 대응하여 배치되며 각 셀 어레이의 페이지 단위의 판독 및 기입을 행하기 위한 복수의 페이지 버퍼와,

상기 복수의 페이지 버퍼와 외부 단자 사이에서 데이터 전송을 행하기 위한 상기 복수의 셀 어레이에서 공유되는 데이터 버스와,

상기 각 셀 어레이에 대응하여 배치되며 셀 어레이의 페이지 선택을 행하는 로우 디코더와,

상기 각 페이지 버퍼에 대응하여 배치되며 각 페이지 버퍼와 상기 데이터 버스 사이에서 시리얼 데이터 전송을 위한 컬럼 선택을 행하는 컬럼 디코더와,

통상 판독 모드에서 상기 컬럼 디코더 중 하나를 선택하고, 페이지 카피 모 드에서 상기 컬럼 디코더를 모두 선택하는 플레인 선택 디코더와,

상기 복수의 셀 어레이의 판독 및 기입을 제어함과 함께, 제1 셀 어레이의 카피원 페이지의 데이터를 제1 페이지 버퍼에 판독하고, 상기 판독 데이터를 상기 데이터 버스를 통해 제2 페이지 버퍼로 전송하여 제2 셀 어레이의 카피처 페이지에 기입한다라고 하는 페이지 카피 모드 제어를 행하는 컨트롤러를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.