KR101201838B1 - 프로그램 시간을 감소시킨 비휘발성 메모리 장치 - Google Patents

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Abstract

비휘발성 메모리 장치는, 복수의 비휘발성 메모리 셀을 각각 포함하는 제 1 및 제 2 플레인, 상기 제 1 및 제 2 플레인에 각각 대응되는 제 1 및 제 2 페이지 버퍼, 상기 제 1 및 제 2 페이지 버퍼에 저장된 데이터의 입출력 경로를 선택적으로 제어하는 입출력 제어부 및 상기 입출력 제어부와 연결된 플래시 인터페이스를 포함한다.
플래시 메모리, 인터페이스, 입출력

Description

프로그램 시간을 감소시킨 비휘발성 메모리 장치{Non-Volitile Memory Device For Reducing Program Time}
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 보다 구체적으로는 프로그램 시간을 감소시킨 비휘발성 메모리 장치에 관한 것이다.
일반적으로 낸드 플래시 메모리 장치와 같은 비휘발성 반도체 메모리 장치는 전기적으로 소거 및 프로그램 가능한 셀들(Electrically Erasable and Programmable Memory cells)을 포함한다.
낸드 플래시 메모리는 킬로바이트 당 수십 us(micro second)의 리드 시간 및 수백 us의 프로그램 시간을 특성으로 가진다. 또한, 낸드 플래시 메모리의 특성상 라이트 전 삭제 동작이 필요한데, 삭제 시간은 수 ms(mili second)에 이르기 때문에 원하는 데이터를 프로그램하는데 소요되는 시간이 크다.
예를 들어, 외부 호스트의 라이트 명령 제공시, 외부 호스트로부터 플래시 메모리 셀까지 데이터의 전달 시간, 해당 셀의 삭제 시간 및 실질적인 라이트 시간이 모두 포함되므로 낸드 플래시 메모리 셀에 데이터를 저장하는 데에는 상당한 시간이 필요하다.
본 발명의 기술적 과제는 프로그램 시간을 줄이는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 비휘발성 메모리 장치는, 복수의 비휘발성 메모리 셀을 각각 포함하는 제 1 및 제 2 플레인, 상기 제 1 및 제 2 플레인에 각각 대응되는 제 1 및 제 2 페이지 버퍼, 상기 제 1 및 제 2 페이지 버퍼에 저장된 데이터의 입출력 경로를 선택적으로 제어하는 입출력 제어부 및 상기 입출력 제어부와 연결된 플래시 인터페이스를 포함한다.
이하에서는 본 발명의 일 실시예에 따른 반도체 스토리지 시스템에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
먼저, 도 1을 참조하여, 본 발명의 실시예에 따른 비휘발성 메모리 장치에 대해서 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다. 여기서, 비휘발성 메모리 장치는 낸드 플래시 메모리를 이용한 메모리 장치로 예시하기로 한다.
도 1을 참조하면, 비휘발성 메모리 장치는 메모리 영역(100), 플래시 인터페이스(200) 및 호스트(300)를 포함한다.
메모리 영역(100)은 플래시 인터페이스(200)와 제 1 및 제 2 글로벌 라인 그룹(GIO0<0:31>, GIO1<0:31>)으로 연결된다. 여기서, 제 1 및 제 2 글로벌 라인 그룹(GIO0<0:31>, GIO1<0:31>)은 32비트의 데이터 대역폭을 갖는 것으로 예시한다. 여기서, 제 1 및 제 2 글로벌 라인 그룹(GIO0<0:31>, GIO1<0:31>)으로 구분하여 예시하나, 실질적으로는 서로 연결된 글로벌 라인이다. 설명의 편의상 각각의 페이지 버퍼(120, 140)에 연결된 신호 라인임을 예시하기 위함이다. 즉, 제 1 글로벌 라인 그룹(GIO0<0:31>)은 제 1 페이지 버퍼(120)와 연결된 신호 라인 그룹이며, 제 2 글로벌 라인 그룹(GIO1<0:31>)은 제 2 페이지 버퍼(140)와 연결된 신호 라인 그룹으로 정의할 수 있다. 이러한 제 1 및 제 2 글로벌 라인 그룹(GIO0<0:31>, GIO1<0:31>)을 제어하기 위한 별도의 신호는 필요하지 않다. 플레인 정보 및 페이지 정보를 포함하는 입력 어드레스에 대응하는 해당 제 1 및 제 2 플레인(110, 130)이 동작시, 각각에 연결된 페이지 버퍼(120, 140)도 구동될 수 있다.
플래시 인터페이스(200)는 호스트(300)와 데이터 입출력 라인(IO)으로 연결된다. 또한, 플래시 인터페이스(200)에는 다수의 패드가 구비되어, 제 1 및 제 2 글로벌 라인 그룹(GIO0<0:31>, GIO1<0:31>)과 신호를 송수신할 수 있다. 호스트(300)와 연결된 플래시 인터페이스(200)의 데이터 입출력 라인(IO)은 예를 들어 8개의 데이터 입출력 라인일 수 있다. 플래시 인터페이스(200)는 호스트(300)와 제어 명령, 어드레스 신호 및 데이터 신호를 송수신한다.
구체적으로, 메모리 영역(100)은 복수의 플레인(110, 130)을 포함한다.
제 1 플레인(110; PLANE #0)은 메모리 셀 어레이를 포함하는 복수의 페이지 들을 포함한다.
제 1 페이지 버퍼(120)는 제 1 플레인(110)내 페이지에 대한 리드 및 라이트 동작이 되도록 해당 페이지의 데이터를 임시 저장한다. 그리하여, 입력 어드레스에 의해 선택된 해당 페이지 버퍼의 데이터가 제 1 페이지 버퍼(120)를 이용하여 입출력될 수 있다. 또한, 제 1 페이지 버퍼(120)를 이용하여 통상적인 카피 백(copy back) 기능(function)을 지원할 수 있다.
카피 백 기능이란, 어느 특정 페이지에 대해 다른 페이지로 데이터를 복사하고 싶을 때, 메모리 영역(100)의 외측에 구비된 호스트(300)를 이용하지 않고 페이지 버퍼(120, 140)를 이용하여 동일 플레인 내의 다른 페이지로 데이터를 이동시키는 기능으로서, 플래시 메모리 영역내에서 직접 복사 동작을 수행하도록 지원하는 것이다.
제 1 플레인(110) 및 제 1 페이지 버퍼(120)와 대응되도록, 제 2 플레인(130; PLANE#1) 및 제 2 페이지 버퍼(140)가 구비된다.
제 2 플레인(130)은 메모리 셀 어레이를 포함하는 복수의 페이지들을 포함한다. 제 2 플레인(130)내 페이지들에 대응되는 제 2 페이지 버퍼(140)가 구비된다.
한편, 본 발명의 일 실시예에 따른 입출력 제어부(150)가 제 1 페이지 버퍼(120)와 제 2 페이지 버퍼(140)의 사이에 구비되어, 제어 신호(EN)에 응답하여 제 1 페이지 버퍼(120) 및 제 2 페이지 버퍼(140)의 데이터들의 입출력 경로를 제어할 수 있다. 다시 말하면, 입출력 제어부(150)는 동일 플레인에 제한받지 않고 카피 백 기능을 이용하여 서로 다른 플레인내 데이터들을 복사할 수 있다.
예를 들어, 제 1 플레인(110)내의 어느 페이지에 저장된 데이터를 제 2 플레인(130)내의 다른 페이지에 저장해야 할 경우, 종래에는 제 1 플레인(110)의 소스 페이지를 제 1 페이지 버퍼(120)에서 리드하여 저장한다. 이 후 저장된 데이터를 플래시 인터페이스(200)를 경유하여 호스트(300)에서 리드하고, 다시 호스트(300)는 리드한 데이터를 플래시 인터페이스(200)를 통해 제 2 페이지 버퍼(140)로 제공한다. 이후, 제2 페이지 버퍼(140)에 저장된 데이터가 제 2 플레인(130)의 프리(free) 페이지에 저장하였다.
이와 같이, 서로 다른 플레인의 페이지들을 이용하여 데이터를 저장하려면, 종래에는 플래시 인터페이스(200) 및 호스트(300)를 이용함에 따른 시간이 많이 소요되었다. 이뿐 아니라, 메모리 영역(100)의 글로벌 라인의 수는 32개 이상이나, 플래시 인터페이스(200)와 호스트(300)에 연결된 입출력 라인(IO 라인)의 수는 글로벌 라인의 수보다 적은 수, 통상 8개이다. 즉, 호스트(300)는 리드한 32개의 데이터를 소정 신호에 응답하여 8비트씩 나누어서 플래시 인터페이스(200)와 데이터를 송수신하게 된다. 따라서, 종래 기술에서는, 메모리 영역(100)으로부터 입출력되는 데이터의 대역폭과 호스트(300)에서 관여하는 데이터의 대역폭이 차이나므로, 이에 따른 데이터의 전달 속도가 제한되었다.
하지만, 본 발명의 일 실시예에 따른 입출력 제어부(150)는 제 1 플레인(110)내 소스 페이지 데이터를 제 2 플레인(130)의 타겟 페이지에 저장할 경우, 카피백 기능을 이용함으로써 호스트(300)를 이용하지 않도록 제어한다.
종래의 카피 백 기능은 동일 플레인내의 페이지들을 대상으로 소스 페이지를 타겟 페이지에 복사할 수 있었다.
하지만, 본 발명의 일 실시예에 따르면 서로 다른 플레인내의 페이지라 하더라도 호스트(300)를 이용하지 않고 직접 제 1 및 제 2 페이지 버퍼(120, 140)간에 데이터를 전달하여 다른 플레인의 페이지에 저장할 수 있다. 따라서, 소스 플레인과 타겟 플레인이 서로 다를지라도 호스트(300)를 이용하지 않으므로 데이터의 저장 시간이 감소될 수 있다. 또한, 메모리 영역(100)내에서의 제 1 및 제 2 글로벌 라인 그룹(GIO0<0:31>, GIO1<0:31>)을 이용하여 데이터 전송을 함으로써, 32비트의 대역폭을 그대로 이용하므로 데이터 송수신시 전달 속도가 빠르다.
이러한 서로 다른 플레인(110, 130)간의 데이터의 송수신을 제어하는 입출력 제어부(150)에 대해서는 후술하기로 한다.
도 2는 도 1에 따른 입출력 제어부(150)의 블록도이다.
도 2를 참조하면, 입출력 제어부(150)는 제 1 스위칭부(152), 제 2 스위칭부(154)를 포함한다.
제 1 스위칭부(152)는 제어 신호(EN)에 응답하여 제 1 글로벌 라인 그룹(GIO0<0:31>)의 신호 경로를 제 2 글로벌 라인 그룹(GIO1<0:31>) 및 DQ 패드(DQ<0:31>)에 선택적으로 제공할 수 있다.
또한, 제 2 스위칭부(154)는 제어 신호(EN)에 응답하여 제 2 글로벌 라인 그룹(GIO1<0:31>)의 신호 경로를 제 1 글로벌 라인 그룹(GIO0<0:31>) 및 DQ 패드(DQ<0:31>)에 선택적으로 제공할 수 있다.
여기서, 제어 신호(EN)는 테스트 모드 신호를 이용하여 활성화시킬 수 있다. 즉, 플레인의 제한없이 카피백 명령을 이용하고 싶을 경우, 활성화되는 신호로서 예시할 수 있다. 또한, 전술한 바와 같이 DQ 패드(DQ<0:31>)는 플래시 인터페이스(200)에 구비된 것으로 예시한다.
그리하여, 종래와 달리, 제어 신호(EN)에 응답하여 제 1 글로벌 라인 그룹(GIO0<0:31>)이 통상과 같이 플래시 인터페이스(200)내 DQ 패드(DQ<0:31>)에 연결될 뿐 아니라 본 발명의 일 실시예에 따르면 제 1 글로벌 라인 그룹(GIO0<0:31>)의 신호를 제 2 페이지 버퍼(도 1의 140 참조)에 전송할 수 있다. 마찬가지로, 제 2 글로벌 라인 그룹(GIO1<0:31>)의 신호를 제 1 페이지 버퍼(도 1의 120 참조)에 전송할 수 있다.
바꾸어 설명하면, 본 발명의 일 실시예에 따르면 호스트(300)의 관여없이, 메모리 영역(100) 내부적으로 제 1 페이지 버퍼(120)에 저장된 데이터가 제 2 페이지 버퍼(140)로 전송될 수 있는 신호의 경로를 제공할 수 있다.
도 3은 도 2에 따른 제 1 스위칭부(152)의 회로도이다. 제 2 스위칭부(154)의 구성 및 동작 원리는 제 1 스위칭부(152)와 유사하므로, 설명의 중복을 피하기 위하여 제 1 스위칭부(152)에 대해서 자세히 설명하기로 한다.
도 3을 참조하면, 제 1 스위칭부(152)는 각각의 제 1 글로벌 라인 그룹(GIO0<0:31>)마다 연결된 전송 유닛(1521, 1522..)을 포함한다.
우선, 제 1 전송 유닛(1521)은 제어 신호(EN)에 응답하여 제 1 글로벌 라인 그룹(GIO0<0:31>)의 제 1 글로벌 라인(GIO0<0>)의 신호 경로를 제 2 글로벌 라인 그룹(GIO1<0:31>)의 제 1 글로벌 라인(GIO1<0>)으로 연결하거나, DQ 패드(DQ<0>)에 연결한다.
유사한 원리로, 제 2 전송 유닛(1522)은 제어 신호(EN)에 응답하여 제 1글로벌 라인 그룹(GIO0<0:31>)의 제 2 글로벌 라인(GIO0<1>)의 신호 경로를 제 2 글로벌 라인 그룹(GIO1<0:31>)의 제 2 글로벌 라인(GIO1<1>) 및 DQ 패드(DQ<1>)에 선택적으로 제공한다.
이러한 제 1 전송 유닛(1521)은 제 1 및 제 2 전송 게이트(TR1, TR2)와 인버터(INV1)를 포함한다.
마찬가지로, 제 2 전송 유닛(1522)은 제 3 및 제 4전송 게이트(TR3, TR4)와 인버터(INV2)를 포함한다.
다시 도 1 내지 도 3을 참조하여, 플레인의 제한없는 카피백 모드를 실행하는 경우를 예시하여 설명하기로한다.
예를 들어, 제 1 플레인(110)의 소스 페이지 데이터를 제 2 플레인(130)의 타겟 페이지에 저장해야 하는 경우일 수 있다.
이 때, 통상의 카피백 리드 명령을 이용하여, 제 1 플레인(110)의 소스 페이지의 데이터를 제 1 페이지 버퍼(120)로 리드한다. 물론, 이 경우에는 카피백 리드 명령시 제 1 플레인(110)의 소스 페이지에 해당하는 어드레스가 입력된다.
이후, 플레인의 제한없는 새로운 카피백 명령(미도시)에 응답하여 제어 신호(EN)를 활성화시킨다. 상기의 새로운 카피백 명령(미도시)에는 제 2 플레인(130)의 타겟 페이지에 해당하는 어드레스가 입력된다.
계속해서, 활성화된 하이 레벨의 제어 신호(EN)에 응답하여 제 1 전송 게이 트(TR1)가 턴온되고, 제 2 전송 게이트(TR2)는 턴오프된다.
이로써, 제 1 글로벌 라인 그룹(GIO0<0:31>)의 제 1 글로벌 라인(GIO0<0>)의 신호 경로를 제 2 글로벌 라인 그룹(GIO1<0:31>)의 제 1 글로벌 라인(GIO1<0>)으로 연결할 수 있다. 이와 같이, 제 1 페이지 버퍼(도 1의 120 참조)의 데이터가 32비트 대역폭을 유지하며 제 1 글로벌 라인 그룹(GIO0<0:31>)으로부터 제 2 글로벌 라인 그룹(GIO1<0:31>)을 통해 전송되어 제 2 페이지 버퍼(도 1의 140 참조)에 저장될 수 있다. 이후, 제 2 페이지 버퍼(도 1의 140 참조)의 데이터가 해당 어드레스에 대응되는 제 2 플레인(도 1의 130 참조)의 타겟 페이지로 이동되어 저장될 수 있다.
만약, 노말 명령시, 제어 신호(EN)는 비활성화된다. 이 경우, 비활성화된 로우 레벨의 제어 신호(EN)에 응답하여 제 2 전송 게이트(TR2)가 턴온되고, 제 1 전송 게이트(TR1)는 턴오프된다. 따라서, 제 1 글로벌 라인 그룹(GIO0<0:31>)의 제 1 글로벌 라인(GIO0<0>)의 신호가 패드(DQ<0>)에 전달된다.
본 발명의 일 실시예에 따른 플레인의 제한없는 실질적인 데이터의 프로그램 시간은, 제 1 플레인(110)으로부터 제 1 페이지 버퍼(120)로 소스 데이터를 리드하는 시간(tR), 소스 데이터를 제 1 글로벌 라인 그룹(GIO0<0:31>) 및 제 2 글로벌 라인 그룹(GIO1<0:31>)을 이용하여 전달하는 시간(tTR) 및 제 2 페이지 버퍼(140)로부터 제 2 플레인(130)의 타겟 페이지에 저장하는 프로그램 시간(tPROG)가 될 것이다.
즉, 종래와 같이, 플래시 인터페이스(200)와 호스트(300)간에 8bit 단 위(byte)의 데이터 전달 시간, 다시 호스트(300)로부터 플래시 인터페이스(200)로 데이터의 전달 시간을 감소시킬 수 있다. 호스트(300)를 자주 참조한다는 것은 그만큼 시스템의 부하(load)를 가중시키므로 데이터의 처리 속도가 저하되는 것은 당연하다.
전술한 바와 같이, 본 발명의 일 실시예에 따르면 간단한 스위칭 회로를 구비하고 카피백 명령을 이용하여, 서로 다른 플레인간에도 데이터 전송을 메모리 영역내에서 직접 제어할 수 있다. 이로써, 대역폭의 변경 없이, 또한 호스트(300)로의 전달없이 데이터 저장을 수행하므로, 데이터 전송 및 데이터 프로그램 시간을 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도,
도 2는 도 1에 따른 입출력 제어부의 블록도, 및
도 3은 도 2에 따른 제 1 스위칭부의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 호스트 인터페이스 120: 버퍼부
130: MCU 140: 메모리 컨트롤러
150: 메모리 영역

Claims (7)

  1. 복수의 비휘발성 메모리 셀을 각각 포함하는 제 1 및 제 2 플레인;
    상기 제 1 및 제 2 플레인에 각각 대응되는 제 1 및 제 2 페이지 버퍼;
    상기 제 1 및 제 2 페이지 버퍼에 저장된 데이터의 입출력 경로를 선택적으로 제어하는 입출력 제어부;
    상기 입출력 제어부와 연결된 플래시 인터페이스; 및
    상기 플래시 인터페이스와 연결된 호스트를 포함하되,
    상기 입출력 제어부는, 상기 호스트로부터 데이터의 제공 없이 상기 제 1 플레인의 소스 페이지에 저장된 데이터를 상기 제 2 플레인의 타겟 페이지에 또는 상기 제 2 플레인의 소스 페이지에 저장된 데이터를 상기 제 1 플레인의 타겟 페이지에 저장하는 카피 백 프로그램 동작 동안, 상기 입출력 경로를 선택적으로 제어하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 입출력 제어부는,
    제어 신호에 응답하여 상기 제 1 페이지 버퍼 및 상기 제 2 페이지 버퍼 상호간의 상기 데이터 송수신의 경로 및 상기 제 1 및 상기 제 2 페이지 버퍼와 상기 플래시 인터페이스간에 상기 데이터 송수신의 경로를 선택적으로 제공하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 제어 신호는, 상기 호스트를 배제하고 상기 제 1 및 제 2 플레인간 데이터 전송 허용시 활성화되는 테스트 모드 신호인 비휘발성 메모리 장치.
  4. 제 2항에 있어서,
    상기 입출력 제어부는,
    상기 제어 신호가 활성화되면 상기 제 1 페이지 버퍼 및 상기 제 2 페이지 버퍼내 저장된 데이터를 상호간에 송수신되도록 허용하는 비휘발성 메모리 장치.
  5. 제 2항에 있어서,
    상기 입출력 제어부는,
    상기 제어 신호가 비활성화되면 상기 제 1 및 상기 제 2 페이지 버퍼와 상기 플래시 인터페이스간에 상기 데이터 송수신의 경로를 제공하는 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 제 1 페이지 버퍼에 연결된 제 1 글로벌 라인 그룹; 및
    상기 제 2 페이지 버퍼에 연결된 제 2 글로벌 라인 그룹을 더 포함하는 비휘발성 메모리 장치.
  7. 제 5항에 있어서,
    상기 플래시 인터페이스와 상기 호스트는 데이터 라인으로 연결되는 것을 더 포함하며,
    상기 데이터 라인의 수는 상기 제 1 및 제 2 글로벌 라인 그룹보다 더 작은 수인 비휘발성 메모리 장치.
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