KR100673013B1 - 메모리 컨트롤러 및 그것을 포함한 데이터 처리 시스템 - Google Patents

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KR100673013B1 KR1020050087794A KR20050087794A KR100673013B1 KR 100673013 B1 KR100673013 B1 KR 100673013B1 KR 1020050087794 A KR1020050087794 A KR 1020050087794A KR 20050087794 A KR20050087794 A KR 20050087794A KR 100673013 B1 KR100673013 B1 KR 100673013B1
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memory controller
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김태균
최영준
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Abstract

여기에 제공되는 데이터 처리 시스템은 페이지 데이터를 임시 저장하기 위한 버퍼 메모리를 갖는 원낸드 플래시 메모리와; 그리고 상기 원낸드 플래시 메모리의 읽기 동작을 제어하며, 스피드-업 버퍼를 갖는 제 1 메모리 컨트롤러를 포함하며, 상기 버퍼 메모리에 저장된 페이지 데이터는 소정 단위로 상기 스피드-업 버퍼를 통해 외부로 순차적으로 출력된다.

Description

메모리 컨트롤러 및 그것을 포함한 데이터 처리 시스템{MEMORY CONTROLLER AND DATA PROCESSING SYSTEM WITH THE SAME}
도 1은 낸드 플래시 메모리를 포함한 일반적인 데이터 처리 시스템을 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 데이터 처리 시스템에서 원낸드 플래시 메모리에서 DRAM으로의 데이터 전송 동작을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 따른 데이터 처리 시스템을 보여주는 블록도이다.
도 4는 도 3에 도시된 데이터 처리 시스템에서 원낸드 플래시 메모리에서 DRAM으로의 데이터 전송 동작을 설명하기 위한 도면이다.
도 5는 도 3에 도시된 메모리 컨트롤러를 개략적으로 보여주는 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
110 : CPU 120 : DMA
130, 140 : 메모리 컨트롤러 150 : DRAM
160 : 원낸드 플래시 메모리
본 발명은 메모리 시스템에 관한 것이다. 좀 더 구체적으로는, 메모리 컨트롤러 및 그것을 포함한 데이터 처리 시스템에 관한 것이다.
시장의 요구에 따라 반도체 장치의 크기는 점차적으로 작아지고 있다. 이와 더불어, 다양한 기능들을 갖는 기능 블록들이 단일의 칩 상에 집적되는 시스템 온 칩의 구현이 시장의 주된 흐름이 되고 있다. 시스템 온 칩의 일예는 퓨젼 메모리이다. 퓨젼 메모리는 기본 메모리 기능에 다른 특성의 메모리나 비메모리 칩 등 다양한 메모리와 로직을 함께 넣어 복합화시킨 메모리 제품이다. 시스템 사양에 적합한 소프트웨어까지 동시에 제공하는 일종의 시스템 메모리로 디지털 가전 제품들이 복합화, 고성능화하면서 단순 메모리 반도체 하나만으로는 부족해 플래시 메모리나 S램 및 로직을 하나의 칩에 집적한 차세대 메모리이다. 퓨젼 메모리의 일예는 원낸드 플래시 메모리이다. 원낸드 플래시 메모리의 일예가 "NAND FLASH MEMORY & SMARTMEDIA"라는 제목의 데이터북(2003년 9월자로 발행됨, pp. 635-652)에 게재되어 있다.
원낸드 플래시 메모리를 포함한 일반적인 데이터 처리 시스템을 개략적으로 보여주는 블록도가 도 1에 도시되어 있다. 도 1을 참조하면, 일반적인 데이터 처리 시스템은, 예를 들면, 모바일 폰이며, 중앙처리장치(CPU)(10), DMA(20), 제 1 및 제 2 메모리 컨트롤러들(30, 40), 워크 메모리로서 사용되는 DRAM(50), 그리고 원낸드 플래시 메모리(60)를 포함한다. DRAM(50) 및 원낸드 플래시 메모리(60)는 제 1 메모리 컨트롤러(30) 및 제 2 메모리 컨트롤러(40)에 의해서 각각 제어된다.
CPU(10)에 의해서 요구되는 데이터가 워크 메모리로서 DRAM(50)에 존재하지 않는 경우, CPU(10)는 메모리 컨트롤러(40)로 명령 및 어드레스를 전달한다. 메모리 컨트롤러(40)는 입력된 명령 및 어드레스를 정해진 인터페이스 방식에 따라 원낸드 플래시 메모리(60)에 기입한다. 이후, 원낸드 플래시 메모리(60)는 명령 및 어드레스가 입력될 때 읽기/쓰기 동작을 자동적으로 수행한다. 원낸드 플래시 메모리(60)의 메모리 코어(61)로부터 읽혀진 페이지 데이터는 원낸드 플래시 메모리(60) 내부에 존재하는 버퍼 메모리(62)에 임시 저장된다. 버퍼 메모리(62)에 저장된 페이지 데이터는 일정 단위로 워크 메모리로서 DRAM(50)으로 전송된다. 요구되는 양의 데이터가 DRAM(50)으로 전송되면, CPU(10)는 DRAM(50)으로부터 요구되는 데이터를 가져간다. 좀 더 구체적으로 설명하면, 다음과 같다.
CPU(10)의 요청에 따라 원낸드 플래시 메모리(60)의 읽기 동작이 시작되면, 메모리 코어(61)에서 버퍼 메모리(62)로 한 페이지의 데이터(또는 페이지 데이터라 불림)가 전송된다. 예를 들면, 페이지 데이터는 nK-워드 데이터(n은 1 또는 그 보다 큰 정수, K=1024)이다. 그 다음에, 페이지 데이터는 메모리 컨트롤러(40)의 제어하에 일정 단위(예를 들면, 16-워드 단위)로 DMA(20)의 버퍼 메모리(21)로 전송된다. 이하, 이러한 읽기 동작을 호스트 읽기 동작이라 칭하며, 도 2에 도시된 바와 같이, 호스트 읽기 동작은 약 300㎱의 시간(T1)을 필요로 한다. DMA(20)의 버퍼 메모리(21)에 전송된 16-워드 데이터는 워크 메모리로서 DRAM(50)에 쓰여진다. 이하, 이러한 쓰기 동작을 호스트 쓰기 동작이라 칭하며, 도 2에 도시된 바와 같이, 호스트 쓰기 동작은 약 45㎱의 시간(T2)을 필요로 한다. 호스트 읽기 및 쓰기 동작들의 반복에 의해서 페이지 데이터가 워크 메모리(50)로 모두 전송된다.
도 2에서 알 수 있듯이, 16-워드 데이터가 원낸드 플래시 메모리(60)에서 DMA(20)의 버퍼(21)로 전송되고 DMA(20)의 버퍼(21)에서 DRAM(50)으로 16-워드 데이터가 모두 전송된 후, 다음의 16-워드 데이터가 앞서 설명된 호스트 읽기 및 쓰기 동작들을 통해 DRAM(50)으로 전송된다. 그러한 까닭에, 원낸드 플래시 메모리(60)에서 DRAM(50)으로 페이지 데이터를 전송하는 데 많은 시간이 소요된다. 이와 더불어, CPU(10)는 페이지 데이터를 읽기 위해서 메모리 컨트롤러(40)로 명령 및 어드레스를 전송하여야 한다. 즉, 페이지 데이터를 DRAM(50)으로 옮기기 위해서는 매번 CPU(10)의 개입이 요구된다. 이는 CPU(10)의 부담이 증가됨을 의미한다.
본 발명의 목적은 원낸드 플래시 메모리의 성능을 최적화시킬 수 있는 메모리 컨트롤러 및 그것을 포함한 데이터 처리 시스템을 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 본 발명에 따른 데이터 처리 시스템은 페이지 데이터를 임시 저장하기 위한 버퍼 메모리를 갖는 원낸드 플래시 메모리와; 그리고 상기 원낸드 플래시 메모리의 읽기 동작을 제어하며, 스피드-업 버퍼를 갖는 제 1 메모리 컨트롤러를 포함하며, 상기 버퍼 메모리에 저장된 페이지 데이터는 소정 단위로 상기 스피드-업 버퍼를 통해 외부로 순차적으로 출력된다.
이 실시예에 있어서, 데이터 처리 시스템은 워크 메모리와; 상기 워크 메모리를 제어하는 제 2 메모리 컨트롤러와; 그리고 버퍼를 갖는 디엠에이를 더 포함하며, 상기 스피드-업 버퍼로부터 출력된 데이터는 상기 디엠에이의 버퍼에 임시 저장된다.
이 실시예에 있어서, 상기 디엠에이의 버퍼에 저장된 데이터는 상기 제 2 메모리 컨트롤러를 통해 상기 워크 메모리에 저장된다.
이 실시예에 있어서, 상기 버퍼 메모리에서 상기 스피드-업 버퍼로의 데이터 전송이 이루어지는 동안, 상기 스피드-업 버퍼에서 상기 디엠에이의 버퍼로의 데이터 전송 및 상기 디엠에이의 버퍼에서 상기 워크 메모리의 데이터 전송이 수행된다.
이 실시예에 있어서, 상기 스피드-업 버퍼 및 상기 디엠에이의 버퍼는 피포로 구성된다.
이 실시예에 있어서, 상기 제 1 메모리 컨트롤러는 중앙처리장치로부터 제공되는 명령 및 어드레스 정보를 저장하기 위한 레지스터 세트를 더 포함한다.
이 실시예에 있어서, 복수의 페이지 데이터가 상기 중앙처리장치에 의해서 요구되는 경우, 상기 제 1 메모리 컨트롤러는 상기 스피드-업 버퍼를 통해 페이지 데이터가 모두 전송될 때마다 다음의 페이지 데이터에 대한 읽기 동작이 수행되도록 상기 레지스터 세트에 저장된 정보에 의거하여 상기 원낸드 플래시 메모리를 제어한다.
이 실시예에 있어서, 상기 제 1 메모리 컨트롤러는 상기 외부와 통신하기 위 한 AHB 인터페이스를 더 포함한다.
이 실시예에 있어서, 상기 제 1 메모리 컨트롤러는 버퍼를 갖는 디엠에이를 더 포함하며, 상기 스피드-업 버퍼로부터 출력된 데이터는 상기 디엠에이의 버퍼에 임시 저장된다.
이 실시예에 있어서, 상기 디엠에이의 버퍼에 저장된 데이터는 제 2 메모리 컨트롤러를 통해 워크 메모리에 저장된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 메모리 장치로서 원낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 3은 본 발명에 따른 데이터 처리 시스템을 보여주는 블록도이고, 도 4는 도 3에 도시된 데이터 처리 시스템에서 원낸드 플래시 메모리에서 DRAM으로의 데이 터 전송 동작을 설명하기 위한 도면이다.
먼저 도 3을 참조하면, 본 발명에 따른 데이터 처리 시스템은 CPU(110), DMA(120), 메모리 컨트롤러들(130, 140), DRAM(150), 그리고 원낸드 플래시 메모리(160)를 포함한다. DRAM(150) 및 원낸드 플래시 메모리(160)는 메모리 컨트롤러들(130, 140)에 의해서 각각 제어된다. 메모리 컨트롤러(140)는 원낸드 플래시 메모리(160)에 대한 액세스가 CPU(110) 또는 DMA(120)에 의해서 요구될 때 원낸드 플래시 메모리(160)를 제어한다. 특히, 본 발명에 따른 메모리 컨트롤러(140)는 원낸드 플래시 메모리(160)의 최적 성능을 구현하기 위한 구조 및 프로토콜을 지원하도록 구성되며, 이는 이후 상세히 설명될 것이다.
메모리 컨트롤러(140)는 스피드-업 버퍼(141)와 레지스터 세트(142)를 포함한다. 레지스터 세트(142)는 CPU(110)에서 제공되는 각종 정보(예를 들면, 어드레스 및 명령)를 저장하는 데 사용된다. 메모리 컨트롤러(140)는 레지스터 세트(142)에 저장된 정보에 따라 원낸드 플래시 메모리(160)와 통신한다. 예를 들면, 레지스터 세트(142)에 읽기 명령이 설정되는 경우, 메모리 컨트롤러(140)는 정해진 타이밍에 따라 원낸드 플래시 메모리(160)로 어드레스 및 명령을 출력한다. 여기서, 어드레스는 버퍼 어드레스, 페이지 어드레스, 블록 어드레스, 등을 포함한다. 읽기 동작이 완료되었음을 알리는 정보가 원낸드 플래시 메모리(160)로부터 입력될 때, 메모리 컨트롤러(140)는 원낸드 플래시 메모리(160)로부터 일정 단위(예를 들면, 16-워드 단위)로 데이터를 가져오며, 가져온 데이터를 스피드-업 버퍼(141)에 임시 저장한다. 메모리 컨트롤러(140)는 DMA(120)에게 스피드-업 버퍼(141)에 데이터가 저장되었음을 알린다.
이 실시예에 있어서, 메모리 컨트롤러(140) 및 DMA(120)의 버퍼들(141, 121)은 잘 알려진 피포(FIFO) 메모리로 구성된다.
원낸드 플래시 메모리(160)는 메모리 코어(161)와 버퍼 메모리(162)를 포함한다. 비록 도면에는 도시되지 않았지만, 원낸드 플래시 메모리(160)에는 이 분야에 잘 알려진 스테이트 머신, ECC, 레지스터 세트, 등이 더 제공된다. 버퍼 메모리(162)는 듀얼 버퍼링 동작을 수행하도록 구성된다. 즉, 버퍼 메모리(162)는 2개의 SRAM 버퍼들로 구성된다. 원낸드 플래시 메모리(160)는 다양한 기능들을 지원한다. 예를 들면, 원낸드 플래시 메모리(160)는 단일 블록 소거 동작(single block erase), 멀티-블록 소거(multi-block erase), 락/언락/락-타이트 동작들, 카피백 동작, OTP 및 스페어 영역 액세스 동작, 검증 읽기 동작, 파이프라인 읽기-어헤드 동작, 블록/캐쉬 읽기 동작들, 등을 지원한다. 특히, 블록 읽기 동작시, 원낸드 플래시 메모리(160)는 메모리 컨트롤러(140)로부터 명령 및 어드레스에 의거하여 하나의 메모리 블록에 저장된 모든 데이터를 자동적으로 메모리 컨트롤러(140)로 전송한다.
원낸드 플래시 메모리에서 DRAM으로의 데이터 전송 동작이 도 3 및 도 4를 참조하여 이하 설명될 것이다.
CPU(110)에 의해서 요구되는 데이터가 워크 메모리로서 DRAM(150)에 존재하지 않는 경우, CPU(110)는 메모리 컨트롤러(140)로 명령 및 어드레스를 전달한다. 메모리 컨트롤러(140)에 입력된 명령 및 어드레스는 레지스터 세트(142)에 저장된 다. 메모리 컨트롤러(140)는 레지스터 세트(142)에 어드레스 및 명령이 입력되면 정해진 인터페이스 방식에 따라 원낸드 플래시 메모리(160)로 어드레스 및 명령을 출력한다. 일단 명령 및 어드레스가 입력될 때, 원낸드 플래시 메모리(160)는 읽기 동작을 자동적으로 수행한다. 예를 들면, 원낸드 플래시 메모리(160)의 스테이트 머신의 제어에 따라 메모리 코어(161)에서 버퍼 메모리(162)로 페이지 데이터가 전송된다. 원낸드 플래시 메모리(160)는 메모리 코어(161)에서 버퍼 메모리(162)로 페이지 데이터가 모두 전송되었음을 메모리 컨트롤러(140)에게 알린다. 이후, 버퍼 메모리(162)에 저장된 페이지 데이터는 일정 단위(예를 들면, 16-워드 단위)로 워크 메모리로서 DRAM(50)으로 순차적으로 전송된다. 좀 더 구체적으로 설명하면, 다음과 같다.
16-워드 데이터는, 도 4에 도시된 바와 같이, T1 시간(예를 들면, 300㎱) 동안 원낸드 플래시 메모리(160)의 버퍼 메모리(162)에서 메모리 컨트롤러(140)의 스피드-업 버퍼(141)로 전송된다. 일단 메모리 컨트롤러(140)의 스피드-업 버퍼(141)에 16-워드 데이터가 저장되면, 도 4에 도시된 바와 같이, T2 시간(예를 들면, 45㎱) 동안 DMA(120)의 제어에 따라 스피드-업 버퍼(141)에서 DMA(120)의 버퍼 메모리(121)로 16-워드 데이터가 전송된다. 마찬가지로, 일단 DMA(120)의 버퍼 메모리(121)에 16-워드 데이터가 저장되면, 도 4에 도시된 바와 같이, T3 시간(예를 들면, 45㎱) 동안 메모리 컨트롤러(130)의 제어에 따라 DMA(120)의 버퍼 메모리(121)에서 DRAM(150)으로 16-워드 데이터가 전송된다. 도 4에서 알 수 있듯이, 스피드-업 버퍼(141)에서 DMA(120)의 버퍼 메모리(121)로 16-워드 데이터가 전송됨과 동시 에, 다음의 16-워드 데이터는 T1 시간 동안 원낸드 플래시 메모리(160)의 버퍼 메모리(162)에서 메모리 컨트롤러(140)의 스피드-업 버퍼(141)로 전송되기 시작한다. 이후, 원낸드 플래시 메모리(160)의 버퍼 메모리(162)에 저장된 데이터는 앞서 설명된 것과 동일한 전송 방식으로 스피트-업 버퍼(141) 및 버퍼 메모리(121)를 통해 DRAM(150)으로 전송될 것이다.
앞서의 설명으로부터 알 수 있듯이, 원낸드 플래시 메모리(160)에서 메모리 컨트롤러(140)로 연속적으로 데이터가 전송되는 동안, 스피드-업 버퍼(141)에서 버퍼 메모리(121)로의 데이터 전송 및 버퍼 메모리(121)에서 DRAM(150)으로의 데이터 전송이 이루어진다. 결과적으로, 스피드-업 버퍼(141)에서 버퍼 메모리(121)로 데이터를 전송하는 데 필요한 시간(T2)과 버퍼 메모리(121)에서 DRAM(150)으로 데이터를 전송하는 데 필요한 시간(T3)이 데이터 전송 시간(T1)에 의해서 새도우된다. 이러한 새도우 기법을 통해 원낸드 플래시 메모리(160)의 최적 성능을 구현하는 것이 가능하다.
도 1 및 도 3에 도시된 시스템들에서 1K-워드 데이터를 전송하는 데 걸리는 시간을 비교하여 보면, 도 1에 도시된 시스템은 1K-워드 데이터를 전송하기 위해서 (T1+T2)*1024의 시간을 필요로 한다. 이에 반해서, 도 3에 도시된 본 발명의 시스템은 1K-워드 데이터를 전송하기 위해서 T1*1024의 시간을 필요로 한다. 따라서, 듀얼 버퍼링 방식에 따라 캐쉬/블록 읽기 동작을 지원하는 원낸드 플래시 메모리 장치의 성능을 최적화하는 것이 용이하다.
본 발명에 따른 메모리 컨트롤러(140)는 원낸드 플래시 메모리(160)의 페이 지들에 대한 액세스가 CPU(110)로부터 요구될 때 CPU(110)의 개입을 최소화시킬 수 있다. 예를 들면, CPU(110)는 요구되는 페이지들의 어드레스 정보를 한 번에 메모리 컨트롤러(140)의 레지스터 세트(142)에 설정한다. 일단 메모리 컨트롤러(140)의 레지스터(142)에 CPU(110)에 의해서 요구되는 페이지들의 어드레스 정보가 설정되면, 메모리 컨트롤러(140)는 한 페이지 분량의 데이터가 앞서 언급된 전송 방식에 따라 DRAM(150)으로 모두 전송될 때마다 레지스터 세트(142)에 저장된 어드레스 정보에 따라 다음 페이지에 대한 읽기 동작을 제어한다. 이러한 제어 방식에 의하면, 요구되는 페이지들 각각에 대한 어드레스 정보를 레지스터 세트(140)에 설정하는 데 필요한 CPU(110)의 개입을 줄일 수 있다. 즉, CPU(110)의 부담을 줄이는 것이 가능하다.
도 5는 도 3에 도시된 메모리 컨트롤러를 개략적으로 보여주는 블록도이다.
도 5를 참조하면, 본 발명에 따른 메모리 컨트롤러(140)는 스피드-업 버퍼(141), 레지스터 세트(142), 제 1 인터페이스로서 AHB 인터페이스 블록(143), 제 2 인터페이스로서 원낸드 인터페이스 블록(144), 그리고 커맨드 포맷터 엔진(command formatter engine)(145)을 포함한다. 스피드-업 버퍼(141)는 커맨드 포맷터 엔진(145)에 의해서 제어되며, 원낸드 인터페이스 블록(144)을 통해 원낸드 플래시 메모리(160)로부터 전송되는 데이터(예를 들면, 16-워드 데이터)를 임시 저장한다. 스피드-업 버퍼(141)의 크기는 응용처에 따라 가변될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 스피드-업 버퍼(141)에 저장된 데이터는 AHB 인터페이스 블록(143)을 통해 DMA(120)의 버퍼(121)로 전송될 것이다. 레지스터 세 트(142)는 파라미터 모듈(parameter module)로, DMA(120) 또는 CPU(110)로부터 제공되는 어드레스, 명령, 등을 저장하는 데 사용된다.
AHB 인터페이스 블록(143)은 AMBA AHB 2.0 라이트 프로토콜(AMBA AHB 2.0 lite protocol)을 위한 AHB 표준 버스 프로토콜을 구현하는 데 필요한 모든 신호들을 포함한다. 커맨드 포맷터 엔진(145)은 원낸드 플래시 메모리(160)를 제어하기 위해 명령 및 데이터를 포맷한다. 커맨드 포맷터 엔진(145)은 맵핑 프로토콜을 수행하고, 액세스 타이밍을 제어하며, 원낸드 플래시 메모리(160)로 명령을 출력한다. 앞서 설명된 바와 같이, 원낸드 플래시 메모리(160)의 페이지들에 대한 액세스가 CPU(110)로부터 요구될 때 CPU(110)의 개입을 최소화하기 위해서, CPU(110)는 요구되는 페이지들의 어드레스 정보를 한 번에 메모리 컨트롤러(140)의 레지스터 세트(142)에 설정한다. 일단 레지스터 세트(142)에 CPU(110)에 의해서 요구되는 페이지들의 어드레스 정보가 설정되면, 커맨드 포맷터 엔진(145)은 한 페이지 분량의 데이터가 앞서 언급된 전송 방식에 따라 DRAM(150)으로 모두 전송될 때마다 레지스터 세트(142)에 저장된 어드레스 정보에 따라 다음 페이지에 대한 읽기 동작을 제어한다. 이는 스피드-업 버퍼(141)에 로드된 16-워드 데이터를 카운트함으로써 이루어질 수 있다.
도 6은 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 보여주는 블록도이다. 도 6에 도시된 데이터 처리 시스템은 다음과 같은 차이점을 제외하면 도 3에 도시된 것과 실질적으로 동일하다. 도 6에 도시된 바와 같이, 메모리 컨트롤러(140)는 DMA(120)를 포함하도록 구성되며, 메모리 컨트롤러(140)에 포함된 DMA(120)의 기능은 도 3에 도시된 것과 실질적으로 동일하다. 따라서, 도 6에 도시된 데이터 처리 시스템의 설명은 생략된다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 스피드-업 버퍼(141)에서 버퍼 메모리(121)로 데이터를 전송하는 데 필요한 시간(T2)과 버퍼 메모리(121)에서 DRAM(150)으로 데이터를 전송하는 데 필요한 시간(T3)이 데이터 전송 시간(T1)에 의해서 새도우되게 함으로써, 원낸드 플래시 메모리의 최적 성능을 구현하는 것이 가능하다. 또한, 원낸드 플래시 메모리(160)의 페이지들에 대한 액세스가 CPU(110)로부터 요구될 때, 요구되는 페이지들의 어드레스 정보를 한 번에 메모리 컨트롤러(140)의 레지스터 세트(142)에 설정함으로써 CPU(110)의 개입을 최소화시키는 것이 가능하다.

Claims (10)

  1. 페이지 데이터를 임시 저장하기 위한 버퍼 메모리를 갖는 원낸드 플래시 메모리와; 그리고
    상기 원낸드 플래시 메모리의 읽기 동작을 제어하며, 스피드-업 버퍼를 갖는 제 1 메모리 컨트롤러를 포함하며,
    상기 버퍼 메모리에 저장된 페이지 데이터는 소정 단위로 상기 스피드-업 버퍼를 통해 외부로 순차적으로 출력되는 데이터 처리 시스템.
  2. 제 1 항에 있어서,
    워크 메모리와;
    상기 워크 메모리를 제어하는 제 2 메모리 컨트롤러와; 그리고
    버퍼를 갖는 디엠에이를 더 포함하며, 상기 스피드-업 버퍼로부터 출력된 데이터는 상기 디엠에이의 버퍼에 임시 저장되는 데이터 처리 시스템.
  3. 제 2 항에 있어서,
    상기 디엠에이의 버퍼에 저장된 데이터는 상기 제 2 메모리 컨트롤러를 통해 상기 워크 메모리에 저장되는 데이터 처리 시스템.
  4. 제 3 항에 있어서,
    상기 버퍼 메모리에서 상기 스피드-업 버퍼로의 데이터 전송이 이루어지는 동안, 상기 스피드-업 버퍼에서 상기 디엠에이의 버퍼로의 데이터 전송 및 상기 디엠에이의 버퍼에서 상기 워크 메모리의 데이터 전송이 수행되는 데이터 처리 시스템.
  5. 제 4 항에 있어서,
    상기 스피드-업 버퍼 및 상기 디엠에이의 버퍼는 피포로 구성되는 데이터 처리 시스템.
  6. 제 1 항에 있어서,
    상기 제 1 메모리 컨트롤러는 중앙처리장치로부터 제공되는 명령 및 어드레스 정보를 저장하기 위한 레지스터 세트를 더 포함하는 데이터 처리 시스템.
  7. 제 6 항에 있어서,
    복수의 페이지 데이터가 상기 중앙처리장치에 의해서 요구되는 경우, 상기 제 1 메모리 컨트롤러는 상기 스피드-업 버퍼를 통해 페이지 데이터가 모두 전송될 때마다 다음의 페이지 데이터에 대한 읽기 동작이 수행되도록 상기 레지스터 세트에 저장된 정보에 의거하여 상기 원낸드 플래시 메모리를 제어하는 데이터 처리 시스템.
  8. 제 1 항에 있어서,
    상기 제 1 메모리 컨트롤러는 상기 외부와 통신하기 위한 AHB 인터페이스를 더 포함하는 데이터 처리 시스템.
  9. 제 1 항에 있어서,
    상기 제 1 메모리 컨트롤러는 버퍼를 갖는 디엠에이를 더 포함하며, 상기 스피드-업 버퍼로부터 출력된 데이터는 상기 디엠에이의 버퍼에 임시 저장되는 데이터 처리 시스템.
  10. 제 9 항에 있어서,
    상기 디엠에이의 버퍼에 저장된 데이터는 제 2 메모리 컨트롤러를 통해 워크 메모리에 저장되는 데이터 처리 시스템.
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