KR100590388B1

KR100590388B1 - 멀티-플레인 타입 플래쉬 메모리 장치와, 그 프로그램 동작및 리드 동작 제어 방법

Info

Publication number: KR100590388B1
Application number: KR1020050020169A
Authority: KR
Inventors: 유병성
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-03-10
Filing date: 2005-03-10
Publication date: 2006-06-19
Also published as: US20060203548A1; TW200632919A; JP5052784B2; TWI272616B; US8347042B2; JP2011192385A; US20090238005A1; DE102005033662A1; JP2006252747A; CN1832039A; CN100468575C

Abstract

본 발명은 멀티-플레인 타입 플래쉬 메모리 장치와, 그 프로그램 동작 및 리드 동작 제어 방법에 관한 것으로, 본 발명에 따른 플래쉬 메모리 장치는, 복수의 메모리 셀 블록들을 각각 포함하는 복수의 플레인들; 각각이 입력 데이터들을 래치하여 대응하는 플레인에 출력하거나 또는 대응하는 플레인으로부터 수신되는 출력 데이터들을 래치하여 출력하는 페이지 버퍼들; 각각이 캐쉬 입력 제어 신호들 중 하나에 응답하여 입력 데이터들 또는 래치된 출력 데이터들을 저장하고, 그 저장된 데이터들을 캐쉬 출력 제어 신호들 중 하나에 응답하여 대응하는 페이지 버퍼 또는 외부 장치에 출력하는 캐쉬 버퍼들; 및 복수의 비트들을 포함하는 칩 인에이블 신호와 커맨드 신호에 응답하여 캐쉬 입력 제어 신호들과 캐쉬 출력 제어 신호들을 발생하는 제어 로직 회로를 포함한다. 본 발명에서는 복잡한 회로 구성없이 복수의 비트들을 포함하는 칩 인에이블 신호에 의해 복수의 플레인들의 프로그램 및 리드 동작들을 동시에 실행함으로써, 그 동작 속도와 데이터 처리량을 증가시킬 수 있다.

플레인, 메모리 셀 블록, 캐쉬 버퍼, 칩 인에이블 신호

Description

멀티-플레인 타입 플래쉬 메모리 장치와, 그 프로그램 동작 및 리드 동작 제어 방법{Multi-plane type flash memory device and methods for controlling program and read operations of the same}

도 1은 종래의 플래쉬 메모리 장치의 블록도이다.

도 2는 도 1에 도시된 플래쉬 메모리 장치의 프로그램 동작과 관련된 신호들의 타이밍도이다.

도 3은 본 발명의 일실시예에 따른 플래쉬 메모리 장치의 블록도이다.

도 4는 도 3에 도시된 플래쉬 메모리 장치의 프로그램 동작과 관련된 신호들의 타이밍도이다.

도 5는 도 3에 도시된 플래쉬 메모리 장치의 리드 동작과 관련된 신호들의 타이밍도이다.

도 6은 본 발명에 따른 플래쉬 메모리 장치의 프로그램 동작에 따른 데이터 처리량과 싱글-플레인 타입 플래쉬 메모리 장치들의 프로그램 동작들에 따른 데이터 처리량을 나타내는 그래프이다.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 플래쉬 메모리 장치 110 : 입력 버퍼

120 ; 제어 로직 회로 130 : 고전압 발생기

140 : X-디코더 150 : Y-디코더

160 : 데이터 입출력 회로 PL1∼PLM : 플레인

PB1∼PBM : 페이지 버퍼 CB1∼CBM : 캐쉬 버퍼

MB1∼MBn : 메모리 셀 블록

본 발명은 플래쉬 메모리 장치에 관한 것으로서, 특히, 멀티-플레인 타입 플래쉬 메모리 장치 및 그 동작 제어 방법에 관한 것이다.

일반적으로, 플래쉬 메모리 장치는 메모리 셀 어레이의 구조에 따라 싱글-플레인(single-plane) 타입과 멀티-플레인(multi-plane) 타입으로 분류될 수 있다. 싱글-플레인 타입 플래쉬 메모리 장치는 복수의 메모리 셀 블록들로 구성되는 하나의 플레인만을 포함하고, 멀티-플레인 타입 플래쉬 메모리 장치는 각각 복수의 메모리 셀 블록들로 구성되는 복수의 플레인들을 포함한다. 도 1은 종래의 플래쉬 메모리 장치의 블록도로서, 싱글-플레인 타입의 플래쉬 메모리 장치를 나타낸다. 도 1을 참고하면, 플래쉬 메모리 장치(10)는 입력 버퍼(11), 제어 로직 회로(12), 고전압 발생기(13), 메모리 셀 블록들(B1-BK), X-디코더(14), 페이지 버퍼(15), Y-디코더(16), 및 데이터 입출력 회로(17)를 포함한다. 도 2를 참고하여, 상기 플래쉬 메모리 장치(10)의 프로그램 동작을 설명한다. 도 2는 도 1에 도시된 플래쉬 메모리 장치의 프로그램 동작과 관련된 신호들의 타이밍도이다. 먼저, 칩 인에이블 신 호(CEb)가 디세이블되고, 라이트 인에이블 신호(WEb)가 토글된다(toggled). 상기 칩 인에이블 신호(CEb)와 상기 라이트 인에이블 신호(WEb)에 응답하여, 상기 제어 로직 회로(12)가 상기 입력 버퍼(11)를 통하여 연속적으로 수신되는 커맨드 신호(CMD1)와 어드레스 신호(ADD)를 수신하고, 프로그램 명령(PGM), 로우 어드레스 신호(RADD), 및 칼럼 어드레스 신호(CADD)를 발생한다. 이 때, 상기 커맨드 신호(CMD1)는 상기 플래쉬 메모리 장치(10)의 동작 모드를 결정하는 페이지 프로그램 셋업 코드(page program setup code)를 포함하고, 상기 어드레스 신호(ADD)는 상기 메모리 셀 블록들(B1-BK) 중 하나에 포함되는 페이지들 중 하나에 대응한다.

상기 고전압 발생기(13)는 상기 프로그램 명령(PGM)에 응답하여 프로그램을 위한 바이어스 전압들을 발생하고, 상기 X-디코더(14)는 상기 로우 어드레스 신호(RADD)에 응답하여, 상기 메모리 셀 블록들(B1-BK) 중 하나에 상기 바이어스 전압들을 공급한다. 상기 페이지 버퍼(15)는 상기 데이터 입출력 회로(17) 및 상기 Y-디코더(16)를 통하여 수신되는 상기 데이터 신호(DI)를 래치하여 상기 메모리 셀 블록들(B1-BK)에 의해 공유되는 비트 라인들(미도시)에 출력한다. 이 후, 상기 제어 로직 회로(12)가 커맨드 신호(CMD2)를 수신하고, 레디/비지바(read/busy bar) 신호(R/Bb)를 설정된 시간(T) 동안 디세이블시킨다. 상기 커맨드 신호(CMD2)는 상기 플래쉬 메모리 장치(10)의 프로그램 동작을 지시하는 확인 코드(confirm code)를 포함한다. 외부의 메모리 컨트롤러(미도시)는 상기 레디/비지바 신호(R/Bb)를 수신하고 상기 플래시 메모리 장치(10)가 프로그램 동작 상태임을 인식한다. 즉, 상기 레디/비지바 신호(R/Bb)가 디세이블되는 시간 동안, 상기 메모리 셀 블록들 (B1-BK) 중 하나에 포함되는 페이지들 중에서 하나의 페이지에 대한 프로그램 동작이 실행된다. 이처럼 상기 플래쉬 메모리 장치(10)의 프로그램 동작이 한 번에 한 페이지씩 실행되므로, 상기 메모리 셀 블록들(B1-BK) 전체가 프로그램되기 위해서는 상술한 과정이 반복적으로 수행되어야 한다. 결국, 메모리 셀 블록의 수가 증가되면 전체 프로그램 시간이 증가된다.

최근에는 전체 프로그램 시간을 줄이기 위해, 캐쉬 프로그램 방식이 플래쉬 메모리 장치에 적용되고 있다. 캐쉬 프로그램 방식에서는, 캐쉬 버퍼가 차기에 프로그램될 페이지의 데이터들을 미리 저장하고, 해당 페이지의 프로그램 동작시 상기 저장된 데이터들을 페이지 버퍼에 전달해 주기 때문에, 전체 프로그램 시간이 감소된다. 따라서 캐쉬 프로그램 방식이 적용된 플래쉬 메모리 장치의 프로그램 속도가 증가될 수 있다. 한편, 최근에는 상대적으로 데이터 처리량(throughput)이 적은 싱글-타입 플래쉬 메모리 장치의 단점을 보완하기 위해, 복수의 플레인들을 포함하는 다양한 형태의 멀티-플레인 타입 플래쉬 메모리 장치들이 제안되고 있다. 멀티-플레인 타입 플래쉬 메모리 장치는 증가된 데이터 처리량을 가지지만, 플레인들이 순차적으로 프로그램되므로, 상기 멀티-플레인 타입 플래쉬 메모리 장치의 전체 프로그램 시간이 증가된다. 즉, 상기 플레인들 중 하나가 페이지 단위로 프로그램 동작을 수행하는 동안 나머지 플레인들은 프로그램 동작을 수행하지 않는다. 따라서, 멀티-플레인 타입 플래쉬 메모리 장치의 전체 프로그램 동작시간이 싱글-플레인 타입 플래쉬 메모리 장치의 전체 프로그램 동작시간 보다 더 큰 문제점이 있다. 또한, 상기 플레인들 중 하나를 선택하고, 그 선택된 플레인에 데이터를 프로 그램하거나 또는 상기 선택된 플레인으로부터 데이터를 독출하기 위해서, 외부의 메모리 컨트롤러가 블록 어드레스 신호 이외에 플레인 어드레스 신호를 추가로 발생해야 하는 번거로움이 있다. 또한, 플래쉬 메모리 장치가 플레인들을 각각 제어하기 위한 복잡한 제어회로들을 구비해야 하는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 복잡한 회로 구성없이 복수의 비트들을 포함하는 칩 인에이블 신호에 의해 복수의 플레인들의 프로그램 및 리드 동작들을 동시에 실행함으로써, 그 동작 속도와 데이터 처리량을 증가시킬 수 있는 플래쉬 메모리 장치를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 복잡한 회로 구성없이 복수의 비트들을 포함하는 칩 인에이블 신호에 의해 복수의 플레인들의 프로그램 동작들을 동시에 실행함으로써, 그 동작 속도와 데이터 처리량을 증가시킬 수 있는 플래쉬 메모리 장치의 프로그램 동작 제어 방법을 제공하는데 있다.

본 발명 이루고자 하는 또 다른 기술적 과제는, 복잡한 회로 구성없이 복수의 비트들을 포함하는 칩 인에이블 신호에 의해 복수의 플레인들의 리드 동작들을 동시에 실행함으로써, 그 동작 속도와 데이터 처리량을 증가시킬 수 있는 플래쉬 메모리 장치의 리드 동작 제어 방법을 제공하는데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치는, 복수의 메모리 셀 블록들을 각각 포함하는 복수의 플레인들; 복수의 플레인들에 각 각 하나씩 대응하게 배치되고, 각각이 입력 데이터들을 래치하고, 그 래치된 입력 데이터들을 대응하는 플레인에 출력하거나 또는 대응하는 플레인으로부터 수신되는 출력 데이터들을 래치하고, 그 래치된 출력 데이터들을 출력하는 페이지 버퍼들; 페이지 버퍼들에 각각 하나씩 대응하게 배치되고, 각각이 캐쉬 입력 제어 신호들 중 하나에 응답하여 입력 데이터들 또는 래치된 출력 데이터들을 저장하고, 그 저장된 데이터들을 캐쉬 출력 제어 신호들 중 하나에 응답하여 대응하는 페이지 버퍼 또는 외부 장치에 출력하는 캐쉬 버퍼들; 및 복수의 비트들을 포함하는 칩 인에이블 신호와 커맨드 신호에 응답하여 캐쉬 입력 제어 신호들과 캐쉬 출력 제어 신호들을 발생하는 제어 로직 회로를 포함한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치의 프로그램 동작 제어 방법은, 커맨드 신호에 응답하여 프로그램 명령을 발생하는 단계; 복수의 플레인들에 각각 대응하게 배치되는 캐쉬 버퍼들에 하나씩 연속적으로 입력 데이터들을 저장하는 단계; 상기 프로그램 명령에 응답하여 프로그램 동작을 위한 바이어스 전압들을 발생하고, 로우 어드레스 신호와 칼럼 어드레스 신호에 기초하여 상기 복수의 플레인들 각각의 메모리 셀 블록들 중 하나를 선택하고, 그 선택된 메모리 셀 블록에 상기 바이어스 전압들을 인가하는 단계; 및 상기 캐쉬 버퍼들에 저장된 데이터들을 동시에 상기 복수의 플레인들에 출력하는 단계를 포함한다.

상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치의 리드 동작 제어 방법은, 커맨드 신호에 응답하여 리드 명령을 발생하는 단 계; 상기 리드 명령에 응답하여 리드 동작을 위한 바이어스 전압들을 발생하고, 로우 어드레스 신호와 칼럼 어드레스 신호에 기초하여 복수의 플레인들 각각의 메모리 셀 블록들 중 하나를 선택하고, 그 선택된 메모리 셀 블록에 상기 바이어스 전압들을 인가하는 단계; 상기 복수의 플레인들의 출력 데이터들을 상기 복수의 플레인들에 각각 대응하게 배치되는 캐쉬 버퍼들에 동시에 각각 저장하는 단계; 및 상기 캐쉬 버퍼들에 저장된 데이터들을 하나씩 연속적으로 외부 장치에 출력하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3은 본 발명의 일실시예에 따른 플래쉬 메모리 장치의 블록도이다. 도 3을 참고하면, 플래쉬 메모리 장치(100)는 입력 버퍼(110), 제어 로직 회로(120), 고전압 발생기(130), X-디코더(140), Y-디코더(150), 복수의 플레인들(PL1-PLM)(M은 정수), 페이지 버퍼들(PB1-PBM)(M은 정수), 캐쉬 버퍼들(CB1-CBM)(M은 정수), 및 데이터 입출력 회로(160)를 포함한다. 상기 입력 버퍼(110)는 외부 어드레스 신호(ADD) 또는 커맨드 신호(CMD1, CMD2, 및 CMD3 중 하나)를 수신하여 상기 제어 로직 회로(120)에 출력한다. 상기 제어 로직 회로(120)는 칩 인에이블 신호(CEb)와 제어 신호들(REb, WEb, ALE, CLE)에 응답하여, 상기 커맨드 신호(CMD1, CMD2, 및 CMD3 중 하나) 또는 상기 외부 어드레스 신호(ADD)를 수신한다. 바람직하게, 상기 칩 인에이블 신호(CEb)는 비트들(B1-BM)(M은 정수)을 포함한다. 상기 제어 로직 회로(120)는 상기 커맨드 신호(CMD1, CMD2, 및 CMD3 중 하나)에 응답하여 프로그램 명령(PGM), 리드 명령(READ), 및 소거 명령(ERS) 중 하나를 발생한다. 바람직하게, 상기 제어 로직 회로(120)는 페이지 프로그램 셋업 코드(page program setup code)(예를 들어, 80h)를 포함하는 상기 커맨드 신호(CMD1)에 응답하여, 상기 프로그램 명령(PGM)을 발생한다. 또, 리드 코드(예를 들어, 00h 또는 O1h)를 포함하는 상기 커맨드 신호(CMD3)에 응답하여, 상기 제어 로직 회로(120)가 상기 리드 명령(READ)을 발생한다. 상기 제어 로직 회로(120)는 상기 프로그램 명령(PGM)을 발생한 후, 확인 코드(confirm code)(예를 들어, 10h)를 포함하는 상기 커맨드 신호(CMD2)를 수신하면, 레디/비지바(ready/busy bar) 신호(R/Bb)를 설정 시간(T4, 도 4참고) 동안 디세이블시킨다. 그 결과, 메모리 컨트롤러(미도시)와 같은 외부의 제어 장치가 상기 레디/비지바 신호(R/Bb)를 수신하고, 상기 플래쉬 메모리 장치(100)가 프로그램 동작 상태임을 인식한다. 또, 상기 제어 로직 회로(120)는 상기 리드 명령(READ)을 발생한 후, 상기 외부 어드레스 신호(ADD)를 수신하면, 상기 레디/비지바 신호(R/Bb)를 설정 시간(D2, 도 5참고) 동안 디세이블시킨다. 그 결과, 상기 외부의 제어 장치가 상기 레디/비지바 신호(R/Bb)를 수신하고, 상기 플래쉬 메모리 장치(100)가 리드 동작 상태임을 인식한다.

또, 상기 제어 로직 회로(120)는 상기 커맨드 신호들(CMD1, CMD2)과 상기 칩 인에이블 신호(CEb)의 비트들(B1-BM)에 응답하여, 캐쉬 입력 제어 신호들(CIS1- CISM)(M은 정수)과 캐쉬 출력 제어 신호들(COS1-COSM)(M은 정수)을 발생한다. 이를 좀 더 상세히 설명하면, 상기 제어 로직 회로(120)가 상기 커맨드 신호(CMD1)에 응답하여 상기 프로그램 명령(PGM)을 발생한 후, 상기 비트들(B1-BM)이 하나씩 연속적으로 설정 시간(T2, 도 4참고) 동안 설정된 로직 값으로 변경될 때, 상기 캐쉬 입력 제어 신호들(CIS1-CISM)을 하나씩 연속적으로 상기 설정 시간(T2) 동안 인에이블시킨다. 예를 들어, 상기 설정된 로직 값은 '0'으로 설정될 수 있다. 상기 프로그램 명령(PGM)을 발생한 후, 상기 커맨드 신호(CMD2)를 수신하고, 상기 비트들(B1-BM)이 동시에 상기 설정 시간(T3, 도 4참고) 동안 상기 설정된 로직 값으로 변경될 때, 상기 제어 로직 회로(120)는 상기 캐쉬 출력 제어 신호들(COS1-COSM)을 상기 설정 시간(T4) 동안 동시에 인에이블시킨다.

상기 제어 로직 회로(120)는 상기 커맨드 신호(CMD3)에 응답하여 상기 리드 명령(READ)을 발생한 후, 상기 레디/비지바 신호(R/Bb)가 디세이블되는 동안(D2) 상기 캐쉬 출력 제어 신호들(COS1-COSM)을 동시에 인에이블시킨다. 바람직하게, 상기 제어 로직 회로(120)가 상기 커맨드 신호(CMD3)를 수신할 때, 상기 비트들(B1-BM)이 상기 설정된 로직 값으로 변경되고, 상기 레디/비지바 신호(R/Bb)가 디세이블되는 동안 상기 설정된 로직 값으로 유지된다. 또, 상기 제어 로직 회로(120)는 상기 리드 명령(READ)을 발생한 후, 상기 비트들(B1-BM)이 하나씩 연속적으로 설정 시간(D3, 도 5참고) 동안 상기 설정된 로직 값으로 변경될 때, 상기 캐쉬 출력 제어 신호들(COS1-COSM)을 하나씩 연속적으로 상기 설정 시간(D3) 동안 인에이블시킨다.

상기 고전압 발생기(130)는 상기 프로그램 명령(PGM), 상기 리드 명령(READ), 및 상기 소거 명령(ERS) 중 하나에 응답하여, 바이어스 전압들(VD, VS, VW1-VWK)(K는 정수)을 발생한다. 상기 VD는 드레인 선택 라인(미도시)에 공급될 전압이고, 상기 VS는 소스 선택 라인(미도시)에 공급될 전압이고, 상기 VW1-VWK은 워드 라인들(미도시)에 공급될 전압들이다. 상기 X-디코더(140)는 상기 로우 어드레스 신호(RADD)에 기초하여, 상기 복수의 플레인들(PL1-PLM) 각각의 상기 메모리 셀 블록들(MB1-MBn) 중 하나를 선택하고, 그 선택된 메모리 셀 블록에 상기 바이어스 전압들(VD, VS, VW1-VWK)을 공급한다. 도 3에 도시되지 않았지만, 상기 X-디코더(140)는 상기 로우 어드레스 신호(RADD)를 디코딩하여 로우 디코딩 신호를 발생하고, 상기 로우 디코딩 신호에 기초하여 상기 복수의 플레인들(PL1-PLM) 각각의 상기 메모리 셀 블록들(MB1-MBn) 중 하나를 선택한다. 상기 Y-디코더(150)는 상기 칼럼 어드레스 신호(CADD)를 디코딩하여 칼럼 디코딩 신호(CDEC)를 발생하고, 상기 칼럼 디코딩 신호(CDEC)를 상기 페이지 버퍼들(PB1-PBM)에 각각 출력한다.

상기 페이지 버퍼들(PB1-PBM)은 상기 플레인들(PL1-PLM)에 각각 하나씩 대응하게 배치되고 상기 캐쉬 버퍼들(CB1-CBM)에 각각 연결된다. 상기 페이지 버퍼들(PB1-PBM) 각각은 대응하는 캐쉬 버퍼(CB1-CBM 중 하나)로부터 수신되는 입력 데이터(Di1-DiM 중 하나, M은 정수)를 래치하거나 또는 상기 칼럼 디코딩 신호(CDEC)에 응답하여 대응하는 플레인(PL1-PLM 중 하나)의 비트 라인들(미도시) 중 일부 또는 전체를 선택하고, 그 선택된 비트 라인들로부터 수신되는 출력 데이터(Do1-DoM 중 하나, M은 정수)를 래치한다. 상기 페이지 버퍼들(PB1-PBM) 각각은 상기 칼럼 디코 딩 신호(CDEC)에 응답하여, 대응하는 플레인(PL1-PLM 중 하나)의 비트 라인들(미도시) 중 일부 또는 전체를 선택하고, 그 선택된 비트 라인들에 상기 래치된 데이터를 출력하거나 또는 상기 래치된 데이터를 상기 대응하는 캐쉬 버퍼(CB1-CBM 중 하나)에 출력한다.

상기 캐쉬 버퍼들(CB1-CBM)은 상기 캐쉬 입력 제어 신호들(CIS1-CISM)에 각각 응답하여, 상기 데이터 입출력 회로(160)를 통하여 수신되는 상기 입력 데이터들(Di1-DiM)을 각각 저장하거나 또는 상기 페이지 버퍼들(PB1-PBM)로부터 수신되는 상기 출력 데이터들(Do1-DoM)을 각각 저장한다. 바람직하게, 상기 캐쉬 입력 제어 신호들(CIS1-CISM)이 인에이블될 때, 상기 캐쉬 버퍼들(CB1-CBM)이 상기 입력 데이터들(Di1-DiM) 또는 상기 출력 데이터들(Do1-DoM)을 각각 저장한다. 또, 상기 캐쉬 버퍼들(CB1-CBM)은 상기 캐쉬 출력 제어 신호들(COS1-COSM)에 각각 응답하여, 자신들에 각각 저장된 데이터들(Di1-DiM 또는 Do1-DoM)을 상기 페이지 버퍼들(PB1-PBM) 또는 상기 데이터 입출력 회로(160)를 통하여 외부 장치(미도시)에 각각 출력한다. 바람직하게, 상기 캐쉬 버퍼들(CB1-CBM)은 상기 캐쉬 출력 제어 신호들(COS1-COSM)이 인에이블될 때, 자신들에 각각 저장된 데이터들(Di1-DiM 또는 Do1-DoM)을 출력한다.

다음으로, 도 3 및 도 4를 참고하여, 상기 플래쉬 메모리 장치(100)의 프로그램 동작을 상세히 설명한다. 도 4는 도 3에 도시된 플래쉬 메모리 장치의 프로그램 동작과 관련된 신호들의 타이밍도이다. 먼저, 초기에 칩 인에이블 신호(CEb)의 비트들(B1-BM)의 로직 값들이 설정된 시간(T1) 동안 로직 '0'으로 변경되고, 제어 신호들(CLE, ALE)이 연속적으로 인에이블되고, 제어 신호(WEb)가 토글된다(toggled). 상기 제어 로직 회로(120)는 상기 제어 신호들(CLE, WEb)에 응답하여, 커맨드 신호(CMD1)를 수신하고 프로그램 명령(PGM)을 발생한다. 또, 상기 제어 로직 회로(120)는 제어 신호들(ALE, WEb)에 응답하여, 외부 어드레스 신호(ADD)를 수신하고, 상기 외부 어드레스 신호(ADD)에 기초하여, 로우 어드레스 신호(RADD)와 칼럼 어드레스 신호(CADD)를 발생한다.

이 후, 상기 비트들(B1-BM)의 로직 값들이 하나씩 연속적으로 설정된 시간(T2) 동안 로직 '0'으로 변경된다. 즉, 상기 비트들(B1-BM) 중 하나의 로직 값이 로직 '0'일 때, 나머지들의 로직 값들은 로직 '1'로 유지된다.

상기 제어 로직 회로(120)는 상기 비트들(B1-BM)에 응답하여, 캐쉬 입력 제어 신호들(CIS1-CISM)을 하나씩 연속적으로 상기 설정된 시간(T2) 동안 인에이블시킨다. 예를 들어, 상기 제어 로직 회로(120)는 상기 비트(B1)가 로직 '0'로 변경될 때 상기 캐쉬 입력 제어 신호(CIS1)를 상기 설정된 시간(T2) 동안 인에이블시킨다. 상기 캐쉬 입력 제어 신호들(CIS1-CISM)에 응답하여, 캐쉬 버퍼들(CB1-CBM)이 하나씩 연속적으로 입력 데이터들(Di1-DiM)을 저장한다. 예를 들어, 상기 캐쉬 입력 제어 신호(CIS1)가 인에이블될 때, 상기 캐쉬 버퍼(CB1)가 상기 입력 데이터(Di1)를 저장한다. 상기 캐쉬 버퍼(CB1)와 유사하게, 상기 캐쉬 버퍼들(CB2-CBM)은 상기 캐쉬 입력 제어 신호들(CIS2-CISM)이 각각 인에이블될 때, 상기 입력 데이터들(Di2-DiM)을 각각 저장한다. 상기 캐쉬 버퍼들(CB1-CBM) 모두에 상기 입력 데이터들(Di1-DiM)이 저장된 후, 상기 비트들(B1-BM)의 로직 값들이 설정 시간(T3) 동 안 동시에 로직 '0'으로 변경된다. 또, 상기 제어 로직 회로(120)가 상기 제어 신호들(CLE, WEb)에 응답하여 커맨드 신호(CMD2)를 수신하고, 상기 커맨드 신호(CMD2)에 응답하여, 레디/비지바 신호(R/Bb)를 설정 시간(T4) 동안 디세이블시킨다. 상기 제어 로직 회로(120)는 상기 비트들(B1-BM)이 로직 '0'으로 되고, 상기 레디/비지바 신호(R/Bb)가 디세이블되는 동안 상기 캐쉬 출력 제어 신호들(COS1-COSM)을 동시에 인에이블시킨다. 상기 캐쉬 출력 제어 신호들(COS1-COSM)에 응답하여, 상기 캐쉬 버퍼들(CB1-CBM)이 자신들에 저장된 상기 입력 데이터들(Di1-DiM)을 동시에 페이지 버퍼들(PB1-PBM)에 각각 출력한다. 그 결과, 상기 페이지 버퍼들(PB1-PBM)이 상기 입력 데이터들(Di1-DiM)을 각각 래치한다.

고전압 발생기(130)는 상기 프로그램 명령(PGM)에 응답하여, 프로그램 동작을 위한 바이어스 전압들(VD, VS, VW1-VWK)을 발생한다. X-디코더(140)는 상기 로우 어드레스 신호(RADD)에 기초하여, 플레인들(PL1-PLM) 각각의 메모리 셀 블록들(MB1-MBn) 중 하나를 선택한다. 예를 들어, 상기 X-디코더(140)가 상기 플레인들(PL1-PLM) 각각의 상기 메모리 셀 블록(MB1)을 선택한 경우, 상기 X-디코더(140)는 상기 플레인들(PL1-PLM)의 메모리 셀 블록들(MB1s)에 상기 바이어스 전압들(VD, VS, VW1-VWK)을 공급한다. 상기 Y-디코더(150)는 상기 칼럼 어드레스 신호(CADD)를 디코딩하고, 칼럼 디코딩 신호(CDEC)를 상기 페이지 버퍼들(PB1-PBM)에 각각 출력한다. 상기 페이지 버퍼들(PB1-PBM) 각각은 상기 칼럼 디코딩 신호(CDEC)에 응답하여, 플레인들(PL1-PLM) 각각의 비트 라인들 중 일부 또는 전체를 선택하고, 그 선택된 비트 라인들에 래치된 상기 입력 데이터들(Di1-DiM)을 각각 출력한다. 그 결 과, 상기 플레인들(PL1-PLM)의 메모리 셀 블록들(MB1s)의 상기 로우 어드레스 신호(RADD)에 대응하는 페이지들이 동시에 프로그램된다.

다음으로, 도 3 및 도 5를 참고하여, 상기 플래쉬 메모리 장치(100)의 리드 동작을 상세히 설명한다. 도 5는 도 3에 도시된 플래쉬 메모리 장치의 리드 동작과 관련된 신호들의 타이밍도이다. 도 5를 참고하면, 먼저, 초기에 칩 인에이블 신호(CEb)의 비트들(B1-BM)의 로직 값들이 설정된 시간(D1) 동안 로직 '0'으로 변경되고, 제어 신호들(CLE, ALE)이 연속적으로 인에이블되고, 제어 신호(WEb)가 토글된다(toggled). 상기 제어 로직 회로(120)는 상기 제어 신호들(CLE, WEb)에 응답하여, 커맨드 신호(CMD3)를 수신하고 리드 명령(READ)을 발생한다. 또, 상기 제어 로직 회로(120)는 제어 신호들(ALE, WEb)에 응답하여, 외부 어드레스 신호(ADD)를 수신하고, 상기 외부 어드레스 신호(ADD)에 기초하여, 로우 어드레스 신호(RADD)와 칼럼 어드레스 신호(CADD)를 발생한다.

상기 고전압 발생기(130)는 상기 리드 명령(READ)에 응답하여, 리드 동작을 위한 바이어스 전압들(VD, VS, VW1-VWK)을 발생한다. 상기 X-디코더(140)는 상기 로우 어드레스 신호(RADD)에 기초하여, 상기 플레인들(PL1-PLM) 각각의 메모리 셀 블록들(MB1-MBn) 중 하나를 선택한다. 예를 들어, 상기 X-디코더(140)가 상기 플레인들(PL1-PLM) 각각의 상기 메모리 셀 블록(MB2)을 선택한 경우, 상기 X-디코더(140)는 상기 플레인들(PL1-PLM)의 메모리 셀 블록들(MB2s)에 상기 바이어스 전압들(VD, VS, VW1-VWK)을 공급한다. 상기 Y-디코더(150)는 상기 칼럼 어드레스 신호(CADD)를 디코딩하고, 칼럼 디코딩 신호(CDEC)를 상기 페이지 버퍼들(PB1-PBM)에 각각 출력한다. 상기 페이지 버퍼들(PB1-PBM) 각각은 상기 칼럼 디코딩 신호(CDEC)에 각각 응답하여, 상기 플레인들(PL1-PLM) 각각의 비트 라인들 중 일부 또는 전체를 선택하고, 그 선택된 비트 라인들로부터 수신되는 출력 데이터(Do1-DoM 중 하나)를 래치한다. 결과적으로, 상기 페이지 버퍼들(PB1-PBM)이 상기 플레인들(PL1-PLM)의 상기 메모리 셀 블록들(MB2s)의 상기 로우 어드레스 신호(RADD)에 대응하는 페이지들의 상기 출력 데이터들(Do1-DoM)을 각각 래치한다. 따라서, 상기 플레인들(PL1-PLM)의 메모리 셀 블록들(MB2s)의 상기 로우 어드레스 신호(RADD)에 대응하는 페이지들의 데이터들 동시에 리드된다.

한편, 상기 제어 로직 회로(120)는 상기 외부 어드레스 신호(ADD)를 수신하면, 설정된 시간 동안(D2) 레디/비지바 신호(R/Bb)를 디세이블시킨다. 이 때, 제어 신호(REb)가 토글된다. 상기 제어 로직 회로(120)는 상기 레디/비지바 신호(R/Bb)가 디세이블되는 동안 상기 캐쉬 입력 제어 신호들(C1S1-C1SM)을 동시에 인에이블시킨다. 그 결과, 상기 캐쉬 버퍼들(CB1-CBM)이 동시에 상기 캐쉬 입력 제어 신호들(C1S1-C1SM)에 응답하여, 상기 페이지 버퍼들(PB1-PBM)에 의해 각각 래치된 상기 출력 데이터들(Do1-DoM)을 각각 저장한다.

이 후, 상기 비트들(B1-BM)의 로직 값들이 하나씩 연속적으로 설정된 시간(D3) 동안 로직 '0'으로 변경된다. 즉, 상기 비트들(B1-BM) 중 하나의 로직 값이 로직 '0'일 때, 나머지들의 로직 값들은 로직 '1'로 유지된다.

상기 제어 로직 회로(120)는 상기 비트들(B1-BM)에 응답하여, 상기 캐쉬 출력 제어 신호들(COS1-COSM)을 하나씩 연속적으로 상기 설정된 시간(D3) 동안 인에 이블시킨다. 예를 들어, 상기 제어 로직 회로(120)는 상기 비트(B1)가 로직 '0'로 변경될 때 상기 캐쉬 출력 제어 신호(COS1)를 상기 설정된 시간(D3) 동안 인에이블시킨다. 상기 캐쉬 출력 제어 신호들(COS1-COSM)에 응답하여, 캐쉬 버퍼들(CB1-CBM)이 하나씩 연속적으로 자신에 저장된 출력 데이터(Do1-DoM 중 하나)를 데이터 상기 입출력 회로(160)를 통하여 외부 장치에 출력한다. 결과적으로, 상기 데이터 입출력 회로(160)로부터 상기 출력 데이터들(Do1-DoM)이 연속적으로 출력된다.

도 6은 본 발명에 따른 플래쉬 메모리 장치의 프로그램 동작에 따른 데이터 처리량과 싱글-플레인 타입 플래쉬 메모리 장치들의 프로그램 동작들에 따른 데이터 처리량을 나타내는 그래프들이다. 그래프 A1은 본 발명에 따른 플래쉬 메모리 장치의 프로그램 동작에 따른 데이터 처리량을 나타낸다. 그래프 A2는 캐쉬 버퍼를 포함하는 싱글-플레인 타입 플래쉬 메모리 장치의 프로그램 동작에 따른 데이터 처리량을 나타낸다. 또, 그래프 A3은 캐쉬 버퍼를 포함하지 않는 싱글-플레인 타입 플래쉬 메모리 장치의 프로그램 동작에 따른 데이터 처리량을 나타낸다. 또한, 상기 그래프들(A1-A3)은 프로그램 시간(tPROG)이 200㎲일 때 각 플래쉬 메모리 장치들의 데이터 처리량들을 나타낸다. 도 6에서 참조되는 것과 같이, 본 발명에 따른 플래쉬 메모리 장치의 데이터 처리량이 싱글-플레인 타입 플래쉬 메모리 장치들의 데이터 처리량 보다 훨씬 더 큰 것을 알 수 있다. 이를 좀 더 상세히 설명하면, 본 발명에 따른 플래쉬 메모리 장치의 프로그램 동작에 따른 데이터 처리량(T1)과 캐쉬 버퍼를 포함하지 않는 싱글-플레인 타입 플래쉬 메모리 장치의 프로그램 동작에 따른 데이터 처리량(T2)은 아래의 수학식으로 표현될 수 있다.

상기 [수학식 1]에서 참조되는 것과 같이, 본 발명에 따른 플래쉬 메모리 장치의 프로그램 동작에 따른 데이터 처리량(T1)이 상기 싱글-플레인 타입 플래쉬 메모리 장치의 프로그램 동작에 따른 데이터 처리량(T2) 보다 크다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 복잡한 회로 구성없이 복수의 비트들을 포함하는 칩 인에이블 신호에 의해 복수의 플레인들의 프로그램 및 리드 동작들을 동시에 실행함으로써, 그 동작 속도와 데이터 처리량을 증가시킬 수 있다.

Claims

복수의 메모리 셀 블록들을 각각 포함하는 복수의 플레인들;

상기 복수의 플레인들에 각각 하나씩 대응하게 배치되고, 각각이 입력 데이터들을 래치하고, 그 래치된 입력 데이터들을 대응하는 플레인에 출력하거나 또는 대응하는 플레인으로부터 수신되는 출력 데이터들을 래치하고, 그 래치된 출력 데이터들을 출력하는 페이지 버퍼들;

상기 페이지 버퍼들에 각각 하나씩 대응하게 배치되고, 각각이 캐쉬 입력 제어 신호들 중 하나에 응답하여 상기 입력 데이터들 또는 상기 래치된 출력 데이터들을 저장하고, 그 저장된 데이터들을 캐쉬 출력 제어 신호들 중 하나에 응답하여 대응하는 페이지 버퍼 또는 외부 장치에 출력하는 캐쉬 버퍼들; 및

복수의 비트들을 포함하는 칩 인에이블 신호와 커맨드 신호에 응답하여 상기 캐쉬 입력 제어 신호들과 상기 캐쉬 출력 제어 신호들을 발생하는 제어 로직 회로를 포함하는 플래쉬 메모리 장치.
제1항에 있어서,

상기 제어 로직 회로는 상기 커맨드 신호에 응답하여, 프로그램 명령, 리드 명령, 및 소거 명령 중 하나를 더 발생하고, 외부 어드레스 신호에 응답하여 로우 어드레스 신호와 칼럼 어드레스 신호를 더 발생하는 플래쉬 메모리 장치.
제1항에 있어서,

상기 칩 인에이블 신호의 비트 수는 상기 플레인들의 수와 동일한 플래쉬 메모리 장치.
제2항에 있어서,

상기 프로그램 명령, 상기 리드 명령, 및 상기 소거 명령 중 하나에 응답하여, 바이어스 전압들을 발생하는 고전압 발생기;

상기 로우 어드레스 신호에 기초하여 상기 복수의 플레인들 각각의 상기 메모리 셀 블록들 중 하나를 선택하고, 그 선택된 메모리 셀 블록에 상기 바이어스 전압들을 공급하는 X-디코더; 및

상기 칼럼 어드레스 신호를 디코딩하고, 칼럼 디코딩 신호를 상기 페이지 버퍼들에 각각 출력하는 Y-디코더를 더 포함하고,

상기 페이지 버퍼들 각각은 상기 칼럼 디코딩 신호에 응답하여, 대응하는 플레인의 비트 라인들 중 일부 또는 전체를 선택하고, 그 선택된 비트 라인들에 상기 입력 데이터들을 출력하거나 또는 상기 선택된 비트 라인들로부터 수신되는 상기 출력 데이터들을 래치하는 플래쉬 메모리 장치.
제2항에 있어서,

상기 제어 로직 회로는, 상기 커맨드 신호가 페이지 프로그램 셋업 코드를 포함할 때 상기 프로그램 명령을 발생하고, 상기 프로그램 명령을 발생한 후 확인 코드를 포함하는 상기 커맨드 신호를 수신할 때, 레디/비지바(ready/busy bar) 신호를 제1 설정 시간 동안 디세이블시키는 플래쉬 메모리 장치.
제5항에 있어서,

상기 프로그램 명령이 발생된 후, 상기 제어 로직 회로는, 상기 복수의 비트들이 하나씩 연속적으로 제2 설정 시간 동안 설정된 로직 값으로 변경될 때 상기 캐쉬 입력 제어 신호들을 하나씩 연속적으로 상기 제2 설정 시간 동안 인에이블시키고, 상기 복수의 비트들이 동시에 상기 제1 설정 시간 동안 상기 설정된 로직 값으로 변경될 때, 상기 레디/비지바 신호가 디세이블되는 동안 상기 캐쉬 출력 제어 신호들을 동시에 인에이블시키고,

상기 캐쉬 입력 제어 신호들이 하나씩 연속적으로 인에이블될 때, 상기 캐쉬 버퍼들이 하나씩 연속적으로 상기 입력 데이터들을 저장하고, 상기 캐쉬 출력 제어 신호들이 동시에 인에이블될 때, 상기 캐쉬 버퍼들이 동시에 상기 저장된 데이터들을 페이지 버퍼들에 각각 출력하는 플래쉬 메모리 장치.
제6항에 있어서,

상기 캐쉬 버퍼들 중 마지막 캐쉬 버퍼에 상기 입력 데이터들이 저장된 후, 상기 복수의 비트들이 동시에 상기 제1 설정 시간 동안 상기 설정된 로직 값으로 변경되는 플래쉬 메모리 장치.
제2항에 있어서,

상기 제어 로직 회로는, 상기 커맨드 신호가 리드 코드를 포함할 때 상기 리드 명령을 발생하고, 상기 리드 명령을 발생한 후 상기 외부 어드레스 신호를 수신하면, 레디/비지바 신호를 제1 설정 시간 동안 디세이블시키는 플래쉬 메모리 장치.
제8항에 있어서,

상기 리드 명령이 발생된 후, 상기 제어 로직 회로는, 상기 레디/비지바 신호가 디세이블되는 동안 상기 캐쉬 입력 제어 신호들을 동시에 인에이블시키고, 상기 복수의 비트들이 하나씩 연속적으로 제2 설정 시간 동안 설정된 로직 값으로 변경될 때 상기 캐쉬 출력 제어 신호들을 하나씩 연속적으로 상기 제2 설정 시간 동안 인에이블시키고,

상기 캐쉬 버퍼들은 상기 캐쉬 입력 제어 신호들이 동시에 인에이블될 때, 상기 페이지 버퍼들로부터 수신되는 상기 래치된 출력 데이터들을 저장하고, 상기 캐쉬 출력 제어 신호들이 하나씩 연속적으로 인에이블될 때, 상기 캐쉬 버퍼들이 하나씩 연속적으로 상기 저장된 데이터들을 상기 외부 장치에 출력하는 플래쉬 메모리 장치.
제9항에 있어서,

상기 제어 로직 회로가 상기 커맨드 신호를 수신할 때 상기 복수의 비트들이 동시에 상기 설정된 로직 값으로 변경되고, 상기 레디/비지바 신호가 디세이블되는 동안 상기 복수의 비트들이 상기 설정된 로직 값을 유지하는 플래쉬 메모리 장치.
제9항에 있어서,

상기 래치된 출력 데이터들이 상기 캐쉬 버퍼들에 동시에 저장된 후, 상기 복수의 비트들이 하나씩 연속적으로 상기 제2 설정 시간 동안 상기 설정된 로직 값으로 변경되는 플래쉬 메모리 장치.
멀티-플레인 타입 플래쉬 메모리 장치의 프로그램 동작 제어 방법에 있어서,

커맨드 신호에 응답하여 프로그램 명령을 발생하는 단계;

복수의 플레인들에 각각 대응하게 배치되는 캐쉬 버퍼들에 하나씩 연속적으로 입력 데이터들을 저장하는 단계;

상기 프로그램 명령에 응답하여 프로그램 동작을 위한 바이어스 전압들을 발생하고, 로우 어드레스 신호와 칼럼 어드레스 신호에 기초하여 상기 복수의 플레인들 각각의 메모리 셀 블록들 중 하나를 선택하고, 그 선택된 메모리 셀 블록에 상기 바이어스 전압들을 인가하는 단계; 및

상기 캐쉬 버퍼들에 저장된 데이터들을 동시에 상기 복수의 플레인들에 출력하는 단계를 포함하는 플래쉬 메모리 장치의 프로그램 동작 제어 방법.
제12항에 있어서, 상기 저장 단계는,

칩 인에이블 신호에 응답하여, 캐쉬 입력 제어 신호들을 하나씩 연속적으로 설정된 시간 동안 인에이블시키는 단계;

상기 캐쉬 입력 제어 신호들 중 인에이블되는 하나에 응답하여 대응하는 캐쉬 버퍼에 상기 입력 데이터들을 저장하는 단계; 및

상기 캐쉬 버퍼들 중 마지막 캐쉬 버퍼에 상기 입력 데이터들이 저장될 때까지 상기 인에이블 단계와 상기 저장 단계를 반복적으로 실행하는 단계를 포함하는 플래쉬 메모리 장치의 프로그램 동작 제어 방법.
제13항에 있어서,

상기 인에이블 단계는, 상기 프로그램 명령이 발생된 후, 칩 인에이블 신호의 비트들을 하나씩 연속적으로 상기 설정된 시간 동안 설정된 로직 값으로 변경시키는 단계를 포함하는 플래쉬 메모리 장치의 프로그램 동작 제어 방법.
제13항에 있어서,

상기 저장 단계는, 상기 캐쉬 버퍼들 중 마지막 캐쉬 버퍼에 상기 입력 데이터들이 저장된 후, 칩 인에이블 신호의 비트들을 동시에 설정된 시간 동안 설정된 로직 값으로 변경시키는 단계를 더 포함하는 플래쉬 메모리 장치의 프로그램 동작 제어 방법.
제12항에 있어서, 상기 출력 단계는,

상기 프로그램 명령이 발생된 후, 칩 인에이블 신호의 비트들이 동시에 제1 설정된 시간 동안 설정된 로직 값으로 변경될 때, 캐쉬 출력 제어 신호들을 동시에 제2 설정된 시간 동안 인에이블시키는 단계;

상기 캐쉬 출력 제어 신호들에 응답하여, 상기 복수의 플레인들에 각각 대응하게 배치되고, 상기 캐쉬 버퍼들에 각각 연결되는 페이지 버퍼들에, 상기 캐쉬 버퍼들에 저장된 데이터들을 동시에 출력하는 단계; 및

상기 페이지 버퍼들에 의해 상기 저장된 데이터들을 각각 래치하고, 그 래치된 데이터들을 상기 복수의 플레인들에 각각 출력하는 단계를 포함하는 플래쉬 메모리 장치의 프로그램 동작 제어 방법.
멀티-플레인 타입 플래쉬 메모리 장치의 리드 동작 제어 방법에 있어서,

커맨드 신호에 응답하여 리드 명령을 발생하는 단계;

상기 리드 명령에 응답하여 리드 동작을 위한 바이어스 전압들을 발생하고, 로우 어드레스 신호와 칼럼 어드레스 신호에 기초하여 복수의 플레인들 각각의 메모리 셀 블록들 중 하나를 선택하고, 그 선택된 메모리 셀 블록에 상기 바이어스 전압들을 인가하는 단계;

상기 복수의 플레인들의 출력 데이터들을 상기 복수의 플레인들에 각각 대응하게 배치되는 캐쉬 버퍼들에 동시에 각각 저장하는 단계; 및

상기 캐쉬 버퍼들에 저장된 데이터들을 하나씩 연속적으로 외부 장치에 출력하는 단계를 포함하는 플래쉬 메모리 장치의 리드 동작 제어 방법.
제17항에 있어서, 상기 저장 단계는,

상기 복수의 플레인들에 각각 대응하게 배치되는 페이지 버퍼들에 의해 상기 출력 데이터들을 각각 래치하는 단계;

상기 리드 명령이 발생된 후, 레디/비지바 신호가 디세이블될 때 캐쉬 입력 제어 신호들을 동시에 인에이블시키는 단계; 및

상기 캐쉬 입력 제어 신호들에 응답하여, 상기 래치된 데이터들을 상기 페이지 버퍼들에 각각 연결되는 상기 캐쉬 버퍼들에 동시에 저장하는 단계를 포함하는 플래쉬 메모리 장치의 리드 동작 제어 방법.
제18항에 있어서,

상기 인에이블 단계는, 상기 리드 명령이 발생될 때, 칩 인에이블 신호의 비트들을 동시에 설정된 로직 값으로 변경시키고, 상기 레디/비지바 신호가 디세이블되는 동안 상기 비트들의 로직 값을 유지하는 단계를 포함하는 플래쉬 메모리 장치의 프로그램 동작 제어 방법.
제17항에 있어서, 상기 출력 단계는,

칩 인에이블 신호의 비트들에 응답하여, 캐쉬 출력 제어 신호들을 하나씩 연속적으로 설정된 시간 동안 인에이블시키는 단계;

상기 캐쉬 출력 제어 신호들 중 인에이블되는 하나에 응답하여 대응하는 캐 쉬 버퍼에 저장된 데이터들을 상기 외부 장치에 출력하는 단계; 및

상기 캐쉬 버퍼들 중 마지막 캐쉬 버퍼에 저장된 데이터들이 상기 외부 장치에 출력될 때까지 상기 인에이블 단계와 상기 출력 단계를 반복적으로 실행하는 단계를 포함하는 플래쉬 메모리 장치의 리드 동작 제어 방법.
제20항에 있어서,

상기 인에이블 단계는, 상기 출력 데이터들이 상기 캐쉬 버퍼들에 동시에 저장된 후, 상기 칩 인에이블 신호의 비트들을 하나씩 연속적으로 상기 설정된 시간 동안 설정된 로직 값으로 변경시키는 단계를 더 포함하는 플래쉬 메모리 장치의 리드 동작 제어 방법.