JPH0460997A

JPH0460997A - 不揮発性半導体記憶装置

Info

Publication number: JPH0460997A
Application number: JP2166376A
Authority: JP
Inventors: Kazuhisa Ninomiya; 二宮　和久
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-25
Filing date: 1990-06-25
Publication date: 1992-02-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、出力制御信号とプログラミング用電圧との共
通端子を有し、この共通端子にプログラミング用電圧が
印加されたときに、内部の記憶セルにデータの書込みを
行なう不揮発性半導体記憶装置に関する。

［従来の技術］従来、この種の不揮発性半導体記憶装置として、第９図
に示す回路が知られている。

複数のメモリセルアレイ１゜〜１７には、Ｘデコーダ２
及びＹ選択トランジスタ群３゜〜３７が接続されている
。アドレス入力端子１０から入力されるアドレスＡ。−
Ａ工。は、アドレスバッファ２０を介してＸデコーダ２
及びＹ選択トランジスタ３゜〜３７に供給されており、
これによりＸデコーダ２及びＹ選択トランジスタ群３゜
〜３７によって任意のメモリセルが選択されるようにな
っている。

選択されたメモリセルに対しては、データ入出力端子４
゜〜４７からデータ人出力バッファ８゜〜８７、書込回
路６゜〜６７及びＹ選択トランジスタ群３゜〜３７を介
してデータが書き込まれ、Ｙ選択トランジスタ群３゜〜
３゜、センスアンプ５ｏ〜５７及びデータ人出力バッフ
ァ８゜〜８７を介してデータ入出力端子４゜〜４７にデ
ータが読み出されるようになっている。

一方、ＯＥ（出力制御信号）／Ｖｐｐ（プログラム用電
源）入力端子１１を介して外部から供給されたＯ　Ｒ／
　Ｖ　ｐｐ倍信号、ＯＥ／ｖｐｐバッファ１５に入力さ
れている。ＯＥ／Ｖｐｐバッファ１５から出力されるプ
ログラム用電圧ＶＰＰは、書込回路６ｏ〜６７及び書込
み制御回路１６に供給されている。また、ＯＥ／Ｖｐｐ
バッファ１５から出力される出力制御信号ｏｅは、書込
み制御回路１６に供給されている。

また、ＣＥ（素子選択信号）入力端子１２を介して外部
から入力された素子選択信号ＣＥは、ＣＥバッファ１７
に入力され、ここで内部信号Ｃｅに変換されて書込み制
御回路１６に入力されるようになっている。書込み制御
回路１６の出力は、書込回路６゜〜６７に夫々出力され
ている。

次にこのように構成された不揮発性半導体記憶装置の動
作について説明する。

第１０図は、この回路の動作を示すタイミング図である
。

先ず、データ書込時には、外部からＯＥ／Ｖｐｐ入力端
子１１にプログラム用電圧ＶｐＰを印加すると共に、ア
ドレス入力端子１０及びデータ入出力端子４゜〜４７に
夫々任意のアドレス及びデータを印加する。この状態で
ＣＥ入力端子１２をＨレベルからＬレベルへと変化させ
ると、書込み制御回路１６が機能して、書込み回路６゜
〜６７による１ワード（８ビツト）ずつのデータの書込
みが行われる。

一方、データ読み出し時には、ＯＥ／ＶＰＰ入力端子１
１にＬレベルの信号を印加すると共に、アドレス入力端
子１０に任意のアドレスを供給する。

この状態でＣＥ入力端子１２をＨレベルからＬレベルへ
と変化させると、アドレスＡ。−Ａ＋ｅによって選択さ
れたメモリセルのデータがセンスアンプ５゜〜５７で増
幅され、データ入出カバ・ソファ８ｏ〜８７を介してデ
ータ入出力端子４゜〜４７から読み出されることになる
。

［発明が解決しようとする課題］しかしながら、上述した従来の不揮発性半導体記憶装置
では、データ書込み時に、１ワード（例えば８ビツト）
ずつの書込み動作しか行うことができず、８Ｍビット以
上の大容量の記憶装置になると、データの書込みに長時
間を要するという問題点があった。

本発明は、かかる問題点に鑑みてなされたものであって
、高速なデータ書込みが可能な不揮発性半導体記憶装置
を提供することを目的とする。

［課題を解決するための手段］本発明に係る不揮発性半導体記憶装置は、出力制御信号
とプログラミング用電圧との共通入力端子に印加された
プログラミング用電圧を検知して内部を書込み可能な状
態に設定する書込み制御手段を有する不揮発性半導体記
憶装置において、特定の外部端子に通常使用される電圧
以外の特定電圧が印加されたことを検知する検知手段と
、この検知手段で前記特定電圧が検知されたら前記書込
み制御手段を複数ワード同時書込みモードに設定するモ
ード設定手段と、この手段により複数ワード同時書込み
モードに設定された前記書込み制御手段によって制御さ
れて外部から複数ワードのデータを順次ラッチするデー
タラッチ手段とを備え、前記書込み制御手段は、複数ワ
ード同時書込みモ−ド時には、前記データラッチ手段に
ラッチされた複数ワードのデータを同時に記憶セルに書
込むものであることを特徴とする。

［作用］本発明によれば、特定の外部端子に特定電圧が印加され
ると、検知手段がこれを検知し、書込み制御手段を通じ
て内部が複数ワード同時書込みモードに設定される。そ
して、外部から順次入力される複数ワードのデータがデ
ータラッチ手段に次々にラッチされ、これが記憶セルに
同時に書込まれることになるので、データ書込み速度を
大幅に向上させることができる。

［実施例コ以下、添付の図面に基づいて本発明の実施例について説
明する。

第１図は、本発明の実施例に係る８Ｍビット不揮発性半
導体記憶装置の構成を示すブロック図である。なお、第
１図において第９図と同一部分には同一符号を付し、重
複する部分の説明は省略する。

この第１図の回路では、アドレスＡ。−Ａ＋ｅが入力さ
れるアドレス入力端子１３．１４（７）うち、アドレス
入力端子１３に印加される電圧が１通常のアドレス信号
Ａ　Ｉ　Ｂの設定レベルよりも高いレベルであることを
検知する高電圧レベル検知回路１８が備えられている。

この高電圧レベル検知回路１８からの検知出力ＨＶＤは
、ページプログラミングモード設定回路１９に入力され
ている。ページプログラミングモード設定回路１９は、
高電圧の検知出力ＨＶＤに基づいて、データの書込みモ
ードとしてページプログラミングモードを設定する。書
込み制御回路１６は、ページプログラミングモード設定
回路１６からのページプログラミング設定信号ＰＧＳを
参照してメモリの書込みモードを設定する。

一方、書込回路６゜〜６７の前段には、データ入出力端
子４゜〜４７からデータ人出力バッファ８８〜８７を介
して入力されたデータをラッチするデータラッチ回路７
゜〜７７が設けられている。

この回路では、アドレス入力端子１３を利用して、特定
の書込みモードを設定する方式を採用しているので、外
部端子数は従来と同じである。即ち、アドレス入力端子
１３．１４として２０ピン、データ入出力端子４゜〜４
７として８ピン、その他にＯＥ　／　Ｖ　ｐｐ入力端子
１１及びＣＥ入力端子１２として２ピン、更に、電源■
。Ｄ端子と接地端子として２ピンを必要とするだけであ
るから、従来と同様、第２図に示すように、３２ピンの
パッケージで構成することができる。

次に、この回路の動作について説明する。

第３図は、この不揮発性半導体記憶装置の動作を示すタ
イミング図である。

なお、ここでは、４ワードのページプログラミングモー
ドについて説明する。

先ず、第１ステツプとして、ページプログラミングモー
ドの設定が行われる。この設定時には、アドレス端子１
３にＶｐＰ以上の高電圧を印加する。

このとき、素子選択信号ｃｅがＬレベルになると、高電
圧レベル検知回路１８がアドレス入力端子１３の高電圧
を検知し検知信号ＨＶＤを出力する。

この検知信号ＨＶＤが、ページプログラミングモード設
定回路１９に入力され、更に■／ＶＰＰ信号がＨレベル
からＬレベルへ立ち下がると、ページプログラミングモ
ード設定回路１９の設定信号ＰＧＳがＬレベルからＨレ
ベルへと変化する。

これを受けた書込み制御回路１６は、書込み系の動作モ
ードをページプログラミングモードに切替える。

次に、第２ステツプとして、データラッチが行われる。

即ち、ＣＥ入力端子１２にＨレベルの信号を与え、アド
レス端子１３．１４に任意のアドレスＡ。−ＡＨを与え
、更にデータ入出力端子４ｏ〜４７にデータを与えた状
態で、ＯＥ／Ｖｐｐ入力端子１１をＬレベルへと立ち下
げると、データ入出力端子４゜〜４７に印加されたデー
タがデータラッチ回路７゜〜７７にラッチされる。次に
、ＯＥ　／　Ｖ　ｐｐ端子１１にＬレベルのパルスを与
えながら、これに同期させてアドレス入力端子１３゜１
４に与えるアドレスＡ。−Ａ、９と、データ入出力端子
４゜〜４７に与えるデータとを次々と変化させると、４
ワ一ド分のデータがデータラッチ回路７゜〜７７に格納
される。

続いて、第３ステツプとして、データの書込みが行われ
る。即ち、ＯＥ／ｖｐｐ入力端子１１にプログラミング
電圧ＶＰＰを印加し、ＣＥ入力端子１２にＬレベルのパ
ルスを印加すると、データラッチ回路７゜〜７７にラッ
チされているデータが４ワ一ド分同時に所定のメモリセ
ルに書込まれる。

次に、第４ステツプとしてデータの読み出しを行う場合
には、ＯＥ／ｖｐｐ入力端子１１及びＣＥ入力端子１２
にＬレベルを印加し、アドレス入力端子１３．１４に任
意のアドレスを入力する。そうすると、これらのアドレ
スで選択されるメモリセルのデータがセンスアンプ５゜
〜５□を通して、データ入出力端子４゜〜４７から読み
出されることになる。

最後に、第５ステツプとしてページプログラミングモー
ド解除を行う場合には、設定時と同様に、アドレス入力
端子１３にアドレスＡ１゜とじて高電圧（プログラミン
グ電圧ＶＰＰ以上）を印加し、ＯＥ　／　Ｖ　ｐｐ入力
端子１１とＧＥ入力端子１２とにＬレベルのパルスを印
加する。これにより、ページプログラミングモードが解
除される。

第４図に高電圧レベル検知回路１８の具体的構成例を、
また、第５図にページプログラミングモード設定回路１
９の具体的構成例を夫々示す。

第４図において、アドレス入力端子１３から入力される
アドレスＡ＋ｅは、デイプレッション型（以下、Ｄ型と
呼ぶ）ＮＭＯ８ＦＥＴ３１．３２のゲートに入力されて
いる。これらのＤ型ＮＭＯ５ＦＥＴ３１．３２は、ＮＭ
Ｏ８ＦＥＴ３５．３６を夫々介して共通接続され、更に
ＮＭＯ８ＦＥＴ３９を介して接地されている。ＦＥＴ３
５のゲートは、電源と上記共通接続点との間に直列に接
続された負荷回路であるＤ型ＮＭＯ８ＦＥＴ３３及びＮ
ＭＯ８ＦＥＴ３７の接続点に接続され、ＦＥＴ３Ｂのゲ
ートは、電源と上記共通接続点との間に直列に接続され
た負荷回路であるＤ型ＮＭＯ５ＦＥＴ３４及びＮＭＯ８
ＦＥＴ３８の接続点に接続されている。また、ＦＥＴ３
９は、素子選択信号で１を入力とするＰＭＯ８ＦＥＴ４
１及びＮＭＯ８ＦＥＴ４２からなるインバータの出力に
よって駆動されるようになっている。

一方、ＰＭＯ８ＦＥＴ４３．４４及びＮＭＯ８ＦＥＴ４
５．４６によって２人力ＮＡＮＤ回路が構成されており
、その一方の入力端にＦＥＴ３２゜３６の接続点が接続
され、他方の入力端にＦＥＴ４１．４２からなるインバ
ータの出力が接続されている。そして、この２人力ＮＡ
ＮＤ回路の出力端から高電圧の検知信号ＨＶＤが出力さ
れるようになっている。

この回路では、アドレス端子１３に高電圧を印加したと
きのみＤ型ＮＭＯ８ＦＥＴ３１．３２がオン状態となる
ので、下記第１表に示す真理値表のように、素子選択信
号ＣｅとしてＬレベルが与えられ、且つアドレス端子１
３にＶｐｐ以上の高電圧ＥＸＨが与えられたときのみ高
電圧検知信号ＨＶＤがＬレベルになり、その他の場合に
は、Ｈレベルになる。

第１表一方、ページプログラミングモード設定回路１９は、第
５図に示すように、縦続接続された２つのＮＡＮＤゲー
ト８１．８２を主体として構成されている。ＮＡＮＤゲ
ート６１は、その出力がインバータ６３及びトランスフ
ァゲート６４を介して一方の入力端に帰還されたものと
なっている。

ＮＡＮＤゲート６２は、その出力がインバータ６５及び
トランスファゲート６６を介して一方の入力端に帰還さ
れたものとなっている。また、ＮＡＮＤゲート６１の出
力は、インバータ６３及びトランスファゲート６７を介
してＮＡＮＤゲート６２の前記入力端に入力されている
。更に、ＮＡＮＤゲート６２の出力は、トランスファゲ
ート６８を介してＮＡＮＤＡ−ト６１の前記入力端に帰
還されている。

一方、出力制御信号ｏｅと高電圧検知信号ＨＶＤとは、
ＮＯＲゲート５１に入力されており、このＮＯＲゲート
５１の出力信号ＴＣと、この信号ＴＣのインバータ５２
による反転信号ＢＣとが、トランスファゲート６４．ｅ
Ｂ、６７．８８のゲート制御信号として与えられている
。

また、電源骨接地間に直列に接続された負荷としてＰＭ
Ｏ８ＦＥＴ５３及び容量５４と、その接続点がゲートに
接続されそのソースが接地されたＮＭＯ８ＦＥＴ５ｆ３
と、とのＦＥＴ５６のドレインと電源端子との間に接続
された容量５５と、これらＦＥＴ５Ｅ３と容量５５との
接続点を入力とするインバータ５７とでパワーオンリセ
ット回路６０が構成されている。そして、このパワーオ
ンリセット回路６０の出力がＮＡＮＤＡ−ト６１，６２
の他方の入力端に入力されている。

第６図は、このように構成されたページプログラミング
モード設定回路のタイミング図である。

この回路では、電源電圧の投入後に、リセットがかかり
、ページプログラミングモード設定信号ＰＧＳがＬレベ
ルに設定されるようになっている。

先ず、電源電圧ｖＤＤが投入された直後においては、パ
ワーオンリセット回路６０のＦＥＴ５３゜５６及び容量
５４．５５による時定数で決定される期間だけＬレベル
のパルスが節点Ａに出力される。これにより、ページプ
ログラミングモード設定信号ＰＧＳがＬレベルにリセッ
トされる。

このとき、第４図の高電圧レベル検知回路１８のアドレ
ス入力端子１３には、高電圧を印加しないものとすると
、高電圧レベル検知回路１８からの検知信号ＨＶＤは、
第１表で示した通りＨレベルとなり、内部信号ＢＣ，Ｔ
Ｃは、夫々１１　ＨＩ＋及び“Ｌ”レベルとなる。した
がって、トランスファゲートｅｅ、ｅｓがオンになり、
パワーオンリセット回路６０の出力点、つまり節点Ａが
Ｈレベルに反転しても、トランスファゲート８４．６７
がオフになる。このとき、節点Ａは、上述したように、
Ｌレベルのパルスが印加されると、ページプログラミン
グモード設定信号ＰＧＳは、Ｌレベルに設定される。こ
のようにして、電源電圧投入と同時にページプログラミ
ングモード設定回路の出力信号ＰＧＳは、Ｌレベルにリ
セットされる。

次に、ページプログラミングモード設定モード時には、
第１表に示すように、内部信号ＨＶＤはＬレベルとなる
。この時点でｏｅにＬレベルのパルスが印加されると、
第６図に示すように、内部信号ＢＣ，ＴＣは夫々“Ｌ”
及び“Ｈ”レベル及びＬレベルとなるので、ページプロ
グラミングモード設定信号ＰＧＳはＨレベルに設定され
る。このレベルは、検知信号ＨＶＤがＨレベルになって
も保持される。

更にページプログラミングモード解除モードでは、設定
モードと同様に、検知信号ＨＶＤはＬレベルとなり、Ｏ
Ｅ入力端子１２にＬレベルのパルスを印加すると、第６
図に示すように、プログラミングモード設定信号はＬレ
ベルにリセットされる。

第７図は、ページプログラミングモード設定口路の他の
構成例を示す回路図である。

この回路が第５図の回路と異なる点は、第５図における
ＮＡＮＤＡ−ト６ｉ１．７２の代わりに、ＮＯＲゲート
７１．７２を設けた点と、第５図におけるパワーオンリ
セット回路６０の出力端にインバータ５８を一段追加し
てパワーオンリセット回路７０を構成した点と、出力端
にインバータ６９を一段追加した点である。

第８図は、このページプログラミングモード設定回路の
動作を示すタイミング図である。

この図に示すように、本回路における節点Ａ乃至Ｅの波
形は、第５図の回路における節点Ａ乃至Ｅと丁度反転し
た関係にあるが、最終的に得られるモード設定信号ＰＧ
Ｓは、同一となる。

［発明の効果コ以上説明したように、本発明によれば、特定の外部端子
に特定電圧が印加されたことを検知手段が検知すると、
書込み制御手段を通じて内部が複数ワード同時書込みモ
ードに設定され、外部から入力される複数ワードのデー
タをデータラッチ手段で次々にラッチすると共に、これ
を記憶セルに同時に書込むようにしたから、従来の１ワ
ード毎の書込み動作に比べ、書込み時間を大幅に短縮す
ることができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例に係る８Ｍビット不揮発性半導
体記憶装置の構成を示すブロック図、第２図は同記憶装
置の外観を示す平面図、第３図は同記憶装置の動作を示
すタイミング図、第４図は同記憶装置における高電圧レ
ベル検知回路の回路図、第５図は同記憶装置におけるペ
ージプログラミングモード設定回路の回路図、第６図は
同設定回路の動作を示す波形図、第７図は同記憶装置に
おけるページプログラミングモード設定回路の他の構成
例を示す回路図、第８図は同設定回路の動作を示す波形
図、第９図は従来の不揮発性半導体記憶装置の構成を示
すブロック図、第１０図は同記憶装置の動作を示すタイ
ミング図である。１８〜１７　；メモリセルアレイ、２；Ｘデコーダ、３
８〜３７；Ｙ選択トランジスタ群、４ｏ〜４□；データ
入出力端子Ｎ　５０〜５７；センスアンプ、６ｏ〜６７
；書込回路、７８〜７゜；データラッチ回路、８ｏ〜８
□　；データ入出力バッファ、１０．１３，１４；アド
レス入力端子、１１；　ＯＥ　／　Ｖ　ｐｐ入力端子、
１２；ＣＥ入力端子、１５　；　ＯＥ　／　Ｖｐｐハッ
７　ｙ、１６；書込み制御回路、１７；ＣＥバッファ、
１８；高電圧レベル検知回路、１９；ページプログラミ
ングモード設定回路、２０；アドレスバッファ

Claims

【特許請求の範囲】

（１）出力制御信号とプログラミング用電圧との共通入
力端子に印加されたプログラミング用電圧を検知して内
部を書込み可能な状態に設定する書込み制御手段を有す
る不揮発性半導体記憶装置において、特定の外部端子に
通常使用される電圧以外の特定電圧が印加されたことを
検知する検知手段と、この検知手段で前記特定電圧が検
知されたら前記書込み制御手段を複数ワード同時書込み
モードに設定するモード設定手段と、この手段により複
数ワード同時書込みモードに設定された前記書込み制御
手段によって制御されて外部から複数ワードのデータを
順次ラッチするデータラッチ手段とを備え、前記書込み
制御手段は、複数ワード同時書込みモード時には、前記
データラッチ手段にラッチされた複数ワードのデータを
同時に記憶セルに書込むものであることを特徴とする不
揮発性半導体記憶装置。
（２）前記特定の外部端子は、特定のアドレス端子であ
り、前記モード設定手段は、前記検知手段で前記特定電
圧が検知されたら前記特定電圧が解除されても前記複数
ワード同時書込みモードを解除しないものであることを
特徴とする請求項１に記載の不揮発性半導体記憶装置。
（３）前記モード設定手段は、電源投入時には前記複数
ワード同時書込みモードをリセットする機能を備えたも
のであることを特徴とする請求項１に記載の不揮発性半
導体記憶装置。