JPH03108196A - 電気的消去・書込み可能型不揮発性半導体記憶装置 - Google Patents
電気的消去・書込み可能型不揮発性半導体記憶装置Info
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- JPH03108196A JPH03108196A JP1244553A JP24455389A JPH03108196A JP H03108196 A JPH03108196 A JP H03108196A JP 1244553 A JP1244553 A JP 1244553A JP 24455389 A JP24455389 A JP 24455389A JP H03108196 A JPH03108196 A JP H03108196A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
半導体記憶装置中、電気的消去・書込み可能型不揮発性
半導体記憶装置(EEFROM)に関し、ソフトウェア
・データ・プロテクション回路を構成する電気的消去・
書込み可能型不揮発性半導体記憶素子(EEPROMセ
ル)の必要以上の劣化を防止して、その機能を長く確保
できるようにすることを目的とし、 前記電気的消去・書込み可能型不揮発性半導体記憶素子
が既にソフトウェア・データ・プロテクション設定状態
を記憶している場合、即ち、ソフトウェア・データ・プ
ロテクション設定状態を示す論理状態に設定されている
場合、ソフトウェア・データ・プロテクション設定用の
アドレス及びデータが入力されたとしても、前記電気的
消去・書込み可能型不揮発性半導体記憶素子に対して、
重ねて、ソフトウェア・データ・プロテクション設定状
態を示す論理状態を設定する動作をしないように構成す
る。
半導体記憶装置(EEFROM)に関し、ソフトウェア
・データ・プロテクション回路を構成する電気的消去・
書込み可能型不揮発性半導体記憶素子(EEPROMセ
ル)の必要以上の劣化を防止して、その機能を長く確保
できるようにすることを目的とし、 前記電気的消去・書込み可能型不揮発性半導体記憶素子
が既にソフトウェア・データ・プロテクション設定状態
を記憶している場合、即ち、ソフトウェア・データ・プ
ロテクション設定状態を示す論理状態に設定されている
場合、ソフトウェア・データ・プロテクション設定用の
アドレス及びデータが入力されたとしても、前記電気的
消去・書込み可能型不揮発性半導体記憶素子に対して、
重ねて、ソフトウェア・データ・プロテクション設定状
態を示す論理状態を設定する動作をしないように構成す
る。
[産業上の利用分野]
本発明は半導体記憶装置中、電気的消去・書込み可能型
不揮発性半導体記憶装置(electrical 1y
erasable and programmable
read only me+++ory。
不揮発性半導体記憶装置(electrical 1y
erasable and programmable
read only me+++ory。
以下、EEPROMという)に関する。
−fflに、EEPROMには、制御信号として、チッ
プ・イネーブル信号CE、アウトプット・イネーブル信
号OE、ライト・イネーブル信号WEが供給され、その
論理状態によって、待機、消去、書込み、読出しなどの
各種モードが設定される。
プ・イネーブル信号CE、アウトプット・イネーブル信
号OE、ライト・イネーブル信号WEが供給され、その
論理状態によって、待機、消去、書込み、読出しなどの
各種モードが設定される。
しかしながら、これら制御信号CE、OE、WEは、電
源電圧の変動やノイズの影響を受けやすく、これら電源
電圧の変動やノイズによって、その論理状態をくるわせ
、偶発的に書込みモードを設定し、誤書込みを実行して
しまう場合がある。かかる誤書込みは、いわゆるソフト
ウェア・データ・プロテクション(software
dat、a protection )回路を内蔵する
ことによって防止することができる。
源電圧の変動やノイズの影響を受けやすく、これら電源
電圧の変動やノイズによって、その論理状態をくるわせ
、偶発的に書込みモードを設定し、誤書込みを実行して
しまう場合がある。かかる誤書込みは、いわゆるソフト
ウェア・データ・プロテクション(software
dat、a protection )回路を内蔵する
ことによって防止することができる。
[従来の技術]
従来、かかるソフトウェア・データ・プロテクション回
路を内蔵したE E P ROMとして第5図にそのブ
ロック図を示すようなものが提案されている。
路を内蔵したE E P ROMとして第5図にそのブ
ロック図を示すようなものが提案されている。
図中、1はロウ・デコーダ、2はセル・マトリックス、
3はリード・コラム・デコーダ、4はリード・コラム・
ゲート、5はセンスアンプ、6はI10バッファである
。
3はリード・コラム・デコーダ、4はリード・コラム・
ゲート、5はセンスアンプ、6はI10バッファである
。
また、7はE/W (消去/書込み)コラム・デコーダ
、8はE/Wコラム・ゲート、9はページ・レジスタで
ある。
、8はE/Wコラム・ゲート、9はページ・レジスタで
ある。
また、10は制御信号用のロジック回路、11はE/W
タイミング信号発生回路、12は昇圧電圧発生回路、1
3はソフトウェア・データ・プロテクション回路である
。
タイミング信号発生回路、12は昇圧電圧発生回路、1
3はソフトウェア・データ・プロテクション回路である
。
かかるEEFROMにおいては、チップ・イネーブル信
号CE、アウトプット・イネーブル信号OE、ライト・
イネーブル信号WEが表−1に示す状態になることによ
って書込みモードが設定される。
号CE、アウトプット・イネーブル信号OE、ライト・
イネーブル信号WEが表−1に示す状態になることによ
って書込みモードが設定される。
表−1
なお、タイミング的には、第6図に示すように、WEの
立ち下がりで、書込みアドレスが取り込まれ、WEの立
ち上がりで、書込みデータの取り込みが行われる。しか
しながら、このような論理状態は、前述したように、電
源電圧の変動やノイズによって設定されてしまう場合が
ある。このようにして起こる誤書込みを防止するのが、
ソフトウェア・データ・プロテクション回路13である
。
立ち下がりで、書込みアドレスが取り込まれ、WEの立
ち上がりで、書込みデータの取り込みが行われる。しか
しながら、このような論理状態は、前述したように、電
源電圧の変動やノイズによって設定されてしまう場合が
ある。このようにして起こる誤書込みを防止するのが、
ソフトウェア・データ・プロテクション回路13である
。
このソフトウェア・データ・プロテクション回路13は
、EEPROMセル13Aを設け、ソフトウェア・デー
タ・プロテクション設定用のアドレス及びデータ、例え
ば、■アドレス=5555、データ=AA、■アドレス
=2AAA、データ=55、■アドレス=5555、デ
ータ=AOが順次、入力された場合には、EEPR,0
Mセル13Aに対して書込み動作を行うことによって、
即ち、E E P ROMセル13Aを論理「0」 (
導通状!’El)に設定することによって、ソフトウェ
ア・データ・プロテクション状態を設定、記憶、維持し
、以後、この状態が解除されない場合には、データの書
込みに際し、ソフトウェア・データ・プロテクション設
定用のアドレス及びデータが入力されない限り、即ち、
ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータに続いて書込みデータが入力されない限り
、昇圧電圧発生回路12からの昇圧電圧VPPの出力を
中止させ、書込みを禁止するというものである。
、EEPROMセル13Aを設け、ソフトウェア・デー
タ・プロテクション設定用のアドレス及びデータ、例え
ば、■アドレス=5555、データ=AA、■アドレス
=2AAA、データ=55、■アドレス=5555、デ
ータ=AOが順次、入力された場合には、EEPR,0
Mセル13Aに対して書込み動作を行うことによって、
即ち、E E P ROMセル13Aを論理「0」 (
導通状!’El)に設定することによって、ソフトウェ
ア・データ・プロテクション状態を設定、記憶、維持し
、以後、この状態が解除されない場合には、データの書
込みに際し、ソフトウェア・データ・プロテクション設
定用のアドレス及びデータが入力されない限り、即ち、
ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータに続いて書込みデータが入力されない限り
、昇圧電圧発生回路12からの昇圧電圧VPPの出力を
中止させ、書込みを禁止するというものである。
したがって、かかるソフトウェア・データ・10チクジ
ョン回路13を設ける場合には、CE、■、WEが電源
電圧の変動やノイズによって、その論理状態をくるわせ
、制御信号用のロジック回路10が書込みモードを設定
してしまったとしても、書込みは行われず、このように
して、誤書込みが防止される。
ョン回路13を設ける場合には、CE、■、WEが電源
電圧の変動やノイズによって、その論理状態をくるわせ
、制御信号用のロジック回路10が書込みモードを設定
してしまったとしても、書込みは行われず、このように
して、誤書込みが防止される。
なお、このソフトウェア・データ・プロテクション回路
13は、ソフトウェア・データ・プロテクション解除用
のアドレス及びデータ、例えば、■アドレス=5555
、データ=AA、■アドレスー2AAA、データ=55
、■アドレス=5555、データ=80、■アドレス=
5555、データ=AA、■アドレス=2AAA、デー
タ;55、■アドレス=5555、データ+20が順次
、入力された場合には、E E P ROMセル13A
に対して消去動作を行うことによって、即ち、HEFR
OM−11!ル13Aを論理「IJ (非導通状態)に
することによって、ソフトウェア・データ・プロテクシ
ョン設定状態を解除することができるように構成されて
いる。
13は、ソフトウェア・データ・プロテクション解除用
のアドレス及びデータ、例えば、■アドレス=5555
、データ=AA、■アドレスー2AAA、データ=55
、■アドレス=5555、データ=80、■アドレス=
5555、データ=AA、■アドレス=2AAA、デー
タ;55、■アドレス=5555、データ+20が順次
、入力された場合には、E E P ROMセル13A
に対して消去動作を行うことによって、即ち、HEFR
OM−11!ル13Aを論理「IJ (非導通状態)に
することによって、ソフトウェア・データ・プロテクシ
ョン設定状態を解除することができるように構成されて
いる。
[発明が解決しようとする課題]
かかる従来のEEPROMにおいては、ソフトウェア・
データ・プロテクション状態を設定した場合、ソフトウ
ェア・データ・プロテクション設定用のアドレス及びデ
ータを入力しなければ、セル・マトリックス2に対する
書込みを行うことができない、換言すれば、ソフトウェ
ア・データ・プロテクション状態を設定した場合、セル
・マトリックス2に対してデータの書込みを行うたびに
EEPROMセル13Aに対する書込み動作が行われる
ことになる。他方、書込みモードが設定された場合であ
っても、セル・マトリックス2を構成するすべてのEE
PROMセルに対して書込みが行われるわけではない、
このため、かかる従来のEEPROMにおいては、セル
・マトリックス2を構成するEEPROMセルよりも先
にソフトウェア・データ・プロテクション回路13を構
成するEEPROMセル13Aが劣化してしまうという
問題点があった。
データ・プロテクション状態を設定した場合、ソフトウ
ェア・データ・プロテクション設定用のアドレス及びデ
ータを入力しなければ、セル・マトリックス2に対する
書込みを行うことができない、換言すれば、ソフトウェ
ア・データ・プロテクション状態を設定した場合、セル
・マトリックス2に対してデータの書込みを行うたびに
EEPROMセル13Aに対する書込み動作が行われる
ことになる。他方、書込みモードが設定された場合であ
っても、セル・マトリックス2を構成するすべてのEE
PROMセルに対して書込みが行われるわけではない、
このため、かかる従来のEEPROMにおいては、セル
・マトリックス2を構成するEEPROMセルよりも先
にソフトウェア・データ・プロテクション回路13を構
成するEEPROMセル13Aが劣化してしまうという
問題点があった。
本発明は、かかる点にかんがみ、ソフトウェア・データ
・プロテクション回路を構成するEEPROMセルの必
要以上の劣化を防止し、その機能を長く確保できるよう
にしたEEPROMを提供することを目的とする。
・プロテクション回路を構成するEEPROMセルの必
要以上の劣化を防止し、その機能を長く確保できるよう
にしたEEPROMを提供することを目的とする。
[課題を解決するための手段]
本発明のE E P ROMは、EEPROMセルを有
し、ソフトウェア・データ・プロテクション設定用のア
ドレス及びデータが入力された場合は、前記EEFRO
Mセルを一方の論理状態、例えば論理「0」 (導通状
態)に設定することにより、ソフトウェア・データ・プ
ロテクション設定状態を記憶、かつ、維持し、また、ソ
フトウェア・データ・プロテクション解除用のアドレス
及びデータが入力された場合は、前記EEPROMセル
を他方の論理状態、例えば論理「1」 (非導通状態)
に設定することにより、ソフトウェア・データ・プロテ
クション解除状態を記憶、かつ、維持するソフトウェア
・データ・プロテクション回路を具備してなるEEPR
OMにおいて、前記EEPROMセルが既に論理「0」
に設定されている場合、ソフトウェア・データ・プロテ
クション設定用のアドレス及びデータが入力されたとし
ても、重ねて、論理r OJの状態を設定する動作をし
ないように、また、前記EEPROMセルが既に論理「
1」に設定されている場合、ソウト・データ・プロテク
ション解除用のアドレス及びデータが入力されたとして
も、重ねて論理「1」の状態を設定する動作をしないよ
うに前記EEPROMセルの論理状態設定動作を制御す
る論理状態設定制御回路を設けたものである。
し、ソフトウェア・データ・プロテクション設定用のア
ドレス及びデータが入力された場合は、前記EEFRO
Mセルを一方の論理状態、例えば論理「0」 (導通状
態)に設定することにより、ソフトウェア・データ・プ
ロテクション設定状態を記憶、かつ、維持し、また、ソ
フトウェア・データ・プロテクション解除用のアドレス
及びデータが入力された場合は、前記EEPROMセル
を他方の論理状態、例えば論理「1」 (非導通状態)
に設定することにより、ソフトウェア・データ・プロテ
クション解除状態を記憶、かつ、維持するソフトウェア
・データ・プロテクション回路を具備してなるEEPR
OMにおいて、前記EEPROMセルが既に論理「0」
に設定されている場合、ソフトウェア・データ・プロテ
クション設定用のアドレス及びデータが入力されたとし
ても、重ねて、論理r OJの状態を設定する動作をし
ないように、また、前記EEPROMセルが既に論理「
1」に設定されている場合、ソウト・データ・プロテク
ション解除用のアドレス及びデータが入力されたとして
も、重ねて論理「1」の状態を設定する動作をしないよ
うに前記EEPROMセルの論理状態設定動作を制御す
る論理状態設定制御回路を設けたものである。
[作用コ
本発明においては、ソフトウェア・データ・プロテクシ
ョン回路を構成するEEPROMセルが既に一方の論理
状態、例えば論理「0」 (導通状態)に設定されてい
る場合、ソフトウェア・データ・プロテクション設定用
のアドレス及びデータが入力されたとしても、このEE
PROMセルに対して重ねて論理「O」を設定するため
の動作が行われることはない、即ち、このEEPROM
セルのドレイン又はソースに対して論理「0」設定用の
昇圧電圧が供給されることはない、したがって、ソフト
ウェア・データ・プロテクション回路を構成するEEP
ROMセルの必要以上の劣化が防止される。
ョン回路を構成するEEPROMセルが既に一方の論理
状態、例えば論理「0」 (導通状態)に設定されてい
る場合、ソフトウェア・データ・プロテクション設定用
のアドレス及びデータが入力されたとしても、このEE
PROMセルに対して重ねて論理「O」を設定するため
の動作が行われることはない、即ち、このEEPROM
セルのドレイン又はソースに対して論理「0」設定用の
昇圧電圧が供給されることはない、したがって、ソフト
ウェア・データ・プロテクション回路を構成するEEP
ROMセルの必要以上の劣化が防止される。
なお、前記EEFROMセルが既に論理「0」に設定さ
れている場合、重ねて、論理「O」の状態を設定する動
作をしないようにするほか、前記E E P ROMセ
ルが既に論理「1」に設定されている場合においては、
ソフトウェア・データ・プロテクション解除用のアドレ
ス及びデータが入力されたとしても、重ねて、論理「1
」を設定する動作をしないように前記EEPROMセル
の論理状態設定動作を制御する論理状態設定制御回路を
設けることもできる。この場合には、このEEPROM
セルのゲートに対して論理「1」設定用の昇圧電圧が供
給されることはない。
れている場合、重ねて、論理「O」の状態を設定する動
作をしないようにするほか、前記E E P ROMセ
ルが既に論理「1」に設定されている場合においては、
ソフトウェア・データ・プロテクション解除用のアドレ
ス及びデータが入力されたとしても、重ねて、論理「1
」を設定する動作をしないように前記EEPROMセル
の論理状態設定動作を制御する論理状態設定制御回路を
設けることもできる。この場合には、このEEPROM
セルのゲートに対して論理「1」設定用の昇圧電圧が供
給されることはない。
[実施例]
以下、第1図ないし第4図を参照して、本発明の一実施
例につき説明する。
例につき説明する。
第1図は本発明の一実施例を示すブロック図であり、本
実施例のEEPROMは、第5図従来例におけるソフト
ウェア・データ・プロテクション回路13の代わりに、
第2図にその具体的回路の一例を示すソフトウェア・デ
ータ・プロテクション回路14を設け、その他について
は、第5図従来例と同様に構成したものである。なお、
第2図はソフトウェア・データ・プロテクション回路1
4のほか、昇圧電圧発生回路12の一例を示す回路図で
ある。
実施例のEEPROMは、第5図従来例におけるソフト
ウェア・データ・プロテクション回路13の代わりに、
第2図にその具体的回路の一例を示すソフトウェア・デ
ータ・プロテクション回路14を設け、その他について
は、第5図従来例と同様に構成したものである。なお、
第2図はソフトウェア・データ・プロテクション回路1
4のほか、昇圧電圧発生回路12の一例を示す回路図で
ある。
昇圧電圧発生回路12は、昇圧回路用クロック信号発生
回路15及び昇圧回路16を設けて構成されている。ま
た、昇圧回路用クロック信号発生回路15は、ナンド回
路17及びインバータ18.19.20.21からなる
リング発振器22と、バッファ用のインバータ23.2
4とを設けて構成されている。ここに、ナンド回路17
及びインバータ18.19.20.21は直列接続され
、インバータ21の出力端子をナンド回路17の一方の
入力端子に接続することによってリング発振器22が構
成されている。なお、ナンド回路17の他方の入力端子
には昇圧電圧発生制御信号■PACTが供給され、この
昇圧電圧発生制御信号VPACTがハイレベル″H”の
とき、リング発振器22が発振動作を行うように構成さ
れている。
回路15及び昇圧回路16を設けて構成されている。ま
た、昇圧回路用クロック信号発生回路15は、ナンド回
路17及びインバータ18.19.20.21からなる
リング発振器22と、バッファ用のインバータ23.2
4とを設けて構成されている。ここに、ナンド回路17
及びインバータ18.19.20.21は直列接続され
、インバータ21の出力端子をナンド回路17の一方の
入力端子に接続することによってリング発振器22が構
成されている。なお、ナンド回路17の他方の入力端子
には昇圧電圧発生制御信号■PACTが供給され、この
昇圧電圧発生制御信号VPACTがハイレベル″H”の
とき、リング発振器22が発振動作を行うように構成さ
れている。
また、インバータ21.23.24は、直列接続され、
インバータ23及び24の出力端子にそれぞれ昇圧回路
用クロック信号CLK及びCLKを出力するように構成
されている。
インバータ23及び24の出力端子にそれぞれ昇圧回路
用クロック信号CLK及びCLKを出力するように構成
されている。
また、昇圧回路16はnチャネルMOSトランジスタ(
以下、nMO8という)25.26□、262 ・−・
26.(例えば、n=20)、コンデンサ27+ 、2
72 ・・・27.及び昇圧電圧出力端子28を設けて
構成されている。ここに、nMO325は、そのドレイ
ン及びゲートを電源電圧VCCが供給される電源線29
に接続され、そのソースをn M OS 261のドレ
イン及びゲートに接続されている。また、n M OS
261は、そのソースをn M OS 262のドレ
イン及びゲートに接続されている。以下、nMO326
アまで同様の接続がなされ、nMO326Ilのソース
は昇圧電圧出力端子28に接続されている。また、n
M OS 26 lのドレインとゲートとの接続中点、
n M OS 263 (図示せず)のトレインとゲ
ートとの接続中点・・・n M O826m −1のド
レインとゲートとの接続中点は、それぞれコンデンサ2
71.273 ・・・27.−□を介して昇圧回路用ク
ロック信号発生回路15のインバータ23の出力端子に
接続されている。また、n M OS 262のドレイ
ンとゲートとの接続中点・・・nMOs26、のドレイ
ンとゲートとの接続中点はそれぞれコンデンサ272・
・・27.を介して昇圧回路用クロック信号発生回路1
5のインバータ24の出力端子に接続されている。
以下、nMO8という)25.26□、262 ・−・
26.(例えば、n=20)、コンデンサ27+ 、2
72 ・・・27.及び昇圧電圧出力端子28を設けて
構成されている。ここに、nMO325は、そのドレイ
ン及びゲートを電源電圧VCCが供給される電源線29
に接続され、そのソースをn M OS 261のドレ
イン及びゲートに接続されている。また、n M OS
261は、そのソースをn M OS 262のドレ
イン及びゲートに接続されている。以下、nMO326
アまで同様の接続がなされ、nMO326Ilのソース
は昇圧電圧出力端子28に接続されている。また、n
M OS 26 lのドレインとゲートとの接続中点、
n M OS 263 (図示せず)のトレインとゲ
ートとの接続中点・・・n M O826m −1のド
レインとゲートとの接続中点は、それぞれコンデンサ2
71.273 ・・・27.−□を介して昇圧回路用ク
ロック信号発生回路15のインバータ23の出力端子に
接続されている。また、n M OS 262のドレイ
ンとゲートとの接続中点・・・nMOs26、のドレイ
ンとゲートとの接続中点はそれぞれコンデンサ272・
・・27.を介して昇圧回路用クロック信号発生回路1
5のインバータ24の出力端子に接続されている。
このように構成された昇圧回路16においては、昇圧回
路用クロック信号CLK及びCLKが供給されるとコン
デンサ271.272 ・・・27゜はチャージアップ
され、nMO326t 、26□・・・26゜側の電圧
を順次、高くし、昇圧電圧出力端子28に昇圧電圧■P
P、例えば20 [V]を得ることができる。
路用クロック信号CLK及びCLKが供給されるとコン
デンサ271.272 ・・・27゜はチャージアップ
され、nMO326t 、26□・・・26゜側の電圧
を順次、高くし、昇圧電圧出力端子28に昇圧電圧■P
P、例えば20 [V]を得ることができる。
また、ソフトウェア・データ・プロテクション回路14
は、ロジック回路30、書込み・消去制御回路31、書
込み・消去回路32、記憶部33、ラッチ回路34、昇
圧電圧発生制御回路35を設けて構成されている。
は、ロジック回路30、書込み・消去制御回路31、書
込み・消去回路32、記憶部33、ラッチ回路34、昇
圧電圧発生制御回路35を設けて構成されている。
ここに、ロジック回路30は、その一方及び他方の出力
端子30W及び30Eにそれぞれ書込み制御信号5PW
R及び消去制御信号5PERを出力するものである。な
お、ソフトウェア・データ・プロテクション設定用のア
ドレス及びデータ、例えば、■アドレス=5555、デ
ーターAA、■アドレス−2AAA、データ=55、■
アドレス=5555、データ=AOが入力された場合に
は、5PWR= ”H″、5PER=“L″を出力し、
また、ソフトウェア・データ・プロテクション解除用の
アドレス及びデータ、例えば、■アドレス=5555、
データ=AA、■アドレス−2AAA、データ=55、
■アドレス=5555、データ=80、■アドレス=5
555、データ=AA、■アドレス=2AAA、データ
=55、■アドレス=5555、データ=20が入力さ
れた場合には、5PWR−”L’ 、5PER=“H”
を出力し、それ以外の場合(通常動作の場合)は5PW
R=“L″、5PER=“L″を出力するものである。
端子30W及び30Eにそれぞれ書込み制御信号5PW
R及び消去制御信号5PERを出力するものである。な
お、ソフトウェア・データ・プロテクション設定用のア
ドレス及びデータ、例えば、■アドレス=5555、デ
ーターAA、■アドレス−2AAA、データ=55、■
アドレス=5555、データ=AOが入力された場合に
は、5PWR= ”H″、5PER=“L″を出力し、
また、ソフトウェア・データ・プロテクション解除用の
アドレス及びデータ、例えば、■アドレス=5555、
データ=AA、■アドレス−2AAA、データ=55、
■アドレス=5555、データ=80、■アドレス=5
555、データ=AA、■アドレス=2AAA、データ
=55、■アドレス=5555、データ=20が入力さ
れた場合には、5PWR−”L’ 、5PER=“H”
を出力し、それ以外の場合(通常動作の場合)は5PW
R=“L″、5PER=“L″を出力するものである。
なお、ソフトウェア・データ・プロテクション設定用の
アドレス及びデータの取り込みは、第3図に示すように
、WEの立ち下がりで、アドレスを取り込み、WEの立
ち上がりで、データを取り込むようにして行われる。ま
た、ソフトウェア・データ・プロテクション解除用のア
ドレス及びデータの取り込みも、第4図に示すように、
Vlの立ち下がりで、アドレスを取り込み、WEの立ち
上がりで、データを取り込むようにして行われる。
アドレス及びデータの取り込みは、第3図に示すように
、WEの立ち下がりで、アドレスを取り込み、WEの立
ち上がりで、データを取り込むようにして行われる。ま
た、ソフトウェア・データ・プロテクション解除用のア
ドレス及びデータの取り込みも、第4図に示すように、
Vlの立ち下がりで、アドレスを取り込み、WEの立ち
上がりで、データを取り込むようにして行われる。
また、書込み・消去制御回路31は、書込み制御信号5
PWR’ を出力するナンド回路36と、消去制御信号
5PER’を出力するナンド回路37とを設けて構成さ
れている。ここに、ナンド回路36は、その一方の入力
端子に、ソフトウェア・データ・プロテクション状態が
設定されているか、又は、解除されているかを示す信号
5PS(ソフトウェア・データ・プロテクション状態が
設定されている場合は“H”、解除されている場合は“
H″)の反転信号SPSが供給され、その他方の入力端
子に信号5PWRが供給されるように構成されている。
PWR’ を出力するナンド回路36と、消去制御信号
5PER’を出力するナンド回路37とを設けて構成さ
れている。ここに、ナンド回路36は、その一方の入力
端子に、ソフトウェア・データ・プロテクション状態が
設定されているか、又は、解除されているかを示す信号
5PS(ソフトウェア・データ・プロテクション状態が
設定されている場合は“H”、解除されている場合は“
H″)の反転信号SPSが供給され、その他方の入力端
子に信号5PWRが供給されるように構成されている。
また、ナンド回路37は、その一方の入力端子に信号S
PSが供給され、その他方の入力端子に信号5PERが
供給され番ように構成されている。
PSが供給され、その他方の入力端子に信号5PERが
供給され番ように構成されている。
ここに、ナンド回路36は、5ps=“H”即ち、ソフ
トウェア・データ・プロテクション状態が解除されてい
る場合において、5PWR=“H″、即ち、ソフトウェ
ア・データ・プロテクション設定用のアドレス及びデー
タが入力された場合のみ、5PWR’=“L” (書込
み指令信号;論理[OJ設定信号)を出力し、それ以外
の場合は、5PWR’ =“H” (非書込み指令信号
)を出力する。また、ナンド回路37は、5ps=“H
”、即ち、ソフトウェア・データ・プロテクション状態
が設定されている場合において、5PWR=“H″、即
ち、ソフトウェア・データ・プロテクション状態解除用
のアドレス及びデータが入力された場合のみ、5PER
’ =“L” (消去指令信号=論理「1」設定信号
)を出力し、それ以外の場合は、5PER’−“H″
(非消去指令信号)を出力する。
トウェア・データ・プロテクション状態が解除されてい
る場合において、5PWR=“H″、即ち、ソフトウェ
ア・データ・プロテクション設定用のアドレス及びデー
タが入力された場合のみ、5PWR’=“L” (書込
み指令信号;論理[OJ設定信号)を出力し、それ以外
の場合は、5PWR’ =“H” (非書込み指令信号
)を出力する。また、ナンド回路37は、5ps=“H
”、即ち、ソフトウェア・データ・プロテクション状態
が設定されている場合において、5PWR=“H″、即
ち、ソフトウェア・データ・プロテクション状態解除用
のアドレス及びデータが入力された場合のみ、5PER
’ =“L” (消去指令信号=論理「1」設定信号
)を出力し、それ以外の場合は、5PER’−“H″
(非消去指令信号)を出力する。
また、書込み・消去回路32はその一方及び他方の入力
端子をそれぞれナンド回路36及び37の出力端子に接
続され、その一方及び他方の出力端子32W及び32E
をそれぞれE E P ROMセル40のドレイン及び
コントロールゲートに接続されている。この書込み・消
去回路32は、5PWR’ = ”L” 、5PER’
= ”H’ のlk、出力端子32W及び32Eにそ
れぞれ昇圧電圧■PP [Vl及び0[Vlを出力して
、EEPROMセル40に対して書込み動作を行い、即
ち、このE E P ROMセル40を論理「OJに設
定し、また、5PWR’ =″H″、5PER″=“H
″のときは、出力端子32W及び32Eにそれぞれ0[
Vl及び昇圧電圧VPP [Vlを出力して、EEPR
OMセル40に対して消去動作を行い、即ち、このEE
PROMセル4oを論理「1」に設定し、また、書込み
モード時において5PWR’= ”L” 、5PER’
=″L”の場合には、出力端子32W及び32Eに0
[■]を出力するように構成されている。
端子をそれぞれナンド回路36及び37の出力端子に接
続され、その一方及び他方の出力端子32W及び32E
をそれぞれE E P ROMセル40のドレイン及び
コントロールゲートに接続されている。この書込み・消
去回路32は、5PWR’ = ”L” 、5PER’
= ”H’ のlk、出力端子32W及び32Eにそ
れぞれ昇圧電圧■PP [Vl及び0[Vlを出力して
、EEPROMセル40に対して書込み動作を行い、即
ち、このE E P ROMセル40を論理「OJに設
定し、また、5PWR’ =″H″、5PER″=“H
″のときは、出力端子32W及び32Eにそれぞれ0[
Vl及び昇圧電圧VPP [Vlを出力して、EEPR
OMセル40に対して消去動作を行い、即ち、このEE
PROMセル4oを論理「1」に設定し、また、書込み
モード時において5PWR’= ”L” 、5PER’
=″L”の場合には、出力端子32W及び32Eに0
[■]を出力するように構成されている。
また、記憶部33は、nMO338,39及びE E
P ROMセル40を設けて構成されている。
P ROMセル40を設けて構成されている。
ココに、nMO338はEEPROMセル40の記憶デ
ータの読出しを制御するものであり、そのドレインを電
源線41に接続され、そのゲートを読出し制御信号SO
が入力される読出し制御信号入力端子42に接続され、
そのソースをnMOs39のドレインに接続されている
。また、nM。
ータの読出しを制御するものであり、そのドレインを電
源線41に接続され、そのゲートを読出し制御信号SO
が入力される読出し制御信号入力端子42に接続され、
そのソースをnMOs39のドレインに接続されている
。また、nM。
S39はEEPROMセル40の負荷をなすものであり
、そのゲート及びソースを接続して、その接続中点をE
E P ROMセル40のドレインに接続されている
。なお、このnMO339はデプレッション形のnMO
3である。また、図中、EEPROMセル40のソース
は接地されているが、書込み時には、フローティング状
態にされる。
、そのゲート及びソースを接続して、その接続中点をE
E P ROMセル40のドレインに接続されている
。なお、このnMO339はデプレッション形のnMO
3である。また、図中、EEPROMセル40のソース
は接地されているが、書込み時には、フローティング状
態にされる。
また、ラッチ回路34はEEPROMセル40の記憶デ
ータ(論理状R)をラッチし、信号SPS及びSPSを
出力するものであり、ナンド回路43.44.45.4
6、インバータ47.48、ノア回路4つを設けて構成
されている。ここに、ナンド回路43は、その一方の入
力端子をEEPROMセル40のドレインに接続され、
その出力端子をナンド回路45の一方の入力端子及びナ
ンド回路44の一方の入力端子に接続されている。
ータ(論理状R)をラッチし、信号SPS及びSPSを
出力するものであり、ナンド回路43.44.45.4
6、インバータ47.48、ノア回路4つを設けて構成
されている。ここに、ナンド回路43は、その一方の入
力端子をEEPROMセル40のドレインに接続され、
その出力端子をナンド回路45の一方の入力端子及びナ
ンド回路44の一方の入力端子に接続されている。
また、ノア回路49は、その一方及び他方の入力端子を
それぞれロジック回路30の一方及び他方の出力端子3
0W及び30Eに接続され、その出力端子をナンド回路
43の他方の入力端子及びナンド回路44の他方の入力
端子に接続されている。
それぞれロジック回路30の一方及び他方の出力端子3
0W及び30Eに接続され、その出力端子をナンド回路
43の他方の入力端子及びナンド回路44の他方の入力
端子に接続されている。
また、ナンド回路45は、その他方の入力端子をナンド
回路46の出力端子及びインバータ48の入力端子に接
続され、その出力端子をナンド回路46の一方の入力端
子及びインバータ47の入力端子に接続されている。ま
た、ナンド回路46の他方の入力端子はナンド回路44
の出力端子に接続されている。また、インバータ47の
出力端子は書込み・消去制御回路31のナンド回路37
の一方の入力端子に接続され、インバータ48の出力端
子は書込み・消去制御回路31のナンド回路36の一方
の入力端子に接続されている。
回路46の出力端子及びインバータ48の入力端子に接
続され、その出力端子をナンド回路46の一方の入力端
子及びインバータ47の入力端子に接続されている。ま
た、ナンド回路46の他方の入力端子はナンド回路44
の出力端子に接続されている。また、インバータ47の
出力端子は書込み・消去制御回路31のナンド回路37
の一方の入力端子に接続され、インバータ48の出力端
子は書込み・消去制御回路31のナンド回路36の一方
の入力端子に接続されている。
このように構成されたラッチ回路34においては、EE
PROMセル40が論理「0」 (導通状態)を記憶し
ている場合、即ち、ソフトウェア・データ・プロテクシ
ョン状態が設定されている場合ニハ、5PS= ”H”
、5PS= ”L” が出力され、EEPROMセル
40が論理「1」 (非導通状R)を記憶している場合
、即ち、ソフトウェア・データ・プロテクション状態が
解除されている場合には、5ps=“L” 、5PS=
”H”が出力される。
PROMセル40が論理「0」 (導通状態)を記憶し
ている場合、即ち、ソフトウェア・データ・プロテクシ
ョン状態が設定されている場合ニハ、5PS= ”H”
、5PS= ”L” が出力され、EEPROMセル
40が論理「1」 (非導通状R)を記憶している場合
、即ち、ソフトウェア・データ・プロテクション状態が
解除されている場合には、5ps=“L” 、5PS=
”H”が出力される。
また、昇圧電圧発生制御回路35は、昇圧電圧発生制御
信号VPACTを出力するものであり、ノア回路50、
ナンド回路51.52、インバータ53を設けて構成さ
れている。ここに、ノア回路50の一方及び他方の入力
端子は、それぞれロジック回路30の一方及び他方の出
力端子30W及び30Eに接続されている。また、ナン
ド回路51の一方及び他方の入力端子は、それぞれイン
バータ47の出力端子及びノア回路5oの出方端子に接
続されている。また、ナンド回路52の一方の入力端子
はナンド回路51の出力端子に接続されている。なお、
このナンド回路52の他方の入力端子には、EEFRO
M内部で形成し、使用される書込み信号WR(書込みモ
ード時、“H”)が供給される。また、このナンド回路
52の出力端子は、インバータ53の入力端子に接続さ
れ、このインバータ53の出力端子は、昇圧回路用クロ
ック信号発生回路15のナンド回路17の他方の入力端
子に接続されている。
信号VPACTを出力するものであり、ノア回路50、
ナンド回路51.52、インバータ53を設けて構成さ
れている。ここに、ノア回路50の一方及び他方の入力
端子は、それぞれロジック回路30の一方及び他方の出
力端子30W及び30Eに接続されている。また、ナン
ド回路51の一方及び他方の入力端子は、それぞれイン
バータ47の出力端子及びノア回路5oの出方端子に接
続されている。また、ナンド回路52の一方の入力端子
はナンド回路51の出力端子に接続されている。なお、
このナンド回路52の他方の入力端子には、EEFRO
M内部で形成し、使用される書込み信号WR(書込みモ
ード時、“H”)が供給される。また、このナンド回路
52の出力端子は、インバータ53の入力端子に接続さ
れ、このインバータ53の出力端子は、昇圧回路用クロ
ック信号発生回路15のナンド回路17の他方の入力端
子に接続されている。
かかる昇圧電圧発生制御回路35において、信号SPS
、5PWR= 5PER,VPACTの関係は、表−2
のようになる。
、5PWR= 5PER,VPACTの関係は、表−2
のようになる。
表−2
この表から明らかなように、5ps=“H”の状態、即
ち、ソフトウェア・データ・プロテクション状態が設定
されている場合において、5PWR=“L”、5PER
=″L″の場合、即ち、通常動作による書込みモードが
設定された場合は、VPACT=“L”となる、したが
って、この場合には、昇圧回路用クロック信号発生回路
15のリング発振器22が発振動作を停止するので、昇
圧回路16からは昇圧電圧VPPは出力されず、セル・
マトリックス2へのデータの書込みが禁止される。それ
以外の場合、即ち、ソフトウェア・データ・プロテクシ
ョン状態が設定されている場合において、5PWR又は
5PERのいずれがが“H″にされ(ソフトウェア・デ
ータ・プロテクション状態設定用又は解除用のアドレス
及びデータが入力され)、それに続いて、セル・マトリ
ックス2への記憶データが供給された場合、あるいは、
5ps=“L″の状態、即ち、ソフトウェア・データ・
プロテクション状態が解除されている場合においては、
VPACT=“H”となるので、この場合には、昇圧回
路用クロック信号発生回路15のリング発振器22は発
振動作を行い、昇圧回路16から昇圧電圧VPPが出力
される。したがって、セル・マトリックス2へのデータ
の書込みが可能となる。このようにして、本実施例にお
いては、ソフトウェア・データ・プロテクション機能を
確保している。
ち、ソフトウェア・データ・プロテクション状態が設定
されている場合において、5PWR=“L”、5PER
=″L″の場合、即ち、通常動作による書込みモードが
設定された場合は、VPACT=“L”となる、したが
って、この場合には、昇圧回路用クロック信号発生回路
15のリング発振器22が発振動作を停止するので、昇
圧回路16からは昇圧電圧VPPは出力されず、セル・
マトリックス2へのデータの書込みが禁止される。それ
以外の場合、即ち、ソフトウェア・データ・プロテクシ
ョン状態が設定されている場合において、5PWR又は
5PERのいずれがが“H″にされ(ソフトウェア・デ
ータ・プロテクション状態設定用又は解除用のアドレス
及びデータが入力され)、それに続いて、セル・マトリ
ックス2への記憶データが供給された場合、あるいは、
5ps=“L″の状態、即ち、ソフトウェア・データ・
プロテクション状態が解除されている場合においては、
VPACT=“H”となるので、この場合には、昇圧回
路用クロック信号発生回路15のリング発振器22は発
振動作を行い、昇圧回路16から昇圧電圧VPPが出力
される。したがって、セル・マトリックス2へのデータ
の書込みが可能となる。このようにして、本実施例にお
いては、ソフトウェア・データ・プロテクション機能を
確保している。
また、信号SPS、5PWR,5PER,VPACTの
論理状態と、書込み・消去回路32の出力端子32W、
32Hの電圧との関係を整理すると、表−3に示すよう
になる。
論理状態と、書込み・消去回路32の出力端子32W、
32Hの電圧との関係を整理すると、表−3に示すよう
になる。
即ち、書込みモードにおいて、5ps=″H″の状態、
即ち、既にソフトウェア・データ・プロテクション状態
が設定されている場合では、5PWR=″H”、5PE
R−”L”とされたとしても、即ち、ソフトウェア・デ
ータ・プロテクション設定用のアドレス及びデータが入
力されたとしても、書込み・消去回路32の出力端子3
2W及び32Eの電圧はともに0[V]となるので、既
に論理「0」を設定されているEEPROMセル40に
対して書込み動作、即ち、論理「0」を設定する動作が
行われることはない。
即ち、既にソフトウェア・データ・プロテクション状態
が設定されている場合では、5PWR=″H”、5PE
R−”L”とされたとしても、即ち、ソフトウェア・デ
ータ・プロテクション設定用のアドレス及びデータが入
力されたとしても、書込み・消去回路32の出力端子3
2W及び32Eの電圧はともに0[V]となるので、既
に論理「0」を設定されているEEPROMセル40に
対して書込み動作、即ち、論理「0」を設定する動作が
行われることはない。
また、書込みモードにおいて、5ps=“L”の状態、
即ち、既にソフトウェア・データ・プロテクション状態
が解除されている場合では、5PWR= ”L” 、5
PER= ”H” とされたとしても、即ち、ソフトウ
ェア・データ・プロテクション解除用のアドレス及びデ
ータが入力されたとしても、書込み・消去回路32の出
力端子32W及び32Eの電圧はともにO[V]となる
ので、既に論理「1」を設定されているEEPROMセ
ル40に対して消去動作、即ち、論理「1」を設定する
動作が行われることはない。
即ち、既にソフトウェア・データ・プロテクション状態
が解除されている場合では、5PWR= ”L” 、5
PER= ”H” とされたとしても、即ち、ソフトウ
ェア・データ・プロテクション解除用のアドレス及びデ
ータが入力されたとしても、書込み・消去回路32の出
力端子32W及び32Eの電圧はともにO[V]となる
ので、既に論理「1」を設定されているEEPROMセ
ル40に対して消去動作、即ち、論理「1」を設定する
動作が行われることはない。
したがって、本実施例によれば、EEPROMセル40
の必要以上の劣化を防止し、その機能を長く確保するこ
とができる。
の必要以上の劣化を防止し、その機能を長く確保するこ
とができる。
なお、上述の実施例においては、EEFROMセル40
に対して、重ねて、書込み動作が行われないようにした
ほか、重ねて、消去動作が行われないようにした場合に
つき述べたが、この代わりに、EEPROMセル40に
対して、重ねて、書込み動作が行われないようにのみ構
成することもできる。この場合には、上述の実施例より
も劣るが上述の実施例と同様の効果を得ることができる
。
に対して、重ねて、書込み動作が行われないようにした
ほか、重ねて、消去動作が行われないようにした場合に
つき述べたが、この代わりに、EEPROMセル40に
対して、重ねて、書込み動作が行われないようにのみ構
成することもできる。この場合には、上述の実施例より
も劣るが上述の実施例と同様の効果を得ることができる
。
[発明の効果]
本発明によれば、以下のような効果を得ることができる
。
。
まず、請求項1のEEPROMによれば、ソフトウェア
・データ・プロテクション回路を構成するEEPROM
セルが既にソフトウェア・データ・プロテクション設定
状態を記憶している場合、即ち、ソフトウェア・データ
・プロテクション設定状態を示す論理状態に設定されて
いる場合、ソフトウェア・データ・プロテクション設定
用のアドレス及びデータが入力されたとしても、このE
EPROMセルに対して、重ねて、ソフトウェア・デー
タ・プロテクション設定状態を示す論理状態を設定する
動作をしないように構成されているので、このソフトウ
ェア・データ・プロテクション回路を構成するEEPR
OMセルの必要以上の劣化を防止し、その機能を長く確
保することができる。
・データ・プロテクション回路を構成するEEPROM
セルが既にソフトウェア・データ・プロテクション設定
状態を記憶している場合、即ち、ソフトウェア・データ
・プロテクション設定状態を示す論理状態に設定されて
いる場合、ソフトウェア・データ・プロテクション設定
用のアドレス及びデータが入力されたとしても、このE
EPROMセルに対して、重ねて、ソフトウェア・デー
タ・プロテクション設定状態を示す論理状態を設定する
動作をしないように構成されているので、このソフトウ
ェア・データ・プロテクション回路を構成するEEPR
OMセルの必要以上の劣化を防止し、その機能を長く確
保することができる。
また、請求項2のEEPROMによれば、ソフトウェア
・データ・プロテクション回路を構成するEEPROM
セルが既にソフトウェア・データ・プロテクション設定
状態を示す論理状態に設定されている場合において、ソ
フトウェア・データ・プロテクション設定用のアドレス
及びデータが入力されたとしても、このEEPROMセ
ルに対して、重ねて、ソフトウェア・データ・プロテク
ション設定状態を示す論理状態を設定する動作をしない
ほか、更に、このソフトウェア・データ・プロテクショ
ン回路を構成するEE’FROMセルが既にソフトウェ
ア・データ・プロテクション解除状態を示す論理状態に
設定されている場合において、ソフトウェア・データ・
プロテクション解除用のアドレス及びデータが入力され
たとしても、このEEPROMセルに対して、重ねて、
ソフトウェア・データ・プロテクション解除状態を示す
論理状態に設定する動作をしないように構成されている
ので、請求項1のEEPROMよりも効率的にEEPR
OMセルの必要以上の劣化を防止し、その機能を長く確
保することができる。
・データ・プロテクション回路を構成するEEPROM
セルが既にソフトウェア・データ・プロテクション設定
状態を示す論理状態に設定されている場合において、ソ
フトウェア・データ・プロテクション設定用のアドレス
及びデータが入力されたとしても、このEEPROMセ
ルに対して、重ねて、ソフトウェア・データ・プロテク
ション設定状態を示す論理状態を設定する動作をしない
ほか、更に、このソフトウェア・データ・プロテクショ
ン回路を構成するEE’FROMセルが既にソフトウェ
ア・データ・プロテクション解除状態を示す論理状態に
設定されている場合において、ソフトウェア・データ・
プロテクション解除用のアドレス及びデータが入力され
たとしても、このEEPROMセルに対して、重ねて、
ソフトウェア・データ・プロテクション解除状態を示す
論理状態に設定する動作をしないように構成されている
ので、請求項1のEEPROMよりも効率的にEEPR
OMセルの必要以上の劣化を防止し、その機能を長く確
保することができる。
第6図は第5図従来例の書込みのタイミングを示すタイ
ムチャートである。
ムチャートである。
12・・・昇圧電圧発生回路
14・・・ソフトウェア・データ・
プロテクション回路
第1図は本発明の一実施例を示すブロック図、第2図は
本発明の一実施例を構成する昇圧電圧発生回路及びソフ
トウェア・データ・プロテクション回路の一例を示す回
路図、 第3図はソフトウェア・データ・プロテクション設定用
のアドレス及びデータの取り込みのタイミングを示すタ
イムチャート、 第4図はソフトウェア・データ・プロテクション解除用
のアドレス及びデータの取り込みのタイミングを示すタ
イムチャート、 第5図は従来のEEFROMを示すブロック図、′・、
゛−5ノ 及びデータの取り込みのタイミングを示すタイムチャー
ト第3図 及びデータの取り込みのタイミングを示すタイムチャー
ト第4図 昇圧電圧発生回路 動作期間(書込み〉 ↑ ↑ ス 第5図従来例の書込みのタイミングを示すタイムチャー
ト第6図
本発明の一実施例を構成する昇圧電圧発生回路及びソフ
トウェア・データ・プロテクション回路の一例を示す回
路図、 第3図はソフトウェア・データ・プロテクション設定用
のアドレス及びデータの取り込みのタイミングを示すタ
イムチャート、 第4図はソフトウェア・データ・プロテクション解除用
のアドレス及びデータの取り込みのタイミングを示すタ
イムチャート、 第5図は従来のEEFROMを示すブロック図、′・、
゛−5ノ 及びデータの取り込みのタイミングを示すタイムチャー
ト第3図 及びデータの取り込みのタイミングを示すタイムチャー
ト第4図 昇圧電圧発生回路 動作期間(書込み〉 ↑ ↑ ス 第5図従来例の書込みのタイミングを示すタイムチャー
ト第6図
Claims (1)
- 【特許請求の範囲】 1、電気的消去・書込み可能型不揮発性半導体記憶素子
を有し、 ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータが入力された場合は、前記電気的消去・書
込み可能型不揮発性半導体記憶素子を一方の論理状態に
設定することにより、ソフトウェア・データ・プロテク
ション設定状態を記憶、かつ、維持し、 また、ソフトウェア・データ・プロテクション解除用の
アドレス及びデータが入力された場合は、前記電気的消
去・書込み可能型不揮発性半導体記憶素子を他方の論理
状態に設定することにより、ソフトウェア・データ・プ
ロテクション解除状態を記憶、かつ、維持する ソフトウェア・データ・プロテクション回路を具備して
なる電気的消去・書込み可能型不揮発性半導体記憶装置
において、 前記電気的消去・書込み可能型不揮発性半導体記憶素子
が既に前記一方の論理状態に設定されている場合、前記
ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータが入力されたとしても、前記電気的消去・
書込み可能型不揮発性半導体記憶素子に対して、重ねて
、前記一方の論理状態を設定する動作をしないように 前記電気的消去・書込み可能型不揮発性半導体記憶素子
の論理状態設定動作を制御する論理状態設定制御回路を
設けたことを特徴とする電気的消去・書込み可能型不揮
発性半導体記憶装置。 2、電気的消去・書込み可能型不揮発性半導体記憶素子
を有し、 ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータが入力された場合は、前記電気的消去・書
込み可能型不揮発性半導体記憶素子を一方の論理状態に
設定することにより、ソフトウェア・データ・プロテク
ション設定状態を記憶、かつ、維持し、 ソフトウェア・データ・プロテクション解除用のアドレ
ス及びデータが入力された場合は、前記電気的消去・書
込み可能型不揮発性半導体記憶素子を他方の論理状態に
設定することにより、ソフトウェア・データ・プロテク
ション解除状態を記憶、かつ、維持する ソフトウェア・データ・プロテクション回路を具備して
なる電気的消去・書込み可能型不揮発性半導体記憶装置
において、 前記電気的消去・書込み可能型不揮発性半導体記憶素子
が既に前記一方の論理状態に設定されている場合、前記
ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータが入力されたとしても、前記電気的消去・
書込み可能型不揮発性半導体記憶素子に対して、重ねて
、前記一方の論理状態を設定する動作をしないように、 また、前記電気的消去・書込み可能型不揮発性半導体記
憶素子が既に前記他方の論理状態に設定されている場合
、前記ソフトウェア・データ・プロテクション解除用の
アドレス及びデータが入力されたとしても、前記電気的
消去・書込み可能型不揮発性半導体記憶素子に対して、
重ねて、前記他方の論理状態を設定する動作をしないよ
うに 前記電気的消去・書込み可能型不揮発性半導体記憶素子
の論理状態設定動作を制御する論理状態設定制御回路を
設けたことを特徴とする電気的消去・書込み可能型不揮
発性半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1244553A JPH03108196A (ja) | 1989-09-20 | 1989-09-20 | 電気的消去・書込み可能型不揮発性半導体記憶装置 |
US07/584,673 US5173876A (en) | 1989-09-20 | 1990-09-19 | Electrically erasable and programmable non-volatile semiconductor memory device |
KR1019900014914A KR910006995A (ko) | 1989-09-20 | 1990-09-20 | 전기적 소거 및 기입 가능형 불휘발성 반도체 기억장치 |
EP19900310303 EP0419260A3 (en) | 1989-09-20 | 1990-09-20 | Electrically erasable and programmable non-volatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1244553A JPH03108196A (ja) | 1989-09-20 | 1989-09-20 | 電気的消去・書込み可能型不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03108196A true JPH03108196A (ja) | 1991-05-08 |
Family
ID=17120418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1244553A Pending JPH03108196A (ja) | 1989-09-20 | 1989-09-20 | 電気的消去・書込み可能型不揮発性半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5173876A (ja) |
EP (1) | EP0419260A3 (ja) |
JP (1) | JPH03108196A (ja) |
KR (1) | KR910006995A (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3083536B2 (ja) * | 1990-06-05 | 2000-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置の書込み回路 |
KR940006611B1 (ko) * | 1990-08-20 | 1994-07-23 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 |
US5546561A (en) * | 1991-02-11 | 1996-08-13 | Intel Corporation | Circuitry and method for selectively protecting the integrity of data stored within a range of addresses within a non-volatile semiconductor memory |
KR940005696B1 (ko) * | 1991-11-25 | 1994-06-22 | 현대전자산업 주식회사 | 보안성 있는 롬(rom)소자 |
JP3305737B2 (ja) * | 1991-11-27 | 2002-07-24 | 富士通株式会社 | 情報処理装置の機密情報管理方式 |
GB2263348B (en) * | 1992-01-14 | 1995-08-09 | Rohm Co Ltd | Microcomputer and card having the same |
US5381369A (en) * | 1993-02-05 | 1995-01-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device using a command control system |
US5506757A (en) * | 1993-06-14 | 1996-04-09 | Macsema, Inc. | Compact electronic data module with nonvolatile memory |
US5418751A (en) * | 1993-09-29 | 1995-05-23 | Texas Instruments Incorporated | Variable frequency oscillator controlled EEPROM charge pump |
US5355347A (en) * | 1993-11-08 | 1994-10-11 | Turbo Ic, Inc. | Single transistor per cell EEPROM memory device with bit line sector page programming |
US5539252A (en) * | 1995-05-16 | 1996-07-23 | Macsema, Inc. | Fastener with onboard memory |
FR2771839B1 (fr) * | 1997-11-28 | 2000-01-28 | Sgs Thomson Microelectronics | Memoire non volatile programmable et effacable electriquement |
US6654847B1 (en) * | 2000-06-30 | 2003-11-25 | Micron Technology, Inc. | Top/bottom symmetrical protection scheme for flash |
US7931533B2 (en) | 2001-09-28 | 2011-04-26 | Igt | Game development architecture that decouples the game logic from the graphics logics |
US6902481B2 (en) | 2001-09-28 | 2005-06-07 | Igt | Decoupling of the graphical presentation of a game from the presentation logic |
WO2007056503A2 (en) * | 2005-11-08 | 2007-05-18 | Macsema, Inc. | Information devices |
US7908118B2 (en) * | 2005-11-14 | 2011-03-15 | Macsema, Inc. | System and methods for testing, monitoring, and replacing equipment |
US7680625B2 (en) * | 2005-11-14 | 2010-03-16 | Macsema, Inc. | Systems and methods for monitoring system performance |
US20080106415A1 (en) * | 2006-11-08 | 2008-05-08 | Macsema, Inc. | Information tag |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4744062A (en) * | 1985-04-23 | 1988-05-10 | Hitachi, Ltd. | Semiconductor integrated circuit with nonvolatile memory |
US4763305A (en) * | 1985-11-27 | 1988-08-09 | Motorola, Inc. | Intelligent write in an EEPROM with data and erase check |
US4975878A (en) * | 1988-01-28 | 1990-12-04 | National Semiconductor | Programmable memory data protection scheme |
-
1989
- 1989-09-20 JP JP1244553A patent/JPH03108196A/ja active Pending
-
1990
- 1990-09-19 US US07/584,673 patent/US5173876A/en not_active Expired - Fee Related
- 1990-09-20 KR KR1019900014914A patent/KR910006995A/ko not_active Application Discontinuation
- 1990-09-20 EP EP19900310303 patent/EP0419260A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0419260A2 (en) | 1991-03-27 |
KR910006995A (ko) | 1991-04-30 |
EP0419260A3 (en) | 1992-08-26 |
US5173876A (en) | 1992-12-22 |
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