JPH03108196A - 電気的消去・書込み可能型不揮発性半導体記憶装置 - Google Patents
電気的消去・書込み可能型不揮発性半導体記憶装置Info
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- JPH03108196A JPH03108196A JP1244553A JP24455389A JPH03108196A JP H03108196 A JPH03108196 A JP H03108196A JP 1244553 A JP1244553 A JP 1244553A JP 24455389 A JP24455389 A JP 24455389A JP H03108196 A JPH03108196 A JP H03108196A
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- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体記憶装置中、電気的消去・書込み可能型不揮発性
半導体記憶装置（ＥＥＦＲＯＭ）に関し、ソフトウェア
・データ・プロテクション回路を構成する電気的消去・
書込み可能型不揮発性半導体記憶素子（ＥＥＰＲＯＭセ
ル）の必要以上の劣化を防止して、その機能を長く確保
できるようにすることを目的とし、 前記電気的消去・書込み可能型不揮発性半導体記憶素子
が既にソフトウェア・データ・プロテクション設定状態
を記憶している場合、即ち、ソフトウェア・データ・プ
ロテクション設定状態を示す論理状態に設定されている
場合、ソフトウェア・データ・プロテクション設定用の
アドレス及びデータが入力されたとしても、前記電気的
消去・書込み可能型不揮発性半導体記憶素子に対して、
重ねて、ソフトウェア・データ・プロテクション設定状
態を示す論理状態を設定する動作をしないように構成す
る。
半導体記憶装置（ＥＥＦＲＯＭ）に関し、ソフトウェア
・データ・プロテクション回路を構成する電気的消去・
書込み可能型不揮発性半導体記憶素子（ＥＥＰＲＯＭセ
ル）の必要以上の劣化を防止して、その機能を長く確保
できるようにすることを目的とし、 前記電気的消去・書込み可能型不揮発性半導体記憶素子
が既にソフトウェア・データ・プロテクション設定状態
を記憶している場合、即ち、ソフトウェア・データ・プ
ロテクション設定状態を示す論理状態に設定されている
場合、ソフトウェア・データ・プロテクション設定用の
アドレス及びデータが入力されたとしても、前記電気的
消去・書込み可能型不揮発性半導体記憶素子に対して、
重ねて、ソフトウェア・データ・プロテクション設定状
態を示す論理状態を設定する動作をしないように構成す
る。
［産業上の利用分野］
本発明は半導体記憶装置中、電気的消去・書込み可能型
不揮発性半導体記憶装置（ｅｌｅｃｔｒｉｃａｌ １ｙ
ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ
ｒｅａｄ ｏｎｌｙ ｍｅ＋＋＋ｏｒｙ。
不揮発性半導体記憶装置（ｅｌｅｃｔｒｉｃａｌ １ｙ
ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ
ｒｅａｄ ｏｎｌｙ ｍｅ＋＋＋ｏｒｙ。
以下、ＥＥＰＲＯＭという）に関する。
−ｆｆｌに、ＥＥＰＲＯＭには、制御信号として、チッ
プ・イネーブル信号ＣＥ、アウトプット・イネーブル信
号ＯＥ、ライト・イネーブル信号ＷＥが供給され、その
論理状態によって、待機、消去、書込み、読出しなどの
各種モードが設定される。
プ・イネーブル信号ＣＥ、アウトプット・イネーブル信
号ＯＥ、ライト・イネーブル信号ＷＥが供給され、その
論理状態によって、待機、消去、書込み、読出しなどの
各種モードが設定される。
しかしながら、これら制御信号ＣＥ、ＯＥ、ＷＥは、電
源電圧の変動やノイズの影響を受けやすく、これら電源
電圧の変動やノイズによって、その論理状態をくるわせ
、偶発的に書込みモードを設定し、誤書込みを実行して
しまう場合がある。かかる誤書込みは、いわゆるソフト
ウェア・データ・プロテクション（ｓｏｆｔｗａｒｅ
ｄａｔ、ａ ｐｒｏｔｅｃｔｉｏｎ ）回路を内蔵する
ことによって防止することができる。
源電圧の変動やノイズの影響を受けやすく、これら電源
電圧の変動やノイズによって、その論理状態をくるわせ
、偶発的に書込みモードを設定し、誤書込みを実行して
しまう場合がある。かかる誤書込みは、いわゆるソフト
ウェア・データ・プロテクション（ｓｏｆｔｗａｒｅ
ｄａｔ、ａ ｐｒｏｔｅｃｔｉｏｎ ）回路を内蔵する
ことによって防止することができる。
［従来の技術］
従来、かかるソフトウェア・データ・プロテクション回
路を内蔵したＥ Ｅ Ｐ ＲＯＭとして第５図にそのブ
ロック図を示すようなものが提案されている。
路を内蔵したＥ Ｅ Ｐ ＲＯＭとして第５図にそのブ
ロック図を示すようなものが提案されている。
図中、１はロウ・デコーダ、２はセル・マトリックス、
３はリード・コラム・デコーダ、４はリード・コラム・
ゲート、５はセンスアンプ、６はＩ１０バッファである
。
３はリード・コラム・デコーダ、４はリード・コラム・
ゲート、５はセンスアンプ、６はＩ１０バッファである
。
また、７はＥ／Ｗ （消去／書込み）コラム・デコーダ
、８はＥ／Ｗコラム・ゲート、９はページ・レジスタで
ある。
、８はＥ／Ｗコラム・ゲート、９はページ・レジスタで
ある。
また、１０は制御信号用のロジック回路、１１はＥ／Ｗ
タイミング信号発生回路、１２は昇圧電圧発生回路、１
３はソフトウェア・データ・プロテクション回路である
。
タイミング信号発生回路、１２は昇圧電圧発生回路、１
３はソフトウェア・データ・プロテクション回路である
。
かかるＥＥＦＲＯＭにおいては、チップ・イネーブル信
号ＣＥ、アウトプット・イネーブル信号ＯＥ、ライト・
イネーブル信号ＷＥが表−１に示す状態になることによ
って書込みモードが設定される。
号ＣＥ、アウトプット・イネーブル信号ＯＥ、ライト・
イネーブル信号ＷＥが表−１に示す状態になることによ
って書込みモードが設定される。
表−１
なお、タイミング的には、第６図に示すように、ＷＥの
立ち下がりで、書込みアドレスが取り込まれ、ＷＥの立
ち上がりで、書込みデータの取り込みが行われる。しか
しながら、このような論理状態は、前述したように、電
源電圧の変動やノイズによって設定されてしまう場合が
ある。このようにして起こる誤書込みを防止するのが、
ソフトウェア・データ・プロテクション回路１３である
。
立ち下がりで、書込みアドレスが取り込まれ、ＷＥの立
ち上がりで、書込みデータの取り込みが行われる。しか
しながら、このような論理状態は、前述したように、電
源電圧の変動やノイズによって設定されてしまう場合が
ある。このようにして起こる誤書込みを防止するのが、
ソフトウェア・データ・プロテクション回路１３である
。
このソフトウェア・データ・プロテクション回路１３は
、ＥＥＰＲＯＭセル１３Ａを設け、ソフトウェア・デー
タ・プロテクション設定用のアドレス及びデータ、例え
ば、■アドレス＝５５５５、データ＝ＡＡ、■アドレス
＝２ＡＡＡ、データ＝５５、■アドレス＝５５５５、デ
ータ＝ＡＯが順次、入力された場合には、ＥＥＰＲ，０
Ｍセル１３Ａに対して書込み動作を行うことによって、
即ち、Ｅ Ｅ Ｐ ＲＯＭセル１３Ａを論理「０」 （
導通状！’Ｅｌ）に設定することによって、ソフトウェ
ア・データ・プロテクション状態を設定、記憶、維持し
、以後、この状態が解除されない場合には、データの書
込みに際し、ソフトウェア・データ・プロテクション設
定用のアドレス及びデータが入力されない限り、即ち、
ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータに続いて書込みデータが入力されない限り
、昇圧電圧発生回路１２からの昇圧電圧ＶＰＰの出力を
中止させ、書込みを禁止するというものである。
、ＥＥＰＲＯＭセル１３Ａを設け、ソフトウェア・デー
タ・プロテクション設定用のアドレス及びデータ、例え
ば、■アドレス＝５５５５、データ＝ＡＡ、■アドレス
＝２ＡＡＡ、データ＝５５、■アドレス＝５５５５、デ
ータ＝ＡＯが順次、入力された場合には、ＥＥＰＲ，０
Ｍセル１３Ａに対して書込み動作を行うことによって、
即ち、Ｅ Ｅ Ｐ ＲＯＭセル１３Ａを論理「０」 （
導通状！’Ｅｌ）に設定することによって、ソフトウェ
ア・データ・プロテクション状態を設定、記憶、維持し
、以後、この状態が解除されない場合には、データの書
込みに際し、ソフトウェア・データ・プロテクション設
定用のアドレス及びデータが入力されない限り、即ち、
ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータに続いて書込みデータが入力されない限り
、昇圧電圧発生回路１２からの昇圧電圧ＶＰＰの出力を
中止させ、書込みを禁止するというものである。
したがって、かかるソフトウェア・データ・１０チクジ
ョン回路１３を設ける場合には、ＣＥ、■、ＷＥが電源
電圧の変動やノイズによって、その論理状態をくるわせ
、制御信号用のロジック回路１０が書込みモードを設定
してしまったとしても、書込みは行われず、このように
して、誤書込みが防止される。
ョン回路１３を設ける場合には、ＣＥ、■、ＷＥが電源
電圧の変動やノイズによって、その論理状態をくるわせ
、制御信号用のロジック回路１０が書込みモードを設定
してしまったとしても、書込みは行われず、このように
して、誤書込みが防止される。
なお、このソフトウェア・データ・プロテクション回路
１３は、ソフトウェア・データ・プロテクション解除用
のアドレス及びデータ、例えば、■アドレス＝５５５５
、データ＝ＡＡ、■アドレスー２ＡＡＡ、データ＝５５
、■アドレス＝５５５５、データ＝８０、■アドレス＝
５５５５、データ＝ＡＡ、■アドレス＝２ＡＡＡ、デー
タ；５５、■アドレス＝５５５５、データ＋２０が順次
、入力された場合には、Ｅ Ｅ Ｐ ＲＯＭセル１３Ａ
に対して消去動作を行うことによって、即ち、ＨＥＦＲ
ＯＭ−１１！ル１３Ａを論理「ＩＪ （非導通状態）に
することによって、ソフトウェア・データ・プロテクシ
ョン設定状態を解除することができるように構成されて
いる。
１３は、ソフトウェア・データ・プロテクション解除用
のアドレス及びデータ、例えば、■アドレス＝５５５５
、データ＝ＡＡ、■アドレスー２ＡＡＡ、データ＝５５
、■アドレス＝５５５５、データ＝８０、■アドレス＝
５５５５、データ＝ＡＡ、■アドレス＝２ＡＡＡ、デー
タ；５５、■アドレス＝５５５５、データ＋２０が順次
、入力された場合には、Ｅ Ｅ Ｐ ＲＯＭセル１３Ａ
に対して消去動作を行うことによって、即ち、ＨＥＦＲ
ＯＭ−１１！ル１３Ａを論理「ＩＪ （非導通状態）に
することによって、ソフトウェア・データ・プロテクシ
ョン設定状態を解除することができるように構成されて
いる。
［発明が解決しようとする課題］
かかる従来のＥＥＰＲＯＭにおいては、ソフトウェア・
データ・プロテクション状態を設定した場合、ソフトウ
ェア・データ・プロテクション設定用のアドレス及びデ
ータを入力しなければ、セル・マトリックス２に対する
書込みを行うことができない、換言すれば、ソフトウェ
ア・データ・プロテクション状態を設定した場合、セル
・マトリックス２に対してデータの書込みを行うたびに
ＥＥＰＲＯＭセル１３Ａに対する書込み動作が行われる
ことになる。他方、書込みモードが設定された場合であ
っても、セル・マトリックス２を構成するすべてのＥＥ
ＰＲＯＭセルに対して書込みが行われるわけではない、
このため、かかる従来のＥＥＰＲＯＭにおいては、セル
・マトリックス２を構成するＥＥＰＲＯＭセルよりも先
にソフトウェア・データ・プロテクション回路１３を構
成するＥＥＰＲＯＭセル１３Ａが劣化してしまうという
問題点があった。
データ・プロテクション状態を設定した場合、ソフトウ
ェア・データ・プロテクション設定用のアドレス及びデ
ータを入力しなければ、セル・マトリックス２に対する
書込みを行うことができない、換言すれば、ソフトウェ
ア・データ・プロテクション状態を設定した場合、セル
・マトリックス２に対してデータの書込みを行うたびに
ＥＥＰＲＯＭセル１３Ａに対する書込み動作が行われる
ことになる。他方、書込みモードが設定された場合であ
っても、セル・マトリックス２を構成するすべてのＥＥ
ＰＲＯＭセルに対して書込みが行われるわけではない、
このため、かかる従来のＥＥＰＲＯＭにおいては、セル
・マトリックス２を構成するＥＥＰＲＯＭセルよりも先
にソフトウェア・データ・プロテクション回路１３を構
成するＥＥＰＲＯＭセル１３Ａが劣化してしまうという
問題点があった。
本発明は、かかる点にかんがみ、ソフトウェア・データ
・プロテクション回路を構成するＥＥＰＲＯＭセルの必
要以上の劣化を防止し、その機能を長く確保できるよう
にしたＥＥＰＲＯＭを提供することを目的とする。
・プロテクション回路を構成するＥＥＰＲＯＭセルの必
要以上の劣化を防止し、その機能を長く確保できるよう
にしたＥＥＰＲＯＭを提供することを目的とする。
［課題を解決するための手段］
本発明のＥ Ｅ Ｐ ＲＯＭは、ＥＥＰＲＯＭセルを有
し、ソフトウェア・データ・プロテクション設定用のア
ドレス及びデータが入力された場合は、前記ＥＥＦＲＯ
Ｍセルを一方の論理状態、例えば論理「０」 （導通状
態）に設定することにより、ソフトウェア・データ・プ
ロテクション設定状態を記憶、かつ、維持し、また、ソ
フトウェア・データ・プロテクション解除用のアドレス
及びデータが入力された場合は、前記ＥＥＰＲＯＭセル
を他方の論理状態、例えば論理「１」 （非導通状態）
に設定することにより、ソフトウェア・データ・プロテ
クション解除状態を記憶、かつ、維持するソフトウェア
・データ・プロテクション回路を具備してなるＥＥＰＲ
ＯＭにおいて、前記ＥＥＰＲＯＭセルが既に論理「０」
に設定されている場合、ソフトウェア・データ・プロテ
クション設定用のアドレス及びデータが入力されたとし
ても、重ねて、論理ｒ ＯＪの状態を設定する動作をし
ないように、また、前記ＥＥＰＲＯＭセルが既に論理「
１」に設定されている場合、ソウト・データ・プロテク
ション解除用のアドレス及びデータが入力されたとして
も、重ねて論理「１」の状態を設定する動作をしないよ
うに前記ＥＥＰＲＯＭセルの論理状態設定動作を制御す
る論理状態設定制御回路を設けたものである。
し、ソフトウェア・データ・プロテクション設定用のア
ドレス及びデータが入力された場合は、前記ＥＥＦＲＯ
Ｍセルを一方の論理状態、例えば論理「０」 （導通状
態）に設定することにより、ソフトウェア・データ・プ
ロテクション設定状態を記憶、かつ、維持し、また、ソ
フトウェア・データ・プロテクション解除用のアドレス
及びデータが入力された場合は、前記ＥＥＰＲＯＭセル
を他方の論理状態、例えば論理「１」 （非導通状態）
に設定することにより、ソフトウェア・データ・プロテ
クション解除状態を記憶、かつ、維持するソフトウェア
・データ・プロテクション回路を具備してなるＥＥＰＲ
ＯＭにおいて、前記ＥＥＰＲＯＭセルが既に論理「０」
に設定されている場合、ソフトウェア・データ・プロテ
クション設定用のアドレス及びデータが入力されたとし
ても、重ねて、論理ｒ ＯＪの状態を設定する動作をし
ないように、また、前記ＥＥＰＲＯＭセルが既に論理「
１」に設定されている場合、ソウト・データ・プロテク
ション解除用のアドレス及びデータが入力されたとして
も、重ねて論理「１」の状態を設定する動作をしないよ
うに前記ＥＥＰＲＯＭセルの論理状態設定動作を制御す
る論理状態設定制御回路を設けたものである。
［作用コ
本発明においては、ソフトウェア・データ・プロテクシ
ョン回路を構成するＥＥＰＲＯＭセルが既に一方の論理
状態、例えば論理「０」 （導通状態）に設定されてい
る場合、ソフトウェア・データ・プロテクション設定用
のアドレス及びデータが入力されたとしても、このＥＥ
ＰＲＯＭセルに対して重ねて論理「Ｏ」を設定するため
の動作が行われることはない、即ち、このＥＥＰＲＯＭ
セルのドレイン又はソースに対して論理「０」設定用の
昇圧電圧が供給されることはない、したがって、ソフト
ウェア・データ・プロテクション回路を構成するＥＥＰ
ＲＯＭセルの必要以上の劣化が防止される。
ョン回路を構成するＥＥＰＲＯＭセルが既に一方の論理
状態、例えば論理「０」 （導通状態）に設定されてい
る場合、ソフトウェア・データ・プロテクション設定用
のアドレス及びデータが入力されたとしても、このＥＥ
ＰＲＯＭセルに対して重ねて論理「Ｏ」を設定するため
の動作が行われることはない、即ち、このＥＥＰＲＯＭ
セルのドレイン又はソースに対して論理「０」設定用の
昇圧電圧が供給されることはない、したがって、ソフト
ウェア・データ・プロテクション回路を構成するＥＥＰ
ＲＯＭセルの必要以上の劣化が防止される。
なお、前記ＥＥＦＲＯＭセルが既に論理「０」に設定さ
れている場合、重ねて、論理「Ｏ」の状態を設定する動
作をしないようにするほか、前記Ｅ Ｅ Ｐ ＲＯＭセ
ルが既に論理「１」に設定されている場合においては、
ソフトウェア・データ・プロテクション解除用のアドレ
ス及びデータが入力されたとしても、重ねて、論理「１
」を設定する動作をしないように前記ＥＥＰＲＯＭセル
の論理状態設定動作を制御する論理状態設定制御回路を
設けることもできる。この場合には、このＥＥＰＲＯＭ
セルのゲートに対して論理「１」設定用の昇圧電圧が供
給されることはない。
れている場合、重ねて、論理「Ｏ」の状態を設定する動
作をしないようにするほか、前記Ｅ Ｅ Ｐ ＲＯＭセ
ルが既に論理「１」に設定されている場合においては、
ソフトウェア・データ・プロテクション解除用のアドレ
ス及びデータが入力されたとしても、重ねて、論理「１
」を設定する動作をしないように前記ＥＥＰＲＯＭセル
の論理状態設定動作を制御する論理状態設定制御回路を
設けることもできる。この場合には、このＥＥＰＲＯＭ
セルのゲートに対して論理「１」設定用の昇圧電圧が供
給されることはない。
［実施例］
以下、第１図ないし第４図を参照して、本発明の一実施
例につき説明する。
例につき説明する。
第１図は本発明の一実施例を示すブロック図であり、本
実施例のＥＥＰＲＯＭは、第５図従来例におけるソフト
ウェア・データ・プロテクション回路１３の代わりに、
第２図にその具体的回路の一例を示すソフトウェア・デ
ータ・プロテクション回路１４を設け、その他について
は、第５図従来例と同様に構成したものである。なお、
第２図はソフトウェア・データ・プロテクション回路１
４のほか、昇圧電圧発生回路１２の一例を示す回路図で
ある。
実施例のＥＥＰＲＯＭは、第５図従来例におけるソフト
ウェア・データ・プロテクション回路１３の代わりに、
第２図にその具体的回路の一例を示すソフトウェア・デ
ータ・プロテクション回路１４を設け、その他について
は、第５図従来例と同様に構成したものである。なお、
第２図はソフトウェア・データ・プロテクション回路１
４のほか、昇圧電圧発生回路１２の一例を示す回路図で
ある。
昇圧電圧発生回路１２は、昇圧回路用クロック信号発生
回路１５及び昇圧回路１６を設けて構成されている。ま
た、昇圧回路用クロック信号発生回路１５は、ナンド回
路１７及びインバータ１８．１９．２０．２１からなる
リング発振器２２と、バッファ用のインバータ２３．２
４とを設けて構成されている。ここに、ナンド回路１７
及びインバータ１８．１９．２０．２１は直列接続され
、インバータ２１の出力端子をナンド回路１７の一方の
入力端子に接続することによってリング発振器２２が構
成されている。なお、ナンド回路１７の他方の入力端子
には昇圧電圧発生制御信号■ＰＡＣＴが供給され、この
昇圧電圧発生制御信号ＶＰＡＣＴがハイレベル″Ｈ”の
とき、リング発振器２２が発振動作を行うように構成さ
れている。
回路１５及び昇圧回路１６を設けて構成されている。ま
た、昇圧回路用クロック信号発生回路１５は、ナンド回
路１７及びインバータ１８．１９．２０．２１からなる
リング発振器２２と、バッファ用のインバータ２３．２
４とを設けて構成されている。ここに、ナンド回路１７
及びインバータ１８．１９．２０．２１は直列接続され
、インバータ２１の出力端子をナンド回路１７の一方の
入力端子に接続することによってリング発振器２２が構
成されている。なお、ナンド回路１７の他方の入力端子
には昇圧電圧発生制御信号■ＰＡＣＴが供給され、この
昇圧電圧発生制御信号ＶＰＡＣＴがハイレベル″Ｈ”の
とき、リング発振器２２が発振動作を行うように構成さ
れている。
また、インバータ２１．２３．２４は、直列接続され、
インバータ２３及び２４の出力端子にそれぞれ昇圧回路
用クロック信号ＣＬＫ及びＣＬＫを出力するように構成
されている。
インバータ２３及び２４の出力端子にそれぞれ昇圧回路
用クロック信号ＣＬＫ及びＣＬＫを出力するように構成
されている。
また、昇圧回路１６はｎチャネルＭＯＳトランジスタ（
以下、ｎＭＯ８という）２５．２６□、２６２ ・−・
２６．（例えば、ｎ＝２０）、コンデンサ２７＋ 、２
７２ ・・・２７．及び昇圧電圧出力端子２８を設けて
構成されている。ここに、ｎＭＯ３２５は、そのドレイ
ン及びゲートを電源電圧ＶＣＣが供給される電源線２９
に接続され、そのソースをｎ Ｍ ＯＳ ２６１のドレ
イン及びゲートに接続されている。また、ｎ Ｍ ＯＳ
２６１は、そのソースをｎ Ｍ ＯＳ ２６２のドレ
イン及びゲートに接続されている。以下、ｎＭＯ３２６
アまで同様の接続がなされ、ｎＭＯ３２６Ｉｌのソース
は昇圧電圧出力端子２８に接続されている。また、ｎ
Ｍ ＯＳ ２６ ｌのドレインとゲートとの接続中点、
ｎ Ｍ ＯＳ ２６３ （図示せず）のトレインとゲ
ートとの接続中点・・・ｎ Ｍ Ｏ８２６ｍ −１のド
レインとゲートとの接続中点は、それぞれコンデンサ２
７１．２７３ ・・・２７．−□を介して昇圧回路用ク
ロック信号発生回路１５のインバータ２３の出力端子に
接続されている。また、ｎ Ｍ ＯＳ ２６２のドレイ
ンとゲートとの接続中点・・・ｎＭＯｓ２６、のドレイ
ンとゲートとの接続中点はそれぞれコンデンサ２７２・
・・２７．を介して昇圧回路用クロック信号発生回路１
５のインバータ２４の出力端子に接続されている。
以下、ｎＭＯ８という）２５．２６□、２６２ ・−・
２６．（例えば、ｎ＝２０）、コンデンサ２７＋ 、２
７２ ・・・２７．及び昇圧電圧出力端子２８を設けて
構成されている。ここに、ｎＭＯ３２５は、そのドレイ
ン及びゲートを電源電圧ＶＣＣが供給される電源線２９
に接続され、そのソースをｎ Ｍ ＯＳ ２６１のドレ
イン及びゲートに接続されている。また、ｎ Ｍ ＯＳ
２６１は、そのソースをｎ Ｍ ＯＳ ２６２のドレ
イン及びゲートに接続されている。以下、ｎＭＯ３２６
アまで同様の接続がなされ、ｎＭＯ３２６Ｉｌのソース
は昇圧電圧出力端子２８に接続されている。また、ｎ
Ｍ ＯＳ ２６ ｌのドレインとゲートとの接続中点、
ｎ Ｍ ＯＳ ２６３ （図示せず）のトレインとゲ
ートとの接続中点・・・ｎ Ｍ Ｏ８２６ｍ −１のド
レインとゲートとの接続中点は、それぞれコンデンサ２
７１．２７３ ・・・２７．−□を介して昇圧回路用ク
ロック信号発生回路１５のインバータ２３の出力端子に
接続されている。また、ｎ Ｍ ＯＳ ２６２のドレイ
ンとゲートとの接続中点・・・ｎＭＯｓ２６、のドレイ
ンとゲートとの接続中点はそれぞれコンデンサ２７２・
・・２７．を介して昇圧回路用クロック信号発生回路１
５のインバータ２４の出力端子に接続されている。
このように構成された昇圧回路１６においては、昇圧回
路用クロック信号ＣＬＫ及びＣＬＫが供給されるとコン
デンサ２７１．２７２ ・・・２７゜はチャージアップ
され、ｎＭＯ３２６ｔ 、２６□・・・２６゜側の電圧
を順次、高くし、昇圧電圧出力端子２８に昇圧電圧■Ｐ
Ｐ、例えば２０ ［Ｖ］を得ることができる。
路用クロック信号ＣＬＫ及びＣＬＫが供給されるとコン
デンサ２７１．２７２ ・・・２７゜はチャージアップ
され、ｎＭＯ３２６ｔ 、２６□・・・２６゜側の電圧
を順次、高くし、昇圧電圧出力端子２８に昇圧電圧■Ｐ
Ｐ、例えば２０ ［Ｖ］を得ることができる。
また、ソフトウェア・データ・プロテクション回路１４
は、ロジック回路３０、書込み・消去制御回路３１、書
込み・消去回路３２、記憶部３３、ラッチ回路３４、昇
圧電圧発生制御回路３５を設けて構成されている。
は、ロジック回路３０、書込み・消去制御回路３１、書
込み・消去回路３２、記憶部３３、ラッチ回路３４、昇
圧電圧発生制御回路３５を設けて構成されている。
ここに、ロジック回路３０は、その一方及び他方の出力
端子３０Ｗ及び３０Ｅにそれぞれ書込み制御信号５ＰＷ
Ｒ及び消去制御信号５ＰＥＲを出力するものである。な
お、ソフトウェア・データ・プロテクション設定用のア
ドレス及びデータ、例えば、■アドレス＝５５５５、デ
ーターＡＡ、■アドレス−２ＡＡＡ、データ＝５５、■
アドレス＝５５５５、データ＝ＡＯが入力された場合に
は、５ＰＷＲ＝ ”Ｈ″、５ＰＥＲ＝“Ｌ″を出力し、
また、ソフトウェア・データ・プロテクション解除用の
アドレス及びデータ、例えば、■アドレス＝５５５５、
データ＝ＡＡ、■アドレス−２ＡＡＡ、データ＝５５、
■アドレス＝５５５５、データ＝８０、■アドレス＝５
５５５、データ＝ＡＡ、■アドレス＝２ＡＡＡ、データ
＝５５、■アドレス＝５５５５、データ＝２０が入力さ
れた場合には、５ＰＷＲ−”Ｌ’ 、５ＰＥＲ＝“Ｈ”
を出力し、それ以外の場合（通常動作の場合）は５ＰＷ
Ｒ＝“Ｌ″、５ＰＥＲ＝“Ｌ″を出力するものである。
端子３０Ｗ及び３０Ｅにそれぞれ書込み制御信号５ＰＷ
Ｒ及び消去制御信号５ＰＥＲを出力するものである。な
お、ソフトウェア・データ・プロテクション設定用のア
ドレス及びデータ、例えば、■アドレス＝５５５５、デ
ーターＡＡ、■アドレス−２ＡＡＡ、データ＝５５、■
アドレス＝５５５５、データ＝ＡＯが入力された場合に
は、５ＰＷＲ＝ ”Ｈ″、５ＰＥＲ＝“Ｌ″を出力し、
また、ソフトウェア・データ・プロテクション解除用の
アドレス及びデータ、例えば、■アドレス＝５５５５、
データ＝ＡＡ、■アドレス−２ＡＡＡ、データ＝５５、
■アドレス＝５５５５、データ＝８０、■アドレス＝５
５５５、データ＝ＡＡ、■アドレス＝２ＡＡＡ、データ
＝５５、■アドレス＝５５５５、データ＝２０が入力さ
れた場合には、５ＰＷＲ−”Ｌ’ 、５ＰＥＲ＝“Ｈ”
を出力し、それ以外の場合（通常動作の場合）は５ＰＷ
Ｒ＝“Ｌ″、５ＰＥＲ＝“Ｌ″を出力するものである。
なお、ソフトウェア・データ・プロテクション設定用の
アドレス及びデータの取り込みは、第３図に示すように
、ＷＥの立ち下がりで、アドレスを取り込み、ＷＥの立
ち上がりで、データを取り込むようにして行われる。ま
た、ソフトウェア・データ・プロテクション解除用のア
ドレス及びデータの取り込みも、第４図に示すように、
Ｖｌの立ち下がりで、アドレスを取り込み、ＷＥの立ち
上がりで、データを取り込むようにして行われる。
アドレス及びデータの取り込みは、第３図に示すように
、ＷＥの立ち下がりで、アドレスを取り込み、ＷＥの立
ち上がりで、データを取り込むようにして行われる。ま
た、ソフトウェア・データ・プロテクション解除用のア
ドレス及びデータの取り込みも、第４図に示すように、
Ｖｌの立ち下がりで、アドレスを取り込み、ＷＥの立ち
上がりで、データを取り込むようにして行われる。
また、書込み・消去制御回路３１は、書込み制御信号５
ＰＷＲ’ を出力するナンド回路３６と、消去制御信号
５ＰＥＲ’を出力するナンド回路３７とを設けて構成さ
れている。ここに、ナンド回路３６は、その一方の入力
端子に、ソフトウェア・データ・プロテクション状態が
設定されているか、又は、解除されているかを示す信号
５ＰＳ（ソフトウェア・データ・プロテクション状態が
設定されている場合は“Ｈ”、解除されている場合は“
Ｈ″）の反転信号ＳＰＳが供給され、その他方の入力端
子に信号５ＰＷＲが供給されるように構成されている。
ＰＷＲ’ を出力するナンド回路３６と、消去制御信号
５ＰＥＲ’を出力するナンド回路３７とを設けて構成さ
れている。ここに、ナンド回路３６は、その一方の入力
端子に、ソフトウェア・データ・プロテクション状態が
設定されているか、又は、解除されているかを示す信号
５ＰＳ（ソフトウェア・データ・プロテクション状態が
設定されている場合は“Ｈ”、解除されている場合は“
Ｈ″）の反転信号ＳＰＳが供給され、その他方の入力端
子に信号５ＰＷＲが供給されるように構成されている。
また、ナンド回路３７は、その一方の入力端子に信号Ｓ
ＰＳが供給され、その他方の入力端子に信号５ＰＥＲが
供給され番ように構成されている。
ＰＳが供給され、その他方の入力端子に信号５ＰＥＲが
供給され番ように構成されている。
ここに、ナンド回路３６は、５ｐｓ＝“Ｈ”即ち、ソフ
トウェア・データ・プロテクション状態が解除されてい
る場合において、５ＰＷＲ＝“Ｈ″、即ち、ソフトウェ
ア・データ・プロテクション設定用のアドレス及びデー
タが入力された場合のみ、５ＰＷＲ’＝“Ｌ” （書込
み指令信号；論理［ＯＪ設定信号）を出力し、それ以外
の場合は、５ＰＷＲ’ ＝“Ｈ” （非書込み指令信号
）を出力する。また、ナンド回路３７は、５ｐｓ＝“Ｈ
”、即ち、ソフトウェア・データ・プロテクション状態
が設定されている場合において、５ＰＷＲ＝“Ｈ″、即
ち、ソフトウェア・データ・プロテクション状態解除用
のアドレス及びデータが入力された場合のみ、５ＰＥＲ
’ ＝“Ｌ” （消去指令信号＝論理「１」設定信号
）を出力し、それ以外の場合は、５ＰＥＲ’−“Ｈ″
（非消去指令信号）を出力する。
トウェア・データ・プロテクション状態が解除されてい
る場合において、５ＰＷＲ＝“Ｈ″、即ち、ソフトウェ
ア・データ・プロテクション設定用のアドレス及びデー
タが入力された場合のみ、５ＰＷＲ’＝“Ｌ” （書込
み指令信号；論理［ＯＪ設定信号）を出力し、それ以外
の場合は、５ＰＷＲ’ ＝“Ｈ” （非書込み指令信号
）を出力する。また、ナンド回路３７は、５ｐｓ＝“Ｈ
”、即ち、ソフトウェア・データ・プロテクション状態
が設定されている場合において、５ＰＷＲ＝“Ｈ″、即
ち、ソフトウェア・データ・プロテクション状態解除用
のアドレス及びデータが入力された場合のみ、５ＰＥＲ
’ ＝“Ｌ” （消去指令信号＝論理「１」設定信号
）を出力し、それ以外の場合は、５ＰＥＲ’−“Ｈ″
（非消去指令信号）を出力する。
また、書込み・消去回路３２はその一方及び他方の入力
端子をそれぞれナンド回路３６及び３７の出力端子に接
続され、その一方及び他方の出力端子３２Ｗ及び３２Ｅ
をそれぞれＥ Ｅ Ｐ ＲＯＭセル４０のドレイン及び
コントロールゲートに接続されている。この書込み・消
去回路３２は、５ＰＷＲ’ ＝ ”Ｌ” 、５ＰＥＲ’
＝ ”Ｈ’ のｌｋ、出力端子３２Ｗ及び３２Ｅにそ
れぞれ昇圧電圧■ＰＰ ［Ｖｌ及び０［Ｖｌを出力して
、ＥＥＰＲＯＭセル４０に対して書込み動作を行い、即
ち、このＥ Ｅ Ｐ ＲＯＭセル４０を論理「ＯＪに設
定し、また、５ＰＷＲ’ ＝″Ｈ″、５ＰＥＲ″＝“Ｈ
″のときは、出力端子３２Ｗ及び３２Ｅにそれぞれ０［
Ｖｌ及び昇圧電圧ＶＰＰ ［Ｖｌを出力して、ＥＥＰＲ
ＯＭセル４０に対して消去動作を行い、即ち、このＥＥ
ＰＲＯＭセル４ｏを論理「１」に設定し、また、書込み
モード時において５ＰＷＲ’＝ ”Ｌ” 、５ＰＥＲ’
＝″Ｌ”の場合には、出力端子３２Ｗ及び３２Ｅに０
［■］を出力するように構成されている。
端子をそれぞれナンド回路３６及び３７の出力端子に接
続され、その一方及び他方の出力端子３２Ｗ及び３２Ｅ
をそれぞれＥ Ｅ Ｐ ＲＯＭセル４０のドレイン及び
コントロールゲートに接続されている。この書込み・消
去回路３２は、５ＰＷＲ’ ＝ ”Ｌ” 、５ＰＥＲ’
＝ ”Ｈ’ のｌｋ、出力端子３２Ｗ及び３２Ｅにそ
れぞれ昇圧電圧■ＰＰ ［Ｖｌ及び０［Ｖｌを出力して
、ＥＥＰＲＯＭセル４０に対して書込み動作を行い、即
ち、このＥ Ｅ Ｐ ＲＯＭセル４０を論理「ＯＪに設
定し、また、５ＰＷＲ’ ＝″Ｈ″、５ＰＥＲ″＝“Ｈ
″のときは、出力端子３２Ｗ及び３２Ｅにそれぞれ０［
Ｖｌ及び昇圧電圧ＶＰＰ ［Ｖｌを出力して、ＥＥＰＲ
ＯＭセル４０に対して消去動作を行い、即ち、このＥＥ
ＰＲＯＭセル４ｏを論理「１」に設定し、また、書込み
モード時において５ＰＷＲ’＝ ”Ｌ” 、５ＰＥＲ’
＝″Ｌ”の場合には、出力端子３２Ｗ及び３２Ｅに０
［■］を出力するように構成されている。
また、記憶部３３は、ｎＭＯ３３８，３９及びＥ Ｅ
Ｐ ＲＯＭセル４０を設けて構成されている。
Ｐ ＲＯＭセル４０を設けて構成されている。
ココに、ｎＭＯ３３８はＥＥＰＲＯＭセル４０の記憶デ
ータの読出しを制御するものであり、そのドレインを電
源線４１に接続され、そのゲートを読出し制御信号ＳＯ
が入力される読出し制御信号入力端子４２に接続され、
そのソースをｎＭＯｓ３９のドレインに接続されている
。また、ｎＭ。
ータの読出しを制御するものであり、そのドレインを電
源線４１に接続され、そのゲートを読出し制御信号ＳＯ
が入力される読出し制御信号入力端子４２に接続され、
そのソースをｎＭＯｓ３９のドレインに接続されている
。また、ｎＭ。
Ｓ３９はＥＥＰＲＯＭセル４０の負荷をなすものであり
、そのゲート及びソースを接続して、その接続中点をＥ
Ｅ Ｐ ＲＯＭセル４０のドレインに接続されている
。なお、このｎＭＯ３３９はデプレッション形のｎＭＯ
３である。また、図中、ＥＥＰＲＯＭセル４０のソース
は接地されているが、書込み時には、フローティング状
態にされる。
、そのゲート及びソースを接続して、その接続中点をＥ
Ｅ Ｐ ＲＯＭセル４０のドレインに接続されている
。なお、このｎＭＯ３３９はデプレッション形のｎＭＯ
３である。また、図中、ＥＥＰＲＯＭセル４０のソース
は接地されているが、書込み時には、フローティング状
態にされる。
また、ラッチ回路３４はＥＥＰＲＯＭセル４０の記憶デ
ータ（論理状Ｒ）をラッチし、信号ＳＰＳ及びＳＰＳを
出力するものであり、ナンド回路４３．４４．４５．４
６、インバータ４７．４８、ノア回路４つを設けて構成
されている。ここに、ナンド回路４３は、その一方の入
力端子をＥＥＰＲＯＭセル４０のドレインに接続され、
その出力端子をナンド回路４５の一方の入力端子及びナ
ンド回路４４の一方の入力端子に接続されている。
ータ（論理状Ｒ）をラッチし、信号ＳＰＳ及びＳＰＳを
出力するものであり、ナンド回路４３．４４．４５．４
６、インバータ４７．４８、ノア回路４つを設けて構成
されている。ここに、ナンド回路４３は、その一方の入
力端子をＥＥＰＲＯＭセル４０のドレインに接続され、
その出力端子をナンド回路４５の一方の入力端子及びナ
ンド回路４４の一方の入力端子に接続されている。
また、ノア回路４９は、その一方及び他方の入力端子を
それぞれロジック回路３０の一方及び他方の出力端子３
０Ｗ及び３０Ｅに接続され、その出力端子をナンド回路
４３の他方の入力端子及びナンド回路４４の他方の入力
端子に接続されている。
それぞれロジック回路３０の一方及び他方の出力端子３
０Ｗ及び３０Ｅに接続され、その出力端子をナンド回路
４３の他方の入力端子及びナンド回路４４の他方の入力
端子に接続されている。
また、ナンド回路４５は、その他方の入力端子をナンド
回路４６の出力端子及びインバータ４８の入力端子に接
続され、その出力端子をナンド回路４６の一方の入力端
子及びインバータ４７の入力端子に接続されている。ま
た、ナンド回路４６の他方の入力端子はナンド回路４４
の出力端子に接続されている。また、インバータ４７の
出力端子は書込み・消去制御回路３１のナンド回路３７
の一方の入力端子に接続され、インバータ４８の出力端
子は書込み・消去制御回路３１のナンド回路３６の一方
の入力端子に接続されている。
回路４６の出力端子及びインバータ４８の入力端子に接
続され、その出力端子をナンド回路４６の一方の入力端
子及びインバータ４７の入力端子に接続されている。ま
た、ナンド回路４６の他方の入力端子はナンド回路４４
の出力端子に接続されている。また、インバータ４７の
出力端子は書込み・消去制御回路３１のナンド回路３７
の一方の入力端子に接続され、インバータ４８の出力端
子は書込み・消去制御回路３１のナンド回路３６の一方
の入力端子に接続されている。
このように構成されたラッチ回路３４においては、ＥＥ
ＰＲＯＭセル４０が論理「０」 （導通状態）を記憶し
ている場合、即ち、ソフトウェア・データ・プロテクシ
ョン状態が設定されている場合ニハ、５ＰＳ＝ ”Ｈ”
、５ＰＳ＝ ”Ｌ” が出力され、ＥＥＰＲＯＭセル
４０が論理「１」 （非導通状Ｒ）を記憶している場合
、即ち、ソフトウェア・データ・プロテクション状態が
解除されている場合には、５ｐｓ＝“Ｌ” 、５ＰＳ＝
”Ｈ”が出力される。
ＰＲＯＭセル４０が論理「０」 （導通状態）を記憶し
ている場合、即ち、ソフトウェア・データ・プロテクシ
ョン状態が設定されている場合ニハ、５ＰＳ＝ ”Ｈ”
、５ＰＳ＝ ”Ｌ” が出力され、ＥＥＰＲＯＭセル
４０が論理「１」 （非導通状Ｒ）を記憶している場合
、即ち、ソフトウェア・データ・プロテクション状態が
解除されている場合には、５ｐｓ＝“Ｌ” 、５ＰＳ＝
”Ｈ”が出力される。
また、昇圧電圧発生制御回路３５は、昇圧電圧発生制御
信号ＶＰＡＣＴを出力するものであり、ノア回路５０、
ナンド回路５１．５２、インバータ５３を設けて構成さ
れている。ここに、ノア回路５０の一方及び他方の入力
端子は、それぞれロジック回路３０の一方及び他方の出
力端子３０Ｗ及び３０Ｅに接続されている。また、ナン
ド回路５１の一方及び他方の入力端子は、それぞれイン
バータ４７の出力端子及びノア回路５ｏの出方端子に接
続されている。また、ナンド回路５２の一方の入力端子
はナンド回路５１の出力端子に接続されている。なお、
このナンド回路５２の他方の入力端子には、ＥＥＦＲＯ
Ｍ内部で形成し、使用される書込み信号ＷＲ（書込みモ
ード時、“Ｈ”）が供給される。また、このナンド回路
５２の出力端子は、インバータ５３の入力端子に接続さ
れ、このインバータ５３の出力端子は、昇圧回路用クロ
ック信号発生回路１５のナンド回路１７の他方の入力端
子に接続されている。
信号ＶＰＡＣＴを出力するものであり、ノア回路５０、
ナンド回路５１．５２、インバータ５３を設けて構成さ
れている。ここに、ノア回路５０の一方及び他方の入力
端子は、それぞれロジック回路３０の一方及び他方の出
力端子３０Ｗ及び３０Ｅに接続されている。また、ナン
ド回路５１の一方及び他方の入力端子は、それぞれイン
バータ４７の出力端子及びノア回路５ｏの出方端子に接
続されている。また、ナンド回路５２の一方の入力端子
はナンド回路５１の出力端子に接続されている。なお、
このナンド回路５２の他方の入力端子には、ＥＥＦＲＯ
Ｍ内部で形成し、使用される書込み信号ＷＲ（書込みモ
ード時、“Ｈ”）が供給される。また、このナンド回路
５２の出力端子は、インバータ５３の入力端子に接続さ
れ、このインバータ５３の出力端子は、昇圧回路用クロ
ック信号発生回路１５のナンド回路１７の他方の入力端
子に接続されている。
かかる昇圧電圧発生制御回路３５において、信号ＳＰＳ
、５ＰＷＲ＝ ５ＰＥＲ，ＶＰＡＣＴの関係は、表−２
のようになる。
、５ＰＷＲ＝ ５ＰＥＲ，ＶＰＡＣＴの関係は、表−２
のようになる。
表−２
この表から明らかなように、５ｐｓ＝“Ｈ”の状態、即
ち、ソフトウェア・データ・プロテクション状態が設定
されている場合において、５ＰＷＲ＝“Ｌ”、５ＰＥＲ
＝″Ｌ″の場合、即ち、通常動作による書込みモードが
設定された場合は、ＶＰＡＣＴ＝“Ｌ”となる、したが
って、この場合には、昇圧回路用クロック信号発生回路
１５のリング発振器２２が発振動作を停止するので、昇
圧回路１６からは昇圧電圧ＶＰＰは出力されず、セル・
マトリックス２へのデータの書込みが禁止される。それ
以外の場合、即ち、ソフトウェア・データ・プロテクシ
ョン状態が設定されている場合において、５ＰＷＲ又は
５ＰＥＲのいずれがが“Ｈ″にされ（ソフトウェア・デ
ータ・プロテクション状態設定用又は解除用のアドレス
及びデータが入力され）、それに続いて、セル・マトリ
ックス２への記憶データが供給された場合、あるいは、
５ｐｓ＝“Ｌ″の状態、即ち、ソフトウェア・データ・
プロテクション状態が解除されている場合においては、
ＶＰＡＣＴ＝“Ｈ”となるので、この場合には、昇圧回
路用クロック信号発生回路１５のリング発振器２２は発
振動作を行い、昇圧回路１６から昇圧電圧ＶＰＰが出力
される。したがって、セル・マトリックス２へのデータ
の書込みが可能となる。このようにして、本実施例にお
いては、ソフトウェア・データ・プロテクション機能を
確保している。
ち、ソフトウェア・データ・プロテクション状態が設定
されている場合において、５ＰＷＲ＝“Ｌ”、５ＰＥＲ
＝″Ｌ″の場合、即ち、通常動作による書込みモードが
設定された場合は、ＶＰＡＣＴ＝“Ｌ”となる、したが
って、この場合には、昇圧回路用クロック信号発生回路
１５のリング発振器２２が発振動作を停止するので、昇
圧回路１６からは昇圧電圧ＶＰＰは出力されず、セル・
マトリックス２へのデータの書込みが禁止される。それ
以外の場合、即ち、ソフトウェア・データ・プロテクシ
ョン状態が設定されている場合において、５ＰＷＲ又は
５ＰＥＲのいずれがが“Ｈ″にされ（ソフトウェア・デ
ータ・プロテクション状態設定用又は解除用のアドレス
及びデータが入力され）、それに続いて、セル・マトリ
ックス２への記憶データが供給された場合、あるいは、
５ｐｓ＝“Ｌ″の状態、即ち、ソフトウェア・データ・
プロテクション状態が解除されている場合においては、
ＶＰＡＣＴ＝“Ｈ”となるので、この場合には、昇圧回
路用クロック信号発生回路１５のリング発振器２２は発
振動作を行い、昇圧回路１６から昇圧電圧ＶＰＰが出力
される。したがって、セル・マトリックス２へのデータ
の書込みが可能となる。このようにして、本実施例にお
いては、ソフトウェア・データ・プロテクション機能を
確保している。
また、信号ＳＰＳ、５ＰＷＲ，５ＰＥＲ，ＶＰＡＣＴの
論理状態と、書込み・消去回路３２の出力端子３２Ｗ、
３２Ｈの電圧との関係を整理すると、表−３に示すよう
になる。
論理状態と、書込み・消去回路３２の出力端子３２Ｗ、
３２Ｈの電圧との関係を整理すると、表−３に示すよう
になる。
即ち、書込みモードにおいて、５ｐｓ＝″Ｈ″の状態、
即ち、既にソフトウェア・データ・プロテクション状態
が設定されている場合では、５ＰＷＲ＝″Ｈ”、５ＰＥ
Ｒ−”Ｌ”とされたとしても、即ち、ソフトウェア・デ
ータ・プロテクション設定用のアドレス及びデータが入
力されたとしても、書込み・消去回路３２の出力端子３
２Ｗ及び３２Ｅの電圧はともに０［Ｖ］となるので、既
に論理「０」を設定されているＥＥＰＲＯＭセル４０に
対して書込み動作、即ち、論理「０」を設定する動作が
行われることはない。
即ち、既にソフトウェア・データ・プロテクション状態
が設定されている場合では、５ＰＷＲ＝″Ｈ”、５ＰＥ
Ｒ−”Ｌ”とされたとしても、即ち、ソフトウェア・デ
ータ・プロテクション設定用のアドレス及びデータが入
力されたとしても、書込み・消去回路３２の出力端子３
２Ｗ及び３２Ｅの電圧はともに０［Ｖ］となるので、既
に論理「０」を設定されているＥＥＰＲＯＭセル４０に
対して書込み動作、即ち、論理「０」を設定する動作が
行われることはない。
また、書込みモードにおいて、５ｐｓ＝“Ｌ”の状態、
即ち、既にソフトウェア・データ・プロテクション状態
が解除されている場合では、５ＰＷＲ＝ ”Ｌ” 、５
ＰＥＲ＝ ”Ｈ” とされたとしても、即ち、ソフトウ
ェア・データ・プロテクション解除用のアドレス及びデ
ータが入力されたとしても、書込み・消去回路３２の出
力端子３２Ｗ及び３２Ｅの電圧はともにＯ［Ｖ］となる
ので、既に論理「１」を設定されているＥＥＰＲＯＭセ
ル４０に対して消去動作、即ち、論理「１」を設定する
動作が行われることはない。
即ち、既にソフトウェア・データ・プロテクション状態
が解除されている場合では、５ＰＷＲ＝ ”Ｌ” 、５
ＰＥＲ＝ ”Ｈ” とされたとしても、即ち、ソフトウ
ェア・データ・プロテクション解除用のアドレス及びデ
ータが入力されたとしても、書込み・消去回路３２の出
力端子３２Ｗ及び３２Ｅの電圧はともにＯ［Ｖ］となる
ので、既に論理「１」を設定されているＥＥＰＲＯＭセ
ル４０に対して消去動作、即ち、論理「１」を設定する
動作が行われることはない。
したがって、本実施例によれば、ＥＥＰＲＯＭセル４０
の必要以上の劣化を防止し、その機能を長く確保するこ
とができる。
の必要以上の劣化を防止し、その機能を長く確保するこ
とができる。
なお、上述の実施例においては、ＥＥＦＲＯＭセル４０
に対して、重ねて、書込み動作が行われないようにした
ほか、重ねて、消去動作が行われないようにした場合に
つき述べたが、この代わりに、ＥＥＰＲＯＭセル４０に
対して、重ねて、書込み動作が行われないようにのみ構
成することもできる。この場合には、上述の実施例より
も劣るが上述の実施例と同様の効果を得ることができる
。
に対して、重ねて、書込み動作が行われないようにした
ほか、重ねて、消去動作が行われないようにした場合に
つき述べたが、この代わりに、ＥＥＰＲＯＭセル４０に
対して、重ねて、書込み動作が行われないようにのみ構
成することもできる。この場合には、上述の実施例より
も劣るが上述の実施例と同様の効果を得ることができる
。
［発明の効果］
本発明によれば、以下のような効果を得ることができる
。
。
まず、請求項１のＥＥＰＲＯＭによれば、ソフトウェア
・データ・プロテクション回路を構成するＥＥＰＲＯＭ
セルが既にソフトウェア・データ・プロテクション設定
状態を記憶している場合、即ち、ソフトウェア・データ
・プロテクション設定状態を示す論理状態に設定されて
いる場合、ソフトウェア・データ・プロテクション設定
用のアドレス及びデータが入力されたとしても、このＥ
ＥＰＲＯＭセルに対して、重ねて、ソフトウェア・デー
タ・プロテクション設定状態を示す論理状態を設定する
動作をしないように構成されているので、このソフトウ
ェア・データ・プロテクション回路を構成するＥＥＰＲ
ＯＭセルの必要以上の劣化を防止し、その機能を長く確
保することができる。
・データ・プロテクション回路を構成するＥＥＰＲＯＭ
セルが既にソフトウェア・データ・プロテクション設定
状態を記憶している場合、即ち、ソフトウェア・データ
・プロテクション設定状態を示す論理状態に設定されて
いる場合、ソフトウェア・データ・プロテクション設定
用のアドレス及びデータが入力されたとしても、このＥ
ＥＰＲＯＭセルに対して、重ねて、ソフトウェア・デー
タ・プロテクション設定状態を示す論理状態を設定する
動作をしないように構成されているので、このソフトウ
ェア・データ・プロテクション回路を構成するＥＥＰＲ
ＯＭセルの必要以上の劣化を防止し、その機能を長く確
保することができる。
また、請求項２のＥＥＰＲＯＭによれば、ソフトウェア
・データ・プロテクション回路を構成するＥＥＰＲＯＭ
セルが既にソフトウェア・データ・プロテクション設定
状態を示す論理状態に設定されている場合において、ソ
フトウェア・データ・プロテクション設定用のアドレス
及びデータが入力されたとしても、このＥＥＰＲＯＭセ
ルに対して、重ねて、ソフトウェア・データ・プロテク
ション設定状態を示す論理状態を設定する動作をしない
ほか、更に、このソフトウェア・データ・プロテクショ
ン回路を構成するＥＥ’ＦＲＯＭセルが既にソフトウェ
ア・データ・プロテクション解除状態を示す論理状態に
設定されている場合において、ソフトウェア・データ・
プロテクション解除用のアドレス及びデータが入力され
たとしても、このＥＥＰＲＯＭセルに対して、重ねて、
ソフトウェア・データ・プロテクション解除状態を示す
論理状態に設定する動作をしないように構成されている
ので、請求項１のＥＥＰＲＯＭよりも効率的にＥＥＰＲ
ＯＭセルの必要以上の劣化を防止し、その機能を長く確
保することができる。
・データ・プロテクション回路を構成するＥＥＰＲＯＭ
セルが既にソフトウェア・データ・プロテクション設定
状態を示す論理状態に設定されている場合において、ソ
フトウェア・データ・プロテクション設定用のアドレス
及びデータが入力されたとしても、このＥＥＰＲＯＭセ
ルに対して、重ねて、ソフトウェア・データ・プロテク
ション設定状態を示す論理状態を設定する動作をしない
ほか、更に、このソフトウェア・データ・プロテクショ
ン回路を構成するＥＥ’ＦＲＯＭセルが既にソフトウェ
ア・データ・プロテクション解除状態を示す論理状態に
設定されている場合において、ソフトウェア・データ・
プロテクション解除用のアドレス及びデータが入力され
たとしても、このＥＥＰＲＯＭセルに対して、重ねて、
ソフトウェア・データ・プロテクション解除状態を示す
論理状態に設定する動作をしないように構成されている
ので、請求項１のＥＥＰＲＯＭよりも効率的にＥＥＰＲ
ＯＭセルの必要以上の劣化を防止し、その機能を長く確
保することができる。
第６図は第５図従来例の書込みのタイミングを示すタイ
ムチャートである。
ムチャートである。
１２・・・昇圧電圧発生回路
１４・・・ソフトウェア・データ・
プロテクション回路
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例を構成する昇圧電圧発生回路及びソフ
トウェア・データ・プロテクション回路の一例を示す回
路図、 第３図はソフトウェア・データ・プロテクション設定用
のアドレス及びデータの取り込みのタイミングを示すタ
イムチャート、 第４図はソフトウェア・データ・プロテクション解除用
のアドレス及びデータの取り込みのタイミングを示すタ
イムチャート、 第５図は従来のＥＥＦＲＯＭを示すブロック図、′・、
゛−５ノ 及びデータの取り込みのタイミングを示すタイムチャー
ト第３図 及びデータの取り込みのタイミングを示すタイムチャー
ト第４図 昇圧電圧発生回路 動作期間（書込み〉 ↑ ↑ ス 第５図従来例の書込みのタイミングを示すタイムチャー
ト第６図
本発明の一実施例を構成する昇圧電圧発生回路及びソフ
トウェア・データ・プロテクション回路の一例を示す回
路図、 第３図はソフトウェア・データ・プロテクション設定用
のアドレス及びデータの取り込みのタイミングを示すタ
イムチャート、 第４図はソフトウェア・データ・プロテクション解除用
のアドレス及びデータの取り込みのタイミングを示すタ
イムチャート、 第５図は従来のＥＥＦＲＯＭを示すブロック図、′・、
゛−５ノ 及びデータの取り込みのタイミングを示すタイムチャー
ト第３図 及びデータの取り込みのタイミングを示すタイムチャー
ト第４図 昇圧電圧発生回路 動作期間（書込み〉 ↑ ↑ ス 第５図従来例の書込みのタイミングを示すタイムチャー
ト第６図
Claims (1)
- 【特許請求の範囲】 １、電気的消去・書込み可能型不揮発性半導体記憶素子
を有し、 ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータが入力された場合は、前記電気的消去・書
込み可能型不揮発性半導体記憶素子を一方の論理状態に
設定することにより、ソフトウェア・データ・プロテク
ション設定状態を記憶、かつ、維持し、 また、ソフトウェア・データ・プロテクション解除用の
アドレス及びデータが入力された場合は、前記電気的消
去・書込み可能型不揮発性半導体記憶素子を他方の論理
状態に設定することにより、ソフトウェア・データ・プ
ロテクション解除状態を記憶、かつ、維持する ソフトウェア・データ・プロテクション回路を具備して
なる電気的消去・書込み可能型不揮発性半導体記憶装置
において、 前記電気的消去・書込み可能型不揮発性半導体記憶素子
が既に前記一方の論理状態に設定されている場合、前記
ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータが入力されたとしても、前記電気的消去・
書込み可能型不揮発性半導体記憶素子に対して、重ねて
、前記一方の論理状態を設定する動作をしないように 前記電気的消去・書込み可能型不揮発性半導体記憶素子
の論理状態設定動作を制御する論理状態設定制御回路を
設けたことを特徴とする電気的消去・書込み可能型不揮
発性半導体記憶装置。 ２、電気的消去・書込み可能型不揮発性半導体記憶素子
を有し、 ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータが入力された場合は、前記電気的消去・書
込み可能型不揮発性半導体記憶素子を一方の論理状態に
設定することにより、ソフトウェア・データ・プロテク
ション設定状態を記憶、かつ、維持し、 ソフトウェア・データ・プロテクション解除用のアドレ
ス及びデータが入力された場合は、前記電気的消去・書
込み可能型不揮発性半導体記憶素子を他方の論理状態に
設定することにより、ソフトウェア・データ・プロテク
ション解除状態を記憶、かつ、維持する ソフトウェア・データ・プロテクション回路を具備して
なる電気的消去・書込み可能型不揮発性半導体記憶装置
において、 前記電気的消去・書込み可能型不揮発性半導体記憶素子
が既に前記一方の論理状態に設定されている場合、前記
ソフトウェア・データ・プロテクション設定用のアドレ
ス及びデータが入力されたとしても、前記電気的消去・
書込み可能型不揮発性半導体記憶素子に対して、重ねて
、前記一方の論理状態を設定する動作をしないように、 また、前記電気的消去・書込み可能型不揮発性半導体記
憶素子が既に前記他方の論理状態に設定されている場合
、前記ソフトウェア・データ・プロテクション解除用の
アドレス及びデータが入力されたとしても、前記電気的
消去・書込み可能型不揮発性半導体記憶素子に対して、
重ねて、前記他方の論理状態を設定する動作をしないよ
うに 前記電気的消去・書込み可能型不揮発性半導体記憶素子
の論理状態設定動作を制御する論理状態設定制御回路を
設けたことを特徴とする電気的消去・書込み可能型不揮
発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244553A JPH03108196A (ja) | 1989-09-20 | 1989-09-20 | 電気的消去・書込み可能型不揮発性半導体記憶装置 |
| US07/584,673 US5173876A (en) | 1989-09-20 | 1990-09-19 | Electrically erasable and programmable non-volatile semiconductor memory device |
| EP19900310303 EP0419260A3 (en) | 1989-09-20 | 1990-09-20 | Electrically erasable and programmable non-volatile semiconductor memory device |
| KR1019900014914A KR910006995A (ko) | 1989-09-20 | 1990-09-20 | 전기적 소거 및 기입 가능형 불휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244553A JPH03108196A (ja) | 1989-09-20 | 1989-09-20 | 電気的消去・書込み可能型不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108196A true JPH03108196A (ja) | 1991-05-08 |
Family
ID=17120418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1244553A Pending JPH03108196A (ja) | 1989-09-20 | 1989-09-20 | 電気的消去・書込み可能型不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5173876A (ja) |
| EP (1) | EP0419260A3 (ja) |
| JP (1) | JPH03108196A (ja) |
| KR (1) | KR910006995A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3083536B2 (ja) * | 1990-06-05 | 2000-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置の書込み回路 |
| KR940006611B1 (ko) * | 1990-08-20 | 1994-07-23 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 |
| US5546561A (en) * | 1991-02-11 | 1996-08-13 | Intel Corporation | Circuitry and method for selectively protecting the integrity of data stored within a range of addresses within a non-volatile semiconductor memory |
| KR940005696B1 (ko) * | 1991-11-25 | 1994-06-22 | 현대전자산업 주식회사 | 보안성 있는 롬(rom)소자 |
| JP3305737B2 (ja) * | 1991-11-27 | 2002-07-24 | 富士通株式会社 | 情報処理装置の機密情報管理方式 |
| GB2263348B (en) * | 1992-01-14 | 1995-08-09 | Rohm Co Ltd | Microcomputer and card having the same |
| US5381369A (en) * | 1993-02-05 | 1995-01-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device using a command control system |
| US5506757A (en) * | 1993-06-14 | 1996-04-09 | Macsema, Inc. | Compact electronic data module with nonvolatile memory |
| US5418751A (en) * | 1993-09-29 | 1995-05-23 | Texas Instruments Incorporated | Variable frequency oscillator controlled EEPROM charge pump |
| US5355347A (en) * | 1993-11-08 | 1994-10-11 | Turbo Ic, Inc. | Single transistor per cell EEPROM memory device with bit line sector page programming |
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| FR2771839B1 (fr) * | 1997-11-28 | 2000-01-28 | Sgs Thomson Microelectronics | Memoire non volatile programmable et effacable electriquement |
| US6654847B1 (en) * | 2000-06-30 | 2003-11-25 | Micron Technology, Inc. | Top/bottom symmetrical protection scheme for flash |
| US7931533B2 (en) | 2001-09-28 | 2011-04-26 | Igt | Game development architecture that decouples the game logic from the graphics logics |
| US6902481B2 (en) | 2001-09-28 | 2005-06-07 | Igt | Decoupling of the graphical presentation of a game from the presentation logic |
| WO2007056503A2 (en) * | 2005-11-08 | 2007-05-18 | Macsema, Inc. | Information devices |
| US7680625B2 (en) * | 2005-11-14 | 2010-03-16 | Macsema, Inc. | Systems and methods for monitoring system performance |
| US7908118B2 (en) * | 2005-11-14 | 2011-03-15 | Macsema, Inc. | System and methods for testing, monitoring, and replacing equipment |
| US20080106415A1 (en) * | 2006-11-08 | 2008-05-08 | Macsema, Inc. | Information tag |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4744062A (en) * | 1985-04-23 | 1988-05-10 | Hitachi, Ltd. | Semiconductor integrated circuit with nonvolatile memory |
| US4763305A (en) * | 1985-11-27 | 1988-08-09 | Motorola, Inc. | Intelligent write in an EEPROM with data and erase check |
| US4975878A (en) * | 1988-01-28 | 1990-12-04 | National Semiconductor | Programmable memory data protection scheme |
-
1989
- 1989-09-20 JP JP1244553A patent/JPH03108196A/ja active Pending
-
1990
- 1990-09-19 US US07/584,673 patent/US5173876A/en not_active Expired - Fee Related
- 1990-09-20 EP EP19900310303 patent/EP0419260A3/en not_active Withdrawn
- 1990-09-20 KR KR1019900014914A patent/KR910006995A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US5173876A (en) | 1992-12-22 |
| EP0419260A3 (en) | 1992-08-26 |
| EP0419260A2 (en) | 1991-03-27 |
| KR910006995A (ko) | 1991-04-30 |
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