KR940005696B1 - 보안성 있는 롬(rom)소자 - Google Patents

보안성 있는 롬(rom)소자 Download PDF

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KR940005696B1 KR1019910021107A KR910021107A KR940005696B1 KR 940005696 B1 KR940005696 B1 KR 940005696B1 KR 1019910021107 A KR1019910021107 A KR 1019910021107A KR 910021107 A KR910021107 A KR 910021107A KR 940005696 B1 KR940005696 B1 KR 940005696B1
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정몽헌
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Abstract

내용 없음.

Description

보안성 있는 롬(ROM)소자
제1도는 종래 롬 소자의 내부 구성도.
제2도는 본 발명에 따른 롬 소자의 내부 구성도.
제3도는 어드레스 패턴 인식부의 세부 구성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 보안 메모리 셀 어레이 12 : 비교부
13 : 순간 펄스 발생부 14 : 제어부
15 : 어드레스 패턴 인식부
본 발명은 롬(ROM)소자에 관한 것으로, 특히, 소자내에 저장한 데이타 내용의 비밀유지가 가능한 롬소자에 관한 것이다.
종래의 기술을 제1도를 통하여 살표본다.
제1도는 종래의 롬 소자에 관한 내부 구성도로서, 도면에서 1은 행(row)어드레스 버퍼, 2는 열(column)어드레스 버퍼, 3은 행 디코더, 4는 열 디코더, 5는 저장 셀 어레이, 6은 감지 증폭기, 7은 출력 버퍼, 8은 출력 인에이블 신호 버퍼, 9는 칩 인에이블신호 버퍼, 10은 출력버퍼 구동부를 각각 나타낸다. 그리고 출력 데이타가 4비트인 소자를 일례로 도시하였다.
저장 셀 어레이(5)는 사용자 데이타를 저장하며, 행 디코더(3)과 열 디코더(4)는 상기 저장 셀 어레이(5)내의 일정위치 셀을 X,Y축으로 지정하여 선택하도록 한다. 그리고, 행 디코더(3)의 출력 라인들은 상기 저장셀 어레이(5)내의 셀 게이트들이 연결되며, 열 디코더(4)는 일측이 저장 셀 어레이(5)내의 셀 드레인들이 연결되고 타측은 저장된 셀의 정보를 감지하기 위한 감지 증폭기들이 연결된다.
상기 행 디코더(3)와 열 디코더(4)의 입력은 행 어드레스 버퍼(1)와 열 어드레스(2)에서 출력되는 어드레스 신호이고, 상기 감지 증폭기(6)의 출력은 출력 인에이블 단자에 제어를 받는 출력 버퍼(8)를 통해서 출력된다. 또한, 칩 인에이블 기능이 있어 칩 인에이블 단자의 값에 의하여 전체소자의 동작이 제어된다.
출력버퍼 구동부(10)는 출력 인에이블 단자와 칩 인에이블 단자의 값을 입력하여 상기 두 단자로 부터 동작신호값이 입력되면 출력버퍼(7)를 인에이블 시켜 출력버퍼(7)로 부터 데이타 값이 출력되도록 한다.
상기와 같은 일반적인 롬 소자는 읽고자 하는 데이타를 저장 셀 어레이(5)내에 저장하고 있어 메모리 셀의 위치를 찾기 위한 어드레스를 지정하면 지정된 셀 내의 데이타를 읽을 수 있게 된다. 즉, 종래의 롬, EP롬, EEP롬, 플래시 EP롬등 에서는 메모리 셀 내의 데이타를 읽기 위해서는 칩 인에이블 단자와 출력 인에이블 단자를 적정한 전압레벨로 유지시킨후, 어드레스 단자에 어드레스만 인가하면 된다.
그런데 이러한 경우, 롬 소자 내의 각 어드레스 별 데이타의 내용을 누구나 쉽게 읽어 낼 수 있어 롬 소자 내에 저장한 데이타의 내용을 읽어 내고자 하는 사람들로 부터 보안을 유지하기가 힘든 문제점이 있다.
이러한 문제점을 해결하기 위하여 미합중국 특허 4,268,911에서는 롬 내의 프로그램된 내용을 다른 롬의 프로그램 내용과 구별지어 보안 기능을 갖게 하기 위한 코드를 저장하는 영구 레지스트와, 롬 내의 데이타를 읽어내고 모드 선택을 위한 테스트 단자와 상기 테스트 단자에 연결되며 롬 데이타를 읽어낼 수 없게끔 하는 퓨즈(FUSE)로 구성된다.
그러나, 상기 특허에서는 영구 레지스터를 사용하므로 인해 레지스터를 구현함에 있어 칩 면적이 많이 소요되어 영구 레지스터비트 증가게 한계가 있으므로 롬의 보안성을 유지하는데는 결점이 생긴다.
또한, 테스트 단자를 사용함으로써 테스트 단자를 사용하여 읽기 모드를 선택하고 테스트 단자에 연결된 퓨즈를 끊음으로서 읽기동작을 막는 방법을 적용하는데, 일반적으로 상품화된 롬 소자에서는 시스템 사용자 모드에서 테스트 단자가 없으므로 상기 방법을 적용하는데 무리가 있다.
따라서, 상기 종래기술의 문제점을 해결하기 위해 안출된 본 발명은 저장 셀 어레이 내에 보안코드 셀을 설치하여 보안코드를 알고 있는 사용자만이 저장 데이타를 읽어낼 수 있도록 한 롬 소자를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 종래기술의 테스트 단자의 기능을 메모리 소자의 핀 구조를 바꾸지 않고도 실현할 수 있는 롬 소자를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 행 어드레스 단자에 연결되는 행 어드레스 버퍼와, 열 어드레스 단자에 연결되는 열 어드레스 버퍼와, 상기 어드레스 버퍼와 열 어드레스 버퍼에 각각 연결되는 행 디코더와, 저장 메모리 셀 어레이와 보안코드 셀 어레이를 포함하는 보안 메모리 셀 어레이와, 상기 열 디코더에 연결된 감지 증폭수단과, 상기 행 어드레스 버퍼의 출력단과 상기 감지 증폭수단에 연결되는 비교수단과, 상기 비교수단에 연결되는 출력버퍼와, 상기 비교수단과 행 어드레스 단자와 열 어드레스 단자 및 행 디코더에 연결되는 제어수단과, 상기 제어수단에 연결되는 순간 펄스 발생수단과, 출력 인에이블 단자에 연결되는 출력 인에이블 신호 버퍼와, 상기 출력 인에이블 신호 버퍼 및 상기 제어수단에 연결되는 출력 구동수단과, 상기 어드레스 버퍼와 열 어드레스 버퍼와 감지 증폭수단과 출력 인에이블 버퍼 및 출력구동수단에 연결되는 칩 인에이블 버퍼로 구성된다.
제2도는 본 발명의 일실시예에 따른 전체 구성도이고, 제3도는 어드레스 패턴 이식부의 세부구성도이다.
도면에서 11은 보안 코드 셀 어레이를 갖는 저장 메모리 셀 어레이(이하, '보안 메모리 셀 어레이'라 함), 12는 비교부, 13은 순간 펄스 발생부, 14는 제어부, 15는 어드레스 패턴 인식부, 16은 통로(path)선택 로직부, 17은 비교 출력부, 18은 D 플립플롭(D/F), 19는 퓨즈부, 29은 카운터, 21은 모드 선택부, 22는 어드레스 천이검출 및 클럭발생기, 23,24,25는 지연부, 26,27은 EXNOR 게이트 어레이, 28,29,30,31,32는 NAND 게이트, 33은 NAND 게이트 어레이, 34,35,36,37,38은 NOR 게이트, 39,40,41,42,43,44,45는 NOT 게이트, 46,47은 토글 플립플롭 48은 기준전압 인가부, 49는 시프트 레지스터를 각각 나타낸다.
도면에 도시한 바와같이 본 발명은 칩 인에이블 단자에 연결되어 칩 인에이블 신호를 전달하는 칩 인에이블 신호 버퍼(9)와, 상기 칩 인에이블 신호 버퍼(9)에 연결되어 칩 인에이블 신호를 입력받고 행 어드레스 단자에 연결되어 행 어드레스를 출력하는 행 어드레스 버퍼(1)와, 상기 칩 인에이블 신호 버퍼(9)에 연결되어 칩 인에이블 신호를 입력받고 열 어드레스 단자에 연결되어 열 어드레스를 출력하는 열 어드레스 버퍼(2)와, 상기 행 어드레스 버퍼(1)와 열 어드레스 버퍼(2)에 각각 연결되는 행 디코더(3) 및 열 디코더(4)와, 사용자의 프로그램 데이타가 저장된 저장 메모리 셀 어레이와 상기 저장 메모리 셀 어레이의 데이타와 다른 롬의 데이타들과 구분 분류하여 데이타의 보안을 유지시키기 위한 분류코드를 데이타 비트화 하여 저장하고 있는 보안코드 셀 어레이를 포함하는 보안 메모리 셀 어레이(11)와, 상기 열 디코더(4)에 연결된 감지 증폭기(6)와, 상기 행 어드레스 버퍼(1)의 출력단과 상기 감지 증폭기(6)에 연결되어 보안 메모리 셀 어레이(11)내의 보안 코드 셀 어레이의 데이타들과 외부 인가 데이타들을 상기 보안 코드 셀 어레이의 데이타를 지정하기 위한 어드레스 별로 비교하는 비교기(12)와, 상기 비교부(12)에 연결되는 출력버퍼(7)와, 상기 비교기(12)와 행 어드레스 단자와 열 어드레스 단자 및 행디코더(3)에 연결되며 상기 비교부(11)의 비교결과 외부 인가 데이타가 어드레스 별로 모두 일치하면 전원이 인가되는 동안 저장메모리 셀 어레이의 데이타들을 읽을 수 있도록 하고 외부 인가 데이타 하나라도 일치하지 않으면 전원의 인가여부에 관계없이 영원히 읽을 수 없도록 제어신호를 출력하는 제어부(14)와, 상기 제어부(14)에 연결되어 클럭신호를 입력받고 상기 행 어드레스 버퍼(1) 및 열 어드레스 버퍼(2)에 연결되어 행 어드레스 및 열 어드레스를 입력받아 코드 비교 인에이블 신호를 상기 제어부(14)로 출력하여 상기 비교부(12)와 상기 제어부(14)가 일정한 어드레스 패턴 이후에 동작 할 수 있도록 하는 어드레스 패턴 인식부(15)와, 상기 제어부(14)와 어드레스 패턴 인식부(15)에 연결되어 상기 제어부(14)와 상기 어드레스 패턴 인식부(15)가 전원이 on되는 순간에 초기상태로 되도록 하는 순간 펄스 발생부(13)와, 출력 인에이블 단자에 연결되어 출력 인에이블 신호를 전달하는 출력 인에이블 신호 버퍼(8)와, 상기 출력 인에이블 신호 버퍼(8)와 칩 인에이블 신호 버퍼(9)와 상기 제어부(14)에 연결되어 제어된 출력 인에이블 신호를 구동하는 출력 구동부(10)으로 구성된다.
그리고, 상기 비교부(12)는 상기 감지 증폭기(6)의 출력단과 상기 제어부(14)의 모드 선택신호 출력라인에 입력단이 연결되고 출력 일단은 상기 출력 버퍼(7)의 입력단에 연결되어 상기 감지 증폭기(6)의 출력통로를 제어하는 통로 선택 로직부(16)와, 입력 일단은 상기 감지증폭기(12)의 출력타단에 연결되고 입력타단은 상기 행 어드레스 버퍼(1)의 출력에 연결되는 EXNOR 게이트 어레이(26)와 상기 EXNOR 게이트 어레이(26)의 출력단에 입력단이 연결되고 출력단은 상기 제어부(14)에 연결된 NAND 게이트(32)로 이루어진 비교출력부(17)로 구성된다.
또한, 상기 제어부(14)는 상기 비교부(12)내의 비교출력부(26)의 출력단에 연결되고 상기 순간 펄스 발생부(13)의 세트신호단에 연결된 D 플립플롭(18)과, 상기 D 플립플롭(18)의 출력단에 입력단이 연결되고 출력단은 상기 출력 구동부(10)에 연결된 퓨즈부(19)와, 상기 비교부(12)내의 비교출력부(26)의 출력단에 NOT 게이트(38)를 통해 연결되고 상기 순간 펄스 발생부(13)의 리셋신호단에 연결된 카운터(20)과, 상기 카운터(20)의 출력단에 연결된 NAND 게이트(28,29)와, 상기 NAND 게이트(28,29)의 출력단에 입력단이 연결되고 출력단은 출력 구동부(10)에 연결된 NOR 게이트(38)와, 상기 퓨즈부(19)의 출력단에 연결된 NOT 게이트(45)와 상기 NOR 게이트(38)의 출력단에 연결된 토클 플립플롭(46)과 상기 어드레스 패턴 인식부(15)의 출력단인 코드 비교 인에이블 신호라인에 연결된 NOT 게이트(40)와 상기 NOT 게이트(45)와 토글 플립플롭(46) 및 NOT(40)의 각각의 출력단에 입력단이 연결된 NOR 게이트(34)로 이루어진 모드선택부(21)와, 상기 행/열 어드레스 단자에 연결되어 어드레스의 천이 검출에 따른 클럭을 발생하여 상기 어드레스 패턴 인식부(15)로 공급하는 어드레스 천이검출 및 클럭발생기(22)와, 상기 어드레스 천이검출 및 클럭발생기(22)의 출력인 클럭을 1차 지연시켜 상기 카운터(20)와 D 플립플롭(18)에 공급하는 지연부(23)와, 상기 지연부(23)의 출력인 클럭신호를 입력으로 받아 상기 모드 선택부(21)내의 토글 플립플롭(46)로 2차 지연된 클럭을 제공하는 지연부(24)로 구성된다.
한편, 제3도에 도시한 바와같이 어드레스 패턴 인식부(15)는 로우나 하이상태의 기준전압을 제공하기 위해 두개의 MOS FET로 구성된 기준전압 인가부(48)와, 입력일단은 상기 기준전압 인가부(48)에 연결되고 입력타단은 행 어드레스 버퍼(1)와 열 어드레스 버퍼(2)의 출력단에 연결되는 EXNOR 게이트 어레이(27)와, 상기 EXNOR 게이트 어레이(27)의 출력단에 연결되는 NAND 게이트 어레이(33)와, 상기 NAND 게이트 어레이(33)의 출력단에 연결된 NOR 게이트(35)와, 상기 NOR(35)의 출력단과 순간 펄스 발생부(13)의 리셋신호단에 연결되고 7비트로 구성된 시프트 레지스터(49)와, 상기 시프트 레지스터(49)의 각각의 출력단에 입력단이 연결되되 2,4,6비트 출력단은 NOT 게이트(42,43,44)를 통해 연결된 NAND 게이트(30,31)와, 상기 NAND 게이트(30,31)의 출력단에 연결된 NOR 게이트(37)와, 상기 NOR 게이트(37)의 출력단과 상기 순간 펄스 발생부(13)의 리셋 신호단에 연결되어 코드 비교 인에이블 신호를 출력하는 토글 플립플롭(47)과, 상기 제어부(14) 내의 어드레스 천이 및 클럭발생부(22)의 출력단에 연결되어 클럭을 지연시켜 상기 토글 플립플롭(47)로 공급하는 지연부(25)와, 상기 어드레스 천이 및 클럭발생부(22)의 출력인 클럭과 상기 토글 플립플롭(47)의 출력인 코드 비교 인에이블 신호에 입력단이 연결되고 출력단은 NOT 게이트(41)를 통해 시프트 레지스터(49)에 연결되는 NOR 게이트(36)로 구성된다.
상기와 같이 구성되는 본 발명의 개략적인 동작을 살펴보면, 롬 소자에 전원을 접속시킨 후 일정기간 동안 보안 코드 셀 어레이의 셀 내용들과 외부 인가 데이타들과 비교하여 값들이 서로 같으면 그 다음 읽기 주기 부터 전원을 접속시킨 동안은 데이타를 읽어낼 수 있으나 전원을 off→on 시키면 위의 과정을 되풀이 해야 한다. 싱가의 과정중에서 그 비교 데이타들이 서로 다르면 소자내의 신호선의 끊어지게 하여 그 디바이스는 영원히 읽을수 없게 한다.
이제 세부적인 동작을 살펴보자.
보안 메모리 셀 어레이(11)는 데이타를 담고 있는 저장 셀 어레이와 보안 코드를 담고 있는 보안 코드 셀 어레이로 구성되어 있다. 행 디코더(3)와 열 디코더(4)는 보안 메모리 셀 어레이(11)의 행 라인과 열 라인을 지정하며, 보안 코드 셀 어레이의 행 라인 어드레스는 저장 메모리 셀 어레이 특정지역의 행 라인 어드레스와 일치하나 제어부(14)에서 출력되는 모드 선택 신호에 의해 구별되어 진다.
전원을 off에서 on으로 전환시키면 순간 펄스 발생부(13)에 의해 순간 펄스가 발생되며 이 펄스는 제어부(14)내의 D 플립플롭(18)의 출력상태를 1로 세트시키고 모드선택부(21)내의 토글 플립플롭(46)의 출력을 O이 되도록 리셋트시키며 8비트를 계수하는 카운터(20)를 "OOH"로 리셋시킨다. 그리고, 어드레스 패턴 인식부(15)내의 시프트 레지스터(제3도의 49)는 "OOH"로 리셋시키고 토글 플립플롭(제3도의 47)을 0으로 리셋시킨다.
이 상태에서 어드레스 패턴 인식부(15)의 출력인 코드 비교 인에이블 신호는 로우상태이고, 상기 코드 비교 인에이블 신호는 모드 선택부(21)내의 인버터(40)를 거쳐 모드 선택신호 출력단인 NOR 게이트(34)입력단으로 입력되므로 모드 선택신호도 로우 상태로 된다. 그 다음에 칩 인에이블 단자에 하이전압이 인가되도록 한다.
모드 선택부(21)의 출력인 모드 선택신호가 로우일때 행 디코더(3)는 저장 메모리 셀 어레이를 선택하며, 비교부(12)내의 통로선택 로직부(16)는 감지 증폭기(16)의 출력이 출력 버퍼(7)로 향하게 하고 제어부(14)내의 카운터(20)와 퓨즈부(19)는 입력을 받아 들일 수 없는 상태가 된다.
이 상태에서 카운터(20)의 출력은 "OOH"이므로 카운터 출력단에 연결된 NAND 게이트(28,29)와 출력버퍼 구동부(10)의 처리에 의해 출력 인에이블 신호는 로우상태이다. 따라서 출력버퍼(7)를 통해서 감지 증폭기(6)의 출력이 출력되지 않는다. 출력 인에이블 신호가 출력 인에이블 단자와 칩 인에이블 단자에 의해서만 제어되려면 카운터(20)의 출력이 "FFH"이고 퓨즈부(19)의 출력이 하이 상태가 되어야 한다.
어드레스 패턴 인삭부(15)내의 기준 전압 인가부(제3도의 48)는 롬 소자내에 롬 데이타를 프로그램 하고자 하는 사용자의 선택에 따라 EXNOR 게이트 어레이(제3도의 27)의 입력일단을 하이, 또는, 로우상태로 고정시키는데, 이는 외부로 부터 인가되는 어드레스들 중에서 특정 어드레스에 대해서만 상기 EXNOR 게이트 어레이(제3도의 27)의 출력이 하이가 되게 한다.
여기서, 상기 기준 전압 인가부(48)은 마스크 롬에서 사용되는 마스크 이식(Implantation)에 의해 2개의 MOS DET중 하나를 공핍형 MOS FET로 만들어 2개의 MOS FET가 연결된 라인을 하이 혹은 로우로 만들 수 있다. 상기 마스크 이식은 프로그램 하고자 하는 사용자의 저장 데이타와 더불어 사용자에 맞게 선택되어진다. 그리고 마스크 이식에 의해서 결정되는 상기 기준전압 인가부(48)는 다른 형식, 즉 EEPROM, PROM 형식을 빌이 또 다른 형태로 구현될 수 있다.
다음으로, 시프트 레지스터(제3도의 49)를 "1010101"으로 채우기 위해 기준전압 인가부(48)에 연결된 EXNOR 게이트 어레이(27)의 입력일단의 값과 같은 값의 어드레스 → 다른 값의 어드레스 →같은 값의 어드레스 순으로 일련의 일정한 어드레스 패턴을 입력하면 된다. 즉, 일련의 특정한 어드레스가 입력되면 시프트 레지스터(49)의 값은 "1010101"로 되고 이 값은 출력단에 연결된 NOT 게이트(42 내지 44)와 낸드 게이트(30,31) 및 NOR 게이트(37)에 의해 토글 플립플롭(제3도의 47)입력단에 하이전압을 인가시킨다. 이렇게 되면 코드 비교 인에이블 신호는 하이로 되며, 퓨즈가 끊어지면 출력이 로우이고 퓨즈가 끊어지지 않은 상태에서는 하이 출력을 내는 형태로 퓨즈부(19)를 구성하면 퓨즈부(19)가 끊어지지 않은 상태이므로 퓨즈부(19)출력은 하이 상태이고, 리셋에 의해 토글 플립플롭(제3도의 47)이 로우로 되어 있는 상태이므로 모드 선택부(21)의 모드선택 신호는 하이로 된다.
모드 선택신호가 하이가 되면 행 디코더(3)본 보안 코드 셀 어레이를 선택하며, 통로 선택 로직부(16)는 감지 증폭기(6)의 결과가 비교출력부(17)로 향하게 하고 카운터(20)와 퓨즈부(19)가 전단의 출력을 받을 수 없게 된다. 이 상태에서 4개의 뺀 나머지 행 어드레스의 입력과 열 어드레스의 입력을 통해서 보안 코드 셀 어레이의 행 라인과 열 라인 지정을 위한 어드레스가 입력되며 동시에 4개의 행 어드레스 입력에서는 보안 코드 셀 어레이의 셀 데이타와 비교하기 위한 4비트 데이타를 입력시킨다.
한편, 어드레스 천이 검출 및 클럭 발생기(22)가 각 어드레스 입력에 연결되어 어드레스가 천이되면 클럭펄스를 형성시키며 지연부(23)은 상기 클럭을 1차 지연시키며, 지연부(24)는 1차 지연된 클럭을 2차 지연시킨다. 1차 지연을 둔 이유는 보안 코드 셀어레이의 셀을 감지하여 그 감지 데이타가 비교출력부(17)내의 EXNOR 게이트 어레이(26)까지 도달하여 외부 데이타와 충분히 비교한 후에 그 결과를 카운터(20)와 D 플립플롭(18)의 입력으로 사용되게 하기 위함이고, 2차 지연을 둔 이유는 1차 지연된 클럭에 의해 카운터(20)로 입력된 데이타의 입력시간으로 부터 모드 선택부(21)내의 토글 플립플롭(46)의 입력단 까지 도달하는데 지연이 존재하기 때문이다. 클럭신호는 어드레스 패턴 인식부(15)에서 필요한 신호이다.
외부의 4비트 데이타와 보안 코드 셀 어레이에서 감지된 데이타가 같으면 카운터(20)은 1증가되고 D 플립플롭(18)은 "1"로 세트된 상태 그대로 있게 된다. 그러나 외부의 4비트 데이타와 보안 코드 셀 어레이에서 감지된 4비트 데이타의 비교결과, 서로 틀리면 카운터(20)은 증가되지 않고 D 플립플롭 출력은 "0"으로 된다. 이 "0"상태는 퓨즈부(19)로 입력되어 퓨즈를 끓어 퓨즈부(19)의 출력을 받는 출력 구동부(10)내의 NAND 게이트의 입력을 영원히 로우상태로 유지시켜 출력 인에이블 신호를 로우로 유지시키므로 전원의 on,off에 관계없이 롬 내의 데이타를 영원히 읽을 수 없게 한다.
상기의 상태에서 출력 인에이블 신호가 로우로 있지 않은 상태 즉, 외부의 4비트 데이타와 보안 코드 셀 감지 4비트 데이타가 같다면 8비트 카운터(20)가 모두 1로 채워질 때 까지 258번(28=256)의 데이타 비교결과가 모두 서로 일치해야만 출력버퍼(7)는 단지 출력 인에이블 단자와 칩 인에이블 단자에 의해서만 제어될 수 있는 상태가 된다.
퓨즈부(19)의 출력이 하이이고 카운터(20)의 출력이 "FFH"이면(즉, 보안 코드 셀 어레이와 외부인가 데이타가 256번 동안 모두다 일치한다.) 모드 선택부(21)내의 토글 플립플롭(46)의 출력은 1로 되며 이로 인해 모드 선택 신호는 로우로 되어 정상적인 롬 기능을 갖는 소자가 된다. 다시 말하면 칩 인에이블 신호와 출력인에이블을 적절한 레벨로 조정한 후, 어드레스를 인가하기만 하면 일정시간 이후(액세스)출력버퍼(7)를 통해 데이타가 출력된다.
결국, 보안 코드 셀 어레이 데이타를 모르고서 보안 코드 셀 어레이 데이타와 외부인가 데이타를 일치시킬 수 있는 확률은(24) 256가지수(퓨즈부(19)로 인해 24=16 가지수가 256번 동안 서로 독립적으로 가지수를 형성하므로)중의 1가지에 불과하므로 보안 코드 셀 어레이 데이타를 모르고서는 저장 메모리 셀 어레이의 데이타를 읽을 수 없게 된다.
따라서, 상기와 같이 구성되어 동작하는 본 발명은 보안 코드 셀 어레이의 데이타를 알지 못하면 롬 소자내의 데이타를 영원히 읽지 못하게 구성되므로 롬 데이타의 기밀을 유지할 수 있는 효과가 있다.

Claims (6)

  1. 롬(ROM)소자에 있어서, 행 어드레스 단지에 연결되어 행 어그레스를 출력하는 행 어드레스 버퍼(1)와, 열 어드레스 단자에 연결되어 열 어드레스를 출력하는 열 어드레스 버퍼(2)와, 상기 행 어드레스 버퍼(1)와 열 어드레스 버퍼(2)에 각각 연결되는 행 디코더(3) 및 열 디코더(4)와, 사용자의 프로그램 데이타가 저장된 저장 메모리 셀 어레이와 상기 저장 메모리 셀 어레이의 데이타와 다른 롬의 데이타들과 구분 분류하여 데이타의 보안을 유지시키기 위한 분류 코드를 데이타 비트화 하여 저장하고 있는 보안코드 셀 어레이를 포함하는 보안 메모리 셀 어레이(11)와, 상기 열 디코더(4)에 연결된 감지 증폭수단(6)과, 상기 행 어드레스 버퍼(1)의 출력단과 상기 감지 증폭수단(6)에 연결되어 보안 메모리 셀 어레이(11)내의 보안 코드 셀 어레이의 데이타들과 외부 인가 데이타들을 상기 보안 코드 셀 어레이의 데이타를 지정하기 위한 어드레스 별로 비교하는 비교수단(12)과, 상기 비교수단(12)에 연결되는 출력버퍼(7)와, 상기 비교수단(12)과 행 어드레스 단자와 열 어드레스 단자 및 행 디코더(1)에 연결되며 상기 비교수단(11)의 비교결과 외부 인가 데이타가 어드레스 별로 모두 일치하면 전원이 인가되는 동안 저장 메모리 셀 어레이의 데이타들을 읽을 수 있도록 하고 외부 인가 데이타 하나라도 일치하지 않으면 전원의 인가여부에 관계없이 영원히 읽을 수 없도록 제어신호를 출력하는 제어수단(14)과, 상기 제어수단(14)에 연결되어 상기 제어수단(14)이 전원이 on되는 순간에 초기상태로 되도록 하는 순간 펄스 발생수단(13)과, 출력 인에이블 단자에 연결되어 출력 인에이블 신호를 전달하는 출력 인에이블 신호 버퍼(8)와, 상기 출력 인에이블 신호 버퍼(8) 및 상기 제어수단(14)에 연결되어 제어된 출력 인에이블 신호를 구동하는 출력 구동수단(10), 및 상기 어드레스 버퍼(1)와 열 어드레스 버퍼(2)와 감지 증폭수단(6)과 출력 인에이블 버퍼(8) 및 출력 구동수단(10)에 연결되어 칩 인에이블 신호를 공급하는 칩 인에이블 버퍼(9)로 구성되어 롬 소자 데이타의 기밀을 유지할 수 있는 것을 특징으로 하는 롬 소자.
  2. 제1항에 있어서, 상기 제어수단(14)에 연결되어 클럭신호를 입력받고 상기 행 어드레스 버퍼(1) 및 열 어드레스 버퍼(2)에 연결되어 행 어드레스 및 열 어드레스를 입력받아 코드 비교 인에이블 신호를 상기 제어수단(14)으로 출력하여 상기 비교수단(12)과 상기 제어수단(14)이 일정한 어드레스 패턴 이후에 동작할 수 있도록 하는 어드레스 패턴 인식수단(15)을 더 포함하여 구성되어 롬 소자 데이타의 기밀을 유지할 수 있는 것을 특징으로 하는 롬 소자.
  3. 제1항 또는 제2항에 있어서, 상기 비교수단(12)은, 상기 감지 증폭수단(6)의 출력단과 상기 제어수단(14)의 모든 선택신호 출력라인에 입력단이 연결되고 출력일단은 상기 출력 버퍼(7)의 입력단에 연결되어 상기 감지 증폭수단(6)의 출력통로를 제어하는 통로 선택 로직수단(16)과, 입력일단은 상기 감지증폭수단(12)의 출력타단에 연결되고 입력타단은 상기 행 어드레스 버퍼(1)의 출력에 연결되는 제1 EXNOR 게이트 어레이(26)와 상기 제1 EXNOR 게이트 어레이(26)의 출력단에 입력단이 연결되고 출력단은 상기 제어부(14)에 연결된 제1 NAND 게이트(32)로 이루어진 비교출력부(17)로 구성되어 롬 소자 데이타의 기밀을 유지할 수 있는 것을 특징으로 하는 롬 소자.
  4. 제3항에 있어서, 상기 제어수단(14)은, 상기 비교수단(12)내의 비교출력부(26)의 출력단에 연결되고 상기 순간 펄스 발생수단(13)의 세트신호단에 연결된 D 플립플롭(18)과, 상기 D 플립플롭(18)의 출력단에 입력단이 연결되고 출력단은 상기 출력 구동수단(10)에 연결된 퓨즈수단(19)과, 상기 비교수단(12)내의 비교출력부(26)의 출력단에 NOT 게이트(38)를 통해 연결되고 상기 순간 펄스 발생수단(13)의 리셋신호단에 연결된 카운터(20)과, 상기 카운터(20)의 출력단에 연결된 제1 NAND 게이트(28,29)와, 상기 제1 NAND 게이트(28,29)의 출력단에 입력단이 연결되고 출력단은 출력 구동수단(10)에 연결된 제1 NOR 게이트(38)와, 상기 제1NOR 게이트(38)와 상기 순간 펄스 발생수단(13)의 리셋단과 코드 비교 인에이블 라인과 퓨즈수단(19)에 연결되어 모드 선택신호를 출력하는 모드선택수단(21)과, 행/열 어드레스 단자에 연결되어 어드레스의 천이 검출에 따른 클럭을 발생하는 어드레스 패턴 인식수단(15)으로 공급하는 어드레스 천이검출 및 클럭발생수단(22)과, 상기 어드레스 천이검출 및 클럭발생수단(22)의 출력인 클럭을 1차 지연시켜 상기 카운터(20)와 D 플립플롭(18)에 공급하는 제1지연수단(23)과, 상기 제1지연수단(23)의 출력인 1차 지연된 클럭신호를 입력으로 받아 상기 모드 선택신호(21)로 2차 지연된 클럭을 제공하는 제2지연수단(24)으로 구성되어 롬 소자 데이타의 기밀을 유지할 수 있는 것을 특징으로 하는 롬 소자.
  5. 제4항에 있어서, 상기 모드선택 수단(21)은, 상기 퓨즈수단(19)의 출력단에 연결된 제1 NOT 게이트(45)와, 상기 제1 NOR 게이트(38)의 출력단에 연결된 토클 플립플롭(46)과, 상기 어드레스 패턴 인식수단(15)의 출력단인 코드 비교 인에이블 신호라인에 연결된 제2 NOT(40)와, 상기 제2 NOT(45)와 토클 플립플롭(46) 및 제1 NOT 게이트(40)의 각각의 출력단에 입력단이 연결된 제2 NOR 게이트(34)로 구성되어 롬 소자 데이타의 기밀을 유지할 수 있는 것을 특징으로 하는 롬 소자.
  6. 제3항에 있어서, 상기 어드레스 패턴 인식수단(15)은, 로우나 하이상태의 기준전압을 제공하기 위해 두개의 MOS FET로 구성된 기준전압 안가부(48)와, 입력일단은 상기 기준전압 인가부(48)에 연결되고 입력타단은 행 어드레스 버퍼(1)와 열 어드레스 버퍼(2)의 출력단에 연결되는 제2 EXNOR 게이트 어레이(27)와, 상기 제2 EXNOR 게이트 어레이(27)의 출력단에 연결되는 NAND 게이트 어레이(33)와, 상기 NAND 게이트 어레이(33)의 출력단에 연결된 제1 NOR 게이트(35)와, 상기 NOR 게이트(35)의 출력단과 순간 펄스 발생수단(13)의 리셋신호단에 연결되고 7비트로 구성된 시프트 레지스터(49)와, 상기 시프트 레지스터(49)의 각각의 출력단에 입력단이 연결되되 2,4,6비트 출력단은 NOT 게이트(42 내지 44)를 통해 연결된 제2 NAND 게이트(30,31)와, 상기 제2 NAND 게이트(30,31)의 출력단에 연결된 제2 NOR 게이트(37)와, 상기 제2 NOR 게이트(37)의 출력단과 상기 순간 펄스 발생수단(13)의 리셋 신호단에 연결되어 코드 비교 인에이블 신호를 출력하는 토클 플립플롭(47)과, 상기 제어수단(14)내의 어드레스 천이 및 클럭 발생수단(22)의 출력단에 연결되어 클럭을 지연시켜 상기 토클 플립플롭(47)으로 공급하는 지연수단(25)과, 상기 어드레스 천이 및 클록발생수단(22)의 출력인 클럭과 상기 토클 플립플롭(47)의 출력인 코드 비교 인에이블 신호에 입력단이 연결되고 출력단은 NOT 게이트(41)를 통해 상기 시프트 레지스터(49)에 연결되어 제3 NOR 게이트(36)로 구성되어 롬 소자 데이타의 기밀을 유지할 수 있는 것을 특징으로 하는 롬 소자.
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