KR19980055748A - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 파워 온(power on)시 퓨즈 셀들을 읽어 래치 하도록 함으로써 읽기(read) 동작시 전류를 감소시킬 수 있는 플래쉬 메모리 장치에 관한 것이다.

Description

플래쉬 메모리 장치
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 파워 온(power on)시 퓨즈 셀들을 읽어 래치 하도록 함으로써 읽기(read) 동작시 전류를 감소시킬 수 있는 플래쉬 메모리 장치에 관한 것이다.
일반적으로 스텍 게이트(stack gate) 플래쉬 메모리셀의 프로그램/소거/읽기 동작의 바이어스 조건은 [표 1]과 같다.
[표 1]
불량난 셀을 리페어 하기 위해서는 불량난 셀의 어드레스를 저장하는 퓨즈 셀을 필요로 한다.
도 1은 U.S. Patent No. 5, 200, 922에 공개한 종래의 리페어 회로이다.
이러한 종래의 리페어 회로는 칩 선택신호에 의해 퓨즈 셀의 상태를 확인 함으로써, 칩 선택신호가 인에이블 된 후 퓨즈 셀을 확인하는 시간이 필요하게 되어 칩 인에이블 엑세스 시간이 지연되는 단점이 있다. 또한, 셀의 센싱이 칩 선택신호에 의해 이루어지므로 센싱시의 순간 전압이 읽기 동작 전압을 증가시키게 되는 단점이 있다.
따라서, 본 발명은 파워 온(power on)시 퓨즈 셀들을 읽어 래치 하도록 함으로써, 읽기(read) 동작시 전류를 감소시킬 수 있는 플래쉬 메모리 장치를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치는 파워 온(Power on)시 리셋(reset) 펄스를 발생시키는 파워 온 리셋 회로와 상기 파워 온 리셋 회로의 출력을 입력으로 하여 비트라인 전압을 1V 이하로 제어하기 위한 기준전압 발생 회로와, 상기 파워 온 리셋 회로의 출력을 입력으로 하여 셀 게이트 전압을 퓨즈 셀 센싱시에만 턴온 시키는 게이트 전압 발생회로와, 상기 기준전압 발생 회로 및 게이트 전압 발생회로의 출력에 따라 셀을 센싱하여 래치 하도록 하는 퓨즈 셀 센싱 및 래치회로와, 상기 래치된 데이터 및 노말 어드레스를 비교하여 리페어 어드레스를 출력 하도록 하는 어드레스 비교회로로 구성된 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 장치도.
도 2는 본 발명에 따른 플래쉬 메모리셀의 리페어 동작을 설명하기 위해 도시한 블럭도.
도 3은 도 3의 상세한 회로도.
도 4는 도 3의 각 입출력 파형도.
*도면의 주요 부분에 대한 부호의 설명*
1:파워 온 리셋2:기준전압 발생회로
3:게이트 전압 제어회로4:퓨즈 셀 센싱 및 래치회로
5:어드레스 비교회로6:지연회로
7:퓨즈 셀
본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 플래쉬 메모리셀의 리페어 동작을 설명하기 위해 도시한 블럭도이다.
파워 온(Power on)시 리셋(reset) 펄스를 발생시키는 파워 온 리셋 회로(1)와 상기 파워 온 리셋 회로(1)의 출력을 입력으로 하여 비트라인 전압을 1V 이하로 제어하기 위한 기준전압 발생 회로(2)와, 상기 파워 온 리셋 회로(1)의 출력을 입력으로 하여 셀 게이트 전압을 퓨즈 셀 센싱시에만 턴온시키는 게이트 전압 제어회로(3)와, 상기 기준전압 발생 호로92) 및 게이트 전압 제어회로(3)의 출력에 따라 셀을 센싱하여 래치 하도록 하는 퓨즈 셀 센싱 및 래치회로(4)와, 상기 래치된 데이터 및 노말 어드레스를 비교하여 리페어 어드레스를 출력하도록 하는 어드레스 비교회로(5)로 구성된다.
상기 도 2와 같이 구성된 리페어 회로를 도 3을 통해 상세히 설명하기로 한다.
먼저, 파워 온 리셋 회로(1)는 파워 온(Power on)시 리셋(reset) 펄스(RST 및 RSTB)를 발생시키게 된다. 상기 리셋 펄스(BSTB)는 지연회로(6)를 통해 지연된 펄스(DRST 및 DRSTB)로 출력되게 된다. 상기 지연회로(6)를 통해 지연된 펄스(DRSTB)를 입력으로 하는 기준전압 발생 회로(2)에서는 2~3V의 기준 전압(VREF)이 출력되게 된다. 이는 셀의 드레인 전압을 1V 이하로 만들기 위한 기준전압 이다. 상기 지연회로(6)를 통해 지연된 펄스(DRST)를 입력으로 하는 게이트 전압 제어회로(2)에서는 퓨즈 셀(7)로 공급하기 위한 게이트 전압(VGATE)이 출력되게 된다. 그리고, 상기 퓨즈 셀 센싱 및 래치회로(4)에서는 상기 리셋 펄스(RSTB), 기준 전압(VREF) 및 게이트 전압(VGATE)에 따라 스텍 게이트 셀인 퓨즈 셀(7)의 데이터를 센싱하여 래치하게 된다. 이때, 셀이 프로그램 상태이면 프로그램 문턱 전압은 6~7V이고, 소거 상태이면 소거 문턱 전압은 0.5~1.5V 이다.
상기 어드레스 비교회로(5)에서는 상기 퓨즈 셀 센싱 및 래치회로(4)에 래치된 데이터와 노말(Normal) 어드레스를 비교하여 리던던트 어드레스를 출력시키게 된다.
도 4에는 도 3에 각 입출력 파형을 나타내었다. 일정 시간 Δt는 셀 데이터를 센싱하여 래치회로에 저장하는데 걸리는 시간이다.
상술한 바와 같이 본 발명에 의하면 파워 온(Power on)시 퓨즈 셀들을 읽어 래치하도록 함으로써, 일기(read) 동작시 전류 증가를 감소시킬 수 있고, 센싱 시간을 단축시킬 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 파워 온 시 리셋 펄스를 발생시키는 파워 온 리셋 회로와,
    상기 파워 온 리셋 회로의 출력을 입력으로 하여 비트라인 전압을 제어하기 위한 기준전압 발생 회로와,
    상기 파워 온 리셋 회로의 출력을 입력으로 하여 셀 게이트 전압을 퓨즈 셀 센싱시에만 턴온 시키는 게이트 전압 발생회로와,
    상기 기준전압 발생 회로 및 게이트 전압 발생회로의 출력에 따라 퓨즈 셀을 센싱하여 센싱된 데이터를 래치 하도록 하는 퓨즈 셀 센싱 및 래치회로와,
    상기 래치된 데이터 및 노말 어드레스를 비교하여 리페어 어드레스를 출력 하도록 하는 어드레스 비교 회로로 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제 1 항에 있어서,
    상기 퓨즈 셀 센싱 및 래치회로는 파워 온 시 발생되는 리셋 펄스에 의해 초기화 되고, 상기 초기화 된 후 퓨즈 셀의 셀의 정보가 저장되도록 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제 1 항에 있어서,
    상기 퓨즈 셀 센싱 및 래치회로는 파워 온 시 발생되는 리셋 펄스에 의해 초기화 되고, 상기 초기화 된 퓨즈 셀의 셀의 정보를 저장한 후, 상기 퓨즈 셀의 게이트를 턴오프시켜 셀 스트레스로 부터 분리 되도록 한 것을 특징으로 하는 플래쉬 메모리 장치.
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