KR100875006B1 - 플래시 메모리 장치 및 프로그램 전압 제어 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 장치 및 프로그램 방법에 관한 것으로, 복수의 비트 라인 쌍들과 복수의 워드 라인들에 각각 연결되는 메모리 셀들을 포함하는 메모리 셀 어레이; 각 한 쌍의 비트라인에 각각 대응되게 배치되어 선택되는 메모리 셀에 데이터를 프로그램 하거나 상기 메모리 셀로부터 데이터를 독출하는 페이지 버퍼부; 상기 페이지 버퍼부의 센싱라인과 연결되어, 선택되는 메모리 셀에 프로그램이 되었는지 여부에 따른 프로그램 확인신호를 출력하는 셀 프로그램 검사 회로; 입력 어드레스에 따라 상기 메모리 셀 어레이의 워드라인을 선택하는 X 디코더 및 상기 선택된 메모리 셀의 데이터를 입출력하기 위한 경로를 제공하는 Y 디코더를 포함하며, 상기 메모리 셀에 데이터를 프로그램할 때 제공되는 프로그램 전압은, 상기 셀 프로그램 확인신호에 따라, 제 1 크기로 전압 스텝을 증가시켜 제공하는 제 1 전압 제어 모드 또는 제 2 크기로 전압 스텝을 증가시켜 제공하는 제 2 전압 제어 모드로 동작하고, 상기 제 1크기는 상기 제 2 크기보다 큰 것을 특징으로 한다.
ISPP, 프로그램, 셀 프로그램

Description

플래시 메모리 장치 및 프로그램 전압 제어 방법{Flash memory device and method of controling of program voltage the same}
도 1a는 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도이다.
도 1b는 도 1a의 페이지 버퍼부 및 PC 판단부의 부분 회로도이다.
도 1c는 도 1a의 IO 제어부의 프로그램 확인 신호 출력 회로의 회로도이다.
도 1d는 도 1a의 전압 제공부의 회로도이다.
도 2a는 본 발명의 제 1 실시 예에 따른 ISPP 제어방법에 따른 동작 파형도를 나타낸다.
도 2b 및 도 2c는 본 발명의 제 2 실시 예에 따른 ISPP 제어방법에 따른 동작 파형도를 나타낸다.
도 3a는 일반적인 ISPP 방식을 이용한 프로그램 셀의 분포도이다.
도 3b 및 도 3c는 본 발명의 실시 예에 따른 ISPP 방식과 더블 검증방식을 이용한 프로그램 셀의 분포도이다.
*도면의 주요 부분의 간단한 설명*
100 : 플래시 메모리 장치 110 : 메모리 셀 어레이
110 : 비트라인 선택부 120 : 페이지 버퍼부
130 : PC 판단부 140 : Y 디코더
150 : X 디코더 160 : 제어부
170 : IO 제어부 180 : 전압 제공부
본 발명은 플래시 메모리 장치에 관한 것으로, 특히 프로그램 및 검증을 위해 제공되는 ISPP(Increment Step Pulse Program) 전압을 셀 특성에 따라 제어할 수 있는 플래시 메모리 장치 및 프로그램 전압 제어 방법에 관한 것이다.
일반적으로 플래시 메모리 장치는 프로그램 동작, 소거 동작 및 독출 동작을 수행한다. 플래시 메모리 장치의 프로그램 동작은 페이지 단위로 실행되며, 선택된 페이지의 메모리 셀들이 연결된 워드 라인에 프로그램을 위한 워드 라인 바이어스 전압이 인가됨에 따라, 상기 메모리 셀들이 프로그램된다. 한편, 최근에는 상기 워드라인 바이어스 전압을 설정된 스텝 전압 단위로 점차 증가시키면서 선택된 페이지를 여러 번 프로그램하는 ISPP(Increment Step Pulse Program) 방식을 이용한 프로그램 방법이 실시되고 있다.
ISPP 방식은 하나에 페이지에 대응하는 메모리 셀들을 프로그램하기 위하여, 제 1 시간(T1)동안 워드라인에 제 1 전압(Vp1)을 인가하여 프로그램을 수행한다. 그리고 프로그램 검증을 위해 제 2 시간(T2) 동안 검증전압(Vf1)을 인가한다. 이후에 다시 제 3 시간(T3) 동안 워드라인에 제 2 전압(Vp2)을 인가하여 프로그램을 수행한다. 그리고 프로그램 검증을 위한 제 2 시간(T2)동안 검증전압(Vf1)을 인가한 다. 이상과 같이 각 프로그램 단계별로 워드라인에 인가되는 바이어스 전압(Vp)들은 일정 크기로 순차적으로 증가하여 인가된다.
ISPP 방식으로 워드라인에 전압을 인가하여 프로그램을 수행하게 되면, 동일한 바이어스 스텝으로 인해 셀 전압의 분포가 매우 넓게 나타나 좁은 셀 분포가 요구되는 멀티 레벨 셀들에 대하여 ISPP 방식을 적용하는데 한계가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 좁은 셀 분포를 요구하는 플래시 메모리 소자의 프로그램 시간과 셀 분포를 줄일 수 있도록 ISPP 방식으로 제공되는 전압을 제어할 수 있는 플래시 메모리 장치 및 프로그램 전압 제어 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 플래시 메모리 장치는,
복수의 비트 라인 쌍들과 복수의 워드 라인들에 각각 연결되는 메모리 셀들을 포함하는 메모리 셀 어레이; 각 한 쌍의 비트라인에 각각 대응되게 배치되어 선택되는 메모리 셀에 데이터를 프로그램 하거나 상기 메모리 셀로부터 데이터를 독출하는 페이지 버퍼부; 상기 페이지 버퍼부의 센싱라인과 연결되어, 선택되는 메모리 셀에 프로그램이 되었는지 여부에 따른 프로그램 확인신호를 출력하는 셀 프로그램 검사 회로; 입력 어드레스에 따라 상기 메모리 셀 어레이의 워드라인을 선택하는 X 디코더 및 상기 선택된 메모리 셀의 데이터를 입출력하기 위한 경로를 제공 하는 Y 디코더를 포함하며, 상기 메모리 셀에 데이터를 프로그램할 때 제공되는 프로그램 전압은, 상기 셀 프로그램 확인신호에 따라, 제 1 크기로 전압스텝을 증가시켜 제공하는 제 1 전압 제어 모드 또는 제 2 크기로 전압 스텝을 증가시켜 제공하는 제 2 전압 제어 모드로 동작하고, 상기 제 1크기는 상기 제 2 크기보다 큰 것을 특징으로 한다.
상기 셀 프로그램 검사 회로는, 드레인에 전원전압이 연결되고, 상기 센싱노드가 게이트에 연결되어 소스라인으로 셀 프로그램 확인신호를 출력하는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 셀 프로그램 확인신호가 로우 레벨이면, 제 1 전압 제어 모드로 프로그램 전압을 제공하고, 상기 셀 프로그램 확인신호가 하이 레벨이면 제 2 전압 제어 모드로 프로그램 전압을 제공하는 것을 특징으로 한다.
상기 제 1 및 제 2 전압제어모드는 ISPP(Increment Step Pulse Program) 제어 방식인 것을 특징으로 한다.
상기 제 2 전압 제어 모드로 동작할 때, 더블 검증 방식으로 프로그램 검증을 수행하는 것을 특징으로 한다.
본 발명의 특징에 따른 플래시 메모리 장치의 프로그램 전압 제어 방법은,
플래시 메모리 장치의 프로그램 전압 제어 방법에 있어서, 제 1 크기의 전압 스텝을 갖는 ISPP(Increment Step Pulse Program) 방식에 의한 프로그램 전압을 인가하여 데이터 프로그램을 진행하고, 프로그램된 셀이 있는지 여부를 판단하는 단계; 및 상기 프로그램된 셀이 하나이상 있는 경우, 상기 제 1 크기의 전압 스텝보다 크기가 작은 제 2 크기의 전압 스텝을 갖는 ISPP 방식에 의한 프로그램 전압을 인가하여 데이터 프로그램을 진행하는 단계를 포함한다.
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본 발명의 또 다른 특징에 따른 플래시 메모리 장치의 프로그램 전압 제어 방법은,
플래시 메모리 장치의 프로그램 전압 제어 방법에 있어서, 제 1 크기의 전압 스텝을 갖는 ISPP(Increment Step Pulse Program) 방식에 의한 프로그램 전압을 인가하여 데이터 프로그램을 진행하고, 프로그램된 셀이 있는지 여부를 판단하는 단계; 및 상기 프로그램된 셀이 하나이상 있는 경우, 상기 제 1 크기의 전압 스텝보다 크기가 작은 제 2 크기의 전압 스텝을 갖는 ISPP 방식에 의한 프로그램 전압을 인가하여 데이터 프로그램을 하고, 더블 검증을 수행하는 단계를 포함한다.
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이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도이다.
도 1a를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 데이터 프로그램을 위한 다수의 메모리 셀을 포함하는 메모리 셀 어레이(110)와, 상기 메모리 셀 어레이(110)에 선택되는 메모리 셀에 데이터 프로그램 또는 독출을 위한 다수의 페이지 버퍼 회로를 포함하는 페이지 버퍼부(120)와, 입력되는 어드레스에 따라 상기 메모리 셀 어레이(110)의 메모리셀 선택을 위한 X 디코더(150)와 Y 디코더(140)와, 상기 페이지 버퍼부(120)의 센싱노드에 연결되어 프로그램된 셀이 있는지 여부에 따른 셀 프로그램 확인신호를 출력하는 PC(Program Cell) 판단부(130)와, 상기 PC 판단부(130)가 출력하는 셀 프로그램 확인신호에 따라 프로그램 전압 제어를 수행하는 제어부(160)와, 상기 Y 디코더(140)를 통해 데이터 입출력을 제어하는 IO 제어부(170) 및 상기 제어부(160)의 제어에 따라 프로그램 전압을 제공하는 전압 제공부(180)Z를 포함한다. 이때 상기 플래시 메모리 장치(100)는 프로그램시 ISPP(Increment Step Pulse Program) 방식으로 프로그램 전압을 제공한다.
상기 도 1a에서는 페이지 버퍼부(120)의 내부에 PC 판단부(130)를 별도로 표시하였으나, PC 판단부(130)는 각각의 페이지 버퍼 회로에 연결되어 있으며, 따라서 페이지 버퍼 회로와 PC 판단부(130)가 복수로 동일한 개수로 구성된다.
도 1b는 도 1a의 페이지 버퍼부 및 PC 판단부의 부분 회로도이다.
도 1b를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)의 메모리 셀 어레이(110)의 메모리 셀(미도시)에 데이터를 프로그램 또는 독출하기 위한 페이지 버퍼(120)는 한 쌍의 비트 라인 중 입력되는 어드레스에 따른 하나의 비 트라인을 선택하기 위한 비트라인 선택부(121)와, 상기 비트라인 선택부(121)와 센싱노드(SO)를 통해 연결되어 프로그램될 데이터를 래치하거나, 메모리 셀의 데이터를 래치하여 입출력하도록 하는 버퍼부(122)를 포함하며, 상기 센싱라인(SO)에 연결되어 메모리 셀의 프로그램 확인신호(PC_detect; Program Cell_detect)를 출력하는 PC(Program Cell) 판단부(130)를 포함한다.
상기 도 1b에서 버퍼부(122)는 PC 판단부(130)와의 연결 관계를 도시하기 위하여 일부분을 도시한 것이다.
비트라인 선택부(121)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함하고, 버퍼부(122)는 제 5 내지 제 9 NMOS 트랜지스터(N5 내지 N9)를 포함한다. 그리고 PC 판단부(130)는 제 10 NMOS 트랜지스터(N10)를 포함한다. 이때 앞서 언급한 바와 같이 버퍼부(122)는 PC 판단부(130)와의 연결 관계 도시를 위한 일부 회로만을 도시한 것으로 자세한 설명을 생략하기로 한다.
상기 버퍼부(122)와 비트라인 선택부(121)가 연결되는 센싱노드(SO)와 제 10 NMOS 트랜지스터(N10)의 게이트가 연결되고, 제 10 NMOS 트랜지스터(N10)는 전원전압을 입력받아 센싱노드(SO)의 전압레벨에 따라 셀 프로그램 확인신호(PC_detect)를 출력한다.
상기 다수의 페이지 버퍼 회로에서 각각 출력되는 셀 프로그램 확인 신호(PC_detect)는 IO 제어부(170)를 통해 프로그램 확인신호(detect)로 출력된다. 이를 출력하기 위해 IO 제어부(170)는 다음의 회로를 추가로 포함한다.
도 1c는 도 1a의 IO 제어부의 프로그램 확인 신호 출력 회로의 회로도이다.
도 1c를 참조하면, IO 제어부(170)는 상기 다수의 페이지 버퍼 회로를 나누어 담당하고 있는 제 1 내지 제 8 IO 제어부(171 내지 178)를 포함한다.
제 1 내지 제 8 IO 제어부(171 내지 178)는 각각 페이지 버퍼 회로로부터 출력되는 셀 프로그램 확인 신호(PC_dectect)를 입력받아 제어신호를 출력하고, 상기 제어신호를 논리조합하여 셀 프로그램에 대한 프로그램 확인 신호(detect)를 최종적으로 생성한다. 상기 최종적으로 생성되는 프로그램 확인 신호(detect)는 상기 전압 제공부(180)로 제공되어 ISPP 프로그램 스탭이 변경된다.
제 1 내지 제 8 IO 제어부(171 내지 178)는 셀 프로그램 확인 신호(PC_detect) 신호를 제어신호로서 출력하기 위한 회로를 동일하게 구성하는데, 제 1 IO 제어부(171)를 대표적으로 설명하면 다음과 같다.
제 1 IO 제어부(171)는 제 1 및 제 2 인버터(IN1, IN2)와, 제 1 NOR 게이트(NOR1) 및 제 100 NMOS 트랜지스터(MN1)를포함한다.
제 1 인버터(IN1)는 제어부(160)로부터의 프로그램 체크를 위한 제어신호(CHECK)를 반전 출력한다. 상기 제 1 인버터(IN1)의 출력은 제 1 NOR 게이트(NOR1)에 일단에 입력된다. 그리고 제 1 NOR 게이트(NOR1)의 다른 입력단에는 PC 판단부(130)의 셀 프로그램 확인 신호(PC_detect)가 입력된다.
상기 셀 프로그램 확인 신호(PC_detect)의 입력단과 접지라인 사이에는 제 100 NMOS 트랜지스터(MN1)가 연결되어 체크 신호에 따라 상기 셀 프로그램 확인 신호(PC_detect)의 입력을 제어한다.
제 1 NOR 게이트(NOR1)는 입력되는 신호가 모두 로우 레벨이 될 경우만 하이 레벨 신호를 출력하고, 제 2 인버터(IN2)에 의해 제 1 IO 제어부(171)는 로우 레벨의 제어신호를 출력한다.
이때 상기 셀 프로그램 확인신호(PC_detect)를 출력하는 PC 판단부(130)는 모든 메모리 셀에 대하여 하나라도 프로그램이 된 경우, 이에 대한 프로그램 확인신호(PC_detect)를 출력한다.
좀 더 상세하게, 상기 페이지 버퍼부(120)를 통해 데이터를 프로그램한 이후에, 검증을 수행할 때, 메모리 셀이 프로그램되면, 센싱노드(SO)는 프리차지된 하이 레벨의 전압이 그대로 유지되어 제 10 NMOS 트랜지스터(N10)가 턴 온 되어, 셀 프로그램 확인신호(PC_detect)가 하이 레벨로 출력됨으로써, 프로그램이 된 셀이 있음을 알 수 있다.
따라서 다수의 페이지 버퍼부(120)들 중에서 프로그램된 셀이 하나라도 있으면 프로그램 확인신호(PC_detect)가 출력되고,제 1 IO 제어부(171)는 로우 레벨 신호를 출력한다. 이와 같이 제 1 내지 제 8 IO 제어부(171 내지 178)로부터 출력되는 제어신호가 제 9 NOR 게이트(NOR9)로 입력되고, 제 9 NOR 게이트(NOR9)의 출력이 제 17 인버터(IN17)에 의해 반전되어 프로그램 확인 신호(detect)로서 출력된다.
상기 제 9 NOR 게이트(NOR9)의 경우도 모든 입력이 로우 레벨일때만 하이 레벨의 출력을 하기 때문에, 하나의 셀이라도 프로그램이 되면, 프로그램 확인 신호(detect)가 하이 레벨로 출력되어 ISPP 스텝을 디테일하게 조절하는 디테일 모드가 된다.
즉, 프로그램된 셀이 하나도 없는 경우에는 ISPP 전압의 스텝크기가 큰 러프한 ISPP 모드로 동작하고, 프로그램된 셀이 하나라도 감지되면 ISPP 전압의 스텝크기가 작은 디테일(Detail) ISPP 모드로 동작한다.
상기 프로그램 확인 신호(detect)에 의해 ISPP스텝을 조절하는 전압 제공부(180)는 다음과 같이 구성된다.
도 1d는 도 1a의 전압 제공부의 회로도이다.
도 1d를 참조하면, 전압 제공부(180)는 전압 생성을 위한 펌프(181)와, 펌프(181)가 생성하는 고전압의 ISPP 전압을 메모리 셀에 전달하기 위한 고전압 스위치(182)와, 제어부(160)로부터의 제어신호와, IO 제어부(170)로부터의 프로그램 확인신호(detect)에 의해 ISPP 스텝 제어를 위한 동작을 수행하는 명령 인터페이스부(183)와, 상기 명령 인터페이스부(183)에 의해 ISPP 스텝을 조절하는 조절부(184)와, 상기 조절부(184)의 제어에 따라 ISPP스텝의 크기를 가감하는 가감부(185)를 포함하고, 상기 가감부(185)의 가감 제어신호에 따라 클럭을 변경시켜 클럭신호를 출력하는 오실레이터(186)를 포함한다.
상기 펌프(181)는 오실레이터(186)의 클럭 주기에 따라 출력 전압이 제어 된다. 따라서 IO 제어부(170)로부터 출력되는 프로그램 확인 신호(detect)가 명령인터페이스부(183)에 입력되면, 명령 인터페이스부(183)는 ISPP 스텝의 조절이 디테일하게 되는 모드로 동작하는 명령을 조절부(184)에 전달한다.
조절부(184)는 가감부(185)를 제어하여 오실레이터(186)가 ISPP 스텝을 디테일하게 조절할 수 있도록 한다. 오실레이터(186)가 출력하는 클럭 신호의 주기에 따라 펌프(181)는 디테일하게 조절되는 ISPP 전압을 생성한다.
즉, 프로그램된 셀이 하나도 없는 경우에는 ISPP 전압의 스텝크기가 큰 러프한 ISPP 모드로 동작하고, 프로그램된 셀이 하나라도 감지되면 ISPP 전압의 스텝크기가 작은 디테일(Detail) ISPP 모드로 동작한다.
러프한 ISPP 모드와 디테일 ISPP 모드로 동작하는데 따라 변경되는 ISPP 스텝 변화를 파형도로 나타내면 다음과 같다.
도 2a는 본 발명의 제 1 실시 예에 따른 ISPP 제어방법에 따른 동작 파형도를 나타내고, 도 2b 및 도 2c는 본 발명의 제 2 실시 예에 따른 ISPP 제어방법에 따른 동작 파형도를 나타낸다.
도 2a는 ISPP 방식으로 전압을 제공하고, 전압 제공 후에 한번의 검증을 하도록 하는 방식으로 점선(210, 211)으로 나타낸 파형도 부분은 일반적인 ISPP 방식에 따르는 전압 스텝을 나타낸다. 그리고 실선(220, 221)으로 나타낸 부분은 본 발명의 실시 예에 따른 ISPP 제공 방법으로 프로그램된 셀이 하나라도 있는 경우 스텝간격을 줄여 디테일 ISPP 모드로 동작하도록 한다.
도 2a에 나타난 바와 같이 구간(2a) 부분은 프로그램된 셀이 하나도 없는 경우에 러프한 ISPP 모드로 ISPP 전압을 제공하는 구간이며, 구간(2b)은 프로그램 셀이 하나 이상 있는 경우 프로그램 확인신호(PC_detect)가 발생되어 디테일 ISPP 모드로 동작하는 구간이다.
도 2a에 나타난 바와 같이 ISPP 전압의 스텝이 구간(2b)에서는 구간(2a)에 비해 작아짐으로써 좀더 세밀하게 프로그램 전압 조절이 가능하여 셀 분포를 보다 좁게 만들 수 있다.
한편, 도 2b는 ISPP 방식으로 프로그램전압을 공급하면서 더블 검증 방식을 적용하여 프로그램 전압을 제공한 이후, 검증전압을 각각 다르게 하여 두 번의 검증(2c)을 함으로써 보다 좁은 셀 분포를 만들 수 있도록 하는 일반적인 ISPP 동작 방법에 따르는 전압제공 그래프이다.
즉, 프로그램전압을 제공한 이후, 먼저 독출전압을 기준으로 검증을 수행하고, 다시 검증전압을 기준으로 검증을 수행하는 더블 검증(2c)을 수행하도록 함으로써 보다 좁은 셀 분포를 가질 수 있도록 하는 방식이다.
이러한 도 2b의 일반적인 더블검증 ISPP 방식에 본 발명의 실시 예에 따른 ISPP 제어 방식을 적용하면, 도 2c와 같은 전압제공 그래프가 나타난다.
즉, 구간(2e)에 대해서는 더블검증을 수행하지 않고, ISPP 전압도 일반적인 러프한 스텝으로 제공하여 러프한 ISPP 모드로 동작하도록 한다. 그리고 프로그램 셀이 하나라도 발견된 이후의 구간(2f)에서는 더블검증(2d)을 시작하도록 하며, ISPP 전압 스텝 역시 디테일 ISPP 모드로 보다 세밀하게 변경함으로써 보다 좁은 분포의 셀 분포를 만들 수 있는 것이다.
도 3a는 일반적인 ISPP 방식을 이용한 프로그램 셀의 분포도이고, 도 3b 및 도 3c는 본 발명의 실시 예에 따른 ISPP 방식과 더블 검증방식을 이용한 프로그램 셀의 분포도이다.
도 3a 내지 도 3c를 참조하면, 본 발명의 실시 예에 따라 ISPP 제어를 수행한 경우의 셀 분포를 나타내는 것으로, 도 3a는 일반적인 더블 검증 방식을 적용한 ISPP 제공방법을 사용한 셀 분포(310)를 확인할 수 있다.
그리고 도 3b는 더블 검증을 그대로 수행하면서, ISPP 제어 방식을 이용하여 이 하나라도 프로그램된 이후에 디테일 ISPP 모드로 동작하도록 한 경우의 셀 분포(320)를 나타낸다.
또한 도 3c는 더블 검증 방식과, 본 발명의 실시 예에 따른 ISPP 제어 방식을 동시에 사용한 경우의 셀 분포(330)를 나타낸 것이다.
도 3a 내지 도 3c의 셀 분포(310, 320, 330)를 비교하면, 본 발명의 실시 예에 따른 ISPP 제어 방식에 의한 셀 분포가 좁게 나타나 셀 특성을 개선시킴을 알 수 있다.
또한, 앞서 언급한 바와 같이 처음부터 ISPP 스텝을 세밀하게 동작하는 것이 아니라, 프로그램된 셀이 하나라도 있음을 확인한 이후에 디테일 ISPP 모드로 동작하도록 함으로써 실제의 프로그램시간에는 크게 영향을 미치지 않으며 보다 세밀한 셀 분포를 얻을 수 있다.
상기 ISPP의 스텝을 조절하기 위하여서는 일반적은 ISPP 방식을 제공하기 위한 전압 제공부의 스텝을 조절할 수 있도록 구성하여야 하며, 이는 ISPP 회로의 저항의 값을 세밀화 하는 등의 다양한 방식을 통해 구현이 가능하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치 및 프로그램 전압 제어 방법은 메모리 셀에 데이터를 프로그램하기 위해 제공되는 전압을 제어할 때, 셀의 프로그램 여부를 확인할 수 있는 검사회로를 추가하여 하나의 셀이라도 프로그램이 된 것으로 판단되면, 이후의 ISPP 전압 스텝을 세밀하게 조절하여 보다 좁은 셀 분포를 가지도록 셀 프로그램을 제어할 수 있다.

Claims (9)

  1. 복수의 비트 라인 쌍들과 복수의 워드 라인들에 각각 연결되는 메모리 셀들을 포함하는 메모리 셀 어레이;
    각 한 쌍의 비트라인에 각각 대응되게 배치되어 선택되는 메모리 셀에 데이터를 프로그램 하거나 상기 메모리 셀로부터 데이터를 독출하고, 선택되는 메모리 셀에 프로그램이 되었는지 여부에 따른 셀 프로그램 확인 신호를 출력하는 셀 프로그램 검사 회로를 포함하는 페이지 버퍼부;
    입력 어드레스에 따라 상기 메모리 셀 어레이의 워드라인을 선택하는 X 디코더 및 Y 디코더;
    상기 Y 디코더를 통해 상기 페이지 버퍼부로의 데이터 입출력을 제어하고, 상기 페이지 버퍼부가 출력하는 셀 프로그램의 출력 신호를 이용하여 셀 프로그램 상태를 판단하여 프로그램 확인 신호를 출력하는 프로그램 확인 판단 회로를 포함하는 IO 제어부; 및
    상기 IO 제어부가 출력하는 프로그램 확인 신호를 이용하여 프로그램 전압의 스텝을 변경하여 프로그램 전압을 제공하는 전압 제공부
    를 포함하는 낸드 플래시 메모리 장치.
  2. 제 1항에 있어서,
    전압 제공부는,
    상기 프로그램 확인 신호가 디스에이블 상태에서 제 1 크기로 전압 스텝을 증가시켜 제공하는 제 1 전압 제어 모드로 동작하고, 상기 프로그램 확인 신호가 인에이블 되면 제 2 크기로 전압 스텝을 증가시켜 제공하는 제 2 전압 제어 모드로 동작하고, 상기 제 1크기는 상기 제 2 크기보다 큰 것을 특징으로 하는 낸드 플래시 메모리 장치.
  3. 제 1항에 있어서,
    상기 셀 프로그램 검사 회로는,
    드레인에 전원전압이 연결되고, 상기 센싱노드가 게이트에 연결되어 소스라인으로 셀 프로그램 확인신호를 출력하는 NMOS 트랜지스터인 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 2항에 있어서,
    상기 제 1 및 제 2 전압제어모드는 ISPP(Increment Step Pulse Program) 제어 방식인 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 2항에 있어서,
    상기 제 2 전압 제어 모드로 동작할 때, 더블 검증 방식으로 프로그램 검증을 수행하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 플래시 메모리 장치의 프로그램 전압 제어 방법에 있어서,
    제 1 크기의 전압 스텝을 갖는 ISPP(Increment Step Pulse Program) 방식에 의한 프로그램 전압을 인가하여 데이터 프로그램을 진행하고, 프로그램된 셀이 있는지 여부를 판단하는 단계; 및
    상기 프로그램된 셀이 하나이상 있는 경우, 상기 제 1 크기의 전압 스텝보다 크기가 작은 제 2 크기의 전압 스텝을 갖는 ISPP 방식에 의한 프로그램 전압을 인가하여 데이터 프로그램을 진행하는 단계를 포함하는 플래시 메모리 장치의 프로그램 전압 제어 방법.
  7. 삭제
  8. 플래시 메모리 장치의 프로그램 전압 제어 방법에 있어서,
    제 1 크기의 전압 스텝을 갖는 ISPP(Increment Step Pulse Program) 방식에 의한 프로그램 전압을 인가하여 데이터 프로그램을 진행하고, 프로그램된 셀이 있는지 여부를 판단하는 단계; 및
    상기 프로그램된 셀이 하나이상 있는 경우, 상기 제 1 크기의 전압 스텝보다 크기가 작은 제 2 크기의 전압 스텝을 갖는 ISPP 방식에 의한 프로그램 전압을 인가하여 데이터 프로그램을 하고, 더블 검증을 수행하는 단계를 포함하는 플래시 메모리 장치의 프로그램 전압 제어 방법.
  9. 삭제
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