JPH09128983A - メモリ装置の基準メモリセルの閾値電圧をセットする方法 - Google Patents
メモリ装置の基準メモリセルの閾値電圧をセットする方法Info
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 より速い基準メモリセルの閾値電圧のセッテ
ィングの可能な、メモリ装置の基準メモリセルの閾値電
圧をセットする方法を提供する。 【解決手段】 基準メモリセル（ＲＭＣ）が、メモリ装
置の感知回路（１，２，３）で、感知されるべくメモリ
装置のメモリマトリックス（ＭＭ）に属する複数のメモ
リセルを流れる電流と比較される基準電流を発生する基
準電流発生器として使用される。この方法は基準メモリ
セル（ＲＭＣ）がその閾値電圧で変化を受ける第１のス
テップと、基準メモリセル（ＲＭＣ）の閾値電圧が検証
される第２のステップを具えている。基準メモリセル
（ＲＭＣ）の感知を実行するため、メモリマトリックス
に属する既知の閾値電圧（ＶTUV ）を備えたメモリセル
（ＭＣ）を、感知回路（１，２，３）で基準メモリセル
（ＲＭＣ）によりシンクされた電流（ＩＲ）と比較する
電流（ＩＣ）を発生する基準電流発生器として使用する
ことを第２のステップが用意する。
ィングの可能な、メモリ装置の基準メモリセルの閾値電
圧をセットする方法を提供する。 【解決手段】 基準メモリセル（ＲＭＣ）が、メモリ装
置の感知回路（１，２，３）で、感知されるべくメモリ
装置のメモリマトリックス（ＭＭ）に属する複数のメモ
リセルを流れる電流と比較される基準電流を発生する基
準電流発生器として使用される。この方法は基準メモリ
セル（ＲＭＣ）がその閾値電圧で変化を受ける第１のス
テップと、基準メモリセル（ＲＭＣ）の閾値電圧が検証
される第２のステップを具えている。基準メモリセル
（ＲＭＣ）の感知を実行するため、メモリマトリックス
に属する既知の閾値電圧（ＶTUV ）を備えたメモリセル
（ＭＣ）を、感知回路（１，２，３）で基準メモリセル
（ＲＭＣ）によりシンクされた電流（ＩＲ）と比較する
電流（ＩＣ）を発生する基準電流発生器として使用する
ことを第２のステップが用意する。
Description
【０００１】
【発明の属する技術分野】この発明はメモリ装置の基準
メモリセルの閾値電圧をセットする方法に関するもので
ある。
メモリセルの閾値電圧をセットする方法に関するもので
ある。
【０００２】
【従来の技術】半導体メモリの分野では、与えられたメ
モリセルに記憶された情報を感知する共通の技術は、あ
らかじめ規定された状態でメモリセルをバイアスし、そ
のメモリセルを流れる電流を基準電流と比較することを
用意する。
モリセルに記憶された情報を感知する共通の技術は、あ
らかじめ規定された状態でメモリセルをバイアスし、そ
のメモリセルを流れる電流を基準電流と比較することを
用意する。
【０００３】基準電流は基準メモリセルにより正常に発
生され、それはバイアスされる時あらかじめ規定された
電流を流すようなあらかじめ規定された状態にプログラ
ムされるメモリセルである。
生され、それはバイアスされる時あらかじめ規定された
電流を流すようなあらかじめ規定された状態にプログラ
ムされるメモリセルである。
【０００４】通常メモリ装置のメモリマトリックスにお
けるメモリセルのあるものは基準メモリセルとして使用
される。より特別には、メモリセルが列状に配置される
（ビットライン）メモリマトリックスの内部で、メモリ
セルの１つまたは複数の列が基準メモリセル列として使
用される。基準メモリセルはかくてメモリセルとともに
メモリマトリックス中にとりこまれる。
けるメモリセルのあるものは基準メモリセルとして使用
される。より特別には、メモリセルが列状に配置される
（ビットライン）メモリマトリックスの内部で、メモリ
セルの１つまたは複数の列が基準メモリセル列として使
用される。基準メモリセルはかくてメモリセルとともに
メモリマトリックス中にとりこまれる。
【０００５】この結果はメモリセルと基準メモリセル間
の幾何学的および電気的特性の差異が最小化されるとい
う利点を有し、それはその電流が感知されるべきメモリ
セルの電流と比較される基準メモリセルが、感知される
べきメモリセルと場所的に近くにあることができるから
である。
の幾何学的および電気的特性の差異が最小化されるとい
う利点を有し、それはその電流が感知されるべきメモリ
セルの電流と比較される基準メモリセルが、感知される
べきメモリセルと場所的に近くにあることができるから
である。
【０００６】前述の配置は一方で例えばＲＯＭ，ＥＰＲ
ＯＭおよびＥＥＰＲＯＭに適切であるとすれば、他方で
はそれはフラッシュＥＥＰＲＯＭに適切ではない。もし
フラッシュＥＥＰＲＯＭで基準メモリセル（フローティ
ング・ゲート(floating-gate) ＭＯＳトランジスタによ
り表される）がメモリマトリックスにとりこまれると、
電気的消去がメモリマトリックスのメモリセルすべて
（または少なくともその扇形部分）を含んだバルク（bu
lk) 動作をするから、各時間毎にメモリマトリックスの
メモリセルは電気的に消去され、基準メモリセルもまた
消去されるだろうし、それでそれらのプログラム状態が
変化するのみならず、それらはまもなく空乏モードトラ
ンジスタになるであろう。
ＯＭおよびＥＥＰＲＯＭに適切であるとすれば、他方で
はそれはフラッシュＥＥＰＲＯＭに適切ではない。もし
フラッシュＥＥＰＲＯＭで基準メモリセル（フローティ
ング・ゲート(floating-gate) ＭＯＳトランジスタによ
り表される）がメモリマトリックスにとりこまれると、
電気的消去がメモリマトリックスのメモリセルすべて
（または少なくともその扇形部分）を含んだバルク（bu
lk) 動作をするから、各時間毎にメモリマトリックスの
メモリセルは電気的に消去され、基準メモリセルもまた
消去されるだろうし、それでそれらのプログラム状態が
変化するのみならず、それらはまもなく空乏モードトラ
ンジスタになるであろう。
【０００７】
【発明が解決しようとする課題】これらの理由で、フラ
ッシュＥＥＰＲＯＭでの基準メモリセルはメモリマトリ
ックスにとりこまれず、場所的にその外側に位置する。
ッシュＥＥＰＲＯＭでの基準メモリセルはメモリマトリ
ックスにとりこまれず、場所的にその外側に位置する。
【０００８】基準メモリセルがメモリマトリックスの外
側にある時は、閾値電圧をあらかじめ規定された値にセ
ットすることが必要である。この動作はメモリ装置の製
造工程のテスト中に実行され、これは一般に２つの段階
の繰り返しを含んでおり：“ソフト・プログラミング
（soft-programming) ”と呼ばれる第１の段階では与え
られた基準メモリセルの閾値電圧を一歩一歩変えること
を用意し；“検証する(verify)”と呼ばれ、各ソフト・
プログラミングステップ後に実行される第２の段階は、
基準メモリセルの閾値を検出し、その検出された値をあ
らかじめ規定された所望の値と比較することを用意して
いる。
側にある時は、閾値電圧をあらかじめ規定された値にセ
ットすることが必要である。この動作はメモリ装置の製
造工程のテスト中に実行され、これは一般に２つの段階
の繰り返しを含んでおり：“ソフト・プログラミング
（soft-programming) ”と呼ばれる第１の段階では与え
られた基準メモリセルの閾値電圧を一歩一歩変えること
を用意し；“検証する(verify)”と呼ばれ、各ソフト・
プログラミングステップ後に実行される第２の段階は、
基準メモリセルの閾値を検出し、その検出された値をあ
らかじめ規定された所望の値と比較することを用意して
いる。
【０００９】検証段階を実行する通常の技術は、“直接
メモリアクセス(Direct Memory Access,DMA)”と呼ばれ
るメモリ装置の特定のテストモードの利用を用意し：こ
の動作の特定のモードでは、基準メモリセルはメモリ装
置の外部端子の１つに直接接続され、それで基準メモリ
セルがあらかじめ規定された状態にバイアスされる時基
準メモリセルを流れる電流を測定することができ；その
測定された電流は次に基準として用いられるあらかじめ
定められた電流と比較される（メモリ装置に対し外部
で）。
メモリアクセス(Direct Memory Access,DMA)”と呼ばれ
るメモリ装置の特定のテストモードの利用を用意し：こ
の動作の特定のモードでは、基準メモリセルはメモリ装
置の外部端子の１つに直接接続され、それで基準メモリ
セルがあらかじめ規定された状態にバイアスされる時基
準メモリセルを流れる電流を測定することができ；その
測定された電流は次に基準として用いられるあらかじめ
定められた電流と比較される（メモリ装置に対し外部
で）。
【００１０】各ソフト・プログラミングステップ後基準
メモリセルの現在の閾値電圧を検証するためメモリ装置
の動作としてＤＭＡモードを使用すると、これは基準メ
モリセルの閾値電圧のセッティング動作をむしろ長いも
のとする。いくつかの基準メモリセルが通常１つのメモ
リ装置に備えられるから、メモリ装置をテストするに必
要とする全時間はかくて大幅に増大する。
メモリセルの現在の閾値電圧を検証するためメモリ装置
の動作としてＤＭＡモードを使用すると、これは基準メ
モリセルの閾値電圧のセッティング動作をむしろ長いも
のとする。いくつかの基準メモリセルが通常１つのメモ
リ装置に備えられるから、メモリ装置をテストするに必
要とする全時間はかくて大幅に増大する。
【００１１】開示された従来技術の観点から、本発明の
目的は、従来技術による方法よりより速く基準メモリセ
ルの閾値電圧のセッティングの可能な方法を提供せんと
するものである。
目的は、従来技術による方法よりより速く基準メモリセ
ルの閾値電圧のセッティングの可能な方法を提供せんと
するものである。
【００１２】
【課題を解決するための手段】上述の目的は、その基準
メモリセルがメモリ装置の感知回路で感知されるべき複
数のメモリセルを流れる電流と比較される基準電流を発
生する基準電流発生器として使用され、前記複数のメモ
リセルがメモリ装置のメモリマトリックスに属し、基準
メモリセルがその閾値電圧で変化を受ける第１のステッ
プと、基準メモリセルの閾値電圧が検証される第２のス
テップとを含む、メモリ装置の基準メモリセルの閾値電
圧をセットする方法において、感知回路で基準メモリセ
ルを流れる電流と比較される電流を発生するため、基準
電流発生器としてメモリマトリックスに属する既知の閾
値電圧を備えた１個のメモリセルを使用する基準メモリ
セルの感知実行を前記第２のステップが用意することを
特徴とするメモリ装置の基準メモリセルの閾値電圧をセ
ットする方法によって達成される。
メモリセルがメモリ装置の感知回路で感知されるべき複
数のメモリセルを流れる電流と比較される基準電流を発
生する基準電流発生器として使用され、前記複数のメモ
リセルがメモリ装置のメモリマトリックスに属し、基準
メモリセルがその閾値電圧で変化を受ける第１のステッ
プと、基準メモリセルの閾値電圧が検証される第２のス
テップとを含む、メモリ装置の基準メモリセルの閾値電
圧をセットする方法において、感知回路で基準メモリセ
ルを流れる電流と比較される電流を発生するため、基準
電流発生器としてメモリマトリックスに属する既知の閾
値電圧を備えた１個のメモリセルを使用する基準メモリ
セルの感知実行を前記第２のステップが用意することを
特徴とするメモリ装置の基準メモリセルの閾値電圧をセ
ットする方法によって達成される。
【００１３】公知の方法とは異なって、本発明に係る方
法は、よく知られたメモリ装置の最も速い動作である感
知動作を実行することにより、基準メモリセルの閾値電
圧を検証する用意があり；かかる感知動作はメモリ装置
の感知回路用基準電流としてメモリマトリックスのメモ
リセルを流れる電流を使用して実行される。このように
して、メモリ装置のテストを実行するに必要な時間は大
幅に削減される。明らかに、基準メモリセルの閾値電圧
を検証するため基準電流発生器として選択されたメモリ
セルは既知の閾値電圧を有するであろうし、それでそれ
により流れる電流は既知の値を有し；このことは通常テ
スト前に、すべてのメモリセルを消去するためメモリ装
置が紫外（ＵＶ）光に露出されるという事実によって可
能となり、それでメモリセルの閾値電圧は知られる。
法は、よく知られたメモリ装置の最も速い動作である感
知動作を実行することにより、基準メモリセルの閾値電
圧を検証する用意があり；かかる感知動作はメモリ装置
の感知回路用基準電流としてメモリマトリックスのメモ
リセルを流れる電流を使用して実行される。このように
して、メモリ装置のテストを実行するに必要な時間は大
幅に削減される。明らかに、基準メモリセルの閾値電圧
を検証するため基準電流発生器として選択されたメモリ
セルは既知の閾値電圧を有するであろうし、それでそれ
により流れる電流は既知の値を有し；このことは通常テ
スト前に、すべてのメモリセルを消去するためメモリ装
置が紫外（ＵＶ）光に露出されるという事実によって可
能となり、それでメモリセルの閾値電圧は知られる。
【００１４】
【発明の実施の形態】本発明の上述のおよび他の特徴
は、添付図面のこれに限定されない例として示される２
つの特定の実施態様の詳細な説明により明らかにされよ
う。
は、添付図面のこれに限定されない例として示される２
つの特定の実施態様の詳細な説明により明らかにされよ
う。
【００１５】図１はメモリ装置の通常の差動モード感知
回路を略図的に示している。感知回路はメモリマトリッ
クスＭＭのメモリセルＭＣ（フローティング・ゲートＭ
ＯＳトランジスタで表されている）を含む“マトリック
スブランチ（matrix branch)”とも呼ばれる第１のブラ
ンチ１と電圧源ＶＣＣへ接続される第１の端子を備えた
第１の負荷インピーダンスＬ１、および基準メモリセル
ＲＭＣ（またフローティング・ゲートＭＯＳトランジス
タにより表されている）を含む“基準ブランチ”とも呼
ばれる第２のブランチ２と電圧源ＶＣＣへ接続される第
１の端子を備えた第２の負荷インピーダンスＬ２を具え
ている。Ｌ１およびＬ２の第２の端子は比較器３の反転
および非反転入力ＭおよびＲへ夫々接続され、比較器３
の出力は出力バッファ回路４（それ自体は公知である故
詳細は図示されていない）へ供給されている。出力バッ
ファ回路４の出力はメモリ装置の出力データ信号Ｏを形
成し、メモリ装置の外部端子へ典型的に供給されてい
る。
回路を略図的に示している。感知回路はメモリマトリッ
クスＭＭのメモリセルＭＣ（フローティング・ゲートＭ
ＯＳトランジスタで表されている）を含む“マトリック
スブランチ（matrix branch)”とも呼ばれる第１のブラ
ンチ１と電圧源ＶＣＣへ接続される第１の端子を備えた
第１の負荷インピーダンスＬ１、および基準メモリセル
ＲＭＣ（またフローティング・ゲートＭＯＳトランジス
タにより表されている）を含む“基準ブランチ”とも呼
ばれる第２のブランチ２と電圧源ＶＣＣへ接続される第
１の端子を備えた第２の負荷インピーダンスＬ２を具え
ている。Ｌ１およびＬ２の第２の端子は比較器３の反転
および非反転入力ＭおよびＲへ夫々接続され、比較器３
の出力は出力バッファ回路４（それ自体は公知である故
詳細は図示されていない）へ供給されている。出力バッ
ファ回路４の出力はメモリ装置の出力データ信号Ｏを形
成し、メモリ装置の外部端子へ典型的に供給されてい
る。
【００１６】基準ブランチ２では、スイッチＳ１が略図
的に示されており、それは基準メモリセルＲＭＣを比較
器３の非反転入力Ｒかプログラム負荷回路５（これもま
た公知でその詳細は図示されていない）へ選択的に接続
する。第２のスイッチＳ２もまた図示され、それは基準
メモリセルＲＭＣの制御ゲート電極を読み取りゲート電
圧ＶREF かプログラミングゲート電圧ＶPROGかに選択的
に接続する。
的に示されており、それは基準メモリセルＲＭＣを比較
器３の非反転入力Ｒかプログラム負荷回路５（これもま
た公知でその詳細は図示されていない）へ選択的に接続
する。第２のスイッチＳ２もまた図示され、それは基準
メモリセルＲＭＣの制御ゲート電極を読み取りゲート電
圧ＶREF かプログラミングゲート電圧ＶPROGかに選択的
に接続する。
【００１７】メモリ装置の正規の読み取りでは、基準メ
モリセルＲＭＣはＬ２をよぎる電圧降下を引き起こす基
準電流ＩＲを提供し；比較器３の非反転入力Ｒ上の電圧
は比較器３用の基準電圧を形成する。あらかじめ定めら
れた状態にバイアスされた読み取られるべきメモリセル
ＭＣはＬ１をよぎる電圧降下を引き起こす電流ＩＣを流
す。電流ＩＣが基準電流ＩＲより低ければ、Ｌ１をよぎ
る電圧降下はＬ２をよぎるそれより低くなり、比較器３
の入力Ｍ上の電圧は基準電圧より高くなる。メモリセル
ＭＣはかくてプログラムされたメモリセルとして読み取
られる。電流ＩＣが基準電流ＩＲより高ければ、Ｌ１を
よぎる電圧降下はＬ２をよぎる電圧降下より高く、それ
で入力Ｍ上の電圧は基準電圧より低くなる。メモリセル
ＭＣはかくてプログラムされないメモリセルとして読み
取られる。
モリセルＲＭＣはＬ２をよぎる電圧降下を引き起こす基
準電流ＩＲを提供し；比較器３の非反転入力Ｒ上の電圧
は比較器３用の基準電圧を形成する。あらかじめ定めら
れた状態にバイアスされた読み取られるべきメモリセル
ＭＣはＬ１をよぎる電圧降下を引き起こす電流ＩＣを流
す。電流ＩＣが基準電流ＩＲより低ければ、Ｌ１をよぎ
る電圧降下はＬ２をよぎるそれより低くなり、比較器３
の入力Ｍ上の電圧は基準電圧より高くなる。メモリセル
ＭＣはかくてプログラムされたメモリセルとして読み取
られる。電流ＩＣが基準電流ＩＲより高ければ、Ｌ１を
よぎる電圧降下はＬ２をよぎる電圧降下より高く、それ
で入力Ｍ上の電圧は基準電圧より低くなる。メモリセル
ＭＣはかくてプログラムされないメモリセルとして読み
取られる。
【００１８】以下本発明方法は２つの具体例によりさら
に詳細に説明される。通常、メモリ装置の製造工程の最
後に、それは紫外（ＵＶ）光に露出され、それで基準メ
モリセル同様メモリマトリックスＭＭのメモリセルすべ
てが閾値電圧ＶTUV により特徴付けられる共通のプログ
ラム状態にもたらされる。
に詳細に説明される。通常、メモリ装置の製造工程の最
後に、それは紫外（ＵＶ）光に露出され、それで基準メ
モリセル同様メモリマトリックスＭＭのメモリセルすべ
てが閾値電圧ＶTUV により特徴付けられる共通のプログ
ラム状態にもたらされる。
【００１９】メモリ装置のテスト中、基準メモリセルの
閾値電圧はあらかじめ規定された値（ＶTUV より高い）
にセットされ、それで正規の読み取り動作中基準メモリ
セルがあらかじめ規定された状態にバイアスされる時、
それらはあらかじめ規定された電流ＩＲを流す。
閾値電圧はあらかじめ規定された値（ＶTUV より高い）
にセットされ、それで正規の読み取り動作中基準メモリ
セルがあらかじめ規定された状態にバイアスされる時、
それらはあらかじめ規定された電流ＩＲを流す。
【００２０】基準メモリセルの閾値電圧をセットするた
め、それらは短時間のプログラムパルスを受ける（図１
を参照するに、スイッチＳ１とＳ２は破線でしめされる
位置にスイッチされ、それで基準メモリセルＲＭＣはプ
ログラム負荷回路５へ接続されるドレイン電極とプログ
ラム電圧ＶPROGへ接続されるゲート電極を有することに
なる。各プログラムパルス後、基準メモリセルの感知動
作は、基準メモリセルの閾値電圧が所望の値に到達した
かどうかを検証することで実行される。基準メモリセル
の閾値電圧がなお所望の値より低いと、他のプログラム
パルスがそれに印加される。基準メモリセルの閾値電圧
が所望の値に到達すると、セッティング動作は終了す
る。
め、それらは短時間のプログラムパルスを受ける（図１
を参照するに、スイッチＳ１とＳ２は破線でしめされる
位置にスイッチされ、それで基準メモリセルＲＭＣはプ
ログラム負荷回路５へ接続されるドレイン電極とプログ
ラム電圧ＶPROGへ接続されるゲート電極を有することに
なる。各プログラムパルス後、基準メモリセルの感知動
作は、基準メモリセルの閾値電圧が所望の値に到達した
かどうかを検証することで実行される。基準メモリセル
の閾値電圧がなお所望の値より低いと、他のプログラム
パルスがそれに印加される。基準メモリセルの閾値電圧
が所望の値に到達すると、セッティング動作は終了す
る。
【００２１】本発明方法の具体的実施例の第１の例とし
て、感知回路はいわゆる“不平衡な負荷（unbalanced l
oad)”形であると仮定される。
て、感知回路はいわゆる“不平衡な負荷（unbalanced l
oad)”形であると仮定される。
【００２２】半導体メモリの分野における当業者なら誰
でも知っているように、不平衡な負荷の感知回路では、
基準ブランチの負荷インピーダンスは感知されるべきメ
モリセルを含むブランチの負荷インピーダンスより低い
値を有する。
でも知っているように、不平衡な負荷の感知回路では、
基準ブランチの負荷インピーダンスは感知されるべきメ
モリセルを含むブランチの負荷インピーダンスより低い
値を有する。
【００２３】本発明の方法によれば、ＵＶ消去されたメ
モリセルＭＣを流れる電流ＩＣは、基準メモリセルＲＭ
Ｃのプログラム状態を検証するための基準電流として使
用されるから、基準メモリセルＲＭＣのプログラム状態
の検証ステップでは第１のブランチ１が基準ブランチと
して作用し、負荷インピーダンスＬ１はＬ２より低い値
を有しなければならない。以下Ｌ２＝ｋ×Ｌ１（ｋ＞
１）と仮定しよう。
モリセルＭＣを流れる電流ＩＣは、基準メモリセルＲＭ
Ｃのプログラム状態を検証するための基準電流として使
用されるから、基準メモリセルＲＭＣのプログラム状態
の検証ステップでは第１のブランチ１が基準ブランチと
して作用し、負荷インピーダンスＬ１はＬ２より低い値
を有しなければならない。以下Ｌ２＝ｋ×Ｌ１（ｋ＞
１）と仮定しよう。
【００２４】図２でラインＡはメモリセルＭＣの制御ゲ
ート電極に印加された電圧ＶPCX の関数としてのＬ１を
よぎる電圧降下Ｖ１を表し；すでに述べたようにＶTUV
はＵＶ光に露光後のメモリセルＭＣの閾値電圧である。
ート電極に印加された電圧ＶPCX の関数としてのＬ１を
よぎる電圧降下Ｖ１を表し；すでに述べたようにＶTUV
はＵＶ光に露光後のメモリセルＭＣの閾値電圧である。
【００２５】同様に、ラインＢ，ＣおよびＤは基準メモ
リセルＲＭＣの制御ゲートへ印加された電圧ＶREF の関
数としてのＬ２をよぎる電圧降下Ｖ２を、ＶREF がＶ
PCX と一致すると仮定し、メモリ装置をＵＶ光に露出し
た後、第１のプログラムパルスが基準メモリセルＲＭＣ
に印加された後、およびセッティング処理時についてそ
れぞれ表しており；ここでＶT1は第1 のプログラムパル
ス後のRMC の閾値電圧値であり、ＶTRは基準メモリセル
ＲＭＣ用の所望の閾値電圧値である。ラインＡはライン
Ｂ，ＣおよびＤの傾斜より低い傾斜を有している。
リセルＲＭＣの制御ゲートへ印加された電圧ＶREF の関
数としてのＬ２をよぎる電圧降下Ｖ２を、ＶREF がＶ
PCX と一致すると仮定し、メモリ装置をＵＶ光に露出し
た後、第１のプログラムパルスが基準メモリセルＲＭＣ
に印加された後、およびセッティング処理時についてそ
れぞれ表しており；ここでＶT1は第1 のプログラムパル
ス後のRMC の閾値電圧値であり、ＶTRは基準メモリセル
ＲＭＣ用の所望の閾値電圧値である。ラインＡはライン
Ｂ，ＣおよびＤの傾斜より低い傾斜を有している。
【００２６】図２からわかるように、制御ゲート電圧Ｖ
REF ＝ＶPCX ＝ＶS を備えた基準メモリセルの感知を実
行するように選択すると、ここでＶS はラインＡがライ
ンＤとの交差に対応する電圧であるが、基準メモリセル
ＲＭＣの閾値電圧がＶTRより低い限りは、Ｌ１をよぎる
電圧降下Ｖ１はＬ２をよぎる電圧降下Ｖ２より低く、比
較器３の出力は低論理レベルにある。基準メモリセルＲ
ＭＣの閾値電圧が所望値ＶTRに到達すると、Ｌ２をよぎ
る電圧降下Ｖ２はＬ１をよぎる電圧降下Ｖ１に等しく、
比較器３の出力は論理状態が変わる。値ＶS は以下に与
えられる。
REF ＝ＶPCX ＝ＶS を備えた基準メモリセルの感知を実
行するように選択すると、ここでＶS はラインＡがライ
ンＤとの交差に対応する電圧であるが、基準メモリセル
ＲＭＣの閾値電圧がＶTRより低い限りは、Ｌ１をよぎる
電圧降下Ｖ１はＬ２をよぎる電圧降下Ｖ２より低く、比
較器３の出力は低論理レベルにある。基準メモリセルＲ
ＭＣの閾値電圧が所望値ＶTRに到達すると、Ｌ２をよぎ
る電圧降下Ｖ２はＬ１をよぎる電圧降下Ｖ１に等しく、
比較器３の出力は論理状態が変わる。値ＶS は以下に与
えられる。
【００２７】 ＶS ＝（ｋ／（ｋ＋１））×（ＶTR−ＶTUV ）＋ＶTUV それで、電圧ＶS で感知を実施すれば、比較器３の出力
の状態が変わる時には、基準メモリセルＲＭＣの閾値電
圧は所望の値ＶTRに到達させることができ、セッティン
グ処理は停止することができる。
の状態が変わる時には、基準メモリセルＲＭＣの閾値電
圧は所望の値ＶTRに到達させることができ、セッティン
グ処理は停止することができる。
【００２８】本発明方法の具体的実施例の第２の例とし
て、基準メモリセルＲＭＣの制御ゲート電圧ＶREF はメ
モリセルＭＣの制御ゲート電圧ＶPCX とは独立であると
仮定される。また、簡単のためｋは１に等しいと仮定さ
れる。
て、基準メモリセルＲＭＣの制御ゲート電圧ＶREF はメ
モリセルＭＣの制御ゲート電圧ＶPCX とは独立であると
仮定される。また、簡単のためｋは１に等しいと仮定さ
れる。
【００２９】図３より明らかなごとく、この場合、まさ
に必然的に、ＶREF は ＶREF ＝ＶPCX ＋（ＶTR−ＶTUV ） のように選択され、比較器３の出力が低論理状態にある
限り基準メモリセルＲＭＣの閾値電圧はＶTRより低くな
り、一方比較器３の出力が論理状態を変える時には基準
メモリセルの閾値電圧は所望の値ＶTRに到達し、セッテ
ィング処理は停止するということが実現される。
に必然的に、ＶREF は ＶREF ＝ＶPCX ＋（ＶTR−ＶTUV ） のように選択され、比較器３の出力が低論理状態にある
限り基準メモリセルＲＭＣの閾値電圧はＶTRより低くな
り、一方比較器３の出力が論理状態を変える時には基準
メモリセルの閾値電圧は所望の値ＶTRに到達し、セッテ
ィング処理は停止するということが実現される。
【００３０】本発明の方法に関して、基準メモリセルの
現実の最終プログラム状態が、基準メモリセルの感知を
実行するのに基準として選択されるメモリセルＭＣを流
れる電流、すなわちメモリセルＭＣの閾値電圧と幾何学
的特徴とに依存するということに注目するのは重要であ
る。
現実の最終プログラム状態が、基準メモリセルの感知を
実行するのに基準として選択されるメモリセルＭＣを流
れる電流、すなわちメモリセルＭＣの閾値電圧と幾何学
的特徴とに依存するということに注目するのは重要であ
る。
【００３１】例えば、メモリ装置ではＵＶ光を受けると
いう事実を考慮せねばならず、複数メモリセルの閾値電
圧の統計学的分布は４００−６００ｍＶの振幅を有す。
かくて基準メモリセルＲＭＣを感知するため、基準とし
て使用されるべきメモリセルＭＣに直接メモリアクセス
を実行することは好ましい。このようにして現実の電流
電圧特性を決定することは可能で、それでメモリセルの
ＵＶ閾値電圧と幾何学的特性との統計的分布は考慮され
ることができる。この直接メモリアクセスは、基準メモ
リセルのセッティング処理が開始される前にたった一度
だけ実行されねばならない。
いう事実を考慮せねばならず、複数メモリセルの閾値電
圧の統計学的分布は４００−６００ｍＶの振幅を有す。
かくて基準メモリセルＲＭＣを感知するため、基準とし
て使用されるべきメモリセルＭＣに直接メモリアクセス
を実行することは好ましい。このようにして現実の電流
電圧特性を決定することは可能で、それでメモリセルの
ＵＶ閾値電圧と幾何学的特性との統計的分布は考慮され
ることができる。この直接メモリアクセスは、基準メモ
リセルのセッティング処理が開始される前にたった一度
だけ実行されねばならない。
【００３２】図４はメモリセルＭＣへかかる直接メモリ
アクセスがいかにして実行され得るかを略図的に示すも
のである。メモリセルＭＣのドレイン電極はメモリ装置
の外部端子６へ直接接続され、可変電圧発生器Ｇは端子
６へ外部で接続されている。メモリセルＭＣのドレイン
電極へ印加される電圧の異なった値におけるメモリセル
電流ＩＣの値を測定するため、アンペアメータ７が電圧
発生器Ｇと外部端子６の間に直列に接続されている。
アクセスがいかにして実行され得るかを略図的に示すも
のである。メモリセルＭＣのドレイン電極はメモリ装置
の外部端子６へ直接接続され、可変電圧発生器Ｇは端子
６へ外部で接続されている。メモリセルＭＣのドレイン
電極へ印加される電圧の異なった値におけるメモリセル
電流ＩＣの値を測定するため、アンペアメータ７が電圧
発生器Ｇと外部端子６の間に直列に接続されている。
【００３３】メモリセルＭＣへのこの直接メモリアクセ
スを考慮してさえ、本発明は基準メモリセルＲＭＣの閾
値電圧をすみやかにセットする方法を提供している。
スを考慮してさえ、本発明は基準メモリセルＲＭＣの閾
値電圧をすみやかにセットする方法を提供している。
【図面の簡単な説明】
【図１】メモリマトリックスのメモリセル、基準メモリ
セルと感知回路を示す半導体メモリ装置の略線図。
セルと感知回路を示す半導体メモリ装置の略線図。
【図２】本発明方法の第１の実施態様を示す線図。
【図３】本発明方法の第２の実施態様を示す線図。
【図４】メモリマトリックスのメモリセルへの直接メモ
リアクセス（ＤＭＡ）を実行するための回路配置の略線
図。
リアクセス（ＤＭＡ）を実行するための回路配置の略線
図。
【符号の説明】 １ 第１のブランチ ２ 第２のブランチ ３ 比較器 ４ 出力バッファ回路 ５ プログラム負荷回路 ６ 外部端子 ７ アンペアメータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ ダラボラ イタリア国 ミラノ 20080 カルピアー ノ ヴィア ローマ ７ (72)発明者 マルセーロ カレーラ イタリア国 ベルガモ 24069 トレスコ ーレ バルネアリオ ヴィア レオパルデ ィ 12
Claims (4)
- 【請求項１】 その基準メモリセル（ＲＭＣ）がメモリ
装置の感知回路（１，２，３）で感知されるべき複数の
メモリセルを流れる電流と比較される基準電流を発生す
る基準電流発生器として使用され、前記複数のメモリセ
ルがメモリ装置のメモリマトリックス（ＭＭ）に属し、
基準メモリセルがその閾値電圧で変化を受ける第１のス
テップと、基準メモリセル（ＲＭＣ）の閾値電圧が検証
される第２のステップとを含む、メモリ装置の基準メモ
リセル（ＲＭＣ）の閾値電圧をセットする方法におい
て、 感知回路（１，２，３）で基準メモリセル（ＲＭＣ）を
流れる電流（ＩＲ）と比較される電流（ＩＣ）を発生す
るため、基準電流発生器としてメモリマトリックス（Ｍ
Ｍ）に属する既知の閾値電圧（ＶTUV ）を備えた１個の
メモリセル（ＭＣ）を使用する基準メモリセル（ＲＭ
Ｃ）の感知実行を前記第２のステップが用意することを
特徴とするメモリ装置の基準メモリセルの閾値電圧をセ
ットする方法。 - 【請求項２】 請求項１記載の方法において、前記第１
のステップと前記第２のステップが基準メモリセル（Ｒ
ＭＣ）の閾値電圧が予め定められた値（ＶTR）になるま
で繰り返えされることを特徴とするメモリ装置の基準メ
モリセルの閾値電圧をセットする方法。 - 【請求項３】 請求項２記載の方法において、前記メモ
リセル（ＭＣ）への直接のメモリアクセスがその閾値電
圧（ＶTUV ）を決定すべく実行される初期ステップを含
むことを特徴とするメモリ装置の基準メモリセルの閾値
電圧をセットする方法。 - 【請求項４】 請求項２または３記載の方法において、
前記メモリセル（ＭＣ）がＵＶ光消去型のメモリセルで
あることを特徴とするメモリ装置の基準メモリセルの閾
値電圧をセットする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830302:6 | 1995-07-14 | ||
| EP95830302A EP0753859B1 (en) | 1995-07-14 | 1995-07-14 | Method for setting the threshold voltage of a reference memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128983A true JPH09128983A (ja) | 1997-05-16 |
Family
ID=8221971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18343296A Pending JPH09128983A (ja) | 1995-07-14 | 1996-07-12 | メモリ装置の基準メモリセルの閾値電圧をセットする方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5784314A (ja) |
| EP (1) | EP0753859B1 (ja) |
| JP (1) | JPH09128983A (ja) |
| DE (1) | DE69514790T2 (ja) |
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| FR2836751A1 (fr) * | 2002-02-11 | 2003-09-05 | St Microelectronics Sa | Cellule memoire a programmation unique non destructrice |
| FR2836750A1 (fr) * | 2002-02-11 | 2003-09-05 | St Microelectronics Sa | Cellule memoire a programmation unique non destructrice |
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