JP2001176298A - 不揮発性半導体記憶装置およびそのメモリセルスクリーニング方法 - Google Patents

Abstract

(57)【要約】 【課題】 正常なメモリセルを過消去状態に導くような
異常セルを検出して、正常なメモリセルがスクリーニン
グされるのを防ぐ。 【解決手段】 メモリセル３２を一括消去またはブロッ
ク消去した後、メモリセル３２のコントロールゲートに
外部電源電圧Ｖｐｐを供給すると共に、閾値一定の基準
値セル３３のコントロールゲートに内部電源電圧Ｖｃｃ
を供給し、メモリセル３２に流れるドレイン電流Ｉｄ
（ＡＲＲ）と基準値セル３３に流れるドレイン電流Ｉｄ
（ＳＲＣ）の大小をセンスアンプ３１で比較して異常セ
ルを検出する。異常セルを検出した後、正常とみなされ
たメモリセルに対して、過消去不良を起こしているか否
かを検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびそのメモリセルスクリーニング方法に関
し、特に、フローティングゲートを有し、電気的に書き
込みおよび消去が可能なフラッシュメモリと称される不
揮発性半導体記憶装置およびそのメモリセルスクリーニ
ング方法に関する。

【０００２】

【従来の技術】一般に、電気的に書換可能な不揮発性半
導体記憶装置の１つとして、フラッシュメモリが知られ
ている。このフラッシュメモリには、全ビットを同時に
消去する一括消去型のものと、例えば５１２Ｋビット等
を１ブロックとしてブロック単位で消去するブロック消
去型のものがある。これらはバイト単位での書き換えは
できないが、１個のメモリトランジスタで１個（１ビッ
ト：ｂｉｔ）のメモリセルを構成することができるた
め、安価な不揮発性半導体記憶装置として認知されてい
る。

【０００３】図１（ａ）に、このフラッシュメモリのメ
モリセルの断面構造を示す。この図において、４１はＰ
型基板であり、この基板にマトリクス状にメモリセルが
形成される。４２はメモリセルのドレインとなるＮ＋拡
散層であり、４３はメモリセルのソースとなるＮ＋拡散
層である。ドレイン４２は、マトリクス内ではビット線
に接続されており、ソース４３はソース線に接続されて
いる。４４はコントロールゲートであり、マトリクス内
ではワード線に接続されている。４５はフローティング
ゲートであり、周囲を絶縁膜４６、４７で囲まれた状態
になっているので、書き込みによって電子を捕獲する
と、電源をＯＦＦした後でも電子を保持することができ
る一方、消去により電子を放出することができる。４６
はフローティングゲート４６とＰ型基板４１との間の絶
縁膜であり、酸化膜で形成されており、トンネル酸化膜
とも称される。４７はコントロールゲート４４とフロー
ティングゲート４５との間の絶縁膜である。また、ドレ
イン４２に加える電圧をＶｄ、ソース４３に加える電圧
をＶｓ、コントロールゲート４４に加える電圧をＶｇと
表し、ドレイン４２からソース４３に流れる電流をＩｄ
と表す。

【０００４】図１（ｂ）に図１（ａ）に示したメモリセ
ルのＩｄ−Ｖｇ特性について、一般的な例を示す。この
図に示すように、消去状態のメモリセルの閾値（以下、
ＶＴＨと表す）はＶＴＨＥ、書き込み後のメモリセルの
ＶＴＨはＶＴＨＥよりも高いＶＴＨＰとなる。なお、Ｉ
ｔｈはＶＴＨを規定するための基準電流値である。

【０００５】図１（ｃ）に上記メモリセルのＶＴＨ分布
の一例を示す。この図において、領域Ａは書き込み領域
であり、ＶＴＨＰの一例を示している。領域Ｂは製品規
格領域である。領域Ｃは消去領域であり、ＶＴＨＥの一
例を示している。領域Ｄは過消去領域であり、メモリが
正常に動作するためには、ＶＴＨがこの領域Ｄ内に存在
することは禁止されている。この理由を以下に説明す
る。

【０００６】例えば、ＶＴＨが一定（ＶＴＥＲ）である
基準値セル（以下、ＳＲＣと表す）に流れるドレイン電
流と、メモリセルに流れるドレイン電流とを比較して、
そのメモリセルの”１”（消去状態）および”０”（書
き込み状態）を判定する場合、図１（ｂ）におけるＶＴ
ＨＰはＶＴＨＲ＜ＶＴＨＰ、ＶＴＨＥはＶＴＨＥ＜ＶＴ
ＨＲとなる。しかし、製品を安定動作させるために、例
えばＶＴＨＰは（ＶＴＨＲ＋α）＜ＶＴＨＰ、ＶＴＨＥ
はＶＴＨＥ＜（ＶＴＨＲ−β）というように、ある程度
のマージンを持たせた条件が設定される。さらに、ＶＴ
ＨＥについては、０Ｖ＜ＶＴＨＥ＜（ＶＴＨＲ−β）と
いう条件が必要であり、図１（ｂ）に点線で示すよう
に、領域Ｄ内にＶＴＨが存在してはいけない。この理由
は、各メモリセルのドレイン側が共通のビット線に接続
されているため、消去後のあるメモリセルのＶＴＨが０
Ｖより低い負のレベルになると、そのメモリセルのワー
ド線が接地レベルとなる非選択状態であったとしても、
そのメモリセルのチャネルが常にオン状態となり、同一
のビット線上につながる他のメモリセルの読み出しを妨
げることになるからである。一般に、この状態を過消去
状態（オーバーイレーズ）と称する。

【０００７】このようなオーバーイレーズを起こしたメ
モリセルは特別な手段を施さないと回復させることはで
きず、通常、ユーザー側でこれを行うことは困難である
ため、製造者側でオーバーイレーズを検査することが必
要である。

【０００８】このための方法として、例えば特開平６−
１９６０００号公報には、通常の一括消去後に追加消去
を行うか、または高電圧での追加消去を行ってメモリセ
ルに過剰の消去ストレスを与え、過消去状態となったメ
モリセルをスクリーニングする方法が記載されている。
また、特開平８−３６８９３号公報には、通常の一括消
去後に消去パルスを複数回印加することによって、オー
バーイレーズし易いメモリセルにオーバーイレーズを起
こさせて、これをスクリーニングする方法が記載されて
いる。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た従来の方法では、正常なメモリセルを過消去状態に導
くような異常なメモリセル（以下、異常セルと表す）が
存在する場合、これを検出することはできない。

【００１０】例えば、図２（ａ）に示すようなＮＯＲ型
フラッシュのメモリセルにおいて、ドレイン部分にプロ
セス上の問題により抵抗成分が発生した場合に、このメ
モリセルの消去状態でのＩｄ−Ｖｇ特性は、図２（ｂ）
に実線６３で示すように頭打ちの特性となる。具体的に
は、図２（ａ）の構造において、メタル配線６１とドレ
イン４２のコンタクト部分は、通常、金属等で埋まって
いるが、この部分にプロセス上の問題または劣化によっ
て空洞６２が生じた場合、図２（ｃ）の等価回路に示す
ように、読み出し時にその部分が抵抗６４となってドレ
イン電流Ｉｄが流れ難くなる。その結果、そのメモリセ
ルのＩｄ−Ｖｇ特性が異常となる。なお、図２（ｃ）に
おいて、６５はメモリセルを示す。

【００１１】このような異常セルを含む不揮発性半導体
記憶装置において、全ビットまたはブロック単位で一括
消去する際には、異常セルを消去するために通常よりも
多くの消去パルスを印加する必要があり、結果として正
常なメモリセルを過消去状態に導いてしまうという不具
合が生じる。

【００１２】従って、この場合には、本来、正常なメモ
リセルをスクリーニングするべきではなく、正常なメモ
リセルを過消去状態に導く原因となる、図２（ｃ）に示
したような異常セルをスクリーニングする必要がある。

【００１３】本発明は、このような従来技術の課題を解
決するためになされたものであり、正常なメモリセルを
過消去状態に導くような異常セルを検出することがで
き、正常なメモリセルがスクリーニングされるのを防ぐ
ことができる不揮発性半導体記憶装置およびそのメモリ
セルスクリーニング方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置のメモリセルスクリーニング方法は、半導体基
板上に、フローティングゲートとコントロールゲートを
有する絶縁ゲート型メモリトランジスタからなる複数の
メモリセルがマトリクス状に配置され、各メモリセルを
電気的に書き換え可能であり、かつ、一括消去またはブ
ロック消去が可能な不揮発性半導体記憶装置のメモリセ
ルをスクリーニングする方法であって、メモリセルを一
括消去またはブロック消去した後、メモリセルのコント
ロールゲートに外部電源電圧Ｖｐｐを供給すると共に、
閾値一定の基準値セルのコントロールゲートに内部電源
電圧Ｖｃｃを供給して、該メモリセルに流れるドレイン
電流が該基準値セルに流れるドレイン電流よりも少ない
かまたは同じである場合に異常セルとして検出し、その
ことにより上記目的が達成される。

【００１５】本発明の不揮発性半導体記憶装置のメモリ
セルスクリーニング方法は、半導体基板上に、フローテ
ィングゲートとコントロールゲートを有する絶縁ゲート
型メモリトランジスタからなる複数のメモリセルがマト
リクス状に配置され、各メモリセルを電気的に書き換え
可能であり、かつ、一括消去またはブロック消去が可能
な不揮発性半導体記憶装置のメモリセルをスクリーニン
グする方法であって、メモリセルを一括消去またはブロ
ック消去した後、閾値一定の基準値セルのコントロール
ゲートに内部電源電圧Ｖｃｃを供給すると共に、メモリ
セルのコントロールゲートに調整可能な電圧を供給して
その電圧を調整し、該基準値セルに流れるドレイン電流
および該メモリセルに流れるドレイン電流が等しくなっ
たときに該メモリセルのコントロールゲートに供給され
る電圧値が基準値よりも大きいかまたは同じである場合
に異常セルとして検出し、そのことにより上記目的が達
成される。

【００１６】本発明の不揮発性半導体記憶装置のメモリ
セルスクリーニング方法は、請求項１に記載の不揮発性
半導体記憶装置のメモリセルスクリーニング方法によっ
て異常セルを検出した後、異常とみなされなかったメモ
リセルに対して、該メモリセルに流れるドレイン電流が
基準電流よりも少ない場合には、該メモリセルのコント
ロールゲートに供給する電圧を変化させて、該メモリセ
ルに流れるドレイン電流が前記基準値セルに流れるドレ
イン電流よりも少ないかまたは同じである場合に異常セ
ルとして検出し、そのことにより上記目的が達成され
る。

【００１７】本発明の不揮発性半導体記憶装置のメモリ
セルスクリーニング方法は、請求項１に記載の不揮発性
半導体記憶装置のメモリセルスクリーニング方法によっ
て異常セルを検出した後、異常とみなされなかったメモ
リセルに対して、該メモリセルに流れるドレイン電流が
基準電流よりも低い場合には、該メモリセルのコントロ
ールゲートに供給する電圧を複数回変化させて、各供給
電圧値に対して該メモリセルに流れるドレイン電流の勾
配を算出し、算出された値が基準データよりも小さいか
または同じである場合に異常セルとして検出し、そのこ
とにより上記目的が達成される。

【００１８】本発明の不揮発性半導体記憶装置のメモリ
セルスクリーニング方法は、請求項１乃至請求項４のい
ずれかに記載の不揮発性半導体記憶装置のメモリセルス
クリーニング方法によって異常セルを検出した後、正常
とみなされたメモリセルに対して、過消去不良を起こし
ているか否かを検出することができる。

【００１９】本発明の不揮発性半導体記憶装置は、メモ
リセルのコントロールゲートに、電圧Ｖｐｐを供給する
外部電源または供給電圧調整可能なＤ／Ａコンバータを
選択的に切り替えて接続可能であり、閾値一定の基準値
セルのコントロールゲートに、電圧Ｖｃｃを供給する内
部電源または供給電圧調整可能なＤ／Ａコンバータを選
択的に切り替えて接続可能であり、電源またはコンバー
タの選択と接続をマイクロコードにより制御可能であ
り、電圧供給量を入力ピンにより制御可能であり、その
ことにより上記目的が達成される。

【００２０】以下、本発明の作用について説明する。

【００２１】本発明にあっては、メモリセルを一括消去
またはブロック消去した後、メモリセルのコントロール
ゲートに外部電源電圧Ｖｐｐを供給すると共に、閾値一
定の基準値セルのコントロールゲートに内部電源電圧Ｖ
ｃｃを供給して、メモリセルに流れるドレイン電流が基
準値セルに流れるドレイン電流よりも少ないかまたは同
じである場合に異常セルとして検出する。よって、消去
するために時間がかかり、正常なメモリセルを過消去状
態に導くようなスローイレースセルを検出することが可
能である。メモリセルのコントロールゲートには書き込
み−消去用電源から電圧Ｖｐｐを供給することができ、
基準値セルのコントロールゲートには回路用電源から電
圧Ｖｃｃを供給することができ、メモリセルに流れるド
レイン電流と基準値セルに流れるドレイン電流の比較は
センスアンプにより行うことができる。

【００２２】他の本発明にあっては、メモリセルを一括
消去またはブロック消去した後、閾値一定の基準値セル
のコントロールゲートに内部電源電圧Ｖｃｃを供給する
と共に、メモリセルのコントロールゲートに調整可能な
電圧を供給して、基準値セルに流れるドレイン電流とメ
モリセルに流れるドレイン電流とが等しくなったときに
メモリセルに供給されている電圧値が基準値よりも大き
いかまたは同じである場合に異常セルとして検出する。
よって、消去するために時間がかかり、正常なメモリセ
ルを過消去状態に導くようなスローイレースセルを検出
することが可能である。基準値セルのコントロールゲー
トには回路用の内部電源から電圧Ｖｃｃを供給すること
ができ、供給電圧調整可能なＤ／Ａコンバータを接続す
ることよってメモリセルのコントロールゲートへの供給
電圧を調整することができる。

【００２３】さらに、請求項１に記載の不揮発性半導体
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に供給する電圧Ｖｐｐを変化させて、メモリセルに流れ
るドレイン電流が該基準値セルに流れるドレイン電流よ
りも少ないかまたは同じである場合に異常セルとして検
出する。よって、請求項１や請求項２では検出不可能な
程度の軽い異常についても検出することが可能である。
メモリセルのコントロールゲートには書き込み−消去用
電源から電圧Ｖｐｐを供給することができ、供給電圧調
整可能なＤ／Ａコンバータによって供給電圧Ｖｐｐを変
化させることができる。

【００２４】さらに、請求項１に記載の不揮発性半導体
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に電圧Ｖｐｐとは異なり、かつ互いに異なる電圧を複数
回供給して、各供給電圧値に対して該メモリセルに流れ
るドレイン電流の勾配を算出し、算出された値が基準デ
ータよりも小さいかまたは同じである場合に異常セルと
して検出する。よって、請求項１や請求項２では検出不
可能な程度の軽い異常についても検出することが可能で
ある。メモリセルのコントロールゲートには書き込み−
消去用電源から電圧Ｖｐｐを供給することができ、供給
電圧調整可能なＤ／Ａコンバータによって供給電圧Ｖｐ
ｐを変化させることができる。勾配の算出方法はマイク
ロコードストレージに予め格納しておくことができる。

【００２５】さらに、請求項１乃至請求項４のいずれか
に記載の不揮発性半導体記憶装置のメモリセルスクリー
ニング方法によって異常セルを検出した後、正常とみな
されたメモリセルに対して、過消去不良を起こしている
か否かを検出する。よって、従来のように正常なメモリ
セルをスクリーニングしてしまうことはない。

【００２６】本発明の不揮発性半導体記憶装置にあって
は、メモリセルのコントロールゲートに電圧Ｖｐｐを供
給する外部電源または供給電圧調整可能なＤ／Ａコンバ
ータを選択的に切り替えて接続可能であり、閾値一定の
基準値セルのコントロールゲートに電圧Ｖｃｃを供給す
る内部電源または供給電圧調整可能なＤ／Ａコンバータ
を選択的に切り替えて接続可能である。また、電源また
はコンバータの選択や接続はマイクロコードによって制
御可能であり、電圧供給量は電圧調整用入力ピンで制御
可能である。このようにハード的に構成することで、各
コントロールゲートに供給する電圧を微調整することが
可能である。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００２８】図３（ａ）は不揮発性半導体記憶装置にお
けるデータ読み出し回路の構成の一例を示す図である。
この図において、３２はフローティングゲートおよびコ
ントロールゲートを有する絶縁ゲート型メモリトランジ
スタからなるメモリセル、３３は閾値一定の基準値セル
ＳＲＣである。また、３１はメモリセル３２および基準
値セル３３に流れるドレイン電流Ｉｄ（ＡＲＲ）および
Ｉｄ（ＳＲＣ）の大小を比較するセンスアンプであり、
コンパレータの一種である。基準値セルＳＲＣは、本
来、リードベリファイやプログラムリードの際に使用さ
れるものであり、図３（ｂ）に実線３４で示すような特
性を有し、その閾値ＶＴＨＲは一定とされている。メモ
リセル３２および基準値セル３３のソース側は接地さ
れ、ドレイン側にはセンスアンプ３１および抵抗３５が
接続されてＶｃｃが供給されている。 図４は本実施形
態の不揮発性半導体記憶装置におけるデータ入出力動作
原理を示す図である。この不揮発性半導体記憶装置６０
において、メモリセルアレー６には、図１に示したよう
なフローティングゲート４５およびコントロールゲート
４４を有する絶縁ゲート型メモリトランジスタからなる
メモリセルがマトリクス状に配置されている。また、メ
モリセルアレー６は、その一部（１ビット分）に基準値
セルを含んでおり、基準値セルには回路用電源２１から
ＳＥＬＥＣＴ回路２８を介して書き込み・消去用高電圧
回路１４から電圧が与えられる。

【００２９】メモリセルのコントロールゲート４４はワ
ード線デコーダ４に接続されたワード線に接続され、ド
レイン４２はカラム線デコーダ５およびセンスアンプ８
に接続されたビット線に接続され、ソース４３はソース
線に接続されている。

【００３０】そして、図３（ａ）のメモリセル３２のコ
ントロールゲートには、電圧Ｖｐｐを供給する外部電源
（書き込み消去用電源）２０および供給電圧調整可能な
Ｄ／Ａコンバータ２４をスイッチの切り替えでＳＥＬＥ
ＣＴ回路２５により選択的に接続することができる。ま
た、基準値セル３３のコントロールゲートにも、電圧Ｖ
ｃｃを供給する内部電源（回路用電源）２１および供給
電圧調整可能なＤ／Ａコンバータ２７をスイッチの切り
替えでＳＥＬＥＣＴ回路２８により選択的に接続するこ
とができる。また、電源またはコンバータの選択と接続
はマイクロコードストレージ１３によって制御される。
さらに、電圧の供給量はＶｐｐ電圧調整用入力ピン２３
およびＶｃｃ電圧調整用入力ピン２６によって制御され
る。

【００３１】この不揮発性半導体記憶装置において、カ
スタマーモードでは、書き込み、消去または読み出しの
各コマンドがデータピン１８、アドレスピン１およびコ
ントロールピン１９から入力されると、コマンド情報入
力バッファ１６およびデータラッチ１５を介してコマン
ドステートマシーン１０に入力される。また、アドレス
情報は入力バッファ２およびアドレスラッチ３を介して
インターフェースレジスタ１２に入力される。そして、
インターフェースレジスタ１２を介して書き込み・消去
用高電圧回路１４を立ち上げてメモリセルアレー６に対
して書き込みまたは消去動作を実行する。ここで、入力
されたコマンドがアルゴリズムを使用するコマンドであ
る場合には、ライトステートマシーン１１を用いて、マ
イクロコードストレージ１３に格納してあるカスタマー
アルゴリズムに従ってそのアルゴリズムを実行する。こ
の動作が完了すると、ライトステートマシーン１１によ
り、その結果がステータスレジスタ９に格納される。ユ
ーザーはその結果を出力ＭＵＸ７および出力バッファ１
７を介してデータピン１８から知ることができる。

【００３２】一方、メモリセルをスクリーニングするた
めのテストモードにおいては、マイクロコードストレー
ジ１３に書き込まれたテスト専用のアルゴリズムを実行
することによって、カスタマーモードと同様の経路によ
ってメモリセルアレー６の書き込みおよび消去等の特性
や機能の確認を行うことができる。各コントロールゲー
トへは、供給電圧調整可能なＤ／Ａコンバータをスイッ
チの切り替えで選択および接続できるようにハードウェ
アを構成してあり、選択および接続のアルゴリズムは予
めマイクロコードストレージ１３に格納してあるので、
そのアルゴリズムを実行することにより制御することが
できる。また、電圧の供給量は、Ｖｐｐ電圧調整用入力
ピン２３およびＶｃｃ電圧調整用入力ピン２６によって
制御することができる。

【００３３】このように構成された本実施形態の不揮発
性半導体記憶装置によれば、各コントロールゲートに供
給する電圧を微調整することができる。

【００３４】次に、本発明の不揮発性半導体記憶装置の
メモリセルスクリーニング方法について、実施の形態を
説明する。なお、本発明は、上述したような、各コント
ロールゲートに供給電圧調整可能なＤ／Ａコンバータを
スイッチの切り替えで選択および接続できるようにハー
ドウェアを構成した本発明の不揮発性半導体記憶装置に
限らず、通常の不揮発性半導体記憶装置に対して、電源
やＤ／Ａコンバータを別途接続したり、ソフトウェアに
よってスクリーニングを行うことも可能である。

【００３５】（第１の実施形態）第１の実施形態では、
図３（ａ）に示したデータ読み出し回路において、メモ
リセル３２および基準値セル３３の双方に流れるドレイ
ン電流の大小をセンスアンプ３１で比較することによ
り、異常セルを検出する。

【００３６】まず、図５に示すステップ１において、全
メモリセルを一括消去またはブロック消去する。

【００３７】次に、ステップ２において、メモリセル３
２のコントロールゲートに一定電圧Ｖｐｐを供給すると
共に、基準値セル３３のコントロールゲートに一定電圧
Ｖｃｃを供給する。ここでは、メモリセル３２のコント
ロールゲートに図４に示した書き込み−消去用電源２０
から電圧Ｖｐｐを供給し、基準値セル３３のコントロー
ルゲートには回路用電源２１から電圧Ｖｃｃを供給する
ことができる。本実施形態では、Ｖｐｐは図６に示すＶ
２、Ｖｃｃは図６に示すＶ３に設定する。なお、Ｖ２お
よびＶ３の設定基準は特に限定しないが、例えば、Ｖ２
＝６．１Ｖ、Ｖ２＝６．５Ｖというように、必ずＶ２＜
Ｖ３となるように設定する。

【００３８】次に、ステップ３において、全メモリセル
のデータを順次読み出す。このとき、図３（ａ）に示し
たデータ読み出し回路において、メモリセル３２に流れ
るドレイン電流Ｉｄ（ＡＲＲ）および基準値セル３３に
流れるドレイン電流Ｉｄ（ＳＲＣ）が読み込まれる。

【００３９】次に、ステップ４において、Ｉｄ（ＡＲ
Ｒ）およびＩｄ（ＳＲＣ）を比較し、Ｉｄ（ＡＲＲ）＞
Ｉｄ（ＳＲＣ）であればＰＡＳＳ（正常）、Ｉｄ（ＡＲ
Ｒ）≦Ｉｄ（ＳＲＣ）であればＦＡＩＬ（異常）として
異常セルを検出する。ここでは、メモリセルに流れるド
レイン電流と基準値セルに流れるドレイン電流とを図４
に示したセンスアンプ８により比較することができる。
基準値セルＳＲＣは閾値一定であるので、これに図６に
示すＶｃｃ＝Ｖ３を供給した場合に流れる電流Ｉｄ（Ｓ
ＲＣ）は一定である。また、正常なメモリセルの消去特
性は図６に示すＡＲＲ３”１”であり、この場合にはＩ
ｄ（ＡＲＲ３）＞Ｉｄ（ＳＲＣ）となるのでＰＡＳＳと
判定する。一方、メモリセルの消去特性が図６に示すＡ
ＲＲ１（異常程度大）であった場合には、Ｉｄ（ＡＲ
Ｒ）＜Ｉｄ（ＳＲＣ）となるのでテストはＦＡＩＬと判
定し、このメモリセルを異常セルとする。

【００４０】以上により、消去するために時間がかか
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、全メモリセルアレイに対して良否判断を行うが、異
常セルのアドレスはＩ／Ｏ（入出力）レジスタ（図４で
はインターフェースレジスタ１２）で記憶することがで
きるので、ＥＣＲ（エラーキャッチラム）が常備されて
いないような安価なテスター（不揮発性半導体記憶装置
専用テスター）によってもテスト可能である。なお、こ
のような専用テスターでは、一般に、電圧供給電流測
定、電流供給電圧測定および書き込み消去用読みだし時
間測定等を行うことができる。

【００４１】（第２の実施形態）第２の実施形態では、
図３（ａ）に示したデータ読み出し回路において、メモ
リセル３２および基準値セル３３の双方に流れるドレイ
ン電流が等しくなったときにメモリセルのコントロール
ゲートに供給されている電圧値の大小から、異常セルを
検出する。

【００４２】まず、図７に示すステップ１において、全
メモリセルを一括消去またはブロック消去する。

【００４３】次に、ステップ２において、基準値セル３
３のコントロールゲートに電圧Ｖｃｃを供給すると共
に、メモリセル３２のコントロールゲートに電圧Ｖｐｐ
を供給する。ここでは、基準値セル３３のコントロール
ゲートには図４に示した回路用電源２１から電圧Ｖｃｃ
を供給し、メモリセル３２のコントロールゲートには書
き込み・消去用電源２０から電圧Ｖｐｐを供給すること
ができる。本実施形態では、Ｖｐｐは図６に示すＶ２、
Ｖｃｃは図６に示すＶ３に設定する（但し、Ｖ２＜Ｖ
３）。そして、全メモリセルのデータを順次読み出す。
このとき、図３（ａ）に示したデータ読み出し回路にお
いて、メモリセル３２に流れるドレイン電流Ｉｄ（ＡＲ
Ｒ）および基準値セル３３に流れるドレイン電流Ｉｄ
（ＳＲＣ）が読み込まれる。

【００４４】次に、ステップ３において、Ｉｄ（ＡＲ
Ｒ）＝Ｉｄ（ＳＲＣ）となるようにＶｐｐを調整する。
ここでは、Ｖｐｐ電圧調整用入力ピン２３およびＤ／Ａ
コンバータ２４によってＶｐｐを調整することができ
る。

【００４５】次に、ステップ４において、Ｖｐｐ＜Ｖ２
であればＰＡＳＳ（正常）、Ｖｐｐ≧Ｖ２であればＦＡ
ＩＬ（異常）として異常セルを検出する。例えば、正常
なメモリセルの消去特性は図６に示すＡＲＲ３”１”で
あり、このときにＩｄ（ＡＲＲ３）＝Ｉｄ（ＳＲＣ）と
なるようにＶｐｐを調整するとＶｐｐ＜Ｖ２となるので
ＰＡＳＳと判定する。一方、メモリセルの消去特性が図
６に示すＡＲＲ１（異常程度大）であった場合には、Ｉ
ｄ（ＡＲＲ）＝Ｉｄ（ＳＲＣ）となるようにＶｐｐを調
整すると図６に示すようにＶｐｐ＝Ｖ２＋ΔＶ＞Ｖ２と
なるのでテストはＦＡＩＬと判定し、このメモリセルを
異常セルとする。

【００４６】以上により、消去するために時間がかか
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、本実施形態では、異常セルの不良アドレスを記憶す
るための記憶容量は必要であるが、実施形態１のように
電流値と電圧値の両方を見る必要がなく、Ｉｄ（ＡＲ
Ｒ）＝Ｉｄ（ＳＲＣ）とした後のＶｐｐ電圧値の結果次
第で判断できるため、実施形態１に比べて記憶容量が少
なくてもよいという利点がある。

【００４７】（第３の実施形態）第３の実施形態では、
図３（ａ）に示したデータ読み出し回路に加えて、図８
に示すようにメモリセル３２に流れるドレイン電流が基
準電流Ｉｄ（Ｒ）よりも高いか低いかを判定できる判定
手段５１を設けている。そして、実施形態１と同様に異
常セルを検出後、異常とみなされなかったメモリセルに
対して、上記判定手段５１によってドレイン電流が基準
電流よりも少ないと判定された場合に、メモリセルのコ
ントロールゲートに供給する電圧Ｖｐｐを変化させて、
再度、メモリセル３２および基準値セル３３の双方に流
れるドレイン電流の大小をセンスアンプ５４で比較する
ことにより、異常セルを検出する。なお、図８におい
て、５２、５３は抵抗である。

【００４８】まず、図９に示すステップ１からステップ
４を、実施形態１において図５に示したステップ１から
ステップ４と同様に行い、異常セルを検出する。

【００４９】次に、異常とみなされなかったメモリセル
に対して、ステップ５において、Ｉｄ（ＡＲＲ）および
Ｉｄ（Ｒ）を比較し、Ｉｄ（ＡＲＲ）＞Ｉｄ（Ｒ）であ
ればＰＡＳＳ（正常）、Ｉｄ（ＡＲＲ）≦Ｉｄ（Ｒ）で
あればステップ６に進む。ここでは、上記判定手段５１
によりＩｄ（ＡＲＲ）およびＩｄ（Ｒ）を比較すること
ができる。

【００５０】次に、ステップ６において、基準値セル３
３のコントロールゲートに一定電圧Ｖｃｃを供給すると
共に、メモリセル３２のコントロールゲートに供給する
電圧Ｖｐｐを変化させる。ここでは、基準値セル３３の
コントロールゲートには図４に示した回路用電源２１か
ら電圧Ｖｃｃを供給し、メモリセル３２のコントロール
ゲートに供給する電圧はＶｐｐ電圧調整用入力ピン２３
およびＤ／Ａコンバータ２４によってＶｐｐを変化させ
ることができる。本実施形態では、Ｖｐｐは図６に示す
Ｖ１、Ｖｃｃは図６に示すＶ３に設定する。なお、Ｖ１
の設定基準は特に限定しないが、例えば、Ｖ１＝５．９
Ｖ、Ｖ２＝６．１Ｖというように、必ずＶ１＜Ｖ２＜Ｖ
３となるように設定する。

【００５１】次に、ステップ７において、全メモリセル
のデータを順次読み出す。このとき、図８に示したデー
タ読み出し回路において、メモリセル３２に流れるドレ
イン電流Ｉｄ（ＡＲＲ）および基準値セル３３に流れる
ドレイン電流Ｉｄ（ＳＲＣ）が読み込まれる。

【００５２】次に、ステップ８において、Ｉｄ（ＡＲ
Ｒ）およびＩｄ（ＳＲＣ）を比較し、Ｉｄ（ＡＲＲ）＞
Ｉｄ（ＳＲＣ）であればＰＡＳＳ（正常）、Ｉｄ（ＡＲ
Ｒ）≦Ｉｄ（ＳＲＣ）であればＦＡＩＬ（異常）として
異常セルを検出する。例えば、正常なメモリセルの消去
特性は図６に示すＡＲＲ３”１”であり、このときにＶ
ｐ＝Ｖ１に再設定して再度テストを行うと、Ｉｄ（ＡＲ
Ｒ３）’＞Ｉｄ（ＳＲＣ）でとなるのでＰＡＳＳと判定
する。一方、メモリセルの消去特性が図６に示すＡＲＲ
２（異常程度小）であった場合には、Ｖｐｐ＝Ｖ２とす
るとＩｄ（ＡＲＲ２）＞Ｉｄ（ＳＲＣ）であるのでステ
ップ４はパスであるが、Ｉｄ（ＡＲＲ２）＜Ｉｄ（Ｒ）
である。よって、ステップ６においてＶｐ＝Ｖ１に再設
定して再度テストを行い、図６に示すようにＩｄ（ＡＲ
Ｒ２）≦Ｉｄ（ＳＲＣ）となった場合には、テストはＦ
ＡＩＬと判定し、このメモリセルを程度は軽いが異常セ
ルとする。

【００５３】以上により、消去するために時間がかか
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、本実施形態では、実施形態１および実施形態２では
検出不可能な程度の軽い異常セルをも検出することがで
きる。

【００５４】（第４の実施形態）第４の実施形態では、
図８に示した読み出し回路において、実施形態１と同様
に異常セルを検出後、異常とみなされなかったメモリセ
ルに対して、判定手段５１によってドレイン電流が基準
電流よりも少ないと判定された場合に、メモリセルのコ
ントロールゲートに供給する電圧Ｖｐｐを複数回変化さ
せて、供給電圧値に対するドレイン電流の勾配値を算出
し、その勾配値の大小から異常セルを検出する。

【００５５】まず、図１０に示すステップ１からステッ
プ４を、実施形態１において図５に示したステップ１か
らステップ４と同様に行い、異常セルを検出する。

【００５６】次に、異常とみなされなかったメモリセル
に対して、ステップ５において、Ｉｄ（ＡＲＲ）および
Ｉｄ（Ｒ）を比較し、Ｉｄ（ＡＲＲ）＞Ｉｄ（Ｒ）であ
ればＰＡＳＳ（正常）、Ｉｄ（ＡＲＲ）≦Ｉｄ（Ｒ）で
あればステップ６に進む。ここでは、上記判定手段５１
によりＩｄ（ＡＲＲ）およびＩｄ（Ｒ）を比較すること
ができる。

【００５７】次に、ステップ６において、メモリセル３
２のコントロールゲートに供給する電圧Ｖｐｐを複数回
変化させる。ここでは、メモリセル３２のコントロール
ゲートに供給する電圧をＶｐｐ電圧調整用入力ピン２３
およびＤ／Ａコンバータ２４によってＶｐｐを変化させ
ることができる。このＶｐｐは、Ｖ２に対して±０．１
Ｖ〜０．２Ｖ程度に設定することができる。本実施形態
では、Ｖｐｐを６．２Ｖ、６．３Ｖおよび６．４Ｖに設
定する。

【００５８】次に、ステップ７において、全メモリセル
のデータを順次読み出す。このとき、図８に示したデー
タ読み出し回路において、メモリセル３２に流れるドレ
イン電流としてＩｄ（６．２Ｖ）、Ｉｄ（６．３Ｖ）お
よびＩｄ（６．４Ｖ）が読み込まれる。

【００５９】次に、ステップ８において、供給電圧値に
対するドレイン電流の勾配値ΔＩ／ΔＶを算出する。こ
こで、Ｖｐｐおよびこれに対するＩｄの値等は、図４に
示すステータスレジスタ９により記憶し、順次インクリ
メントおよびデクリメントを行うことができる。また、
勾配の算出方法はマイクロコードスロレージ１３に予め
格納しておき、アルゴリズムを実効することにより制御
することができる。

【００６０】次に、ステップ９において、ΔＩ／Ｖと基
準データを比較し、ΔＩ／Ｖ＞基準データであればＰＡ
ＳＳ（正常）、ΔＩ／Ｖ≦基準データであればＦＡＩＬ
（異常）として異常セルを検出する。例えば、メモリセ
ルの消去特性が図６に示すＡＲＲ２（異常程度小）であ
った場合には、Ｖｐｐ＝Ｖ２とするとＩｄ（ＡＲＲ２）
＞Ｉｄ（ＳＲＣ）であるのでステップ４はパスである
が、Ｉｄ（ＡＲＲ２）＜Ｉｄ（Ｒ）である。よって、ス
テップ７においてＶｐ＝Ｖ２±（０．１Ｖ〜０．２Ｖ）
程度、複数回設定してこれに対するＩｄ（ＡＲＲ２）を
測定して、ΔＶに対するΔＩから勾配ΔＩ／ΔＶを算出
する。そして、結果がΔＩ／Ｖ≦基準データとなった場
合には、テストはＦＡＩＬと判定し、このメモリセルを
程度は軽いが異常セルとする。

【００６１】以上により、消去するために時間がかか
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、本実施形態でも、実施形態１および実施形態２では
検出不可能な程度の軽い異常セルをも検出することがで
きる。さらに、本実施形態では、消去特性の勾配によっ
て良否判断を行うため、実施形態３よりも確実にスクリ
ーニングを行うことができる。

【００６２】上記第１の実施形態〜第４の実施形態にお
いて、正常（ＰＡＳＳ）とみなされたメモリセルに対し
て、過消去不良（オーバーイレース）を起こしているか
否かを判定すれば、従来のように正常なメモリセルをス
クリーニングしてしまうことはない。このオーバーイレ
ースの検出は、公知のオーバーイレース検出法を用いて
行うことができ、例えば特開平６−１９６０００号公報
や特開平８−３６８９３号公報に記載されているような
方法を用いることができる。

【００６３】

【発明の効果】以上詳述したように、本発明によれば、
メモリセルのコントロールゲートに外部電源電圧Ｖｐｐ
を供給すると共に、基準値セルのコントロールゲートに
内部電源電圧Ｖｃｃを供給し、メモリセルと基準値セル
双方に流れるドレイン電流の大小を比較することによ
り、消去するために時間がかかり、正常なメモリセルを
過消去状態に導くようなスローイレースセルを検出する
ことができる。また、全メモリセルアレイにて良否判断
を行うが、不良アドレスをＩ／Ｏレジスタを用いて記憶
することができるので、ＥＣＲが常備されていない安価
なテスターでもテスト可能である。

【００６４】また、他の本発明によれば、基準値セルの
コントロールゲートに内部電源電圧Ｖｃｃを供給すると
共に、メモリセルのコントロールゲートに調整可能な電
圧を供給し、基準値セルとメモリセル双方に流れるドレ
イン電流が等しくなったときにメモリセルのコントロー
ルゲートに供給されている電圧値の大小から、消去する
ために時間がかかり、正常なメモリセルを過消去状態に
導くようなスローイレースセルを検出することができ
る。また、この場合、請求項１に記載の発明と同等と判
定基準ながら、請求項１よりも記憶容量を必要としない
メリットがある。

【００６５】さらに、請求項１に記載の不揮発性半導体
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に供給する電圧Ｖｐｐを変化させて、メモリセルと基準
値セル双方に流れるドレイン電流の大小を比較すること
により、請求項１および請求項２に記載の発明では検出
不可能な程度の軽い異常セルをも検出することができ
る。

【００６６】さらに、請求項１に記載の不揮発性半導体
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に電圧Ｖｐｐとは異なり、かつ互いに異なる電圧を複数
回供給して、各供給電圧値に対して該メモリセルに流れ
るドレイン電流の勾配を算出し、算出された値の大小か
ら、請求項１および請求項２に記載の発明では検出不可
能な程度の軽い異常セルをも検出することができる。さ
らに、請求項３の発明よりも確実にスクリーニングを行
うことができる。

【００６７】さらに、請求項１〜請求項４の不揮発性半
導体記憶装置のメモリセルスクリーニング方法によって
異常セルを検出した後、正常とみなされたメモリセルに
対して、過消去不良を起こしているか否かを検出するこ
とにより、従来のように正常なメモリセルをスクリーニ
ングしてしまうことはない。

【００６８】本発明の不揮発性半導体記憶装置によれ
ば、メモリセルのコントロールゲートに電圧Ｖｐｐを供
給する外部電源および供給電圧調整可能なＤ／Ａコンバ
ータを選択的に切り替えて接続することができ、閾値一
定の基準値セルのコントロールゲートに電圧Ｖｃｃを供
給する内部電源および供給電圧調整可能なＤ／Ａコンバ
ータを選択的に切り替えて接続することができる。ま
た、電源またはコンバータの選択や接続はマイクロコー
ドによって制御することができ、電圧供給量は電圧調整
用入力ピンで制御することができる。このようにハード
的に構成することで、各コントロールゲートに供給する
電圧を微調整することができる。

【図面の簡単な説明】

【図１】（ａ）はフラッシュメモリのメモリセルの断面
構造を示す図であり、（ｂ）はメモリセルのＩｄ−Ｖｇ
特性の一般的な例を示す図であり、（ｃ）は閾値ＶＴＨ
の分布の一例を示す図である。

【図２】（ａ）はフラッシュメモリのメモリセルの異常
例を説明するための図であり、（ｂ）はそのメモリセル
のＩｄ−Ｖｇ特性を示す図であり、（ｃ）はその等価回
路を示す図である。

【図３】（ａ）は不揮発性半導体記憶装置のデータ読み
出し回路構成の一例を示す図であり、（ｂ）は消去時、
書き込み時およびＳＲＣのＶＴＨを示す図である。

【図４】実施形態に係る不揮発性半導体記憶装置におけ
るデータ入出力動作を説明するための図である。

【図５】実施形態１に係る不揮発性半導体記憶装置のメ
モリセルスクリーニング方法を説明するためのフローチ
ャートである。

【図６】メモリセルの消去時のＩｄ−Ｖｇ特性を示す図
である。

【図７】実施形態２に係る不揮発性半導体記憶装置のメ
モリセルスクリーニング方法を説明するためのフローチ
ャートである。

【図８】実施形態に係る不揮発性半導体記憶装置におい
て、メモリセルに流れるドレイン電流が基準電流Ｉｄ
（Ｒ）よりも高いか低いかを判定する手段を備えたデー
タ読み出し回路構成を示す図である。

【図９】実施形態３に係る不揮発性半導体記憶装置のメ
モリセルスクリーニング方法を説明するためのフローチ
ャートである。

【図１０】実施形態４に係る不揮発性半導体記憶装置の
メモリセルスクリーニング方法を説明するためのフロー
チャートである。

【符号の説明】

１ アドレスピン ２、１６ 入力バッファ ３ アドレスラッチ ４ ワード線デコーダ ５ カラム線デコーダ ６ メモリセルアレイ ７ 出力ＭＵＸ ８、３１、５４ センスアンプ ９ ステータスレジスタ １０ コマンドステートマシーン １１ ライトステートマシーン １２ インターフェースレジスタ １３ マイクロコードストレージ １４ 書き込み・消去用高電圧回路 １５ データラッチ １７ 出力バッファ １８ データピン １９ コントロールピン ２０ 書き込み・消去用電源 ２１ 回路用電源 ２２ グランド ２３ Ｖｐｐ電圧調整用入力ピン ２４、２７ Ｄ／Ａコンバータ ２５、２８ ＳＥＬＥＣＴ回路 ２６ Ｖｃｃ電圧調整用入力ピン ３２、６５ メモリセル ３３ 基準値セル ３４ 基準値セルの特性 ３５、５２、５３、６４ 抵抗 ４１ 基板 ４２ ドレイン ４３ ソース ４４ コントロールゲート ４５ フローティングゲート ４６、４７ 絶縁膜 ５１ 判定手段 ６０ 不揮発性半導体記憶装置 ６１ メタル配線 ６２ 空洞 ６３ メモリセルの特性異常

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、フローティングゲート
   とコントロールゲートを有する絶縁ゲート型メモリトラ
   ンジスタからなる複数のメモリセルがマトリクス状に配
   置され、各メモリセルを電気的に書き換え可能であり、
   かつ、一括消去またはブロック消去が可能な不揮発性半
   導体記憶装置のメモリセルをスクリーニングする方法で
   あって、 メモリセルを一括消去またはブロック消去した後、メモ
   リセルのコントロールゲートに外部電源電圧Ｖｐｐを供
   給すると共に、閾値一定の基準値セルのコントロールゲ
   ートに内部電源電圧Ｖｃｃを供給して、該メモリセルに
   流れるドレイン電流が該基準値セルに流れるドレイン電
   流よりも少ないかまたは同じである場合に異常セルとし
   て検出する不揮発性半導体記憶装置のメモリセルスクリ
   ーニング方法。
2. 【請求項２】 半導体基板上に、フローティングゲート
   とコントロールゲートを有する絶縁ゲート型メモリトラ
   ンジスタからなる複数のメモリセルがマトリクス状に配
   置され、各メモリセルを電気的に書き換え可能であり、
   かつ、一括消去またはブロック消去が可能な不揮発性半
   導体記憶装置のメモリセルをスクリーニングする方法で
   あって、 メモリセルを一括消去またはブロック消去した後、閾値
   一定の基準値セルのコントロールゲートに内部電源電圧
   Ｖｃｃを供給すると共に、メモリセルのコントロールゲ
   ートに調整可能な電圧を供給してその電圧を調整し、該
   基準値セルに流れるドレイン電流および該メモリセルに
   流れるドレイン電流が等しくなったときに該メモリセル
   のコントロールゲートに供給される電圧値が基準値より
   も大きいかまたは同じである場合に異常セルとして検出
   する不揮発性半導体記憶装置のメモリセルスクリーニン
   グ方法。
3. 【請求項３】 請求項１に記載の不揮発性半導体記憶装
   置のメモリセルスクリーニング方法によって異常セルを
   検出した後、 異常とみなされなかったメモリセルに対して、該メモリ
   セルに流れるドレイン電流が基準電流よりも少ない場合
   には、該メモリセルのコントロールゲートに供給する電
   圧を変化させて、該メモリセルに流れるドレイン電流が
   前記基準値セルに流れるドレイン電流よりも少ないかま
   たは同じである場合に異常セルとして検出する不揮発性
   半導体記憶装置のメモリセルスクリーニング方法。
4. 【請求項４】 請求項１に記載の不揮発性半導体記憶装
   置のメモリセルスクリーニング方法によって異常セルを
   検出した後、 異常とみなされなかったメモリセルに対して、該メモリ
   セルに流れるドレイン電流が基準電流よりも低い場合に
   は、該メモリセルのコントロールゲートに供給する電圧
   を複数回変化させて、各供給電圧値に対して該メモリセ
   ルに流れるドレイン電流の勾配を算出し、算出された値
   が基準データよりも小さいかまたは同じである場合に異
   常セルとして検出する不揮発性半導体記憶装置のメモリ
   セルスクリーニング方法。
5. 【請求項５】 請求項１乃至請求項４のいずれかに記載
   の不揮発性半導体記憶装置のメモリセルスクリーニング
   方法によって異常セルを検出した後、正常とみなされた
   メモリセルに対して、過消去不良を起こしているか否か
   を検出する不揮発性半導体記憶装置のメモリセルスクリ
   ーニング方法。
6. 【請求項６】 請求項１乃至請求項５のいずれかに記載
   の不揮発性半導体記憶装置のメモリセルスクリーニング
   方法によりスクリーニングされる不揮発性半導体記憶装
   置であって、 メモリセルのコントロールゲートに、電圧Ｖｐｐを供給
   する外部電源または供給電圧調整可能なＤ／Ａコンバー
   タを選択的に切り替えて接続可能であり、閾値一定の基
   準値セルのコントロールゲートに、電圧Ｖｃｃを供給す
   る内部電源または供給電圧調整可能なＤ／Ａコンバータ
   を選択的に切り替えて接続可能であり、電源またはコン
   バータの選択と接続をマイクロコードにより制御可能で
   あり、電圧供給量を入力ピンにより制御可能である不揮
   発性半導体記憶装置。