JPH06196000A - 不揮発性半導体記憶装置のスクリーニング方法 - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリに特有の不良モードである
過消去のスクリーニングを効率的に実施し、信頼性を向
上することを目的とする。 【構成】 通常の消去テストにおいては、一括消去Ｓ３
と、それに続くＣＢテストＳ４による過消去不良判定、
ブランクチェックＳ５によるＰＡＳＳ／ＦＡＩＬ判定を
実施しているが、通常の一括消去Ｓ３の後、追加の消去
Ｓ９，Ｓ１０を行い、その後上記ＣＢテスト、及びブラ
ンクチェックを実施することにより、消去時のストレス
を強くし、過消去ビットを検出しやすくする。 【効果】 過消去傾向を潜在的に有するビットの早期、
かつ完全スクリーニングができ、不揮発性半導体記憶装
置の信頼性が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体記憶装
置のスクリーニング方法に関し、特にフローティングゲ
ートを有し、電気的に書き込み、及び消去が可能な半導
体不揮発性メモリ、特にフラッシュメモリと呼ばれるメ
モリのテスト方法に関するものである。

【０００２】

【従来の技術】一般に電気的に書き換え可能な半導体不
揮発性メモリの１つとしてフラッシュメモリがある。こ
のメモリには一括消去型（全ビットを同時に消去するタ
イプ）のもの、あるいはブロック消去型（例えば５１２
Ｋビットごとに消去するタイプで、この消去単位は必ず
しも一定でない）のものがあり、バイト単位での書き換
えはできないが、１個のメモリトランジスタで１個（１
ｂｉｔ）のメモリセルを構成できるため、安価な半導体
不揮発性メモリとなりうるものである。このため、磁気
ディスクに置き換わる記憶装置として大いに注目されて
いる。

【０００３】このフラッシュメモリのメモリセル断面構
造を図２(a) に示す。図において、１はＰ型基板、２，
３はＮ+ 拡散層であり、それぞれこのメモリセルのドレ
インとソースである。ドレイン２はマトリクス内ではビ
ット線と接続されており、ソース３はソース線と接続さ
れている。４はコントロールゲートであり、マトリクス
内ではワード線と接続されている。５はフローティング
ゲートであり、周囲を絶縁膜により囲まれた状態になっ
ているので、書き込みにより電子を捕獲すると、電源を
ＯＦＦした後も電子を保持することができる一方で、消
去により電子を放出することができる。６はフローティ
ングゲート５とＰ型基板１間の絶縁膜であり、酸化膜で
形成され、通常１００オングストローム（１０ｎｍ）程
度の膜厚をしており、トンネル酸化膜とも呼ばれる。こ
れは消去時にトンネル現象を用いて、フローティングゲ
ート５内の電子をソース３に放出するからである。７は
コントロールゲート４とフローティングゲート５間の絶
縁膜であり、通常は２００オングストローム（２０ｎ
ｍ）以上の膜厚に形成されている。今後、説明にあた
り、図中、それぞれドレイン２，ソース３，コントロー
ルゲート４に加える電圧をＶD ，ＶS そしてＶG と表す
ものとし、ドレイン２からソース３に流れる電流をＩD
と表す。

【０００４】図２(b) に図２(a) のメモリトランジスタ
のＩD −ＶG 特性の一般的な例を示す。まず、消去状態
のメモリトランジスタのしきい値（しきい値は以後ＶTH
と表す）はＶTHE と表される。メモリトランジスタに書
き込みを行う場合、ソース３は接地電位とし、ドレイン
２とコントロールゲート４をどちらもソース３に対し正
の高電位を加える。このとき、ソース３とドレイン２間
の基板１の絶縁膜６との界面付近にチャネルが形成され
て電流が流れる時、ドレイン２の空乏層領域においてホ
ットエレクトロンが発生する。このホットエレクトロン
はコントロールゲート４に加えた正の電位のために発生
する電界の影響を受けて、フローティングゲート５側へ
引き寄せられ捕獲される。このようにして、フローティ
ングゲート５内に捕獲された電子により書き込み後のメ
モリトランジスタのＶTHはＶTHE よりも高い状態ＶTHP
となる。

【０００５】一旦書き込まれたメモリトランジスタを消
去し、消去状態ＶTHE にする場合、コントロールゲート
４を接地電位にし、これに対しドレイン２をフローティ
ングな状態、または接地電位にし、ソース３は接地電位
に対し正の高電圧を加える。これにより、フローティン
グゲート５内に捕獲されていた電子がトンネル現象によ
りソース３側へ引き抜かれるため消去が行われ、消去後
のメモリトランジスタのＶTHはＶTHE へとシフトし、図
２(b) のＶTHE のレベルへともどる。この時、マトリク
ス内のメモリトランジスタにつながるソース線が全て電
気的に接続されているならば全てのメモリトランジスタ
のソース３に同時に正の高電位が加わるために一括消去
が行われることとなる。マトリクス内のメモリトランジ
スタがいくつかのブロックに分割されていて、即ちソー
ス３が複数のメモリトランジスタを電気的に接続してい
て、かつ各ブロックのソース線が分離されていれば、ブ
ロックごとの消去（ブロック消去）が可能となる。

【０００６】図３にかかる一括消去あるいはブロック消
去を行う従来の不揮発性半導体記憶装置（フラッシュメ
モリ）の一例を示す。図において、複数のメモリトラン
ジスタがマトリクス状に配置されており、各メモリトラ
ンジスタのドレインはビット線ＢＬj （ｊ＝０〜ｎ）に
接続され、コントロールゲートはワード線ＷＬi （ｉ＝
０〜ｍ）に接続され、ソースは共通のソース線Ｓに接続
されている。通常の読みだしでは、ソース線Ｓは接地電
位ＶSである。

【０００７】ここではアドレス信号を入力信号とし、そ
のアドレス信号に応じた出力がワードラインＷＬi にそ
れぞれ接続される。アドレスデコーダ回路ＸＤi の出力
部分回路の電源となる回路２０も示している。この電源
回路２０において、Ｖccは読み出し用外部電源（通常は
５．０Ｖ）で、Ｖppは書き込み／消去用外部電源（通常
１２Ｖ）であり、入力端子１０は読み出し制御信号が入
力される端子である。読み出し制御信号１０が“Ｌ”の
時、トランジスタＴ10がＯＮ、トランジスタＴ11がＯＦ
Ｆとなり、書き込み／消去用外部電源電圧Ｖppが出力さ
れ、一方、読み出し制御信号１０が“Ｈ”の時、トラン
ジスタＴ10がＯＦＦ、トランジスタＴ11がＯＮとなり、
読み出し用外部電源電圧Ｖccが出力されて、選択された
ワードラインＷＬi の電圧となる。従って、読み出し
時、選択されたメモリのコントロールゲート電圧は読み
出し用外部電源電圧Ｖccとなる。

【０００８】通常、製品規格は、読み出し用外部電源電
圧Ｖccに対しては５．０Ｖ±１０％が一般的であるた
め、４．５Ｖ≦Ｖcc≦５．５Ｖの範囲内でメモリは書き
込まれた状態、及び消去された状態にしておく必要があ
る。このため、図２(b) におけるＶTHP とＶTHE は５．
５Ｖ＜ＶTHP ，ＶTHE ＜４．５Ｖとなるが、製品がマー
ジンを持って安定動作するためには５．０Ｖ±２０％以
上の実力を持っていることが一般的である。つまり、
６．０Ｖ＜ＶTHP ，ＶTHE ＜４．０Ｖとなる。但し、Ｖ
THE についてはさらに０Ｖ＜ＶTHE ＜４．０Ｖという条
件が必要となる。なぜなら、各メモリトランジスタはド
レイン側が共通のビット線ＢＬj に接続されているた
め、消去後のあるメモリトランジスタのＶTHが負のレベ
ル（０Ｖより低電位）になると、該メモリトランジスタ
のワード線が接地レベルとなる非選択状態にあったとし
ても該メモリトランジスタは常にＯＮ状態となるため
に、これにより同一ビットライン上につながる他のメモ
リトランジスタの読み出しを妨げてしまうからである。
これを過消去状態と呼ぶ。

【０００９】上述のようにフラッシュメモリは一括消去
形であり、全ビット（あるいはブロック単位）を同時に
電気的に消去する構成になっている。例えば、１Ｍ（メ
ガ）ビットのメモリ容量を備えた製品であれば、約１０
０万個のメモリトランジスタを同時に消去するわけであ
る。実際には上記約１００万個のメモリトランジスタの
消去特性にはバラツキがある。つまり、消去が速いもの
もあれば遅いものもあり、そのしきい値ＶTHの分布が０
Ｖから４．０Ｖの範囲内にあれば全ビット良好に消去で
きることになる。そのしきい値ＶTHの分布の一例を図４
(a) に示す。図において、領域Ａは書き込み領域であ
り、ＶTHP の一例を示している。領域Ｂは製品規格領域
である。領域Ｃは消去領域であり、ＶTHE の一例を示し
ている。領域Ｄは過消去領域であり、メモリが正常に動
作するためにはＶTHE がこの領域内に存在することは禁
止されている。

【００１０】以上のように構成されるフラッシュメモリ
の製造工程、特に出荷前テスト（これにはウエハテスト
も含まれるものとする）において、消去に関するテスト
の手順を図５のフローチャートに示す。図に示したとお
り、消去テストに関しては、消去用の電圧をＶppにセッ
ト（ステップＳ１）した後、消去信号を入力（ステップ
Ｓ２）することにより一括（またはブロック）消去（ス
テップＳ３）を行ない、ＣＢテスト（カラムビットテス
ト）と呼んでいるテスト手法（ステップＳ４）により、
過消去傾向のビット、つまり図４(a) の領域Ｄに含まれ
るようなビットを不良として取り除く。なおＣＢテスト
については、後で詳しく説明する。

【００１１】次に全てのビットに対してブランクチェッ
ク（ステップＳ５）と呼ばれる読みだしテストを行な
い、消去後のメモリのしきい値ＶTHE が図４(a) の領域
Ｃに含まれているかどうかをチェックする。ＶTHE が０
Ｖ以上４Ｖ以下（領域Ｃ）であれば、正常に消去された
ものとしてＰＡＳＳと判定する（ステップＳ６）が、Ｖ
THE が４Ｖより大きいビットが存在すれば、消去不良と
判定する（ステップＳ７）。ここでＶTHE が０Ｖ近辺に
なっているメモリトランジスタの消去特性について考え
ると、ＶTHE ≒約０Ｖであるようなメモリトランジスタ
は上記テスト方法によれば、一応ＰＡＳＳではあるが、
特性的には過消去状態になりやすい恐れがある。このた
め製造方法工程中、特に出荷前テストのなるべく初期の
段階で正常ビットと区別する必要がある。

【００１２】さらに、過消去状態のメモリトランジスタ
を効率的に検出するための手法として、現在よく利用さ
れている読み出し方法について説明をする。このテスト
方法では通常のバイト単位の読み出し方法と異なり、全
てのワード線ＷＬi （ｉ＝０〜ｍ）を非選択状態、つま
り接地電位とし、ビット線ＢＬj （ｊ＝０〜ｎ）を順次
リード（読出し）する。これにより過消去状態のメモリ
トランジスタを検出することができる。これを図６のメ
モリアレイの一部を示したものにより説明する。

【００１３】今、ワード線ＷＬ1 ，ＷＬ2 を非選択、ビ
ット線ＢＬ1 を選択、ビット線ＢＬ2 を非選択とする
と、対象となるメモリトランジスタＭ11，Ｍ21は２個と
も正常なメモリトランジスタであるのでＯＦＦであり、
ビット線ＢＬ1 には電流が流れない。一方、ビット線Ｂ
Ｌ1 を非選択、ビット線ＢＬ2 を選択とすると、対象と
なるメモリトランジスタＭ21，Ｍ22のうちＭ22が過消去
のためビット線ＢＬ2 に電流が流れる。このようにし
て、もし過消去状態のメモリトランジスタＭ22が存在す
ると、対応するビット線ごとに不良として検出できるも
のである。このテスト方法を仮にカラムビット（Column
Bit）テストと呼ぶこととし、以後ＣＢテストと呼ぶこ
ととする。

【００１４】

【発明が解決しようとする課題】以上のように構成され
た従来のフラッシュメモリでは、製造バラツキのために
生じる過消去傾向のメモリトランジスタをスクリーニン
グすることにより、消去特性上の信頼性を十分に確保し
なければならないが、これまではこうしたスクリーニン
グ手法は特になく、スクリーニングは行われていなかっ
た。

【００１５】この発明は上記のような問題点を解消する
ためになされたもので、過消去傾向にあるメモリトラン
ジスタを早期に発見し、不良のスクリーニングを行うこ
とにより、信頼性の高いフラッシュメモリを提供するこ
とのできる不揮発性半導体記憶装置のスクリーニング方
法を得ることを目的とする。

【００１６】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置のスクリーニング方法は、通常の一括消
去動作の後、その後のカラムビットテストの動作の前
に、追加の消去工程を設けてメモリセルに消去ストレス
を過剰に与え、その後にカラムビットテストを実施する
ことにより、過消去メモリトランジスタをまず検出して
過消去不良をスクリーニングするようにし、以後は続く
ブランクチェックテストで消去不良を検出しＰＡＳＳ／
ＦＡＩＬを判定するようにしたものである。

【００１７】また、この発明に係る不揮発性半導体記憶
装置のスクリーニング方法は、一括消去動作を実施する
際の消去電圧を、従来の電圧よりも高電圧に設定し、そ
の後にカラムビットテストを実施するようにすることに
より、メモリセルにカラムビットテストの前に消去スト
レスを過剰に与え、過消去不良をカラムビットテストで
まずスクリーニングし、以後は続くブランクチェックテ
ストで消去不良を検出しＰＡＳＳ／ＦＡＩＬを判定する
ようにしたものである。

【００１８】

【作用】この発明の方法においては、１回の消去ではス
クリーニングされない過消去傾向のメモリトランジスタ
を追加消去により、過消去状態になりやすくしてスクリ
ーニングすることができる。

【００１９】またこの発明の方法においては、一括消去
動作における消去時の電界を強くしてより強い消去を行
うことにより、過消去傾向のメモリトランジスタをスク
リーニングすることができる。

【００２０】

【実施例】

実施例１．図１は本発明の第１の実施例による不揮発性
半導体記憶装置のスクリーニング方法のフローチャート
を示す図である。図１において、「追加消去信号入
力」，「追加消去」と記されたステップが、本実施例１
における過消去状態検出のためのテストステップＳ９，
Ｓ１０であり、この後にＣＢテスト（ステップＳ４）を
実施することにより過消去メモリトランジスタをまず検
出（ステップＳ６）し、上記ＣＢテストに続くブランク
チェックテスト（ステップＳ５）で消去不良を検出し、
ＰＡＳＳ（ステップ８）／ＦＡＩＬ（ステップＳ７）を
判定する。ここで、追加消去（ステップＳ１０）は例え
ば通常の消去テストと同条件で行ってもよいし、消去時
間を長くすることでより強い消去ストレスを加えるよう
にしてもよい。いずれの場合も消去の際の電界ストレス
の継続時間が通常のテストよりも追加分だけ余分に印加
されるため、過消去になりやすいメモリトランジスタに
充分な電気的ストレスを加えることが可能であり、ＣＢ
テスト（ステップＳ４）で過消去傾向のメモリトランジ
スタをスクリーニングすることができる。

【００２１】このような本第１の実施例では、追加消去
（ステップＳ１０）の効果により、過消去傾向のメモリ
トランジスタのしきい値ＶTHE をさらに低電圧側に分布
させることができる。この状態を図４(a) との比較のた
め図４(b) に示す。図４(b)の破線で示したものが追加
消去後のしきい値ＶTHE の分布曲線であり、領域Ｄ側に
移動したメモリトランジスタは上述のＣＢテスト（ステ
ップＳ４）によりこれを検出することができる。

【００２２】このような本実施例１の不揮発性半導体記
憶装置では、通常の一括消去動作の後、その後の消去ベ
リファイ動作の前に追加の消去工程を設け、これにより
メモリセルに消去ストレスを過剰に与え、過消去不良を
ＣＢテストによりスクリーニングするようにしたので、
１回の消去ではスクリーニングされない過消去傾向のメ
モリトランジスタをスクリーニングすることができる効
果がある。

【００２３】実施例２．図７は本発明の第２の実施例に
よる不揮発性半導体記憶装置のスクリーニング方法のフ
ローチャートを示す図である。図７において、「High−
Ｖppセット」と記されたステップが、本実施例２におけ
る過消去状態検出のためのステップＳ１１であり、この
後に消去信号入力（ステップＳ２）、及び一括（または
ブロック）消去（ステップＳ３）を行った後、上記実施
例１と同様に、ＣＢテスト（ステップＳ４）を実施して
過消去メモリトランジスタをまず検出（ステップＳ６）
し、上記ＣＢテストに続くブランクチェックテスト（ス
テップＳ５）で消去不良を検出し、ＰＡＳＳ（ステップ
８）／ＦＡＩＬ（ステップＳ７）を判定することによ
り、上記実施例１と同様に、過消去傾向のメモリトラン
ジスタをスクリーニングすることができる。ここで、Hi
gh−Ｖppセット時には、Ｖppは通常の消去時電圧、即ち
製品規格の消去電圧（例えば１２Ｖ）よりも高いことが
必要であるが、他の条件は通常と同一であってもよい。
具体的にはＶpp＝１３．０Ｖ〜１５．０Ｖとすれば良
い。この場合、消去動作時に各メモリトランジスタに印
加される電界が強くなるために、消去の度合が強くな
り、図４(b) と同様のしきい値電圧ＶTHE の分布を得る
ことができ、この後にＣＢテストを行うことにより過消
去メモリトランジスタを検出することができる。

【００２４】このような本実施例２の方法によれば、一
括消去動作を実施する際の消去電圧を、従来の電圧より
も高電圧に設定し、これによりメモリセルに消去ストレ
スを過剰に与え、過消去不良をＣＢテストにおいてスク
リーニングするようにしたので、より強い消去を行うこ
とにより、過消去傾向のメモリトランジスタをスクリー
ニングすることができる効果がある。

【００２５】

【発明の効果】以上のように、この発明にかかる不揮発
性半導体記憶装置のスクリーニング方法によれば、通常
の消去の後に追加の消去工程を設け、その後過消去メモ
リのスクリーニングを行うようにした、あるいは消去テ
スト時の消去電圧を従来電圧よりも高電圧に設定してそ
の後過消去メモリのスクリーニングを行うようにしたの
で、フラッシュメモリに特有の過消去状態、ならびにそ
の傾向を持つメモリトランジスタを効率的に検出するこ
とができ、過消去に関して十分にスクリーニングを実施
可能となり、不揮発性半導体記憶装置の信頼性を大きく
高めることができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による不揮発性半導体記
憶装置のスクリーニング方法を示すフローチャート図。

【図２】一般の不揮発性半導体メモリの断面図（図(a)
）、及び該不揮発性メモリのＩD −ＶG 特性を示す図
（図(b) ）。

【図３】従来のフラッシュメモリの構成図。

【図４】従来のフラッシュメモリのＶccに対する各動作
領域とＶTH分布を示す図（図(a) ）、及び本発明の実施
例１によるフラッシュメモリのＶTH分布を示す図（図
(b) ）。

【図５】従来のフラッシュメモリの消去テストのフロー
チャート図。

【図６】従来の過消去メモリトランジスタによる不良発
生メカニズムを説明するための図。

【図７】本発明の第２の実施例による不揮発性半導体記
憶装置のスクリーニング方法を示すフローチャート図。

【符号の説明】

１０ 読み出し信号 ２０ 電源回路 １ Ｐ型基板 ２ ドレイン（Ｎ+ 拡散層） ３ ソース（Ｎ+ 拡散層） ４ コントロールゲート ５ フローティングゲート ６ フローティングゲート−基板間絶縁膜 ７ コントロール−フローティングゲート間絶縁膜 Ｓ１ Ｖppに消去電圧（１２Ｖ）セット Ｓ２ 消去信号入力 Ｓ３ 一括（またはブロック）消去 Ｓ４ カラムビットテスト Ｓ５ ブランクチェックテスト Ｓ６ 過消去不良（ＦＡＩＬ）判定 Ｓ７ 消去不良（ＦＡＩＬ）判定 Ｓ８ ＰＡＳＳ判定 Ｓ９ 追加消去信号入力 Ｓ１０ 追加消去 Ｓ１１ High−Ｖpp（１３〜１５Ｖ）セット ＷＬi （ｉ＝０〜ｍ） ワード線 ＢＬj （ｊ＝０〜ｎ） ビット線 Ｓ ソース線 ＶS 接地電位 ＸＤi アドレスデコーダ回路 ２０ 電源回路 Ｖcc 読み出し用外部電源 Ｖpp 書き込み／消去用外部電源 １０ 読み出し制御信号 Ｔ10，Ｔ11 トランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成され、マトリクス状
   に配置されたフローティングゲート、及びコントロール
   ゲートを有する絶縁ゲート型メモリトランジスタからな
   る電気的に書き換え、及び一括消去が可能な不揮発性半
   導体記憶装置のスクリーニング方法であって、 一括消去動作と、その後のカラムビットテスト動作との
   間において、追加消去動作を行ってメモリセルに消去ス
   トレスを過剰に与え、その後のカラムビットテスト動作
   において過消去不良をスクリーニングすることを特徴と
   する半導体不揮発性記憶装置のスクリーニング方法。
2. 【請求項２】 半導体基板上に形成され、マトリクス状
   に配置されたフローティングゲート、及びコントロール
   ゲートを有する絶縁ゲート型メモリトランジスタからな
   る電気的に書き換え、及び一括消去が可能な不揮発性半
   導体記憶装置のスクリーニング方法であって、 一括消去動作を実施する際、予め定められた消去電圧よ
   りもさらに高電圧の消去電圧を与えることによりメモリ
   セルに消去ストレスを過剰に与え、その後のカラムビッ
   トテスト動作において過消去不良をスクリーニングする
   ことを特徴とする不揮発性半導体記憶装置のスクリーニ
   ング方法。