JPH0684400A

JPH0684400A - 不揮発性半導体記憶装置

Info

Publication number: JPH0684400A
Application number: JP7029193A
Authority: JP
Inventors: Hideo Kato; 藤秀雄加; Masamichi Asano; 野正通浅; Yasutaka Uchigane; 金恭隆内
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1992-03-31
Filing date: 1993-03-29
Publication date: 1994-03-25

Abstract

(57)【要約】（修正有）【目的】オーバーイレーズ状態のメモリセルの適正動
作を確認する。【構成】テストモードにおいて、行デコーダはいずれ
の行線も選択せず、各メモリセルのソースはグランドレ
ベルにされる。オーバーイレーズされたメモリセルが存
在する場合には、そのセルはデプレッション化している
ことから、デプレッション化に応じて導通し、この導通
に基づく列線の電位変化により、オーバーイレーズされ
たメモリセルの存在が検出される。また、ソースバイア
ス手段は、テストに適したテスト電位を各セルのソース
に加える。これにより、各セルは、擬似的に（正）方向
へシフトしたしきい値が検出され、オーバーイレーズ状
態がより適正に検出される。また、最も消去の速いメモ
リセルのしきい値が予め決めた値となるまで消去され、
高速なアクセスが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に電気的にデータの書き換えが可能な不揮
発性メモリセルのイレーズ状態のテスト及び動作の適正
化に着目してなされた不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】電気的に記憶データを消去し、新たなデ
ータを再び書き込みできるＲＯＭは、ＥＥＰＲＯＭ（Ｅ
ｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄ
ＰｒｇｒａｍｍａｂｌｅＲＯＭ）として知られてい
る。このＥＥＰＲＯＭは記憶内容を消去する時に、ＥＰ
ＲＯＭとは異なり、紫外線を用いる必要がない。したが
って、ボード上に実装した状態で、電気的に、データの
消去や書き換えを行なうことができる。このため、非常
に自由度が高く使い易いので、各種制御用機器やメモリ
カード等に需要が急増している。

【０００３】図９〜図１２はかかる従来の半導体記憶装
置のメモリセルの構造図を示す。図９はパターン平面
図、図１０は図９のＡ−Ａ’線断面図、図１１は図９の
Ｂ−Ｂ’線断面図、図１２は図９のメモリセルの等価回
路構成図である。これらの図に示すように、Ｐ型基板１
３上にはフィールド酸化膜２０が形成されている。この
膜２０により囲まれた領域上に、厚さ約１００オングス
トローム程度のゲート絶縁膜１８を介して、第１層目の
多結晶シリコンからなる浮遊ゲート１１が形成されてい
る。そのゲート１１上には、絶縁膜１９を介して、第２
層目の多結晶シリコンからなる制御ゲート１２が形成さ
れている。絶縁膜１９は、例えば、Ｏ−Ｎ−Ｏ構造（Ｏ
ｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）の３層構造と
なっており、厚さは酸化膜換算で約２００オングストロ
ームである。制御ゲート１２はメモリセルのワード線と
して使用される。

【０００４】また、浮遊ゲート１１および制御ゲート１
２の両側のＰ型基板１３上には、Ｎ⁺型拡散層からなる
ソース１４およびドレイン１５が形成されている。ドレ
イン１５領域にはコンタクトホール１６が開口されてい
る。アルミニウム層からなるデータ線１７が、このコン
タクトホール１６を介して、ドレイン１５と接続されて
いる。なお、図１２に示す等価回路では制御ゲート１２
をＣＧで、ソース１４をＳで、ドレイン１５をＤでそれ
ぞれ示している。

【０００５】以上のような構成において、次にその動作
を説明する。データ消去時には、ソース１４に消去電圧
としての１２Ｖを印加し、ドレイン１５をフローティン
グ状態とし、制御ゲート１２を０Ｖとする。これによ
り、薄いゲート絶縁膜１８を介して、浮遊ゲート１１と
ソース１４との間に高電圧が印加される。これにより、
ファウラーノルトハイムのトンネル効果により、浮遊ゲ
ート１１中の電子がソース１４に放出され、データが消
去される。大容量メモリＬＳＩにおいては、各ビット毎
にソース１４を独立にすることはチップサイズの関係で
できない。このため、全チップ一括して消去するか、あ
るいは、メモリセルをいくつかのブロックに分割して、
ブロック単位で消去している。

【０００６】一方、データ書き込み時には、ドレイン１
５に約６Ｖ、ソース１４に０Ｖ、制御ゲート１２に１２
Ｖを印加する。これにより、ドレイン１５近傍でインパ
クトアイオナイゼーションが起こり、電子が浮遊ゲート
１１に注入される。つまり、データの書き込みが行なわ
れる。

【０００７】また、データの読み出し時には、ドレイン
１５を１Ｖ、ソース１４を０Ｖ、制御ゲート１２を５Ｖ
とする。これにより、浮遊ゲート１１中の電子の有無に
基づいて、”０”または”１”のデータが得られる。

【０００８】さて、メモリセルのデータの消去は、浮遊
ゲート１１中の電子を、ソース１４に高電圧１２Ｖを印
加して、ソース１４側に引き抜くことにより行なわれる
のは先に述べた通りである。すなわち、浮遊ゲート１１
とソース１４との電界により、トンネル電流が流れ、消
去が行なわれる。

【０００９】ここで問題となってくるのは、電界のばら
つきによる消去特性のばらつきである。電界のばらつき
を決める要因となるのは、ゲート絶縁膜１８のばらつき
や、浮遊ゲート１１とソース１４とのオーバーラップ長
（図３にＸｊｓで示す）のばらつき等種々の原因があ
る。したがって、ソース１４にある電圧を一定時間印加
しても、電界が強いセルと弱いセルが発生することか
ら、消去特性に差を生じ、消去状態に分布を生じる。つ
まり、消去のスピードが速いセルと遅いセルが生じる。

【００１０】図１３の消去特性図は、消去したときのメ
モリセルの閾値の分布を示したものである。図１３の横
軸には制御ゲート１２の電圧Ｖｇを示し、縦軸にはドレ
イン１５の電流Ｉｄを示している。図１３からも明らか
なように、消去の早いセルと消去の遅いセルの間には消
去分布が発生する。つまり、メモリＬＳＩ等を消去状態
とする場合に、消去分布で一番遅いセルが消去されるま
で消去を続けると、消去の早いセルはオーバーイレーズ
されてしまう。これにより、制御ゲート１２の電圧Ｖｇ
が０Ｖでも、リーク電流が流れてしまう状態になる。つ
まり、オーバーイレーズ状態が発生すると、メモリセル
の閾値電圧が負となり、デプレッション化が生じ、制御
ゲート１２が０レベルであってもオンして電流を流し、
リーク電流の原因となってしまう。

【００１１】図１４は、オーバーイレーズ状態となった
メモリセルが存在する場合の、メモリＬＳＩの動作を説
明するための回路図である。図１４において、行デコー
ダ２３は行線ＷＬ１〜ＷＬｍをアクセスする。列デコー
ダ２２は列線ＢＬ１〜ＢＬｎをアクセスする。そして、
行線ＷＬ１〜ＷＬｍと列線ＢＬ１〜ＢＬｎの交点近傍に
は、メモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎがマト
リックス状に配置される。ここで、メモリセルＭｍｎは
オーバーイレーズによりデプレッション化したセルとす
る。列線ＢＬ１〜ＢＬｎにはデータ読み出し用にセンス
増幅器ＳＡが接続されている。

【００１２】以上のような構成において、列デコーダ２
２により列線ＢＬｎが選択され、行デコーダ２３により
行線ＷＬ１に５Ｖ、ＷＬｍに０Ｖの電圧が印加されると
する。このときには、選択されるべきメモリセルは、メ
モリセルＭ１ｎとなる。ここで、メモリセルＭ１ｎが”
０”を書き込んだセルであるとする。このときには、ビ
ット線ＢＬｎには電流は流れないはずである。しかし、
選択されていないメモリセルＭｍｎは、その制御ゲート
が０Ｖであるにも関わらず、リーク電流Ｉｌを流してし
まう。このため、センス増幅器ＳＡは、メモリセルＭ１
ｎのデータを”１”として誤って読み出してしまう。つ
まり、選択された列線ＢＬ１〜ＢＬｎにオーバーイレー
ズ状態のメモリセルが存在すると、そのセルが行線ＷＬ
１〜ＷＬｎにより選択されているか否かに関わらず常に
リーク電流が流れてしまい、センス増幅器ＳＡは常に”
１”を読み出してしまうことになる。つまり、オーバー
イレーズ状態のメモリセルが存在する列線ＢＬ１〜ＢＬ
ｎにつながるセルのデータは正しく読み出しできなくな
ってしまう。

【００１３】したがって、メモリセルがオーバーイレー
ズしてデプレッション化しているか否かをテストするこ
とは、メモリＬＳＩの動作信頼性を確保する上で非常に
重要である。また、一般的にＥＥＰＲＯＭは、メモリカ
ード等の使用状況から、データの書き換え回数を１０の
４乗乃至５乗回保証する必要がある。これだけデータの
書き換えを繰り返すと、酸化膜中に電子がトラップさ
れ、次第に書き換え特性が劣化する。これに対して、メ
モリＬＳＩチップのテスト時に、１０の４乗乃至５乗回
の書き換えを実施していたのでは、テスト時間がかかり
すぎて、意味のないテストになってしまう。したがっ
て、オーバーイレーズしているかどうかをテストする時
に、どの程度のマージンを見込むかは非常に重要なポイ
ントとなる。

【００１４】従来、オーバーイレーズ状態にあるかどう
かをテストする方法として、米国特許第４，８４１，４
８２号及び第４，８６０，２６１号明細書等に示される
ものが知られている。これらは、オーバーイレーズ状態
が発生しているか否かをテストする場合に、マージンを
持たせるために、ワード線の電位を、例えば、０．５Ｖ
程度浮かせている。この電圧状態で、リーク電流が流れ
るかどうかをテストすることにより、リード時には非選
択ワード線を０Ｖにすることから、０．５Ｖのマージン
を得ることができる。

【００１５】この場合の問題点としては、メモリセルＬ
ＳＩを製造した時には、消去状態時のメモリセルＬＳＩ
の閾値分布は、２Ｖ程度のもの、あるいは３Ｖ程度のも
の等種々のものがあるということである。一方、消去し
たメモリセルの閾値と、そのメモリＬＳＩのアクセス時
間の間には密接な関係がある。より低い閾値となるまで
消去すれば、リード時に動作電流を大きなものとできる
ことから、より高速に動作させることができる。ここ
で、消去時に消去されたと判断する閾値を、メモリセル
の閾値分布を２Ｖ程度と考え、且つマージン０．５Ｖを
見込んで、２．５Ｖにしたとする。実際のメモリセルＬ
ＳＩ製造時の消去閾値分布は３Ｖ程度までばらつく。こ
のため、３Ｖの分布を持つＬＳＩチップができたとする
と、２．５Ｖまで消去するとテスト時にはリーク電流が
流れ、不良チップとなってしまう。したがって、低い閾
値電圧まで消去するということは不良チップを増やして
しまい、製造コストが高くなってしまうという問題があ
る。また、閾値の大きなチップを想定して、より高めの
閾値で消去レベルを設定すると、今度は、リード時の動
作電流が取れなくなり、高速化ができないという問題が
ある。

【００１６】以上のように、従来の半導体記憶装置に
は、メモリセルを低い閾値となるように消去することが
できないため、高速化に不向きであり、動作マージン向
上の妨げとなっていた。

【００１７】また、従来ＬＳＩチッブでしきい値Ｖｔｈ
をモニターするときは、図１５に示すような構成を用い
ていた。この構成において、しきい値Ｖｔｈ測定テスト
モードにおいては、信号Ｉcellが“１”となり、トラン
ジスタ１０１がオン状態となり、トランジスタ１０２が
オフ状態となる。これにより、センスアンプ回路１０３
とメモリセルＭＣのビット線が非導通状態となり、Ｉ／
Ｏパッド１０４とメモリセルＭＣのビット線ＢＬが接続
状態となる。このようにして、メモリセルＭＣのドレイ
ンＤにはＩ／Ｏパッド１０４から電圧を印加し、ゲート
にはローデコーダ１０５を介して外部電源Ｖｐｐから電
圧を印加していた。そして、選択されたワードラインＷ
Ｌの電位を、外部電源Ｖｐｐを変化させることにより変
えていた。

【００１８】ここで、Ｖｐｐ／Ｖｃｃ切り換え回路１０
７は、書き込み時には高電圧の外部電源Ｖｐｐを、リー
ド時には電源電圧Ｖｃｃを、切り換えてローデコーダ１
０５の最終段バッファのＰチャネルトランジスタ１０５
Ａの１端に供給する。また、トランジスタ１０８は、し
きい値Ｖｔｈ測定テストモード時に、Ｖｐｐ／Ｖｃｃ切
り換え回路１０７の出力と、外部電源Ｖｐｐとを切り換
えるものである。ここでトランジスタ１０８のゲート
に、昇圧回路１０９からの出力が加えられているのは、
メモリセルＭＣへ印加するドレイン電圧が、しきい値Ｖ
ｔｈ落ちするのを防ぐためである。図中、１１０はカラ
ムデコーダ、１１１はそれによって選択されるトランジ
スタ、１１２はメモリセルアレイ、１１３は出力回路で
ある。

【００１９】次に図１５における従来の問題点を説明す
る。

【００２０】消去後のしきい値電圧分布が図１６のよう
に０〜Ｖ２迄分布したとする。このとき、メモリセルＭ
Ｃに印加するゲート電圧を変えるために、外部電源Ｖｐ
ｐを変化させる。外部電源Ｖｐｐの電圧が、ローデコー
ダ１０５で使用しているＰチャネルトランジスタ１０５
Ａのしきい値電圧以下に下がると、Ｐチャネルトランジ
スタ１０５Ａがオフしてしまう。Ｐチャネルトランジス
タ１０５Ａがオフすると、ワードラインＷＬ（１）はフ
ローティング状態となり、正確な電圧をメモリセルＭＣ
のゲートに印加することができない。

【００２１】即ち、Ｐチャネルトランジスタ１０５Ａの
しきい値電圧ＶｔｈをＶ１とすると、図１６に示すメモ
リセルＭＣのしきい値分布のうちの、０〜Ｖ１（Ｖ）の
しきい値電圧を持つメモリセルの分布を測定することは
できない。

【００２２】このように、メモリセルの信頼性上もっと
も重要なポイントとなる、過消去したセルのしきい値分
布を測定できず、メモリＬＳＩの評価上大きな問題であ
る。

【００２３】

【発明が解決しようとする課題】上記したように、従来
はメモリセルのしきい値が適切な値となるようにイレー
ズするのが困難であり、さらにしきい値電圧を適正に測
定することができなかった。

【００２４】本発明は、上記に鑑みてなされたもので、
その目的は、過消去セルの動作の適正化及び過消去セル
のしきい値測定の適正化にある。

【００２５】

【課題を解決するための手段】本発明の第１の不揮発性
半導体記憶装置は、電気的に書き込み、消去可能な不揮
発性メモリセルの複数を、ほぼマトリクス状に配列した
メモリセルアレイと、前記メモリセルのうちのある行方
向に並ぶもののゲートに共通に接続された行線の複数
と、前記メモリセルのうちの各列方向に並ぶもののドレ
インに共通に接続された列線の複数と、前記行線の任意
のものを選択する行デコーダと、前記列線の任意のもの
を選択する列デコーダと、前記メモリセルのソースに電
圧を印加するソースバイアス手段と、を備え、さらに、
前記行デコーダは、前記メモリセルがオーバーイレーズ
状態にあるかどうかをテストするテストモードにおい
て、前記行線のいずれも選択しない非選択状態となるも
のとして構成される。

【００２６】本発明の第２の装置は、電気的に書き込
み、消去可能な不揮発性メモリセルの複数を、ほぼマト
リクス状に配列したメモリセルアレイと、前記メモリセ
ルのうちのある行方向に並ぶもののゲートに共通に接続
された行線の複数と、前記メモリセルのうちの各列方向
に並ぶもののドレインに共通に接続された列線の複数
と、前記行線の任意のものを選択する行デコーダと、前
記列線の任意のものを選択する列デコーダと、前記メモ
リセルに電圧を印加するソースバイアス手段と、選択さ
れた前記メモリセルから前記列線に読み出されたデータ
をセンス、増幅するセンス手段と、前記列線とデータ出
力パッドとの間に接続され、前記メモリセルのしきい値
電圧を測定するテストモードにおいて導通する、第１ト
ランスジスタと、前記列線と前記センス手段との間に接
続され、前記テストモードにおいて非導通状態となる、
第２トランジスタと、を備え、前記ソースバイアス手段
は、前記テストモードにおいては、前記テストモード以
外のモード時とは異なる、テストに適した電位を前記ソ
ースに印加可能なものとして構成される。

【００２７】本発明の第３の装置は、電気的に書き込
み、消去可能な不揮発性メモリセルの複数を、ほぼマト
リクス状に配列したメモリセルアレイと、前記メモリセ
ルのうちのある行方向に並ぶもののゲートに共通に接続
された行線の複数と、前記メモリセルのうちの各列方向
に並ぶもののドレインに共通に接続された列線の複数
と、前記行線の任意のものを選択する行デコーダと、前
記列線の任意のものを選択する列デコーダと、前記メモ
リセルのソースに電圧を印加するソースバイアス手段
と、を備え、前記メモリセルの消去に当り、前記メモリ
セルのしきい値の分布幅に応じて消去し、その分布幅に
拘わりなく、最も消去の速いメモリセルのしきい値が予
め決めた低い値となるように消去するものとして構成さ
れている。

【００２８】

【作用】第１の発明において、テストモードにおいて
は、行デコーダはいずれの行線も選択せず、且つ、各メ
モリセルのソースはグランドレベルにされる。この状態
において、オーバーイレーズされたメモリセルが存在す
る場合には、そのセルはデプレッション化していること
から、デプレッション化に応じて導通する。この導通に
基づく列線の電位変化により、逆に、オーバーイレーズ
されたメモリセルが存することが検出される。

【００２９】第２の発明において、テストモードにおい
ては、ソースバイアス手段は、テストに適したテスト電
位を各セルのソースに加える。つまり、各セルのしきい
値は、上記テスト電位によって、ある方向、例えば、正
方向にシフトする。これにより、各セルは、擬似的に
（正）方向へシフトしたしきい値が検出される。これに
より、オーバーイレーズ状態がより適正に検出される。

【００３０】第３の発明において、メモリセルのしきい
値の分布幅に拘わりなく、最も消去の速いメモリセルの
しきい値が予め決めた値となるまで消去される。これに
より、分布幅の狭い装置においては、従来よりも高速な
アクセスが可能となる。

【００３１】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１は本発明の一実施例に係る半導体記憶装
置の回路図である。図１に示すように、行線ＷＬ１〜Ｗ
Ｌｎと列線ＢＬ１〜ＢＬｎに、マトリックス状に配置さ
れたメモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎが接続
されている。これらのセルの各ソースは、ソーススイッ
チング回路２５の出力端子Ｖｓｓ＊に接続されている。
列線ＢＬ１〜ＢＬｎに接続されたセンス増幅器ＳＡに
は、出力回路２４が接続され、信号の読み出しを行なっ
ている。メモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎの
各ゲートは、行毎に、行線ＷＬ１〜ＷＬｎに接続され、
各ドレインは、列毎に、列線ＢＬ１〜ＢＬｎに接続され
ている。列線ＢＬ１〜ＢＬｎは、ゲートが列デコーダ２
２の出力信号線ＣＬ１〜ＣＬｎによって制御されるエン
ハンスメント型の列線選択トランジスタＴｒ１〜Ｔｒｎ
を介して、共通接続点Ｎ１０に接続されている。この共
通接続点Ｎ１０はセンス増幅器ＳＡに接続されている。
センス増幅器ＳＡは、メモリセルＭ１１〜Ｍ１ｎ、Ｍｍ
１〜Ｍｍｎのデータを検知、増幅して、出力回路２４を
経て、外部に出力する。センス増幅器ＳＡは、基準とな
るダミーセルを用いる形式の回路ではなく、ビット線の
振幅を増幅した後にデータの検知にインバータを用いる
形式の回路を用いている。

【００３２】以上のような構成において、次にその動作
を説明する。まず、この半導体記憶装置をテストする場
合は、オーバーイレーズ状態にあるかどうかをテストす
るため、行デコーダ２３は出力を全て非選択状態、つま
り全てのワード線ＷＬ１〜ＷＬｍをグランドレベルとす
る。さらに、ソーススイッチング回路２５にテスト信号
ｔｅｓｔを与えることにより、ソーススイッチング回路
２５の出力端子Ｖｓｓ＊をグランドレベル（＝０Ｖ）と
する。その結果、メモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜
Ｍｍｎのソース端子もグランドレベルに固定される。こ
の状態で、列デコーダ２２により、列線ＢＬ１〜ＢＬｎ
を順次切り替えて選択し、このときのセンス増幅器ＳＡ
からのデータを読み出す。これより、オーバーイレーズ
状態のメモリセルが存在するか否かを検出することがで
きる。すなわち、オーバーイレーズ状態のメモリセル
が、選択された列線ＢＬ１〜ＢＬｎに接続されている
と、オーバーイレーズメモリセルの閾値電圧は負でデプ
レッション化しているため、選択した列線にリーク電流
が流れる。本来は、列線ＢＬ１〜ＢＬｎは充電されて、
センス増幅器ＳＡから出力回路２４を通じて取り出され
る出力は”０”となっているはずである。しかし、上記
のリーク電流のために、出力回路２４からは”１”が出
力されることになる。このテストを通じて不良と判定さ
れたＬＳＩチップは工程から除去するのは当然である。

【００３３】次に、リード状態では、ソーススイッチン
グ回路２５に与えられていたテスト信号ｔｅｓｔをオフ
とすることにより、その出力端子Ｖｓｓ＊を０．５Ｖ程
度にバイアスする。これにより、メモリセルのソース
は、０．５Ｖ程度バイアスされることになる。このよう
にすることで、オーバーイレーズ状態にされたメモリセ
ルに対しても、より多くの動作マージンを確保すること
ができる。

【００３４】次に、図２の説明図に従って上述した動作
マージンについて説明する。図２（ａ）は消去時の時間
依存性を示すもので、横軸が時間ｔｅｗ、縦軸が閾値Ｖ
ｔｈをそれぞれ示す。また同図（ｂ）は従来のテスト方
法による閾値の分布を示すもので、横軸がゲート電圧Ｖ
ｇ、縦軸がドレイン電流Ｉｄをそれぞれ示すものであ
る。また、同図（ｃ）は本実施例の半導体記憶装置を用
いてのテスト方法による閾値の分布を示すもので、横軸
がゲート電圧Ｖｇ、縦軸がドレイン電流Ｉｄをそれぞれ
示すものである。

【００３５】さて、実際のＬＳＩレベルでは消去時に消
去の早いセルと消去の遅いセルで分布が存在することに
ついては先にも説明した通りである。図２（ａ）は消去
時の時間依存性を示す実験データであるが、消去の早い
セルと消去の遅いセルの閾値電圧の時間的変化を示して
いる。ここで重要なポイントは、従来の半導体記憶装置
を用いてのテストでは、消去されたと判断されていた最
も遅いメモリセルの閾値電圧が３．５Ｖとなった時、最
も早いメモリセルは０．５Ｖまで消去されていてその分
布幅は３Ｖにも達するということである。これに対し
て、本実施例の半導体記憶装置を用いたテストでは閾値
電圧が更に低い状態で消去できるため、その分布幅は小
さくなる。つまり、２．５Ｖまで消去すると最も速いメ
モリセルの閾値は０Ｖとなり、その分布幅は２．５Ｖと
なり従来の半導体記憶装置によるテスト方式と比較して
分布幅は小さくなっている。この時の状態が、図２
（ｂ）、（ｃ）にメモリセルのデート電圧Ｖｇ対ドレイ
ン電流Ｉｄ特性として示されている。

【００３６】次に、図２（ｃ）の特性について、更に詳
細に説明する。消去時に曲線Ａの特性を持つメモリセル
の存在するＬＳＩチップはゲート電圧が０Ｖ、ソース電
圧０Ｖのテスト状態でリーク電流が流れるために、工程
中で除去することができるので問題はない。これに対し
て、問題となるのは曲線Ｂに示すような特性を持つメモ
リセルが存在する場合である。閾値電圧は０．２Ｖ程度
であるため、行線ＷＬ１〜ＷＬｎをグランドレベルにし
てリーク電流を測定するテストでは、メモリセルはオフ
しているためリーク電流は流れず、除去することはでき
ない。通常ＥＥＰＲＯＭには、１０の４乗〜５乗回程度
の書き込み、消去サイクルを保証しなければならない。
０．２Ｖ程度の閾値を持つメモリセルは書き込み、消去
サイクル共に絶縁膜等の劣化が起こった場合、０．５Ｖ
程度の閾値電圧を有するメモリセルよりデプレッション
化し易く、リーク電流が流れる可能性があり、その信頼
性を保証できない。

【００３７】これに対して、本発明の半導体記憶装置で
は、このようなメモリセルに対してもその動作の信頼性
を保証するために、通常のリード状態の場合はソースス
イッチング回路２５の出力端子Ｖｓｓ＊を０．５Ｖにし
てメモリセルのソースにバイアスを印加することによ
り、閾値電圧を見掛け上高くして動作マージンを上げて
いる。

【００３８】一般的に、この現象は基板効果として知ら
れており、回路設計上極めて重要な特性である。すなわ
ち、基板がソースに対して逆方向にバイアスされている
時、基板とチャンネル間の空乏層は広がり、その中の電
荷量も増える。このため、チャンネルを形成するのに必
要なゲート電界は増加し、見掛け上閾値電圧も増加す
る。このような効果を利用すると、図２（ｂ）に示すよ
うに、閾値電圧が０．２Ｖ程度のメモリセルも、そのソ
ースに０．５Ｖ程度の電圧を印加すれば、見掛け上０．
８Ｖ程度まで閾値電圧をシフトすることができる。ま
た、非選択のゲート電圧は０Ｖであるので、ソース電圧
に対してゲート電圧は相対的に−０．５Ｖ印加したこと
になる。このため、デプレッション化してリーク電流を
流す点までの電圧差が開き、動作マージンが増加する。
また、消去の遅いメモリセルの閾値電圧も、２．５Ｖか
ら、ソースにバイアスを印加することで、３Ｖ程度にな
る。ここで重要な点は、従来の半導体記憶装置を用いた
テストでは消去の一番遅いメモリセルの閾値電圧は３．
５Ｖであったのに対して、本実施例の半導体記憶装置を
用いたテストで得られるメモリセルの閾値は３Ｖにな
り、従来よりも低くなる点である。すなわち、リード動
作を行なわせた場合に、より多くの動作電流を流すこと
ができ、高速動作を可能にすることができる。

【００３９】図３は図１の構成におけるソーススイッチ
ング回路２５の一例を示す回路図である。図３にも示す
ように、ソーススイッチング回路２５はテストの時にソ
ースにバイアスを印加するソースバイアス回路２６と、
消去の時にソースに高電圧を印加する消去回路２７とか
ら構成されている。そして、このソーススイッチング回
路２５の出力端子Ｖｓｓ＊は、メモリセルＭ１１〜Ｍ１
ｎ、Ｍｍ１〜Ｍｍｎのソースに接続されている。ソース
バイアス回路２６において、信号ＣＥはチップを動作状
態にしたり非動作状態にするための信号であり、動作状
態で”１”となる。

【００４０】また、信号ＰＲＯＧはプログラムモードの
時に”１”になる信号である。さらに、信号Ｅｒａｓｅ
はチップを消去モードにする時に”１”となる信号であ
る。テスト信号ｔｅｓｔはオーバーイレーズ状態か否か
をテストする信号であり、テストモードの時に”１”と
なる。各モードにおける各信号の状態は表１に示す通り
である。

【００４１】表１ _＼信号ｔｅｓｔＥｒｓｅＰＲＯＧＶｓｓ＊ ^モードテスト１０００Ｖ消去０１０Ｖｐｐリード００００．５Ｖプログラム００１０Ｖなお、図３の３３ｂ等のシンボルで示すトランジスタ
は、０Ｖに近いしきい値電圧のトランジスタを示す。

【００４２】さて、図３において、論理回路２９には、
信号ＮＥｒａｓｅ、信号ＮＰＲＯＧ、テスト信号Ｎｔｅ
ｓｔ、信号ＣＥが入力され、ナンド条件の出力を行な
い、信号Ｎｔｅを出力する。この信号は反転回路２８で
反転され信号ｔｅとなる。この信号ｔｅは、ノードＮ１
とトランジスタ６のゲートとの間に接続されたトランジ
スタ４のゲートに、与えられる。トランジスタ６のゲー
トとグランドレベルの間には、トランジスタ７が接続さ
れている。そのトランジスタ７のゲートには、信号Ｎｔ
ｅが与えられる。トランジスタ９、５、２、６は直列接
続され、出力端子Ｖｓｓ＊につながっている。トランジ
スタ９のゲートには、信号Ｎｔｅが、トランジスタ２の
ゲートには信号ｔｅが、トランジスタ３４のゲートには
信号Ｎｔｅがそれぞれ入力される。また、トランジスタ
１０、１、３は直列接続されている。トランジスタ１と
３の接続点も、出力端子Ｖｓｓ＊につながっている。な
お、トランジスタ１０のゲートには信号ＮＣＥが、トラ
ンジスタ１のゲートには信号ｔｅが加えられる。トラン
ジスタ３のゲートには、トランジスタ２とトランジスタ
６の接続点のノードＮ２が、接続されている。また、ト
ランジスタ３３ａ〜３３ｇの直列回路により、定バイア
ス発生回路３５が構成される。トランジスタ３３ａのゲ
ートには信号Ｎｔｅが接続される。信号Ｅｒａｓｅは消
去回路２７において反転回路３１と反転回路３２の直列
回路に与えられ、出力端子Ｖｓｓ＊につながるトランジ
スタ８のゲートを制御する。また、消去回路２７におい
て論理回路３０には、信号ＰＲＯＧとテスト信号ｔｅｓ
ｔとが入力される。回路３０の出力によって、ｇｍが大
きく設定され且つ出力端子Ｖｓｓ＊につながっているト
ランジスタ５のゲートを制御する。トランジスタ８には
電圧Ｖｐｐが供給されている。

【００４３】さて、以上のような構成において、テスト
モードにおいてはテスト信号ｔｅｓｔが”１”となり、
信号ＰＲＯＧ、信号Ｅｒａｓｅは”０”となる。この状
態において、トランジスタ１、２、３、４はオフし、消
去回路２７側のトランジスタ５がオンする。このため、
メモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎのソースに
接続される出力端子Ｖｓｓ＊は、０Ｖに固定される。

【００４４】一方、リードモードにおいては、テスト信
号ｔｅｓｔ、信号Ｅｒａｓｅ、信号ＰＲＯＧは全て”
０”となる。この状態において、トランジスタ５、６は
オフする。この時、ソースバイアス回路２６側のトラン
ジスタ１、２、３、４はオンして、ソースバイアス回路
２６が動作する。これにより、メモリセルＭ１１〜Ｍ１
ｎ、Ｍｍ１〜Ｍｍｎのソースに、出力端子Ｖｓｓ＊を通
じて、０．５Ｖ程度のバイアス電圧が印加される。すな
わち、トランジスタ７はオフ状態となり、ノードＮ１
は、定バイアス発生回路３５で決定される中間レベルと
なる。さらに、ノードＮ２は、トランジスタ６のゲート
電位が中間レベルとなるので、ほぼグランドレベル付近
まで電位ドロップする。トランジスタ５のｇｍは、トラ
ンジスタ６のｇｍより小さい。また、トランジスタ１は
オン状態となるため、出力端子Ｖｓｓ＊の電位はトラン
ジスタ１を介して上昇する。このとき、この電圧がノー
ドＮ２の電位よりも高くなると、トランジスタ３がオン
して出力端子Ｖｓｓ＊の電位上昇を抑える。また、出力
端子Ｖｓｓ＊の電位が所定の電位よりも下がった時は、
トランジスタ１から充電されるので、出力端子Ｖｓｓ＊
の電位は、０．５Ｖ程度の電位を保持する。なお、定バ
イアス発生回路３５におけるノードＮ１の接続点を任意
に変えることにより、出力端子Ｖｓｓ＊の電位を任意に
設定することができる。

【００４５】また、消去モードにおいては、信号Ｅｒａ
ｓｅが”１”、テスト信号ｔｅｓｔおよび信号ＰＲＯＧ
は”０”となる。すなわち、トランジスタ１、２、３、
４がオフして、出力端子Ｖｓｓ＊に高電圧が加わった時
に、電源Ｖｃｃへのリークを防止する。そして、トラン
ジスタ５がオフし、トランジスタ６がオンすることによ
り、トランジスタ６を介して、出力端子Ｖｓｓ＊に電圧
Ｖｐｐなる高電圧が印加される。また、消去モードが終
了して信号Ｅｒａｓｅが”０”となると、トランジスタ
５のゲートに、一定期間パルス信号が発生して、出力端
子Ｖｓｓ＊に印加されている高電圧を放電する。

【００４６】また、プログラムモードにおいては、信号
ＰＲＯＧが”１”となり、テスト信号ｔｅｓｔ、信号Ｅ
ｒａｓｅは”０”となる。すなわち、トランジスタ１、
２、３、４がオフする。また、この場合は、書き込み時
に流れる電流を放電する。このため、トランジスタ５が
オンし、メモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎの
ソースをグランドレベルに固定する。

【００４７】図４は、図１の行デコーダの具体的な構成
の例を示す。図４に示すように、並列接続されたＰチャ
ンネルトランジスタ３１Ａ〜３１Ｃと、直列接続された
Ｎチャンネルトランジスタ３１Ｄ、３１Ｅ、３１Ｆによ
り構成される。トランジスタ３１Ａ〜３１Ｃのゲート
は、トランジスタ３１Ｄ〜３１Ｆのゲートに接続されて
いる。各ゲート３１Ｄ〜３１Ｆには、アドレス信号ＲＡ
ｉ、ＲＢｉとテストモードの時に”０”となる信号ＮＴ
ＥＳＴがそれぞれ与えられ、デコード出力が得られる。

【００４８】このデコード出力は、アドレス信号ＲＣ１
〜ＲＣ８がゲート入力される選択トランジスタ３１Ｇ１
〜３１Ｇ８により、選択される。この選択トランジスタ
３１Ｇ１〜３１Ｇ８はレベルシフトトランジスタの役割
も果たしている。

【００４９】選択トランジスタ３１Ｇ１〜３１Ｇ８の出
力側には、ゲートにアドレス信号ＮＲＣ１〜ＲＣ８が入
力されているＮチャンネルトランジスタ３１Ｋ１〜３１
Ｋ８が接続されている。Ｐチャンネルトランジスタ３１
Ｊ１〜３１Ｊ８はプルアップ用である。Ｐチャンネルト
ランジスタ３１Ｈ１〜３１Ｈ８と、Ｎチャンネルトラン
ジスタ３１Ｉ１〜３１Ｉ８とでバッファ回路が構成され
る。このバッファ回路を通じて、行デコーダ２３の出力
線である行線ＷＬ１〜ＷＬｎに選択信号が出力される。

【００５０】なお、端子ＳＷには図示しない昇圧回路か
ら電源供給されており、書き込み時には１２Ｖ、読み出
し時には５Ｖとなる。そして、テストモードでは信号Ｎ
ＴＥＳＴが”０”となるため、全ての行線ＷＬ１〜ＷＬ
ｎはグランドレベルとなり非選択状態となる。一方、通
常のリード状態の時には信号ＮＴＥＳＴは”１”とな
り、アドレス信号ＲＡｉ、ＲＢｉ、ＲＣｉによりデコー
ドされる行線ＷＬ１〜ＷＬｎが１つだけ選択される。

【００５１】なお、上記実施例では、メモリセルＭ１１
〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎのデータの検出に基準となる
ダミーセルを用いないインバータ方式の構成について説
明した。しかし、本発明を、ダミーセルを用いた構成に
も適用可能である。図５はかかる本発明の他の実施例に
係る半導体記憶装置の回路構成図である。図５に示すよ
うに、行デコーダ２３の出力線である行線ＷＬ１〜ＷＬ
ｎには、複数のトランジスタがダミーセルＤＭとして接
続されている。各ソースは、ダミーセル用ソーススイッ
チング回路３６の参照出力端子Ｖｒｅｆ＊に接続され
る。そして、センス増幅器ＳＡには、出力信号線ＣＬ１
〜ＣＬｎによって選択される列線ＢＬ１〜ＢＬｎとダミ
ーセルＤＭに接続される線が接続され、それぞれの差動
信号がセンス増幅器ＳＡから出力回路２４に出力され
る。データの書き換えを行なう場合は、ダミーセルＤＭ
に対して消去を行なう必要はない。これは、ダミーセル
ＤＭを消去し続けると閾値電圧が変化するため、データ
検知の基準となる電位が変動してしまうためである。従
って、ダミーセル用ソーススイッチング回路３６は消去
時には、書き込み時やテストモードの時と同じグランド
レベルとし、リード動作の時だけ０．５Ｖ程度にバイア
スするような構成とされる。

【００５２】以上述べたように、本発明の実施例の半導
体記憶装置は、オーバーイレーズ状態か否かをテストす
る時、メモリセルのソースをグランドレベルにし、リー
ド状態においてメモリセルのソースを０．５Ｖ程度バイ
アスするように構成した。このため、オーバーイレーズ
状態のメモリセルに対しても動作マージンを確保するこ
とができる。また、従来に比してより低い閾値にまで消
去することができるので、動作電流を多く流せるように
なり、高速で動作させることができる。

【００５３】本発明の他の実施例の一例を図６に示す。
図６において、図１５と同等の要素には、同一の符号を
付している。図６の実施例が、図１５の従来例と異なる
点は、メモリセルＭＣのソースに、しきい値測定時にバ
イアスを、印加するソースバイアス回路２０１を接続し
た点にある。ソースバイアス回路２０１は、２つのトラ
ンジスタＴｒａ、Ｔｒｂを有する。トランジスタＴｒａ
は、一端がソースバイアス用のテストパッド２０２に接
続され、他端がメモリセルのソースに接続され、ゲート
に信号ＩＣＥＬＬが接続されている。

【００５４】トランジスタＴｒｂは、一端が、メモリセ
ルのソースＶｓｓ＊に接続され、他端がグランドレベル
Ｖｓｓに設定され、ゲートに信号ＮＩＣＥＬＬが接続さ
れている。メモリセルのしきい値を測定するテストモー
ドにおいては、信号ＩＣＥＬＬが“１”レベルとなり、
トランジスタＴｒａがオン、トランジスタＴｒｂがオフ
とする。即ち、トランジスタＴｒａがオンすることによ
りソースバイアス用のテストパッド２０２とメモリセル
ＭＣのソースＳが接続され、ソース電位を、外部テスト
パッド２０２から自由にバイアスすることができるよう
になる。

【００５５】次に、前記説明のように、ソースにバアイ
スを印加したときの効果について説明する。一般的に、
トランジスタのソースに電圧を印加すると、しきい値電
圧が正方向へシフトする。この現象は基板効果として知
られており、回路設計上きわめて重要な特性である。即
ち、基板がソースに対して、逆方向にバイアスされてい
るとき、基板とチャネル間の空乏層は広がり、その中の
電荷量も増える。このため、チャネルを形成するのに必
要なゲート電界は増加し、みかけ上しきい値電圧も増加
する。

【００５６】このような効果を用いると、図７に示す特
性のような分布特性をしていても、ソースに電圧を印
加することにより、しきい値電圧をシフトすることがで
きる。これにより、０Ｖのしきい値電圧がＶ１（Ｖ）
に、Ｖ２（Ｖ）のしきい値がＶ３（Ｖ）にシフトして、
特性のような分布になる。

【００５７】即ち、分布の最も低いしきい値電圧が、前
記Ｐチャネルトランジスタのしきい値Ｖ１（Ｖ）以上に
シフトすれば、外部電源Ｖｐｐを変化させることによ
り、メモリセルのワード線も外部電源Ｖｐｐに追従して
変化することから、正確に、しきい値電圧の分布を測定
することができる。メモリセルのしきい値電圧が、負方
向へ深くデプレション化していても、ソースに印加する
電圧を変えれば、いかなる場合でも測定することができ
る。

【００５８】この時、たとえば、予め、本体と同じ形状
をしているＴＥＧ等のメモリセルトランジスタのしきい
値電圧のソース電圧依存性を測定しておく。このように
しておけば、前記説明の方法で測定して、しきい値分布
を所定電圧シフトすれば、本来のしきい値分布を測定す
ることができ、オーバーイレーズしているしきい値の分
布も正確に測定することができる。

【００５９】但し、ここで決定すべき点は、しきい値電
圧を測定するとき、メモリセルのドレインとソース間に
印加する電圧は、常に一定にしておかなければいけな
い、という点である。即ち、Ｉ／Ｏパッド１０４に１Ｖ
を印加して、メモリセルのドレインに１Ｖを印加してい
る場合を考える。ソース電圧が０Ｖの時は、ドレインと
ソースの電圧差は、１Ｖとなる。ソースにたとえば１Ｖ
電圧を印加すると、ドレインとソースの電圧差は、０Ｖ
となる。このため、電流が流れず、測定することはでき
ない。従って、ソースの電圧が１Ｖのときは、ドレイン
には２Ｖというように、常に一定の電圧差になるように
設定する必要がある。

【００６０】次にソースバイアス回路の他の例を図８に
示す。図８（ａ）は、メモリセルのソースに、ソースバ
イアス用のテストパッドを直接接続するタイプのもので
はなく、内部回路を用いてソースに電圧を印加する方式
のものである。テストモードにおいて信号ＩＣＥＬＬが
“１”となると、トランジスタＴｒ２，Ｔｒ６がオン状
態となりトランジスタＴｒ７，Ｔｒ８がオフ状態とな
る。即ち、ノードＮ１の電位は、ソースバイアス用テス
トパッドからの電位で決まる。さらに、ノードＮ２は、
トランジスタＴｒ５のゲート電圧が中間レベルとなるた
め、ほぼグランドレベル付近まで電位ドロップする。な
お、トランジスタＴｒ４のｇｍはトランジスタＴｒ５の
ｇｍより小さい。またトランジスタＴｒ２はオン状態と
なるため、Ｖｓｓ＊の電位はトランジスタＴｒ１を介し
て上昇する。このとき、ノードＮ２の電位よりも高くな
ると、トランジスタＴｒ３がオンして、Ｖｓｓ＊の電位
上昇を抑さえる。また、Ｖｓｓ＊の電位が所定の電位よ
りも下がったときは、トランジスタＴｒ１から充電され
る。

【００６１】なお、ソースバイアス用のテストパッドの
電位を任意の値に変えることにより、Ｖｓｓ＊の電位を
任意のレベルに設定することができる。

【００６２】図８（ｂ）は、さらに他のソースバイアス
回路の例である。図８（ｂ）が図８（ａ）と異なる点
は、ノードＮ１の電位を決めるのに、内部回路を用いて
いる点にある。このとき、トランジスタＴｒ９及びトラ
ンジスタＴｒ１０のｇｍを適当に変えることにより、任
意にＶｓｓ＊の電位を設定することができる。

【００６３】このように、しきい値電圧測定のときに、
メモリセルのソースに電圧を印加することにより、オー
バーイレーズしたメモリセルのしきい値電圧も測定する
ことができる。これにより、メモリセルＬＳＩの信頼性
評価を行ない易くすることができる。

【００６４】尚、上記実施例ではＥ²ＰＲＯＭについて
説明した。しかし、ＥＰＲＯＭについても、本発明を適
用することができるのは当然である。

【００６５】次に、本発明のさらに異なる実施例につい
て説明する。

【００６６】この実施例は、消去判定動作において、メ
モリセルのしきい値の分布幅に応じて、ワードラインに
加える消去ベリファイ電圧レベルを変化させるようにし
たものである。

【００６７】以下に本実施例を、従来例との関係におい
て詳しく述べる。

【００６８】従来、電気的に書き換え可能なＥＥＰＲＯ
Ｍ（ＮＯＲ−ｔｙｐｅ）を消去（Ｆ．Ｇ．からの電子の
引き抜き）すると、メモリセルのプロセスバラツキに起
因して、そのしきい値電圧がばらつくのが避けられなか
った。即ち、消去時、チップ内メモリセルのうちの一番
消去が遅いセルが消去ＯＫとなるまで消去を行ってい
た。そのため、チップ内で消去の速いセルと遅いセルと
で、しきい値電圧にバラツキ（分布）が生じていた。

【００６９】チップにおけるメモリセルのしきい値分布
幅が広いものを消去すると、メモリセルのうちの消去の
一番速いセルのしきい値が負となり、常にオン状態とな
り、誤動作する。従って、消去判定レベルとしては、メ
モリセルのしきい値分布幅に、プロセスバラツキを考慮
して、多少広く設定することになる。例えば、しきい値
分布幅を２．５Ｖとし、ばらつきを０．５Ｖとると、分
布幅は３Ｖとなる。このときには消去判定しきい値レベ
ルは３Ｖに設定することになる。このようにして消去判
定するように設定すると、プロセスバラツキを考慮した
最悪条件でレベルを設定することになる。これにより、
しきい値分布幅の狭いロットにおいても、消去したメモ
リセルの上限はワーストロットと同じ値となる。一般的
に、メモリＬＳＩのアクセスタイムは、図１９に示すよ
うに、しきい値と密接な関係にある。即ち、しきい値電
圧が低ければ低い程読み出す時にセル電流がたくさん流
れるために、スピードは速くなる。従って、常にワース
トで設定した消去レベルのアクセスサンプルしか作れな
いことになる。

【００７０】本実施例は、このような点に鑑みてなされ
たものである。即ち、仮に、しきい値分布幅の狭いロッ
トに関しては、一番消去の速いセルをリーク電流が流れ
ない程度まで消去すれば、より低いしきい値まで消去す
ることが出来る。これにより、しきい値はより低くな
り、アクセスタイムもより高速とすることが出来る。本
実施例では、図１７に示すようなＶ_th分布幅を持つチッ
プがあった時、図１８のようにＶ_th分布幅の下限に限定
することにより、しきい値を下げている。これにより図
１９からわかるように、Ｔａｃｃを速くすることが出来
る。即ち、ダイソータ時に、Ｖ_th分布幅をモニターし、
その分布幅に応じて、消去レベルを変えて消去するよう
にして、Ｖ_th分布幅の小さなロットに関しては従来より
も高速なアクセスを得るようにしている。消去されたか
否かの検出は、図２０のレベル設定回路の出力Ｖｅｒｉ
のレベルを消去判定レベルに下げ、メモリセルを消去し
ていき、メモリセルからの出力ＳＡＩＮを基準電圧ＶＲ
ＥＦＩＮと例えばカレントミラー回路ＣＭＣで比較する
ことで行っている（図２１（ｂ））。その時の動作を図
２１（ａ）に示す。従って、消去レベルは図２０の出力
Ｖｅｒｉのレベルを変えることで自由に設定出来る。図
２０の消去レベル設定回路では、負荷トランジスタＴの
あるものに例えばｐｏｌｙヒューズＦを付け、そのヒュ
ーズのあるものを切ることにより、最終的に出力Ｗ．
Ｌ．のレベルを自由に変化させるようにしている。例え
ば、消去時の出力Ｗ．Ｌ．のレベルが、ＷＬ２のレベル
に設定されているとする。しきい値分布幅の小さいチッ
プの場合には、図２０のヒューズＦ（１）を切ると、消
去時の出力Ｗ．Ｌ．のレベルは、ＷＬ２からＷＬ１のレ
ベルに変わり、より低いしきい値に消去でき、アクセス
タイムの高速化がはかれる。

【００７１】なお、図２０からわかるように、出力Ｖｅ
ｒｉは、切り換え回路ＳＣＲＴを介して、トランジスタ
Ｔ４の上流側に接続されている。切り換え回路をＳＣＲ
Ｔは、リード時にオンするトランジスタＴ１，Ｔ２とプ
ログラム時にオンするＴ３とを備え、これらのトランジ
スタＴ１〜Ｔ３は全てベリファイ時にはオフする。ロウ
デコーダＲＤの出力は、出力回路ＯＣＲＴを介して、出
力Ｗ．Ｌ．として出力される。

【００７２】

【発明の効果】本発明によれば、イレーズ後のメモリセ
ルがオーバーイレーズ状態にあるか否かのテストが容易
に行え、且つ、もしオーバーイレーズ状態にあっても適
正な動作を行わせることができる。

【００７３】さらに、本発明によれば、メモリセルのソ
ースへの印加電圧をテストに適したものとして、そのし
きい値をある方向にシフトさせることができ、これによ
りメモリセルがオーバーイレーズ状態にあるか否かを適
正に測定することができる。

【００７４】さらに本発明によれば、しきい値の分布幅
の狭い装置におけるアクセスの高速化を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体記憶装置の回路
図である。

【図２】図１の構成における動作説明図である。

【図３】図１の構成におけるソーススイッチング回路の
一例を示す回路図である。

【図４】図１の行デコーダの具体的な構成の例を示す回
路図である。

【図５】本発明の他の実施例に係る半導体記憶装置の回
路図である。

【図６】異なる従来例の回路図である。

【図７】その特性図である。

【図８】図６の一部の具体的回路図である。

【図９】従来の半導体記憶装置のメモリセルの構造を示
すパターン平面図である。

【図１０】図９のＡ−Ａ’線断面図である。

【図１１】図６のＢ−Ｂ’線断面である。

【図１２】図９のメモリセルの等価回路図である。

【図１３】図９〜図１２の構成の動作を説明するための
消去特性図である。

【図１４】従来の半導体記憶装置において、オーバーイ
レーズ状態のメモリセルが存在する場合の、メモリＬＳ
Ｉの動作を説明するための回路図である。

【図１５】異なる従来例の回路図である。

【図１６】消去後のしきい値電圧分布図てある。

【図１７】従来の消去方式によるとそのしきい値分図。

【図１８】本発明の実施例によるとそのしきい値分図。

【図１９】しきい値とアクセスタイムとの関係図。

【図２０】消去ベリファイ動作時のワードラインのレベ
ルを設定する回路。

【図２１】消去ベリファイ動作時のセンスアンプ内部の
ノードを示す図。

【符号の説明】

１〜１０トランジスタ１１浮遊ゲート１２制御ゲート１３Ｐ型基板１４ソース１５ドレイン１６コンタクトホール１７データ線１８ゲート絶縁膜１９絶縁膜２０フィールド酸化膜２２列デコーダ２３行デコーダ２４出力回路２５ソーススイッチング回路２６ソースバイアス回路２７消去回路２８，３１，３２反転回路２９、３０論理回路３３，３４トランジスタ３５定バイアス発生回路３６ダミーセル用ソーススイッチング回路Ｍ１１〜Ｍ１ｎ，Ｍｍ１〜ＭｍｎメモリセルＷＬ１〜ＷＬｎ行線ＢＬ１〜ＢＬｎ列線Ｖｓｓ＊出力端子Ｖｒｅｆ＊参照出力端子ＣＬ１〜ＣＬｎ出力信号線３１Ａ，３１Ｂ，３１Ｃ，３１Ｊ１〜３１Ｊ８，３１Ｈ
１〜３１Ｈ８Ｐチャンネルトランジスタ３１Ｄ、３１Ｅ、３１Ｆ，３１Ｋ１〜３１Ｋ８，３１Ｇ
１〜３１Ｇ８，３１Ｉ１〜３１Ｉ８Ｎチャンネルトラ
ンジスタＳＷ端子ＤＭダミーセル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/66 Ｗ 7377−4Ｍ 27/04 Ｔ 8427−4Ｍ 27/115 27/10 ４９１ 8225−4Ｍ 8225−4ＭＨ０１Ｌ 27/10 ４３４ (72)発明者内金恭隆神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内

Claims

【特許請求の範囲】

【請求項１】電気的に書き込み、消去可能な不揮発性メ
モリセルの複数を、ほぼマトリクス状に配列したメモリ
セルアレイと、前記メモリセルのうちのある行方向に並ぶもののゲート
に共通に接続された行線の複数と、前記メモリセルのうちの各列方向に並ぶもののドレイン
に共通に接続された列線の複数と、前記行線の任意のものを選択する行デコーダと、前記列線の任意のものを選択する列デコーダと、前記メモリセルのソースに電圧を印加するソースバイア
ス手段と、を備え、さらに、前記行デコーダは、前記メモリセルがオーバーイレーズ状態にあるかどうか
をテストするテストモードにおいて、前記行線のいずれ
も選択しない非選択状態となるものとして構成されてい
る、不揮発性半導体記憶装置。
【請求項２】電気的に書き込み、消去可能な不揮発性メ
モリセルの複数を、ほぼマトリクス状に配列したメモリ
セルアレイと、前記メモリセルのうちのある行方向に並ぶもののゲート
に共通に接続された行線の複数と、前記メモリセルのうちの各列方向に並ぶもののドレイン
に共通に接続された列線の複数と、前記行線の任意のものを選択する行デコーダと、前記列線の任意のものを選択する列デコーダと、前記メモリセルのソースに電圧を印加するソースバイア
ス手段と、を備え、さらに、前記ソースバイアス手段は、読み出しモードにおいて
は、前記メモリセルのソースに加える出力を微小電圧と
するものとして構成されている、不揮発性半導体記憶装
置。
【請求項３】電気的に書き込み、消去可能な不揮発性メ
モリセルの複数を、ほぼマトリクス状に配列したメモリ
セルアレイと、前記メモリセルのうちのある行方向に並ぶもののゲート
に共通に接続された行線の複数と、前記メモリセルのうちの各列方向に並ぶもののドレイン
に共通に接続された列線の複数と、前記行線の任意のものを選択する行デコーダと、前記列線の任意のものを選択する列デコーダと、前記メモリセルのソースに電圧を印加するソースバイア
ス手段と、を備え、さらに、前記行デコーダは、前記メモリセルがオーバーイレーズ状態にあるかどうか
をテストするテストモードにおいて、前記行線のいずれ
も選択しない非選択状態となるものとして構成され、前記ソースバイアス手段は、読み出しモードにおいて
は、前記メモリセルのソースに加える出力を微小電圧と
するものとして構成されている、不揮発性半導体記憶装
置。
【請求項４】選択した前記メモリセルから前記列線に読
み出されたデータをセンス、増幅するセンス手段をさら
に備える、請求項１〜３の１つに記載の装置。
【請求項５】前記センス手段は、参照信号を出力するダ
ミーセルを備えず、前記選択したメモリセルから前記列
線に読み出したデータをインバータを介して出力する、
請求項４に記載の装置。
【請求項６】前記選択されたメモリセルから前記列線に
読み出されたデータのレベルを決めるために用いる参照
データを格納したダミーセルをさらに備え、前記センス手段は、前記列線に読み出されたデータと、
前記ダミーセルからの参照データとを比較して、前記列
線に読み出されたデータのレベルを確定して出力するも
のである、請求項４に記載の装置。
【請求項７】前記読み出し時に、前記ソースバイアス手
段が、前記ソースに加える前記微小電圧は、約０〜３Ｖ
である、請求項１〜６のいずれかに記載の装置。
【請求項８】電気的に書き込み、消去可能な不揮発性メ
モリセルの複数を、ほぼマトリクス状に配列したメモリ
セルアレイと、前記メモリセルのうちの各行方向に並ぶもののゲートに
共通に接続された行線の複数と、前記メモリセルのうちのある列方向に並ぶもののドレイ
ンに共通に接続された列線の複数と、前記行線の任意のものを選択する行デコーダと、前記列線の任意のものを選択する列デコーダと、前記メモリセルのソースに電圧を印加するソースバイア
ス手段と、選択された前記メモリセルから前記列線に読み出された
データをセンス、増幅するセンス手段と、前記列線とデータ出力パッドとの間に接続され、前記メ
モリセルがオーバーイレーズ状態にあるかどうかを測定
するテストモードにおいて導通する、第１トランスジス
タと、前記列線と前記センス手段との間に接続され、前記テス
トモードにおいて非導通状態となる、第２トランジスタ
と、を備え、前記ソースバイアス手段は、前記テストモードにおいて
は、前記テストモード以外のモード時とは異なる、テス
トに適した電位を前記ソースに印加可能に構成されてい
る、不揮発性半導体記憶装置。
【請求項９】前記ソースバイアス手段は、前記ソースに
電位を印加する第１、第２の回路を有し、前記第１の回
路は、前記テストモード時に外部から加えられたテスト
モードソース電位に応じた電位を前記ソースに出力し、
前記第２の回路は、前テストモード以外の時に予め決め
られた電位を前記ソースに出力する、請求項８に記載の
装置。
【請求項１０】前記第１の回路は、前記テストモードソ
ース電位をそのまま出力する、請求項９に記載の装置。
【請求項１１】前記第１の回路は、前記テストモードソ
ース電位を、前記テストモード時に動作する第１の内部
回路で電位調節して出力する、請求項９に記載の装置。
【請求項１２】前記第１の回路は、予め定められた電源
電位を第２の内部回路で前記テストモードソース電位と
する、請求項１１に記載の装置。
【請求項１３】電気的に書き込み、消去可能な不揮発性
メモリセルの複数を、ほぼマトリクス状に配列したメモ
リセルアレイと、前記メモリセルのうちのある行方向に並ぶもののゲート
に共通に接続された行線の複数と、前記メモリセルのうちの各列方向に並ぶもののドレイン
に共通に接続された列線の複数と、前記行線の任意のものを選択する行デコーダと、前記列線の任意のものを選択する列デコーダと、前記メモリセルのソースに電圧を印加するソースバイア
ス手段と、を備え、前記メモリセルの消去に当り、前記メモリセルのしきい
値の分布幅に応じて消去し、その分布幅に拘わりなく、
最も消去の速いメモリセルのしきい値が予め決めた低い
値となるように消去する、不揮発性半導体記憶装置。
【請求項１４】前記メモリセルがイレーズ状態にあるか
どうかを判定するモードにおいて、前記しきい値の分布
幅に応じて、前記メモリセルの行線にかかる電圧レベル
を変えることにより、消去が行われたか否かの判定を可
能にするものとして構成されている、請求項１３に記載
の不揮発性半導体記憶装置。