KR100276947B1 - 전류제어회로및이것을갖는비휘발성반도체기억장치 - Google Patents

전류제어회로및이것을갖는비휘발성반도체기억장치 Download PDF

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Abstract

본 발명은 각 메모리 셀에 흐르는 소스 전류를 적절히 제어함으로써, 각 메모리 셀의 소거 조건이 실질적으로 동일하게 되고, 소거 동작 및 반도체 장치의 신뢰성을 향상시키는 것을 목적으로 한다.
본 발명에 따라, 비휘발성 반도체 기억 장치의 메모리 셀에 흐르는 전류를 제어하는 전류 제어 회로(12)는, 메모리 셀의 소거 동작시에 각 메모리 셀에 흐르는 전류값을 허용 범위 내로 제어하는 회로(RM)를 갖는다.

Description

전류 제어 회로 및 이것을 갖는 비휘발성 반도체 기억 장치{CURRENT CONTROL CIRCUIT AND NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은, 전기적으로 재기록 가능한 비휘발성 반도체 기억 장치에 관한 것으로, 특히 플래시 메모리와 같이 복수의 메모리 셀을 일괄적으로 소거하는 일괄 소거형 비휘발성 반도체 기억 장치에 관한 것이다. 보다 특정하면, 본 발명은 복수의 메모리 셀을 일괄적으로 소거하기 위한 회로 구성의 개선에 관한 것이다.
플래시 메모리는 집적화가 용이하고 전기적으로 재기록 가능하며, 또한 비휘발성이기 때문에 외부 기억 장치, 휴대 전화기 등에 폭넓게 응용될 수 있으며, 장래 유망한 디바이스로서 알려져 있다.
도 5는 플래시 메모리의 메모리 셀 구조와 그 동작을 나타내는 도면이다. 플래시 메모리의 구조는 다음과 같다. P형 반도체 기판은 소스 및 드레인으로서 기능하는 N+형 확산층을 가지며, 그 사이에 채널이 형성된다. 채널의 상부에는 도시를 생략한 절연막이 설치되고, 그 위에 플로팅 게이트(FG)가 설치되어 있다. 플로팅 게이트(FG)상에는 도시를 생략한 절연막을 통해 제어 게이트 CG가 설치되어 있다. 도 5 중의 기호 Vd, Vs 및 Vg는 각각 드레인 전압, 소스 전압 및 게이트 전압이다.
데이타의 기록시에는 드레인 전압 Vd를 제1 전압 Vp로 설정하고(Vd=Vp=∼6V), 게이트 전압 Vg를 제2 전압 Vpp(>Vp)로 설정하며(Vg=Vpp=∼12V), 소스 전압 Vs를 0V(각 전원 전압의 기준 전위)로 설정한다. 이것에 의해, 도 5의 *1로 도시된 바와 같이, 드레인으로부터 플로팅 게이트(FG)에 전자를 주입한다. 또한, 데이타의 소거시에는 소스 전압 Vs를 제3 전압 Vcc(<Vp로서 예컨대 ∼5V)로 설정하고, 게이트 전압 Vg를 부전압(<0V)로 설정하여, 드레인을 오픈으로 한다. 이것에 의해, 도 5의 *2로 도시된 바와 같이 플로팅 게이트(FG)로부터 소스에 전자를 뽑아 낸다. 또한, 데이타의 독출시에는 게이트 전압 Vg를 제3 전압 Vcc(=∼5V)로 설정하고, 드레인 전압 Vd를 1V 이하로 설정하며(Vd=∼1V), 드레인에 전류가 흐르는지의 여부에 따라 데이타가 "1"인지 "0"인지를 판정한다. 또, Vpp를 기록/소거 전압이라고 칭하고, Vcc를 독출 전압이라고 하는 경우도 있다.
플래시 메모리의 소거는 일반적으로, 메모리 셀마다는 행하지 않으며, 그룹단위(예컨대 64K바이트 단위이고, 통상 그룹을 섹터라 함)로 행해진다. 이것에 의해, 각 섹터마다 전류 제어 회로를 필요로 한다. 데이타의 소거는 메모리 셀에 소스 전류를 흐르게함으로써 행하기 때문에, 상기 전류 제어 회로는 특히 소스 전류 제어 회로라고 칭한다.
도 6은 섹터 단위의 소거를 채용한 종래의 플래시 메모리의 구성을 나타내는 도면이다. 복수의 섹터(101∼10n)에는 각각 셀 어레이(141∼14n) 및 소스 전류 제어 회로(121∼12n)가 설치된다. 소스 전류 제어 회로(121∼12n)는 배선(16)을 통해 제3 전압의 전원 Vcc에 접속된 전류원에 접속되어 있다. 또, R1∼Rn은 각각 배선(16)의 대응하는 구간의 배선 저항을 나타낸다.
도 7은, 소스 전류 제어 회로(121)의 구성예를 나타내는 회로도이다. 또, 다른 소스 전류 제어 회로(122∼12n)는 도 7과 동일 구성이다. 소스 전류 제어 회로(121)는 P채널 전계 효과 트랜지스터(예컨대, MOS 트랜지스터)(MP1, MP2)와 N채널 전계 효과 트랜지스터(MN1, MN2)를 갖는다. 섹터(101)에 대한 소거 신호(ER1)는 트랜지스터(MP1, MN1)의 게이트에 부여되고, 소거 동작 중에는 하이 레벨이 된다. 도 6에 나타내는 전류원은 트랜지스터(MP2)의 소스에 접속되고, 트랜지스터(MP2, MN2)의 드레인이 공통으로 접속되며, 또 셀 어레이(141)에 접속되어 있다.
섹터(101)의 셀 어레이(141)를 일괄 소거할 경우에는, 섹터(101)에 대한 소거 신호(ER)를 하이 레벨로 설정하여 트랜지스터(MN1)가 온으로 되고, 트랜지스터(MP2)가 온으로 된다. 따라서, 도 7의 굵은 실선으로 도시된 바와 같이, 전류원에서 트랜지스터(MP2)를 통해 전류 I1이 셀 어레이(141)에 공급된다.
그러나, 상기 종래의 기술은 이하의 문제점을 갖는다.
전술한 바와 같이, 배선(16)에는 배선 저항(R1∼Rn)이 있다. 각 소스 전류 제어 회로(121∼12n)는 동일 회로 구성이기 때문에, 셀 어레이(141∼14n)에 흐르는 소스 전류(I1∼In)의 전류값은 배선의 배선 저항(R1∼Rn)의 저항값에 따라 서로 상이하다. 즉, 섹터(101)는 배선 저항 R1을 통해 전류원과 접속되어 있기 때문에, 소스 전류 Il은 가장 큰 값이 된다. 이것에 대하여, 섹터(10n)는 저항(R1∼Rn)을 통해 전류원과 접속되어 있기 때문에, 소스 전류 In은 가장 작은 값이 된다. 즉, 도 8에 도시된 바와 같이, 소스 전류(I1, I2, I3)의 순서대로 그 값이 작아진다. 또, 도 8은 소스 전류 제어 회로(121, 122, 123)의 Vs-Is 특성을 나타내고, 그 횡축은 소스 전압 Vs를 나타내며, 종축은 소스 전류 Is를 나타낸다.
섹터(101∼10n)의 소스 전류 Is가 상이하기 때문에, 셀 어레이(141∼14n)의 각 메모리 셀에 걸리는 스트레스가 상이하며, 다음과 같은 문제점을 야기한다. 예컨대, 소스 전류 I1이 적절한 소거 동작을 보증하는 값인 경우에는 동일한 소거 시간동안 소스 전류 In을 메모리 셀에 흐르게 하더라도 그 소거는 불충분할 가능성이 있다. 또한, 소스 전류 In이 적절한 소거 동작을 보증할 경우에는 동일한 소거 시간동안 소스 전류 I1을 메모리 셀에 흐르게 하면, 과도하게 소거될[플로팅 게이트(FG)내의 전자가 과도하게 감소한다] 가능성이 있다. 이러한 가능성을 배제하기 위해서는 소스 전류값에 따라서 소거 시간을 변화시킬 필요가 있다.
그러나, 복수의 섹터를 동시에 소거할 경우에는 상기 가능성을 배제할 수 없다. 예컨대, 디바이스의 출하전의 시험에서는 시험 시간을 단축하기 위해서, 복수의 섹터를 합쳐서 동시에 소거하는 경우가 있다. 복수의 섹터에 동일한 시간만 소스 전류를 공급하여도, 소스 전류값이 각 섹터에서 서로 상이하기 때문에, 각 섹터의 소거 상태는 다르다. 비록, 이것을 고려하여 동시에 소거하여야 할 섹터중 최소 소스 전류로 소정의 소거 상태를 얻기 위해서 필요한 시간을 공통의 소거 시간으로 하면, 동시에 소거해야 할 섹터 중 비교적 큰 소스 전류가 흐르는 섹터는 과도하게 소거되어 버린다(과잉 소거). 반대로, 동시에 소거하여야 할 섹터중 최대 소스 전류로 소정의 소거 상태를 얻기 위해서 필요한 시간을 공통의 소거 시간으로 하면, 동시에 소거해야 할 섹터 중 비교적 작은 소스 전류가 흐르는 섹터는 소거가 불충분해 버린다. 이 결과, 디바이스의 신뢰성은 저하해 버린다.
따라서, 본 발명은 상기 종래 기술의 문제점을 해결하여, 각 메모리 셀에 흐르는 소스 전류를 적절하게 제어함으로써, 각 메모리 셀의 소거 조건이 실질적으로 동일하게 되어, 소거 동작 및 반도체 장치의 신뢰성을 향상시키는 것을 목적으로 한다.
도 1은 본 발명의 전류 제어 회로의 일실시예를 나타내는 회로도.
도 2는 도 1에 도시한 회로 동작을 나타내는 그래프.
도 3은 셀 어레이의 일예를 나타내는 회로도.
도 4는 본 발명의 비휘발성 반도체 기억 회로의 일실시예를 나타내는 회로도.
도 5는 플래시 메모리의 구성 및 그 동작을 나타내는 도면.
도 6은 복수의 섹터의 구성을 나타내는 도면.
도 7은 종래의 소스 전류 제어 회로를 나타내는 회로도.
도 8은 도 7에 도시하는 소스 전류 제어 회로의 동작을 나타내는 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
12 : 소스 전류 제어 회로
14 : 셀 어레이
본 발명에 따른 전류 제어 회로는, 비휘발성 반도체 기억 장치의 메모리 셀에 흐르는 전류를 제어하는 전류 제어 회로[실시예의 소스 전류 제어 회로(12, 46)에 상당]에 있어서, 메모리 셀의 소거 동작시에 각 메모리 셀에 흐르는 전류의 전류값을 허용 범위내로 제어하는 회로[실시예의 풀다운 저항(RM)에 상당]를 갖는 것을 특징으로 한다. 각 메모리 셀에 흐르는 전류, 즉 소스 전류의 값을 허용 범위내로 제어함으로써, 소거 조건은 실질적으로 동일하게 되고, 소거 후의 메모리 셀의 상태도 실질적으로 동일하게 된다. 따라서, 종래의 문제점은 해소된다.
여기서, 각 메모리 셀에 흐르는 소스 전류의 값이 동일하면, 소거 조건은 완전히 동일하고, 따라서 소거 후의 메모리 셀의 상태도 완전히 동일해진다. 그러나, 이 조건은 어디까지나 이상적인 것이고, 실제로는 소스 전류값의 격차가 있는 허용 범위에 있으면, 상기 문제점은 실질적으로 발생하지 않는다.
또한, 본 발명에 따른 전류 제어 회로는, 상기 제어하는 회로가 메모리 셀의 소거 동작시에 각 메모리 셀에 흐르는 전류가 거의 동일해지도록 제어하는 것을 특징으로 한다. 상기 허용 범위 중의 이상적인 경우를 규정한 것이다.
또, 본 발명에 따른 전류 제어 회로는, 메모리 셀을 복수개마다 그룹[실시예의 섹터(141∼14n)에 상당]화하고, 각 그룹마다 메모리 셀의 소거 동작을 행할 수 있는 경우에, 상기 제어하는 회로가 소거 동작시에 메모리 셀에 흐르는 전류를 각 그룹 사이에서 거의 동일해지도록(실시예의 Iconst에 상당) 제어하는 것을 특징으로 한다. 메모리 셀 어레이를 섹터화한 경우를 규정하는 것이며, 이 제어에 의해 섹터 사이에서의 소스 전류의 격차가 없어지며, 각 섹터를 단독으로 또는 복수개를 동시에 소거하는 경우에도 소스 전류를 적절하게 제어할 수 있으며, 종래의 문제점은 해소할 수 있다.
또한, 본 발명에 따른 전류 제어 회로는, 상기 제어하는 회로가 소거 동작시 메모리 셀에 흐르는 전류를 공급하기 위한 트랜지스터[실시예의 트랜지스터(MP2)에 상당]의 게이트 전압을 제어하는 회로[실시예의 풀 다운 저항(RM)에 상당]인 것을 특징으로 한다. 상기 회로의 일구성예를 규정한 것이다.
또, 본 발명에 따른 전류 제어 회로는, 상기 게이트 전압을 제어하는 회로가 게이트 전압을 설정하기 위한 전류경로[실시예의 트랜지스터(MP1, MN1, MN3)를 포함하는 전류 경로에 상당]에 설치된 저항[실시예의 풀 다운 저항(RM)에 상당]인 것을 특징으로 한다. 저항에 의해 전류 경로에 흐르는 전류를 제어함으로써 게이트 전압을 제어하여 소스 전류를 허용 범위내에 설정한다.
또한, 본 발명에 따른 전류 제어 회로는, 상기 게이트 전압을 제어하는 회로가 게이트 전압을 설정하기 위한 전류 경로에 설치되는 저항[실시예의 풀 다운 저항(RM)에 상당]과, 이 저항을 소거해 할 그룹을 나타내는 신호[실시예의 복수 섹터 동시 소거 신호(MULTI)에 상당] 및 소거를 지시하는 신호[실시예의 소거 신호(ER)에 상당]에 기초하여, 선택적으로 상기 전류 경로에 접속하는 회로[실시예의 부정 논리곱 게이트(NAND), 인버터(INV2), 트랜지스터(MN3)에 상당]를 갖는 것을 특징으로 한다. 필요에 따라서 저항을 전류 경로 내에 접속할 수 있다.
또, 본 발명에 따른 전류 제어 회로는, 상기 제어하는 회로가 전류원에서 각 메모리 셀까지의 배선 저항[실시예의 배선 저항(R1∼Rn)에 상당]에 기초하여 각 메모리 셀의 소스 전류를 허용 범위 내에서 제어하는 것을 특징으로 한다. 소거시에 메모리 셀의 소스 전류값의 격차는 전류원에서 각 메모리 셀까지의 배선[실시예의 배선(16)에 상당]의 배선 저항의 차에 기인하기 때문에, 이 배선 저항의 차를 보정하도록 소스 전류값을 허용 범위내에 설정한다.
또한, 본 발명의 반도체 기억 장치(도 4에 나타내는 장치에 상당)는 전술한 전류 제어 회로를 구비하는 것을 특징으로 한다. 상기 전류 제어 회로의 작용, 효과를 갖는 신뢰성 있는 디바이스를 제공할 수 있다.
도 1은 본 발명의 일실시예를 나타내는 회로도이다. 도 1 중, 전술한 도면에 나타내는 구성 요소와 동일한 구성에는 동일한 참조 번호를 붙이고 있다.
소거시, 셀 어레이(14)의 메모리 셀의 소스에 흐르는 소스 전류를 제어하는 본 발명의 일실시예에 의한 전류 제어 회로, 즉 소스 전류 제어 회로(12)는 전술한 트랜지스터(MP1, MP2, MN1, MN2)에 추가하여, N채널 전계 효과 트랜지스터(MN3, MN4), 풀 다운 저항(RM), 부정 논리곱 게이트(NAND) 및 인버터(INV1, INV2)를 갖는다. 소스 전류 제어 회로(12)와 셀 어레이(14)로 1개의 섹터를 구성한다. 본 발명의 비휘발성 반도체 기억 장치에서는, 도 1에 나타내는 소스 전류 제어 회로(12)가 도 6의 각 소스 전류 제어 회로(121∼12n)의 대신에 대체되어 사용하고 있다. 이하의 설명에서는 도 6에 있어서, 각 소스 전류 제어 회로(121∼12n)가 도 1에 나타내는 소스 전류 제어 회로(12)의 회로 구성을 갖는 것으로 한다.
부정 논리곱 게이트(NAND)는 소거 신호(ER)와 복수 섹터 동시 소거 신호(MULTI)와의 부정 논리곱 연산을 행하여, 연산 결과를 인버터(INV2)와 트랜지스터(MN4)의 게이트에 출력한다. 인버터(INV2)의 출력 신호는 트랜지스터(MN3)의 게이트에 부여된다. 소거 신호(ER)는 트랜지스터(MN1)의 게이트 및 인버터(INV1)에 부여된다. 인버터(INV1)의 신호 출력은 트랜지스터(MP1, MN2)의 게이트에 부여된다.
소거 신호(ER)는 셀 어레이(14)의 소거 동작 중에는 하이 레벨로 설정되는 신호이다. 본 실시예에서는 각 섹터(101∼10n)의 소거 동작 시간은 동일하게 설정되어 있다. 즉, 각 섹터(101∼10n)에 부여되는 소거 신호(ER)는 동일 시간만큼 하이 레벨로 설정된다. 복수 섹터 동시 소거 신호(MULTI)는 각 섹터(101∼10n)에 각각 부여되고, 복수의 섹터를 동시 소거할 때에는 대응하는 섹터에 부여된 복수의 섹터 선택 신호(MULTI)가 하이 레벨로 설정된다.
풀 다운 저항(RM)은, 전원 Vcc로부터 트랜지스터(MP1, MN1, MN3)를 통하여 접지에 도달하는 전류 경로 내에 설치된다. 트랜지스터(MP1, MN1, MN3)가 온일 때, 전류가 Vcc에서 이들 트랜지스터를 통해 접지로 흐른다. 트랜지스터(MP1)의 드레인과 트랜지스터(MN1)의 드레인과는 공통으로 접속되고, 트랜지스터(MP2)의 게이트에 접속되어 있다. 풀 다운 저항(RM)은 트랜지스터(MP2)의 게이트 전압을 내려서, 트랜지스터(MP2)의 게이트 소스간 전압 Vgs를 각 섹터에 공통의 일정 레벨로 설정하는 기능을 갖는다. 즉, 도 6에 나타내는 소스 전류(I1, I2, I3,‥‥,In)가 일정치 Iconst, 즉 I1=I2=I3=···=In=Iconst가 되도록 하기 위해서 풀 다운 저항(RM)이 설치된다. 풀 다운 저항(RM)의 저항값은 전류원에서 트랜지스터(MP2)까지의 배선 저항의 저항값을 고려하여 정한다. 예컨대, 도 6에 나타내는 소스 전류 제어 회로(121)의 경우에는 배선 저항은 R1뿐이고, I1은 다른 전류(I2···In)보다도 크다. 또한, 소스 전류 제어 회로(12n)의 경우에는 R1∼Rn의 합계치이고, In은 다른 전류(I1∼In-1)보다도 작다. 따라서, 소스 전류 제어 회로(121)의 트랜지스터(MP2)의 소스 전위는 비교적 높으며, 소스 전류 제어 회로(12n)의 트랜지스터(MP2)의 소스 전위는 비교적 낮다.
따라서, 소스 전류 제어 회로(121)의 풀 다운 저항(RM)의 저항값을 비교적 큰 값으로 설정하여 트랜지스터(MP2의 게이트 전위를 올리고, 소스 전류 제어 회로(122)의 풀 다운 저항(RM)의 저항값을 비교적 작은 값으로 설정하여 트랜지스터(MPn)의 게이트 전위를 내리며, 각 섹터(101∼10n)의 각 셀 어레이의 메모리 셀의 소스에 접속되는 소스 전류 제어 회로의 트랜지스터(MP2)의 게이트 소스간 전압 Vgs를 일정하게 하여, I1=I2=I3=···=In=Iconst또는 I1≒I2≒I3≒···≒In≒Iconst가 되도록 한다.
이 결과, 각 섹터(101∼10n)에 흐르는 소스 전류는 도 2에 도시된 바와 같이 된다. 도 2에서는 도 8과 대비시키기 위해서 소스 전류 I1, I2 및 I3만을 나타내고 있다. 또한, 도 2와 도 8의 종축 및 횡축의 스케일은 동일하다. 소스 전류 I1, I2 및 I3은 거의 동일한 값으로 되어 있다. 도 2에서는 섹터(10n)의 소스 전류 In을 도시하지 않지만, 상기 허용 범위내에 있다.
도 3은 셀 어레이(14)의 일부를 나타내는 블록도이다. 비트선과 워드선의 교점에 메모리 셀이 설치되어 어레이를 구성하고 있다. 워드선은 각 메모리 셀의 제어 게이트(CG)에 접속되고, 비트선은 각 메모리 셀의 드레인에 접속되어 있다. 또한, 각 메모리 셀의 소스는 도 1에 나타내는 소스 전류 제어 회로(12)의 트랜지스터(MP2, MN2)의 드레인에 접속되어 있다.
다음에 동작을 설명한다. 셀 어레이(14)를 다른 섹터의 셀 어레이와 동시에 소거할 경우, 복수 섹터 동시 소거 신호(MULTI)가 하이 레벨이 되고, 소거 신호(ER)도 하이 레벨이 된다. 소거 신호(ER)가 하이 레벨이 되면 트랜지스터(MN1, MP1)는 온으로 된다. 또한, 소거 신호(ER) 및 복수 섹터 동시 소거 신호(MULTI)가 하이 레벨이 되면 부정 논리곱 게이트(NAND)의 출력은 로우 레벨이 되어 트랜지스터(MN4)는 오프된다. 또한, 부정 논리곱 게이트(NAND)의 출력을 반전하는 인버터(INV2)의 출력으로 트랜지스터(MN3)는 온된다. 이 결과, 전원 Vcc로부터 접지로 연결되는 전류 경로가 형성되고, 트랜지스터(MP2)의 게이트 전압은 트랜지스터(MNl)의 드레인 전압이 된다. 이 트랜지스터의 드레인 전압은 풀 다운 저항(RM)의 저항값에 의존한다. 이것에 의해, 트랜지스터(MP2)의 게이트 소스간 전압 Vgs에 따른 소스 전류 Iconst가 셀 어레이(14)에 흐른다. 즉, 각 메모리 셀의 플로팅 게이트(FG)에 축적된 전자는 소스로부터 도 1의 트랜지스터(MP2)를 통해 전류원에 흘러 들어간다. 이것에 의해, 메모리 셀의 데이타는 소거된다.
각각의 섹터를 단독으로 소거하는 경우에는, 복수 섹터 동시 소거 신호(MULTI)가 로우 레벨이 된다. 따라서, 부정 논리곱 게이트(NAND)의 출력은 하이 레벨이 되어, 트랜지스터(MN4)는 온되고, 트랜지스터(MN3)는 오프된다. 이것에 의해, 풀 다운 저항(RM)은 전류 경로부터 분리되어 종래와 같이 동작한다.
다만, 각 섹터의 소거 시간을 동일하게 설정한 경우나, 배선 저항이 큰 경우에는, 각각의 섹터를 단독으로 소거할 경우라도 복수 섹터 동시 소거 신호(MULTI)를 온으로 하고, 복수 섹터를 동시에 소거할 경우와 동일한 동작을 시키는 것이 바람직하다.
도 4는 본 발명의 소스 전류 제어 회로(12)를 구비하는 비휘발성 반도체 기억 장치의 일구성예(플래시 메모리 장치)를 나타내는 블록도이다. 도시하는 비휘발성 반도체 기억 장치는 커맨드 레지스터를 갖는 제어 회로(20), 기록/소거 펄스 타이머(22), 기록 회로(24), 칩 인에이블/출력 인에이블 회로(26), 어드레스 래치(28), Y디코더(30), X디코더(32), 셀 어레이(34), Y게이트(36), 데이타 래치(38), 입출력 버퍼(40), 소거 회로(42), 시험 회로(44) 및 소스 전류 제어 회로(46)를 갖는다.
셀 어레이(34)는 도 6에 도시된 바와 같이, 복수의 섹터(101∼10n)로 분할된 셀 어레이(141∼14n)를 구비한다. 소스 전류 제어 회로(46)는 복수의 섹터마다 도 1에 나타내는 소스 전류 제어 회로(12)를 구비하여 이루어진다. 도 1에 나타내는 전류원 및 배선(16)의 도시는 도 4에서는 생략하고 있다. 시험 회로(44)는 제어 회로(20)로부터의 지시에 기초하여, 복수 섹터 동시 소거 신호(MULTI)를 생성하여 소스 전류 제어 회로(46)에 출력한다. 예컨대, 시험 회로(44)로부터 각 섹터에 대하여 각각 신호선이 연장되고, 이 신호선을 통해서 복수 섹터 동시 소거 신호(MULTI)가 소스 전류 제어 회로(46)에 출력된다. 소거 회로(42)는 제어 회로(20)로부터의 지시를 수신하고, 기록/소거 펄스 타이머(22)로부터의 타이밍 신호에 기초하여, 소거 신호(ER를 발생하여 소스 전류 제어 회로(46) 및 X디코더(32)에 출력한다.
제어 회로(20)는 라이트 인에이블 신호(/WE), 리셋 신호(/RESET), 칩 인에이블 신호(/CE), 입출력 버퍼(40)가 출력하는 입력 데이타 등을 받아서, 이들을 디코드함으로써 장치 동작에 관한 다양한 지시 신호(커맨드 신호)를 생성하여 각부에 출력한다. 기록 회로(24)는 제어 회로(20)로부터 데이타의 기록이 지시되면, 기록/소거 펄스 타이머(22)로부터의 타이밍 신호에 따라서, 어드레스 래치(28) 및 Y디코더(30)를 구동한다. 칩 인에이블/출력 인에이블 회로(26)는 칩 인에이블 신호(/CE) 및 출력 인에이블 신호(/OE)를 받아서, Y디코더(30) 및 입출력 버퍼(40)를 구동한다. 어드레스 신호는 제어 회로(20)에 의해 구동되는 어드레스 래치(28)로 래치되고, X디코더(32) 및 Y디코더(30)에 출력된다. X디코더(32)는 어드레스 신호에 따라서 셀 어레이(34) 내의 대응하는 워드선을 구동한다. Y디코더(30)는 어드레스 신호에 따라서 Y게이트(36) 내의 대응하는 게이트를 구동한다. 데이타 래치(38)는 제어 회로(20)로부터의 지시에 기초하여 입력 데이타 및 출력 데이타를 래치한다. 입출력 버퍼(40)는 칩 인에이블/출력 인에이블 회로(26)로 구동되어 입출력 데이타를 버퍼링한다.
셀 어레이(34) 내의 복수의 섹터를 일괄 소거할 경우의 동작에 관해서 설명한다. 제어 회로(20)는 입출력 버퍼(40)로부터 입력하는 데이타를 디코드하여, 복수 섹터 일괄 소거를 인식하면, 시험 회로(44)에 대상으로 하는 섹터를 지시함과 동시에, 소거 회로(42)에 소거 동작을 요구한다. 소거 회로(42)는 기록/소거 펄스 타이머(22)로부터의 타이밍 신호에 기초하여 소거 신호(ER)를 소스 전류 제어 회로(46) 및 X디코더(32)에 출력한다. 소거 신호(ER)을 수신하면, X디코더(32)는 예컨대 모든 워드선을 구동하여 메모리셀을 선택 상태로 한다. 시험 회로(44)는 대응하는 섹터에 복수 섹터 동시 소거 신호(MULTI)를 출력한다. 소스 전류 제어 회로(46) 내의 대응하는 소스 전류 제어 회로는 전술한 바와 같이 동작하여, 소스 전류를 대응하는 셀 어레이에 공급한다.
또한, 도 4의 장치의 독출 동작이나 기록 동작은 종래와 동일하기 때문에, 여기에서 그 설명은 생략한다.
이상, 본 발명의 일실시예를 설명하였다. 본 발명의 비휘발성 반도체 기억 장치는 플래시 메모리 장치뿐만 아니라, EEPROM 장치 등 다양한 타입의 비휘발성 반도체 기억 장치를 포함하는 것이다.
본 발명은 이하의 효과를 갖는다.
본 발명의 전류 제어 회로에 의하면, 각 메모리 셀에 흐르는 전류, 즉 소스 전류값을 허용 범위내로 제어함으로써, 소거 조건이 실질적으로 동일하게 되고, 소거 후의 메모리 셀의 상태도 실질적으로 동일하게 되며, 따라서, 종래의 문제점은 해소된다.
또한, 본 발명의 반도체 기억 장치에 의하면, 상기 전류 제어 회로의 작용, 효과를 갖는 신뢰성 있는 디바이스를 제공할 수 있다.

Claims (7)

  1. 비휘발성 반도체 기억 장치에서 복수개의 섹터로 그룹화되어 구성된 메모리 셀에 흐르는 전류를 제어하는 전류 제어 회로에 있어서,
    상기 복수개의 섹터 중에서 임의의 섹터가 동시 소거 동작을 위해 선택될 때, 전류를 공급하는 전류원과 상기 선택된 섹터 사이의 배선 저항에 기초하여 상기 선택된 섹터의 메모리 셀에 흐르는 전류값을 제어하는 회로를 포함하는 것을 특징으로 하는 전류 제어 회로.
  2. 비휘발성 반도체 기억 장치의 메모리 셀에 흐르는 전류를 제어하는 전류 제어 회로에 있어서,
    메모리 셀의 소거 동작시에 각 메모리 셀에 흐르는 전류값을 허용 범위내로 제어하는 회로를 포함하고,
    상기 회로는, 대응하는 메모리 셀에 복수의 전류 중의 하나를 공급하는 트랜지스터의 게이트를 제어하며, 상기 트랜지스터의 게이트 전압을 설정하는 전류 경로에 설치된 저항을 갖는 것을 특징으로 하는 전류 제어 회로.
  3. 비휘발성 반도체 기억 장치의 메모리 셀에 흐르는 전류를 제어하는 전류 제어 회로에 있어서,
    메모리 셀의 소거 동작시에 각 메모리 셀에 흐르는 전류값을 허용 범위내로 제어하는 회로를 포함하고,
    상기 메모리 셀은 복수개의 섹터로 그룹화되어 동일한 그룹 내에서 메모리 셀의 소거 동작을 동시에 행할 수 있으며,
    상기 회로는, 상기 메모리 셀의 섹터에 흐르는 전류값이 동일하게 되도록 전류를 제어하고, 상기 메모리 셀의 섹터에 각각 설치된 트랜지스터의 게이트를 제어함과 동시에 상기 메모리 셀의 섹터로 전류를 공급하는 트랜지스터의 게이트를 제어하며, 메모리 셀의 섹터에 각각 제공된 트랜지스터의 게이트 전압을 설정하는 전류 경로에 설치된 저항을 갖는 것을 특징으로 하는 전류 제어 회로.
  4. 비휘발성 반도체 기억 장치의 메모리 셀에 흐르는 전류를 제어하는 전류 제어 회로에 있어서,
    메모리 셀의 소거 동작시에 각 메모리 셀에 흐르는 전류값을 허용 범위내로 제어하는 회로를 포함하고,
    상기 회로는, 대응하는 메모리 셀에 복수의 전류 중의 하나를 공급하는 트랜지스터의 게이트를 제어하고, 상기 트랜지스터의 게이트 전압을 설정하는 전류 경로에 선택적으로 설치된 저항과, 소거 신호 및 메모리 셀의 소거 동작을 동시에 행할 것을 지시하는 동시 소거 신호에 따라서 상기 전류 경로에 상기 저항을 선택적으로 접속하는 게이트 회로를 갖는 것을 특징으로 하는 전류 제어 회로.
  5. 비휘발성 반도체 기억 장치의 메모리 셀에 흐르는 전류를 제어하는 전류 제어 회로에 있어서,
    메모리 셀의 소거 동작시에 각 메모리 셀에 흐르는 전류값을 허용 범위내로 제어하는 회로를 포함하고,
    상기 메모리 셀은 복수개의 섹터로 그룹화되어 동일한 그룹 내에서 메모리 셀의 소거 동작을 동시에 행할 수 있으며,
    상기 회로는, 상기 메모리 셀의 섹터에 흐르는 전류값이 동일하게 되도록 전류를 제어하고, 상기 메모리 셀의 섹터에 각각 설치된 트랜지스터의 게이트를 제어함과 동시에 상기 메모리 셀의 섹터로 전류를 공급하는 트랜지스터의 게이트를 제어하며, 메모리 셀의 섹터에 각각 제공된 트랜지스터의 게이트 전압을 설정하는 전류 경로에 선택적으로 설치된 저항과, 상기 메모리 셀의 섹터에 각각 설치되며 소거 신호 및 메모리 셀의 섹터의 소거 동작을 동시에 행할 것을 지시하는 동시 소거 신호에 따라서 상기 전류 경로에 상기 저항을 선택적으로 접속하는 게이트 회로를 갖는 것을 특징으로 하는 전류 제어 회로.
  6. 반도체 기억 장치에 있어서,
    복수개의 섹터로 그룹화된 메모리 셀을 갖는 메모리 셀 어레이와;
    상기 메모리 셀에 흐르는 전류를 제어하는 전류 제어 회로를 구비하고,
    상기 전류 제어 회로는, 상기 복수개의 섹터 중에서 임의의 섹터가 동시 소거 동작을 위해 선택될 때, 전류를 공급하는 전류원과 상기 선택된 섹터 사이의 배선 저항에 기초하여 상기 선택된 섹터의 메모리 셀에 흐르는 전류값을 제어하는 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 메모리 셀은 복수개의 섹터로 그룹화되고;
    동일한 그룹 내의 상기 메모리 셀은 그 소거 동작이 동시에 이루어질 수 있으며;
    상기 회로는 상기 메모리 셀의 섹터에 흐르는 전류량이 동일하게 되도록 전류값을 제어하는 것을 특징으로 하는 반도체 기억 장치.
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