JP3544222B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、不揮発性半導体記憶装置及びそのデータ読出し方法に関するものであり、更に詳しく言えば、自動的かつ電気的にデータが一括消去可能であって、自動消去前に、消去用のデータの書込みを実行するフラッシュメモリに関するものである。
【０００２】
近年，各種情報処理装置の高性能化，多機能化に伴い、各機種に対応した制御アルゴリズム（データ）をメモリセルに書き込む不揮発性半導体記憶装置（以下フラッシュメモリともいう）が開発されている。当該装置は回路的、プロセス的には、従来例の不揮発性メモリ、ＥＰＲＯＭ及びＥＥＰＲＯＭの延長線上にある。
【０００３】
このフラッシュメモリではセルトランジスタの閾値電圧のバラつきを小さくするため、消去前にデータ書込みが行われ、その後、全ビットの書込みデータを同時に一括消去され、全メモリセルのデータが消去されるまで、この消去動作が繰り返される。
しかし、セルアレイの中には統計的な理由により、比較的消去が容易なメモリセルと、比較的消去が困難なメモリセルとが混在している。このため、消去動作を繰り返す方法では、過消去が生じ、メモリセル間で、データ保持特性に差を生じたり、消去動作に多くの時間を費やすことがある。
【０００４】
そこで、過消去を起こしたメモリセルを検出し、その過消去を起こしたメモリセルのデータを正常に読み出すことができる装置及び方法が望まれている。
【０００５】
【従来の技術】
図７，８は、従来例に係る説明図である。図７は従来例に係るフラッシュメモリを説明する構成図であり、図８は、その問題点を説明するメモリセルの消去フローチャートをそれぞれ示している。
例えば、データが自動的かつ電気的に消去可能であって、自動消去前に、消去用の書込みを実行するフラッシュメモリは、図７において、メモリ部１，書込み／読出し部２及び消去／書込み制御回路３から成る。メモリセルアレイ１にはセルトランジスタ（以下単にメモリセルという）１Ａを有する。
【０００６】
メモリセル１Ａは図７の破線円内図に示すように、コントロールゲート電極ＣＧと、フローティングゲート電極ＦＧとを具備し、当該ゲート電極ＦＧに電荷を注入することにより、データＤINを記憶するトランジスタである。
一般的にセルアレイ１はＮＯＲ型の構成が採られる。この場合のデータ消去は、メモリセル１Ａのドレインをフローティングにしてゲートを０Ｖ（全てのセルゲート）にし、ソースに１２Ｖを印加することにより、全てのセルを一括に消去することができる。
【０００７】
メモリセル１Ａは、エンハンスメント型のトランジスタが用いられ、非選択のメモリセル１Ａには電流が流れず、選択されたメモリセル１Ａのみが、フローティングゲートＦＧの中の電荷量に応じて、電流が流れたり、流れなかったりする。この選択されたメモリセル１Ａの振る舞いに応じて、「０」，「１」のデータが割当てられる。
【０００８】
当該メモリの消去動作を説明する。例えば、図８のフローチャートに示すように、まず、ステップＰ１で消去前のデータをメモリセル１Ａに書込む。この際に外部から消去／書込み制御回路３にイレーズ命令が入力される。イレーズ命令とは書込みデータＤINをメモリセル１Ａに書込み、それを消去する動作，すなわち、当該セル１ＡのフローティングゲートＦＧにホットレクトロンを注入し、その後、ＦＮ（ファウラーノルドハイム）トンネルによりホットエレクトンを引き抜く動作を繰り返す指示をいうものである。
【０００９】
次に、ステップＰ２で全メモリセル１Ａの一括消去をする。次いで、ステップＰ３でメモリセル１Ａの消去が行われたか否かを確認する。ここで、その消去が正しく行われた場合（ＹES）には、ステップＰ４に移行し、メモリセルアレイ１の過消去チェックをする。なお、ステップＰ３で消去が行われない場合（ＮＯ）には、ステップＰ２に戻って消去を継続する。
【００１０】
ステップＰ４でメモリセルアレイ１の中で過消去されたメモリセル１Ａが存在する場合（ＹES）には、ステップＰ５に移行して過消去のメモリセル１Ａが接続されたビット線にデータＤINを再度書き込む。それが存在しない場合（ＮＯ）には、消去動作を終了する。
また、ステップＰ６でメモリセルアレイ１の中で過消去されたメモリセル１Ａが存在するか否かをチェックする。ここで、過消去されたメモリセル１Ａが、まだ存在する場合（ＹES）には、ステップＰ５に戻って、そのビット線にデータを再度書き込む。
【００１１】
さらに、過消去されたメモリセル１Ａが存在しない場合（ＮＯ）には、ステップＰ７に移行して、メモリセル１Ａの消去が行われたか否かを確認する。ここで、その消去が正しく行われた場合（ＹES）には、消去動作を終了する。なお、ステップＰ７で消去が行われない場合（ＮＯ）には、ステップＰ８に移行してメモリセル１Ａのデータを消去し、その後、ステップＰ９に移行して、メモリセル１Ａの消去が行われたか否かを確認する。ここで、その消去が行われた場合（ＹES）には、ステップＰ６に戻ってメモリセルアレイ１の中で過消去されたメモリセル１Ａが存在するか否かをチェックする。ステップＰ８で消去が行われない場合（ＮＯ）には、ステップＰ８に戻って、メモリセル１Ａのデータを消去する。また、ステップＰ７でその消去が正しく行われた場合（ＹES）には、消去動作を終了する。
【００１２】
【発明が解決しようとする課題】
ところで、従来例のフラッシュメモリによれば、ステップＰ１でメモリセル１Ａの閾値電圧のバラつきを小さくするため、消去前のデータ書込みが行われ、ステップＰ２で全ビットに対して同時に一括消去され、その後、全メモリセル１Ａが消去されるまで、この消去動作を繰り返される。
【００１３】
しかし、セルアレイ１の中には統計的な理由により、比較的消去が容易なメモリセル１Ａと、比較的消去が困難なメモリセル１Ａとが混在している。このため、先に述べたような消去動作を繰り返す方法では、オーバーイレーズ（過消去）が生じ、メモリセル間で、データ保持特性に差を生じることがある。
このような特性の差は、製造プロセスのバラつき、長時間にわたるデータ書込み、及び、消去動作の繰り返しによるウエハへのストレス等により生じ得ると考えられる。
【００１４】
また、データＤINの書込み、消去の動作は、メモリセル１ＡのフローティングゲートＦＧに対する電荷の注入、放出により行われるため、必要以上に消去動作が成されたメモリセル１Ａでは見掛け上、逆極性の電荷がフローティングゲートＦＧに注入された状態になることがある。この状態がオーバーイレーズ（過消去）と呼ばれる。
【００１５】
一般にフラッシュメモリにおいて、エンハンスメント型のメモリセル１Ａに対して、上述したように、オーバーイレーズ（過消去）が生じると、メモリセル１Ａは見掛け上、デプレッション型のトランジスタ特性に変化する。
このため、たとえ選択されたメモリセル１Ａに電流が流れない状態であっても、非選択のメモリセル１Ａから電流が流れてしまい、「０」又は「１」のデータが誤ってセンスアンプに検出されることとなる。
【００１６】
このような現象の多くは、再度、全セル１Ａに「０」のデータを書込み、その後、全セルの消去することにより正常状態になる場合がある。しかし、再度、過消去の検出を行い、全セル１Ａへの書込み／消去を行うこととなるので、当該メモリセルアレイ１を正常復帰させるためには、多くの消去時間を要するという問題がある。
【００１７】
本発明は係る従来例の問題点に鑑み創作されたものであり、過消去を起こしたメモリセルを検出し、その過消去を起こしたメモリセルのデータを正常に読み出すことが可能となる不揮発性半導体記憶装置の提供を目的とする。
【００１８】
【課題を解決するための手段】
図１は、本発明に係る不揮発性半導体記憶装置の原理図を示している。本発明の不揮発性半導体記憶装置は、図１に示すように、データが自動的かつ電気的に消去可能な不揮発性メモリセルアレイ１１を含む不揮発性半導体記憶装置において、並列に形成された第１及び第２のロードトランジスタＴＰ１、ＴＰ２を含み、前記第２のロードトランジスタＴＰ２は前記第１のロードトランジスタＴＰ１より電流供給能力が大きく設計されているセンスアンプ２５と、読み出し時に、前記不揮発性メモリセルアレイ１１内に、過消去メモリセルが存在する場合には前記第２のロードトランジスタＴＰ２を選択し、過消去メモリセルが存在しない場合には前記第１のロードトランジスタＴＰ１を選択する切り替え手段１３とを備えることを特徴とする。
【００１９】
本発明の不揮発性半導体記憶装置において、過消去メモリセルが存在するか否かを検出し、当該検出結果に応じたロード切り換え信号ＳＬを出力する検出手段１２と、前記ロード切り換え信号ＳＬに応じて、前記検出手段１２が検出した前記過消去メモリセルの有無を記憶する冗長セル２３Ｂとを有し、読み出し時に、前記切り換え手段１３は、前記冗長セル２３Ｂの出力信号ＤＯに応じて、前記第１及び第２のロードトランジスタＴＰ１、ＴＰ２のいずれかを選択することを特徴とする。
【００２０】
本発明の不揮発性半導体記憶装置において、消去動作に先立ち、前記冗長セル２３Ｂの記憶情報をリセットするリセット手段２４を有することを特徴とし、上記目的を達成する。
【００２３】
【作 用】
本発明の不揮発性半導体記憶装置の動作を説明する。例えば、メモリセル１１の消去前にデータが書込みまれ、その後、メモリセル１１のデータが一括消去された場合であって、メモリセル１１からデータを読み出す場合に、消去動作によって所定以上の電荷を放出した過消去のメモリセル１１の情報が、検出手段１２により検出されると、該検出手段１２から切り換え手段１３にロード切り換え信号ＳＬが出力される。また、消去動作に先立ちリセット手段１４により、リセットされた切り換え手段１３では、ロード切り換え信号ＳＬに基づいてセンスアンプ２５の能力が切り換えられる。
【００２４】
具体的には、切り換え手段１３の書込み回路23Ａによりロード切り換え信号ＳＬが、電源線ＶCCの電位から書込み用電源線ＶPPの電圧にレベル変換され、その結果、ゲート制御信号ＳＧ及びセンスアンプ２５の負荷状態を示す書込み電圧ＶPPＩが 冗長セル23Ｂに出力される。
一方、リセット手段１４からのリセット信号ＲＳＴと、書込み回路23Ａからのゲート制御信号ＳＧとに基づいて書込み電圧ＶPPＩが冗長セル23Ｂに記憶される。これにより、ロード切り換え信号ＳＬの論理に基づいて、冗長セル23ＢからデータＤＯが読出され、これ基づいてゲート選択信号Ａ，Ａバーが読出し回路23Ｃからセンスアンプ２５に出力される。
【００２５】
ここで、センスアンプ２５では、過消去されたメモリセル１１からデータを読み出す場合には、トランジスタＴＰ１に比べてサイズの大きなトランジスタＴ２がゲート選択信号Ａを受けてＯＮ動作をし、通常のメモリセル１１を読み出す場合には、ゲート選択信号Ａバーを受けてトランジスタＴＰ２に比べてサイズの小さいトランジスタＴ１がＯＮ動作する。
【００２６】
このため、過消去のメモリセル１１が生じた場合であっても、従来例の消去時間と同程度の時間で、データを正常に読み出すことが可能となる。
また、製造プロセスのバラつき、長時間にわたるデータ書込み、及び、消去動作の繰り返しによるウエハへのストレス等により、メモリセル１１間で、データ保持特性に差を生じても、データを正常に読み出すことが可能となる。
【００２７】
これにより、過消去を起こしたメモリセル１１を他のメモリセル１１と共に使用することができるので、生産歩留りの向上を図ることができる。また、読出し機能が充実することで、デバイスの信頼性の向上に大きく寄与する。
【００２８】
【実施例】
次に、図を参照しながら本発明の実施例について説明をする。図２〜６は、本発明の実施例に係る不揮発性半導体記憶装置及びそのデータ読出し方法を説明する図である。図２は、本発明の実施例に係るフラッシュメモリの構成図であり、図３はそのセンスアンプ切り換え回路及びその周辺回路の構成図である。図４は、当該フラッシュメモリの１ビットのメモリセルの構成図であり、図５は、そのメモリセルアレイの一部構成図である。図６は、そのメモリセルの消去フローチャートをそれぞれ示している。
【００２９】
例えば、データＤINが自動的かつ電気的に一括消去可能であって、センスアンプ部の能力を切り換えるフラッシュメモリは、図２において、メモリセルアレイ２１，過消去検出回路２２，センスアンプ切り換え部２３，リセット回路２４，センスアンプ２５，消去／書込み制御回路２６，書込み／消去電圧出力回路２７，入出力バッファ２８，命令レジスタ２９，データ比較レジスタ３０，信号発生論理回路３１，アドレスラッチ回路３２及びステータスレジスタ３３から成る。
【００３０】
すなわち、メモリセルアレイ２１はＹゲート部21Ａ，メモリセル１１及びソース電源制御部21Ｂを有する。例えば、Ｙゲート部21ＡはアドレスＡ０〜Ａ４に基づいてメモリセル１１のビット線を選択し、書込み電圧ＶPPＩを供給する。メモリセル１１はアドレスＡ５〜Ａ14に基づいてデータＤINを書込み／読出しをする記憶素子である。該メモリセル１１の構造については、図４において詳述し、セルアレイ２１については図５においてそれぞれ詳述する。ソース電源制御部21ＢはアドレスＡ15〜Ａ18に基づいて消去電圧ＶPPＩの供給制御をする回路である。
【００３１】
過消去検出回路２２は検出手段１２の一例であり、消去動作によって所定以上の電荷が放出された過消去のメモリセル１１の情報を検出してロード切り換え信号ＳＬをセンスアンプ切り換え部２３に出力する回路である。例えば、過消去検出回路２２は消去動作後に、入出力バッファ２８で取り込まれる制御信号Ｓ３をデコードし、過消去のメモリセル１１を検出する。
【００３２】
センスアンプ切り換え部２３は切り換え手段１３の一例であり、ロード切り換え信号ＳＬに基づいてセンスアンプ２５の能力を切り換えるものである。例えば、センスアンプ切り換え部２３は、図３に示すように、Ｓ／Ａロード情報書込み回路（以下単に書込み回路という）23Ａ，冗長セル23Ｂ及び情報読出し回路（以下単に読出し回路という）23Ｃを有する。
【００３３】
書込み回路23Ａはロード切り換え信号ＳＬをレベル変換をしてゲート制御信号ＳＧ及びセンスアンプ２５の負荷状態を示す書込み電圧ＶPPＩを出力する。例えば、書込み回路23Ａは図３に示すように、インバータ INV１，ＮＯＲ回路及び１０個のｎ型の電界効果トランジスタＴN10 〜ＴN19 及びｐ型の電界効果トランジスタＴＰ11から成る。トランジスタＴN11 ，ＴN13 〜ＴN15 , ＴN18 はディプレッション型から成る。トランジスタＴN11 ，ＴN14 ，ＴP11 のソースには書込み／消去電圧ＶPPＩが供給される。
【００３４】
冗長セル23Ｂは、リセット信号ＲＳＴ及びゲート制御信号ＳＧに基づいて書込み電圧ＶPPＩを記憶する。冗長セル23Ｂは、図４に示すようなメモリセル１１と同様に、コントロールゲート電極ＣＧと、フローティングゲート電極ＦＧとを備え、当該ゲート電極ＦＧに電荷を注入することにより、セル情報（データＤＯ）を記憶するトランジスタである。
【００３５】
読出し回路23Ｃは、冗長セル23ＢからデータＤＯを読出し、少なくとも、該データＤＯに基づいてセンスアンプ２５のトランジスタＴＰ１，ＴＰ２にゲート選択信号Ａ，Ａバーを出力する。例えば、読出し回路23Ｃは、図３に示すようにインバータ INV２及び２個のｎ型の電界効果トランジスタＴN31 ，ＴN32 を有する。ゲート選択信号Ａはインバータ INV２の入力から分岐されてトランジスタＴＰ１のゲートに入力され、ゲート選択信号Ａバーはインバータ INV２の出力からトランジスタＴＰ２のゲートにそれぞれ入力される。
【００３６】
リセット回路２４はリセット手段１４の一例であり、命令レジスタ２９から出力された信号Ｓ０（イレーズ命令等）に基づいて、センスアンプ切り換え部２３にリセット信号ＲＳＴを出力する。リセット回路２４は図３に示すように、５個のｎ型の電界効果トランジスタＴN21 〜ＴN25 及び３個のｐ型の電界効果トランジスタＴＰ21〜ＴＰ23から成る。
【００３７】
センスアンプ２５は、制御信号Ｓ３，Ｓ４，ゲート選択信号Ａ，Ａバーと書込み電圧ＶPPＩとに基づいて、データＤINの書込み／読出しをする回路である。センスアンプ２５は、例えば、電源線ＶCCに接続された二個のトランジスタＴＰ１，ＴＰ２を有する。トランジスタＴＰ１，ＴＰ２はｐ型の電界効果トランジスタから成る。
【００３８】
本発明の実施例では、トランジスタＴＰ２のサイズは、トランジスタＴＰ１のサイズよりも大きく設計される。例えば、ＴＰ２のゲート幅がＴＰ１よりも大きくされる。また、ＴＰ２のチャネル長をＴＰ１よりも狭くしても良い。トランジスタＴＰ２は、過消去されたメモリセル１１のデータを読み出す際に使用し、トランジスタＴＰ１は過消去されていない通常のメモリセル１１をデータ読み出す際に使用する。その他、アンプ２５にはｐ型の電界効果トランジスタＴＰ３と３個のｎ型の電界効果トランジスタＴN41 〜ＴN43 が設けられ、それぞれのゲートがバス線に接続され、セルアレイ２１のＹゲート部21Ａに至る。
【００３９】
なお、以下の構成は従来例と同様である。消去／書込み制御回路２６はデータＤINの消去／書込み制御をする回路である。書込み／消去電圧出力回路２７は制御回路２６から出力される制御信号Ｓ１に基づいて消去／書込み電圧ＶPPＩをメモリセルアレイ２１，センスアンプ切り換え回路２３，センスアンプ２５及びアドレスラッチ回路３２にそれぞれ供給する。
【００４０】
入出力バッファ２８は制御信号Ｓ３を取り込んだり、信号発生論理回路３１から出力される制御信号Ｓ２とに基づいて，例えば、８ビットのデータＤINを入出力する回路である。
命令レジスタ２９は８ビットの命令を解読して、その結果信号Ｓ０をステータスレジスタ３３に出力する回路である。結果信号Ｓ０にはイレーズ命令や、過消去のメモリセル１１の情報が含まれる。データ比較レジスタ３０は制御信号Ｓ３に基づいて自動消去／書き換え時等に読出しデータと書込みデータＤINとを比較したり、イレーズ命令を判断する回路である。その結果データは消去／書込み制御回路２６に出力される。
【００４１】
信号発生論理回路３１はステータスレジスタ３３から出力されるデコード結果信号Ｓ０に基づいて制御信号Ｓ２，Ｓ４を発生する回路である。信号Ｓ２，Ｓ４にはチッップイネーブル信号ＷＥ，アウトプットイネーブル信号ＯＥ及びライトイネーブル信号ＷＥが含まれる。
アドレスラッチ回路３２は，例えば、信号発生論理回路３１から出力される制御信号Ｓ４と制御回路２６から出力される制御信号Ｓ５とに基づいて，１９ビットのアドレスＡ０〜Ａ18を入力ラッチする。アドレスラッチ回路３２はコラムデコーダ32Ａ，ロウデコーダ32Ｂ及びブロックデコーダ32Ｃを有する。コラムデコーダ32Ａは５ビットのアドレスＡ０〜Ａ４をデコードして、その結果をメモリセルアレイ２１のＹゲート部21Ａに転送する。ロウデコーダ32Ｂは、１０ビットのアドレスＡ５〜Ａ14をデコードして、その結果をメモリセルアレイ２１のメモリセル１１に転送する。ブロックデコーダ32Ｃは、４ビットのアドレスＡ15〜Ａ18をデコードして、その結果をメモリセルアレイ２１の電源制御部21Ｂにそれぞれ転送する。
【００４２】
ステータスレジスタ３３は、外部から供給される書込み許可信号ＷＥ，チップイネーブル信号ＣＥ，出力イネーブル信号ＯＥ及びパワーダウン信号ＰＷＤの基礎となるデータや命令レジスタ２９から出力される結果信号Ｓ０に基づいて消去／書込み制御回路２６及び信号発生論理回路３１の入出力を制御する回路である。
【００４３】
次に、１ビットのメモリセル１１の構成を説明する。図４（Ａ）はメモリセル１１の平面図であり、図４（Ｂ）は、そのｙ１−ｙ２の矢視断面図であり、図４（Ｃ）は、そのｘ１−ｘ２の矢視断面図をそれぞれ示している。
１ビットのメモリセル１１は図４（Ａ）〜（Ｃ）に示すように、ソース領域Ｓ，ドレイン領域Ｄ上にフローティングゲート電極（以下単にゲートという）ＦＧ及びコントロールゲート電極（以下単にゲートという）ＣＧが設けられて成る。
【００４４】
例えば、ソース領域（以下単にソースという）Ｓ及びドレイン領域（以下単にドレインという）Ｄは、ｎ+ 型の不純物拡散層から成り、これらの領域Ｓ，Ｄがｐ型のＳｉ基板11Ａ内に設けられる。また、両ゲートＣＧ，ＦＧはソースＳ，ドレインＤを跨ぐ領域上に厚さ１００〔Å〕程度のＳｉＯ2 膜11Ｂ，11Ｃを介して順次設けられる。なお、ＳｉＯ2 膜11Ｂはトンネル酸化膜と呼ばれ、両ゲートＣＧ，ＦＧは容量結合をする。このように、メモリセル１１はｎチャネルのＭＯＳトランジスタのゲートＣＧの下に、ＳｉＯ2 膜11Ｃを介してフローティングゲートＦＧを設けた構造になっている。
【００４５】
当該メモリセル１１のデータ書込み時の動作は、最初の状態ではフローティングゲートＦＧの電荷は「０」である。この状態を情報「１」と定義する。この状態で、基板11ＡやソースＳの電位を０Ｖにし、ゲートＣＧを５Ｖ，ドレインを１Ｖにすると、容量結合によって、ゲートＦＧが３Ｖ程度に上昇し、当該トランジスタは導通状態となる。
【００４６】
次に、基板11ＡやソースＳの電位を０Ｖにしたままで、ゲートＣＧに１２Ｖ，ドレインＤに６Ｖ程度の電圧を印加すると、いわゆるアンバランシェブレークダウン（電子雪崩降服）現象を生じ、ドレインＤ近傍の高エネルギーの電子が多量に捕らわれる。これがデータの書込みである。
この状態で、ゲートＣＧを５Ｖ，ドレインＤを１Ｖにすると、フローティングゲートＦＧが−２Ｖのような低い値になる。このため、当該トランジスタは非導通状態となる。これを情報「０」と定義する。
【００４７】
ここで、基板11ＡとゲートＣＧを０Ｖとし、ドレインＤをオープンにし、ソースＳに１２Ｖ程度の電圧を印加すると、いわゆるトンネル現象が起き、フローティングゲートＦＧからソースＳに電子がトンネルし、当該ゲートＦＧの電荷が減少する。このトンネル時間を制御することで、フローティングゲートＦＧの電荷をほぼ零にすることができる。これがデータの消去である。
【００４８】
すなわち、アンバランシェブレークダウン現象により、当該メモリセル１１の情報を「１」から「０」に変化させることをデータの書込みという。また、トンネル現象により、その情報を「０」から「１」へ変化させることをデータの消去と呼ぶ。
当該フラッシュメモリは消去により全メモリセルの情報を「１」とし、所定のメモリセル１１に書込みを行い、「０」の情報を導入することで必要な情報を記憶する。例えば、ドレインＤに１Ｖ、ゲートＣＧに５Ｖの電圧をそれぞれ印加すると、情報「１」のメモリセル１１にはドレイン電流が流れるが、情報「０」のメモリセル１１にはドレイン電流が流れない。これがデータの読出しである。
【００４９】
次に、メモリセルアレイ２１の構成を説明する。図７はメモリセルアレイ２１の回路例を示している。メモリセルアレイ２１はメモリセルがマトリクス状に配置され成る。例えば、図５に示すように、４つのメモリトランジスタ（以下単にトランジスタという）Ｔ00〜Ｔ11を一単位として構成する。トランジスタＴ00，Ｔ01の各コントロールゲートがワード線ＷL0に接続され、トランジスタＴ10，Ｔ11の各コントロールゲートがワード線ＷL1にそれぞれ接続される。
【００５０】
また、トランジスタＴ00，Ｔ10の各ドレインがビット線ＢL0に接続され、トランジスタＴ01，Ｔ11の各ドレインがビット線ＢL1にそれぞれ接続される。各ビット線ＢL0，ＢL1はＹゲート21Ｂ（ビット線選択用のトランジスタ）を介してセンスアンプ２５に接続される。なお、各トランジスタＴ00〜Ｔ11のソースがソース電源制御部21Ｂに接続される。当該回路21Ｂは基板11ＡやソースＳの電位を制御する。
【００５１】
例えば、トランジスタＴ00に情報を書き込む場合には、電源制御部21Ｂによりソース電位が０Ｖに固定される。また、ワード線ＷL1に１２Ｖ，ビット線ＢL1に０Ｖがそれぞれ印加される。なお、トランジスタＴ10，Ｔ01，Ｔ11には書込みが行われない。
消去はトランジスタＴ00〜Ｔ11に対して同時に行われる。すなわち、ワード線ＷL0，ＷL1が０Ｖ，ビット線ＢL0，ＢL1が電気的にオープン状態され、ソース電位が１２Ｖに昇圧される。
【００５２】
トランジスタＴ00から情報を読み出す場合には、ソース電位が０Ｖに固定され、ワード線ＷL0に５Ｖ，ワード線ＷL1に０Ｖが印加される。また、ビット線ＢL0を１Ｖにしながらドレイン電流が流れるか否かをセンスアンプ２５により検出する。ここで、ビット線ＢL0に電流が流れれば、トランジスタＴ00の情報は「１」である。この電流が流れなければ「０」である。
【００５３】
次に、本発明の実施例に係るデータ読み出し方法についてフラッシュメモリの消去動作を中心に説明をする。例えば、図６のメモリセルの消去フローチャートに示すように、まず、ステップＰ１でセンスアンプをリセットする。この際に、命令レジスタ２９からリセット回路２４にＳ０＝「Ｈ」レベルが出力され、Ｓ０＝「Ｌ」レベルが書込み回路23Ａにそれぞれ出力される。
【００５４】
次に、ステップＰ２で全メモリセル１１の消去前にデータを書込む。その後、ステップＰ３で全メモリセル１１のデータを一括消去する。次いで、ステップＰ４でメモリセル１１の消去が行われたか否かを確認する。ここで、その消去が正しく行われた場合（ＹES）には、ステップＰ５に移行し、メモリセルアレイ２１の過消去チェックをする。なお、ステップＰ４で消去が行われない場合（ＮＯ）には、ステップＰ３に戻って消去を継続する。
【００５５】
ステップＰ５では、メモリセルアレイ２１の過消去チェックをする。この際に、メモリセルアレイ２１の中で過消去されたメモリセル１１が存在する場合（ＹES）には、ステップＰ６に移行してセンスアンプの動作点を切り換える。ここで、メモリセル１１からデータを読み出す場合に、消去動作によって所定以上の電荷を放出した過消去のメモリセル１１の情報，例えば、過消去のメモリセル１１が接続されているビット線が、過消去検出回路２２により検出されると、該過消去検出回路２２からセンスアンプ切り換え部２３にロード切り換え信号ＳＬ＝「Ｈ」（ハイ）レベルが出力される。また、センスアンプ切り換え部２３では、ロード切り換え信号ＳＬに基づいてセンスアンプ２５の能力が切り換えられる。なお、通常の読出し時にはＳＬ＝「Ｌ」（ロー）レベルである。
【００５６】
具体的には、書込み回路23Ａによりロード切り換え信号ＳＬが、電源線ＶCCの電位から書込み用電源線ＶPPＩの電圧にレベル変換され、その結果、ゲート制御信号ＳＧ及び書込み電圧ＶPPＩが冗長セル23Ｂに出力される。リセット信号ＲＳＴと、書込み回路23Ａからのゲート制御信号ＳＧに基づいて書込み電圧ＶPPＩが冗長セル23Ｂに記憶される。これにより、ロード切り換え信号ＳＬ＝「Ｈ」レベルに基づいて、冗長セル23ＢからデータＤＯが読出され、これ基づいてゲート選択信号Ａ，Ａバーが読出し回路23Ｃからセンスアンプ２５に出力される。
【００５７】
ここで、センスアンプ２５では、過消去されたメモリセル１１からデータを読み出す場合には、トランジスタＴＰ１に比べてサイズの大きなトランジスタＴ２がゲート選択信号Ａを受けてＯＮ動作をし、通常のメモリセル１１を読み出す場合には、ゲート選択信号Ａバーを受けてトランジスタＴＰ２に比べてサイズの小さいトランジスタＴ１がＯＮ動作する。
【００５８】
なお、ステップＰ５で過消去のメモリセル１１が存在しない場合（ＮＯ）には、消去動作を終了し、センスアンプの動作点を切り換えた後には、ステップＰ７でメモリセルアレイ２１の過消去チェックをする。この際に、メモリセルアレイ２１の中で過消去されたメモリセル１１が存在する場合（ＹES）には、ステップＰ８に移行して消去不良のアラームを発生し、ステップＰ７で過消去のメモリセル１１が存在しない場合（ＮＯ）には、消去動作を終了する。
【００５９】
このようにして、本発明の実施例に係る不揮発性半導体記憶装置によれば、図２に示すように、過消去のメモリセル１１の情報に基づいてセンスアンプ２５の能力を切り換えるセンスアンプ切り換え部２３が備えられる。
このため、メモリセル１１が過消去を生じた場合であっても、従来例の消去時間と同程度の時間で、データを正常に読み出すことが可能となる。このことで、メモリセル１１の中に、統計的な理由により、消去が容易なメモリセル１１と、消去が困難なメモリセル１１とが混在している場合でも、従来例に比べて、過消去のメモリセル１１のデータを正常に読み出すことができる。
【００６０】
また、製造プロセスのバラつき、長時間にわたるデータ書込み、及び、消去動作の繰り返しによるウエハへのストレス等により、メモリセル１１間で、データ保持特性に差を生じても、データを正常に読み出すことが可能となる。
これにより、過消去を起こしたメモリセル１１を他のメモリセル１１と共に使用することができるので、生産歩留りの向上を図ることができる。また、読出し機能が充実することで、デバイスの信頼性の向上に大きく寄与する。
【００６１】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、過消去のメモリセルの情報に基づいてセンスアンプの能力を切り換える切り換え手段が備えられる。
このため、過消去のメモリセルが生じた場合であっても、データを正常に読み出すことができ、また、従来例の消去時間に比べて短時間に消去動作を完了する。
【００６２】
さらに、本発明の不揮発性半導体記憶装置のデータ読出し方法によれば、過消去のメモリセルの情報に基づいてセンスアンプの能力を切り換えているので、メモリセル間で、データ保持特性に差を生じても、データを正常に読み出すことが可能となる。
これにより、過消去を起こしたメモリセルを他のメモリセルと同等に扱えるので、生産歩留りの向上を図ることができる。また、読出し機能が充実することで、フラッシュメモリ等の不揮発性半導体記憶装置の信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の原理図である。
【図２】本発明の実施例に係るフラッシュメモリの全体構成図である。
【図３】本発明の実施例に係るセンスアンプ切り換え回路及びその周辺回路の構成図である。
【図４】本発明の実施例に係る１ビットのメモリセルの構成図である。
【図５】本発明の実施例に係るメモリセルアレイの構成図である。
【図６】本発明の実施例に係る消去フローチャートである。
【図７】従来例に係るフラッシュメモリを説明する構成図である。
【図８】従来例に係る問題点を説明するメモリセルの消去フローチャートである。
【符号の説明】
１１…メモリセル、
１２…検出手段、
１３…切り換え手段、
１４…リセット手段、
２５…センスアンプ、
23Ａ…書込み回路、
23Ｂ…冗長セル、
23Ｃ…読出し回路、
ＴＰ１，ＴＰ２…トランジスタ、
ＲＳＴ…リセット信号、
ＶＰ…増幅素子、
ＶPPＩ…書込み電圧、
ＤＯ…データ、
ＤIN…書込みデータ、
ＳＧ…ゲート制御信号、
ＳＬ…ロード切り換え信号、
Ａ，Ａバー…ゲート選択信号。
【産業上の利用分野】
本発明は、不揮発性半導体記憶装置及びそのデータ読出し方法に関するものであり、更に詳しく言えば、自動的かつ電気的にデータが一括消去可能であって、自動消去前に、消去用のデータの書込みを実行するフラッシュメモリに関するものである。
【０００２】
近年，各種情報処理装置の高性能化，多機能化に伴い、各機種に対応した制御アルゴリズム（データ）をメモリセルに書き込む不揮発性半導体記憶装置（以下フラッシュメモリともいう）が開発されている。当該装置は回路的、プロセス的には、従来例の不揮発性メモリ、ＥＰＲＯＭ及びＥＥＰＲＯＭの延長線上にある。
【０００３】
このフラッシュメモリではセルトランジスタの閾値電圧のバラつきを小さくするため、消去前にデータ書込みが行われ、その後、全ビットの書込みデータを同時に一括消去され、全メモリセルのデータが消去されるまで、この消去動作が繰り返される。
しかし、セルアレイの中には統計的な理由により、比較的消去が容易なメモリセルと、比較的消去が困難なメモリセルとが混在している。このため、消去動作を繰り返す方法では、過消去が生じ、メモリセル間で、データ保持特性に差を生じたり、消去動作に多くの時間を費やすことがある。
【０００４】
そこで、過消去を起こしたメモリセルを検出し、その過消去を起こしたメモリセルのデータを正常に読み出すことができる装置及び方法が望まれている。
【０００５】
【従来の技術】
図７，８は、従来例に係る説明図である。図７は従来例に係るフラッシュメモリを説明する構成図であり、図８は、その問題点を説明するメモリセルの消去フローチャートをそれぞれ示している。
例えば、データが自動的かつ電気的に消去可能であって、自動消去前に、消去用の書込みを実行するフラッシュメモリは、図７において、メモリ部１，書込み／読出し部２及び消去／書込み制御回路３から成る。メモリセルアレイ１にはセルトランジスタ（以下単にメモリセルという）１Ａを有する。
【０００６】
メモリセル１Ａは図７の破線円内図に示すように、コントロールゲート電極ＣＧと、フローティングゲート電極ＦＧとを具備し、当該ゲート電極ＦＧに電荷を注入することにより、データＤINを記憶するトランジスタである。
一般的にセルアレイ１はＮＯＲ型の構成が採られる。この場合のデータ消去は、メモリセル１Ａのドレインをフローティングにしてゲートを０Ｖ（全てのセルゲート）にし、ソースに１２Ｖを印加することにより、全てのセルを一括に消去することができる。
【０００７】
メモリセル１Ａは、エンハンスメント型のトランジスタが用いられ、非選択のメモリセル１Ａには電流が流れず、選択されたメモリセル１Ａのみが、フローティングゲートＦＧの中の電荷量に応じて、電流が流れたり、流れなかったりする。この選択されたメモリセル１Ａの振る舞いに応じて、「０」，「１」のデータが割当てられる。
【０００８】
当該メモリの消去動作を説明する。例えば、図８のフローチャートに示すように、まず、ステップＰ１で消去前のデータをメモリセル１Ａに書込む。この際に外部から消去／書込み制御回路３にイレーズ命令が入力される。イレーズ命令とは書込みデータＤINをメモリセル１Ａに書込み、それを消去する動作，すなわち、当該セル１ＡのフローティングゲートＦＧにホットレクトロンを注入し、その後、ＦＮ（ファウラーノルドハイム）トンネルによりホットエレクトンを引き抜く動作を繰り返す指示をいうものである。
【０００９】
次に、ステップＰ２で全メモリセル１Ａの一括消去をする。次いで、ステップＰ３でメモリセル１Ａの消去が行われたか否かを確認する。ここで、その消去が正しく行われた場合（ＹES）には、ステップＰ４に移行し、メモリセルアレイ１の過消去チェックをする。なお、ステップＰ３で消去が行われない場合（ＮＯ）には、ステップＰ２に戻って消去を継続する。
【００１０】
ステップＰ４でメモリセルアレイ１の中で過消去されたメモリセル１Ａが存在する場合（ＹES）には、ステップＰ５に移行して過消去のメモリセル１Ａが接続されたビット線にデータＤINを再度書き込む。それが存在しない場合（ＮＯ）には、消去動作を終了する。
また、ステップＰ６でメモリセルアレイ１の中で過消去されたメモリセル１Ａが存在するか否かをチェックする。ここで、過消去されたメモリセル１Ａが、まだ存在する場合（ＹES）には、ステップＰ５に戻って、そのビット線にデータを再度書き込む。
【００１１】
さらに、過消去されたメモリセル１Ａが存在しない場合（ＮＯ）には、ステップＰ７に移行して、メモリセル１Ａの消去が行われたか否かを確認する。ここで、その消去が正しく行われた場合（ＹES）には、消去動作を終了する。なお、ステップＰ７で消去が行われない場合（ＮＯ）には、ステップＰ８に移行してメモリセル１Ａのデータを消去し、その後、ステップＰ９に移行して、メモリセル１Ａの消去が行われたか否かを確認する。ここで、その消去が行われた場合（ＹES）には、ステップＰ６に戻ってメモリセルアレイ１の中で過消去されたメモリセル１Ａが存在するか否かをチェックする。ステップＰ８で消去が行われない場合（ＮＯ）には、ステップＰ８に戻って、メモリセル１Ａのデータを消去する。また、ステップＰ７でその消去が正しく行われた場合（ＹES）には、消去動作を終了する。
【００１２】
【発明が解決しようとする課題】
ところで、従来例のフラッシュメモリによれば、ステップＰ１でメモリセル１Ａの閾値電圧のバラつきを小さくするため、消去前のデータ書込みが行われ、ステップＰ２で全ビットに対して同時に一括消去され、その後、全メモリセル１Ａが消去されるまで、この消去動作を繰り返される。
【００１３】
しかし、セルアレイ１の中には統計的な理由により、比較的消去が容易なメモリセル１Ａと、比較的消去が困難なメモリセル１Ａとが混在している。このため、先に述べたような消去動作を繰り返す方法では、オーバーイレーズ（過消去）が生じ、メモリセル間で、データ保持特性に差を生じることがある。
このような特性の差は、製造プロセスのバラつき、長時間にわたるデータ書込み、及び、消去動作の繰り返しによるウエハへのストレス等により生じ得ると考えられる。
【００１４】
また、データＤINの書込み、消去の動作は、メモリセル１ＡのフローティングゲートＦＧに対する電荷の注入、放出により行われるため、必要以上に消去動作が成されたメモリセル１Ａでは見掛け上、逆極性の電荷がフローティングゲートＦＧに注入された状態になることがある。この状態がオーバーイレーズ（過消去）と呼ばれる。
【００１５】
一般にフラッシュメモリにおいて、エンハンスメント型のメモリセル１Ａに対して、上述したように、オーバーイレーズ（過消去）が生じると、メモリセル１Ａは見掛け上、デプレッション型のトランジスタ特性に変化する。
このため、たとえ選択されたメモリセル１Ａに電流が流れない状態であっても、非選択のメモリセル１Ａから電流が流れてしまい、「０」又は「１」のデータが誤ってセンスアンプに検出されることとなる。
【００１６】
このような現象の多くは、再度、全セル１Ａに「０」のデータを書込み、その後、全セルの消去することにより正常状態になる場合がある。しかし、再度、過消去の検出を行い、全セル１Ａへの書込み／消去を行うこととなるので、当該メモリセルアレイ１を正常復帰させるためには、多くの消去時間を要するという問題がある。
【００１７】
本発明は係る従来例の問題点に鑑み創作されたものであり、過消去を起こしたメモリセルを検出し、その過消去を起こしたメモリセルのデータを正常に読み出すことが可能となる不揮発性半導体記憶装置の提供を目的とする。
【００１８】
【課題を解決するための手段】
図１は、本発明に係る不揮発性半導体記憶装置の原理図を示している。本発明の不揮発性半導体記憶装置は、図１に示すように、データが自動的かつ電気的に消去可能な不揮発性メモリセルアレイ１１を含む不揮発性半導体記憶装置において、並列に形成された第１及び第２のロードトランジスタＴＰ１、ＴＰ２を含み、前記第２のロードトランジスタＴＰ２は前記第１のロードトランジスタＴＰ１より電流供給能力が大きく設計されているセンスアンプ２５と、読み出し時に、前記不揮発性メモリセルアレイ１１内に、過消去メモリセルが存在する場合には前記第２のロードトランジスタＴＰ２を選択し、過消去メモリセルが存在しない場合には前記第１のロードトランジスタＴＰ１を選択する切り替え手段１３とを備えることを特徴とする。
【００１９】
本発明の不揮発性半導体記憶装置において、過消去メモリセルが存在するか否かを検出し、当該検出結果に応じたロード切り換え信号ＳＬを出力する検出手段１２と、前記ロード切り換え信号ＳＬに応じて、前記検出手段１２が検出した前記過消去メモリセルの有無を記憶する冗長セル２３Ｂとを有し、読み出し時に、前記切り換え手段１３は、前記冗長セル２３Ｂの出力信号ＤＯに応じて、前記第１及び第２のロードトランジスタＴＰ１、ＴＰ２のいずれかを選択することを特徴とする。
【００２０】
本発明の不揮発性半導体記憶装置において、消去動作に先立ち、前記冗長セル２３Ｂの記憶情報をリセットするリセット手段２４を有することを特徴とし、上記目的を達成する。
【００２３】
【作 用】
本発明の不揮発性半導体記憶装置の動作を説明する。例えば、メモリセル１１の消去前にデータが書込みまれ、その後、メモリセル１１のデータが一括消去された場合であって、メモリセル１１からデータを読み出す場合に、消去動作によって所定以上の電荷を放出した過消去のメモリセル１１の情報が、検出手段１２により検出されると、該検出手段１２から切り換え手段１３にロード切り換え信号ＳＬが出力される。また、消去動作に先立ちリセット手段１４により、リセットされた切り換え手段１３では、ロード切り換え信号ＳＬに基づいてセンスアンプ２５の能力が切り換えられる。
【００２４】
具体的には、切り換え手段１３の書込み回路23Ａによりロード切り換え信号ＳＬが、電源線ＶCCの電位から書込み用電源線ＶPPの電圧にレベル変換され、その結果、ゲート制御信号ＳＧ及びセンスアンプ２５の負荷状態を示す書込み電圧ＶPPＩが 冗長セル23Ｂに出力される。
一方、リセット手段１４からのリセット信号ＲＳＴと、書込み回路23Ａからのゲート制御信号ＳＧとに基づいて書込み電圧ＶPPＩが冗長セル23Ｂに記憶される。これにより、ロード切り換え信号ＳＬの論理に基づいて、冗長セル23ＢからデータＤＯが読出され、これ基づいてゲート選択信号Ａ，Ａバーが読出し回路23Ｃからセンスアンプ２５に出力される。
【００２５】
ここで、センスアンプ２５では、過消去されたメモリセル１１からデータを読み出す場合には、トランジスタＴＰ１に比べてサイズの大きなトランジスタＴ２がゲート選択信号Ａを受けてＯＮ動作をし、通常のメモリセル１１を読み出す場合には、ゲート選択信号Ａバーを受けてトランジスタＴＰ２に比べてサイズの小さいトランジスタＴ１がＯＮ動作する。
【００２６】
このため、過消去のメモリセル１１が生じた場合であっても、従来例の消去時間と同程度の時間で、データを正常に読み出すことが可能となる。
また、製造プロセスのバラつき、長時間にわたるデータ書込み、及び、消去動作の繰り返しによるウエハへのストレス等により、メモリセル１１間で、データ保持特性に差を生じても、データを正常に読み出すことが可能となる。
【００２７】
これにより、過消去を起こしたメモリセル１１を他のメモリセル１１と共に使用することができるので、生産歩留りの向上を図ることができる。また、読出し機能が充実することで、デバイスの信頼性の向上に大きく寄与する。
【００２８】
【実施例】
次に、図を参照しながら本発明の実施例について説明をする。図２〜６は、本発明の実施例に係る不揮発性半導体記憶装置及びそのデータ読出し方法を説明する図である。図２は、本発明の実施例に係るフラッシュメモリの構成図であり、図３はそのセンスアンプ切り換え回路及びその周辺回路の構成図である。図４は、当該フラッシュメモリの１ビットのメモリセルの構成図であり、図５は、そのメモリセルアレイの一部構成図である。図６は、そのメモリセルの消去フローチャートをそれぞれ示している。
【００２９】
例えば、データＤINが自動的かつ電気的に一括消去可能であって、センスアンプ部の能力を切り換えるフラッシュメモリは、図２において、メモリセルアレイ２１，過消去検出回路２２，センスアンプ切り換え部２３，リセット回路２４，センスアンプ２５，消去／書込み制御回路２６，書込み／消去電圧出力回路２７，入出力バッファ２８，命令レジスタ２９，データ比較レジスタ３０，信号発生論理回路３１，アドレスラッチ回路３２及びステータスレジスタ３３から成る。
【００３０】
すなわち、メモリセルアレイ２１はＹゲート部21Ａ，メモリセル１１及びソース電源制御部21Ｂを有する。例えば、Ｙゲート部21ＡはアドレスＡ０〜Ａ４に基づいてメモリセル１１のビット線を選択し、書込み電圧ＶPPＩを供給する。メモリセル１１はアドレスＡ５〜Ａ14に基づいてデータＤINを書込み／読出しをする記憶素子である。該メモリセル１１の構造については、図４において詳述し、セルアレイ２１については図５においてそれぞれ詳述する。ソース電源制御部21ＢはアドレスＡ15〜Ａ18に基づいて消去電圧ＶPPＩの供給制御をする回路である。
【００３１】
過消去検出回路２２は検出手段１２の一例であり、消去動作によって所定以上の電荷が放出された過消去のメモリセル１１の情報を検出してロード切り換え信号ＳＬをセンスアンプ切り換え部２３に出力する回路である。例えば、過消去検出回路２２は消去動作後に、入出力バッファ２８で取り込まれる制御信号Ｓ３をデコードし、過消去のメモリセル１１を検出する。
【００３２】
センスアンプ切り換え部２３は切り換え手段１３の一例であり、ロード切り換え信号ＳＬに基づいてセンスアンプ２５の能力を切り換えるものである。例えば、センスアンプ切り換え部２３は、図３に示すように、Ｓ／Ａロード情報書込み回路（以下単に書込み回路という）23Ａ，冗長セル23Ｂ及び情報読出し回路（以下単に読出し回路という）23Ｃを有する。
【００３３】
書込み回路23Ａはロード切り換え信号ＳＬをレベル変換をしてゲート制御信号ＳＧ及びセンスアンプ２５の負荷状態を示す書込み電圧ＶPPＩを出力する。例えば、書込み回路23Ａは図３に示すように、インバータ INV１，ＮＯＲ回路及び１０個のｎ型の電界効果トランジスタＴN10 〜ＴN19 及びｐ型の電界効果トランジスタＴＰ11から成る。トランジスタＴN11 ，ＴN13 〜ＴN15 , ＴN18 はディプレッション型から成る。トランジスタＴN11 ，ＴN14 ，ＴP11 のソースには書込み／消去電圧ＶPPＩが供給される。
【００３４】
冗長セル23Ｂは、リセット信号ＲＳＴ及びゲート制御信号ＳＧに基づいて書込み電圧ＶPPＩを記憶する。冗長セル23Ｂは、図４に示すようなメモリセル１１と同様に、コントロールゲート電極ＣＧと、フローティングゲート電極ＦＧとを備え、当該ゲート電極ＦＧに電荷を注入することにより、セル情報（データＤＯ）を記憶するトランジスタである。
【００３５】
読出し回路23Ｃは、冗長セル23ＢからデータＤＯを読出し、少なくとも、該データＤＯに基づいてセンスアンプ２５のトランジスタＴＰ１，ＴＰ２にゲート選択信号Ａ，Ａバーを出力する。例えば、読出し回路23Ｃは、図３に示すようにインバータ INV２及び２個のｎ型の電界効果トランジスタＴN31 ，ＴN32 を有する。ゲート選択信号Ａはインバータ INV２の入力から分岐されてトランジスタＴＰ１のゲートに入力され、ゲート選択信号Ａバーはインバータ INV２の出力からトランジスタＴＰ２のゲートにそれぞれ入力される。
【００３６】
リセット回路２４はリセット手段１４の一例であり、命令レジスタ２９から出力された信号Ｓ０（イレーズ命令等）に基づいて、センスアンプ切り換え部２３にリセット信号ＲＳＴを出力する。リセット回路２４は図３に示すように、５個のｎ型の電界効果トランジスタＴN21 〜ＴN25 及び３個のｐ型の電界効果トランジスタＴＰ21〜ＴＰ23から成る。
【００３７】
センスアンプ２５は、制御信号Ｓ３，Ｓ４，ゲート選択信号Ａ，Ａバーと書込み電圧ＶPPＩとに基づいて、データＤINの書込み／読出しをする回路である。センスアンプ２５は、例えば、電源線ＶCCに接続された二個のトランジスタＴＰ１，ＴＰ２を有する。トランジスタＴＰ１，ＴＰ２はｐ型の電界効果トランジスタから成る。
【００３８】
本発明の実施例では、トランジスタＴＰ２のサイズは、トランジスタＴＰ１のサイズよりも大きく設計される。例えば、ＴＰ２のゲート幅がＴＰ１よりも大きくされる。また、ＴＰ２のチャネル長をＴＰ１よりも狭くしても良い。トランジスタＴＰ２は、過消去されたメモリセル１１のデータを読み出す際に使用し、トランジスタＴＰ１は過消去されていない通常のメモリセル１１をデータ読み出す際に使用する。その他、アンプ２５にはｐ型の電界効果トランジスタＴＰ３と３個のｎ型の電界効果トランジスタＴN41 〜ＴN43 が設けられ、それぞれのゲートがバス線に接続され、セルアレイ２１のＹゲート部21Ａに至る。
【００３９】
なお、以下の構成は従来例と同様である。消去／書込み制御回路２６はデータＤINの消去／書込み制御をする回路である。書込み／消去電圧出力回路２７は制御回路２６から出力される制御信号Ｓ１に基づいて消去／書込み電圧ＶPPＩをメモリセルアレイ２１，センスアンプ切り換え回路２３，センスアンプ２５及びアドレスラッチ回路３２にそれぞれ供給する。
【００４０】
入出力バッファ２８は制御信号Ｓ３を取り込んだり、信号発生論理回路３１から出力される制御信号Ｓ２とに基づいて，例えば、８ビットのデータＤINを入出力する回路である。
命令レジスタ２９は８ビットの命令を解読して、その結果信号Ｓ０をステータスレジスタ３３に出力する回路である。結果信号Ｓ０にはイレーズ命令や、過消去のメモリセル１１の情報が含まれる。データ比較レジスタ３０は制御信号Ｓ３に基づいて自動消去／書き換え時等に読出しデータと書込みデータＤINとを比較したり、イレーズ命令を判断する回路である。その結果データは消去／書込み制御回路２６に出力される。
【００４１】
信号発生論理回路３１はステータスレジスタ３３から出力されるデコード結果信号Ｓ０に基づいて制御信号Ｓ２，Ｓ４を発生する回路である。信号Ｓ２，Ｓ４にはチッップイネーブル信号ＷＥ，アウトプットイネーブル信号ＯＥ及びライトイネーブル信号ＷＥが含まれる。
アドレスラッチ回路３２は，例えば、信号発生論理回路３１から出力される制御信号Ｓ４と制御回路２６から出力される制御信号Ｓ５とに基づいて，１９ビットのアドレスＡ０〜Ａ18を入力ラッチする。アドレスラッチ回路３２はコラムデコーダ32Ａ，ロウデコーダ32Ｂ及びブロックデコーダ32Ｃを有する。コラムデコーダ32Ａは５ビットのアドレスＡ０〜Ａ４をデコードして、その結果をメモリセルアレイ２１のＹゲート部21Ａに転送する。ロウデコーダ32Ｂは、１０ビットのアドレスＡ５〜Ａ14をデコードして、その結果をメモリセルアレイ２１のメモリセル１１に転送する。ブロックデコーダ32Ｃは、４ビットのアドレスＡ15〜Ａ18をデコードして、その結果をメモリセルアレイ２１の電源制御部21Ｂにそれぞれ転送する。
【００４２】
ステータスレジスタ３３は、外部から供給される書込み許可信号ＷＥ，チップイネーブル信号ＣＥ，出力イネーブル信号ＯＥ及びパワーダウン信号ＰＷＤの基礎となるデータや命令レジスタ２９から出力される結果信号Ｓ０に基づいて消去／書込み制御回路２６及び信号発生論理回路３１の入出力を制御する回路である。
【００４３】
次に、１ビットのメモリセル１１の構成を説明する。図４（Ａ）はメモリセル１１の平面図であり、図４（Ｂ）は、そのｙ１−ｙ２の矢視断面図であり、図４（Ｃ）は、そのｘ１−ｘ２の矢視断面図をそれぞれ示している。
１ビットのメモリセル１１は図４（Ａ）〜（Ｃ）に示すように、ソース領域Ｓ，ドレイン領域Ｄ上にフローティングゲート電極（以下単にゲートという）ＦＧ及びコントロールゲート電極（以下単にゲートという）ＣＧが設けられて成る。
【００４４】
例えば、ソース領域（以下単にソースという）Ｓ及びドレイン領域（以下単にドレインという）Ｄは、ｎ+ 型の不純物拡散層から成り、これらの領域Ｓ，Ｄがｐ型のＳｉ基板11Ａ内に設けられる。また、両ゲートＣＧ，ＦＧはソースＳ，ドレインＤを跨ぐ領域上に厚さ１００〔Å〕程度のＳｉＯ2 膜11Ｂ，11Ｃを介して順次設けられる。なお、ＳｉＯ2 膜11Ｂはトンネル酸化膜と呼ばれ、両ゲートＣＧ，ＦＧは容量結合をする。このように、メモリセル１１はｎチャネルのＭＯＳトランジスタのゲートＣＧの下に、ＳｉＯ2 膜11Ｃを介してフローティングゲートＦＧを設けた構造になっている。
【００４５】
当該メモリセル１１のデータ書込み時の動作は、最初の状態ではフローティングゲートＦＧの電荷は「０」である。この状態を情報「１」と定義する。この状態で、基板11ＡやソースＳの電位を０Ｖにし、ゲートＣＧを５Ｖ，ドレインを１Ｖにすると、容量結合によって、ゲートＦＧが３Ｖ程度に上昇し、当該トランジスタは導通状態となる。
【００４６】
次に、基板11ＡやソースＳの電位を０Ｖにしたままで、ゲートＣＧに１２Ｖ，ドレインＤに６Ｖ程度の電圧を印加すると、いわゆるアンバランシェブレークダウン（電子雪崩降服）現象を生じ、ドレインＤ近傍の高エネルギーの電子が多量に捕らわれる。これがデータの書込みである。
この状態で、ゲートＣＧを５Ｖ，ドレインＤを１Ｖにすると、フローティングゲートＦＧが−２Ｖのような低い値になる。このため、当該トランジスタは非導通状態となる。これを情報「０」と定義する。
【００４７】
ここで、基板11ＡとゲートＣＧを０Ｖとし、ドレインＤをオープンにし、ソースＳに１２Ｖ程度の電圧を印加すると、いわゆるトンネル現象が起き、フローティングゲートＦＧからソースＳに電子がトンネルし、当該ゲートＦＧの電荷が減少する。このトンネル時間を制御することで、フローティングゲートＦＧの電荷をほぼ零にすることができる。これがデータの消去である。
【００４８】
すなわち、アンバランシェブレークダウン現象により、当該メモリセル１１の情報を「１」から「０」に変化させることをデータの書込みという。また、トンネル現象により、その情報を「０」から「１」へ変化させることをデータの消去と呼ぶ。
当該フラッシュメモリは消去により全メモリセルの情報を「１」とし、所定のメモリセル１１に書込みを行い、「０」の情報を導入することで必要な情報を記憶する。例えば、ドレインＤに１Ｖ、ゲートＣＧに５Ｖの電圧をそれぞれ印加すると、情報「１」のメモリセル１１にはドレイン電流が流れるが、情報「０」のメモリセル１１にはドレイン電流が流れない。これがデータの読出しである。
【００４９】
次に、メモリセルアレイ２１の構成を説明する。図７はメモリセルアレイ２１の回路例を示している。メモリセルアレイ２１はメモリセルがマトリクス状に配置され成る。例えば、図５に示すように、４つのメモリトランジスタ（以下単にトランジスタという）Ｔ00〜Ｔ11を一単位として構成する。トランジスタＴ00，Ｔ01の各コントロールゲートがワード線ＷL0に接続され、トランジスタＴ10，Ｔ11の各コントロールゲートがワード線ＷL1にそれぞれ接続される。
【００５０】
また、トランジスタＴ00，Ｔ10の各ドレインがビット線ＢL0に接続され、トランジスタＴ01，Ｔ11の各ドレインがビット線ＢL1にそれぞれ接続される。各ビット線ＢL0，ＢL1はＹゲート21Ｂ（ビット線選択用のトランジスタ）を介してセンスアンプ２５に接続される。なお、各トランジスタＴ00〜Ｔ11のソースがソース電源制御部21Ｂに接続される。当該回路21Ｂは基板11ＡやソースＳの電位を制御する。
【００５１】
例えば、トランジスタＴ00に情報を書き込む場合には、電源制御部21Ｂによりソース電位が０Ｖに固定される。また、ワード線ＷL1に１２Ｖ，ビット線ＢL1に０Ｖがそれぞれ印加される。なお、トランジスタＴ10，Ｔ01，Ｔ11には書込みが行われない。
消去はトランジスタＴ00〜Ｔ11に対して同時に行われる。すなわち、ワード線ＷL0，ＷL1が０Ｖ，ビット線ＢL0，ＢL1が電気的にオープン状態され、ソース電位が１２Ｖに昇圧される。
【００５２】
トランジスタＴ00から情報を読み出す場合には、ソース電位が０Ｖに固定され、ワード線ＷL0に５Ｖ，ワード線ＷL1に０Ｖが印加される。また、ビット線ＢL0を１Ｖにしながらドレイン電流が流れるか否かをセンスアンプ２５により検出する。ここで、ビット線ＢL0に電流が流れれば、トランジスタＴ00の情報は「１」である。この電流が流れなければ「０」である。
【００５３】
次に、本発明の実施例に係るデータ読み出し方法についてフラッシュメモリの消去動作を中心に説明をする。例えば、図６のメモリセルの消去フローチャートに示すように、まず、ステップＰ１でセンスアンプをリセットする。この際に、命令レジスタ２９からリセット回路２４にＳ０＝「Ｈ」レベルが出力され、Ｓ０＝「Ｌ」レベルが書込み回路23Ａにそれぞれ出力される。
【００５４】
次に、ステップＰ２で全メモリセル１１の消去前にデータを書込む。その後、ステップＰ３で全メモリセル１１のデータを一括消去する。次いで、ステップＰ４でメモリセル１１の消去が行われたか否かを確認する。ここで、その消去が正しく行われた場合（ＹES）には、ステップＰ５に移行し、メモリセルアレイ２１の過消去チェックをする。なお、ステップＰ４で消去が行われない場合（ＮＯ）には、ステップＰ３に戻って消去を継続する。
【００５５】
ステップＰ５では、メモリセルアレイ２１の過消去チェックをする。この際に、メモリセルアレイ２１の中で過消去されたメモリセル１１が存在する場合（ＹES）には、ステップＰ６に移行してセンスアンプの動作点を切り換える。ここで、メモリセル１１からデータを読み出す場合に、消去動作によって所定以上の電荷を放出した過消去のメモリセル１１の情報，例えば、過消去のメモリセル１１が接続されているビット線が、過消去検出回路２２により検出されると、該過消去検出回路２２からセンスアンプ切り換え部２３にロード切り換え信号ＳＬ＝「Ｈ」（ハイ）レベルが出力される。また、センスアンプ切り換え部２３では、ロード切り換え信号ＳＬに基づいてセンスアンプ２５の能力が切り換えられる。なお、通常の読出し時にはＳＬ＝「Ｌ」（ロー）レベルである。
【００５６】
具体的には、書込み回路23Ａによりロード切り換え信号ＳＬが、電源線ＶCCの電位から書込み用電源線ＶPPＩの電圧にレベル変換され、その結果、ゲート制御信号ＳＧ及び書込み電圧ＶPPＩが冗長セル23Ｂに出力される。リセット信号ＲＳＴと、書込み回路23Ａからのゲート制御信号ＳＧに基づいて書込み電圧ＶPPＩが冗長セル23Ｂに記憶される。これにより、ロード切り換え信号ＳＬ＝「Ｈ」レベルに基づいて、冗長セル23ＢからデータＤＯが読出され、これ基づいてゲート選択信号Ａ，Ａバーが読出し回路23Ｃからセンスアンプ２５に出力される。
【００５７】
ここで、センスアンプ２５では、過消去されたメモリセル１１からデータを読み出す場合には、トランジスタＴＰ１に比べてサイズの大きなトランジスタＴ２がゲート選択信号Ａを受けてＯＮ動作をし、通常のメモリセル１１を読み出す場合には、ゲート選択信号Ａバーを受けてトランジスタＴＰ２に比べてサイズの小さいトランジスタＴ１がＯＮ動作する。
【００５８】
なお、ステップＰ５で過消去のメモリセル１１が存在しない場合（ＮＯ）には、消去動作を終了し、センスアンプの動作点を切り換えた後には、ステップＰ７でメモリセルアレイ２１の過消去チェックをする。この際に、メモリセルアレイ２１の中で過消去されたメモリセル１１が存在する場合（ＹES）には、ステップＰ８に移行して消去不良のアラームを発生し、ステップＰ７で過消去のメモリセル１１が存在しない場合（ＮＯ）には、消去動作を終了する。
【００５９】
このようにして、本発明の実施例に係る不揮発性半導体記憶装置によれば、図２に示すように、過消去のメモリセル１１の情報に基づいてセンスアンプ２５の能力を切り換えるセンスアンプ切り換え部２３が備えられる。
このため、メモリセル１１が過消去を生じた場合であっても、従来例の消去時間と同程度の時間で、データを正常に読み出すことが可能となる。このことで、メモリセル１１の中に、統計的な理由により、消去が容易なメモリセル１１と、消去が困難なメモリセル１１とが混在している場合でも、従来例に比べて、過消去のメモリセル１１のデータを正常に読み出すことができる。
【００６０】
また、製造プロセスのバラつき、長時間にわたるデータ書込み、及び、消去動作の繰り返しによるウエハへのストレス等により、メモリセル１１間で、データ保持特性に差を生じても、データを正常に読み出すことが可能となる。
これにより、過消去を起こしたメモリセル１１を他のメモリセル１１と共に使用することができるので、生産歩留りの向上を図ることができる。また、読出し機能が充実することで、デバイスの信頼性の向上に大きく寄与する。
【００６１】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、過消去のメモリセルの情報に基づいてセンスアンプの能力を切り換える切り換え手段が備えられる。
このため、過消去のメモリセルが生じた場合であっても、データを正常に読み出すことができ、また、従来例の消去時間に比べて短時間に消去動作を完了する。
【００６２】
さらに、本発明の不揮発性半導体記憶装置のデータ読出し方法によれば、過消去のメモリセルの情報に基づいてセンスアンプの能力を切り換えているので、メモリセル間で、データ保持特性に差を生じても、データを正常に読み出すことが可能となる。
これにより、過消去を起こしたメモリセルを他のメモリセルと同等に扱えるので、生産歩留りの向上を図ることができる。また、読出し機能が充実することで、フラッシュメモリ等の不揮発性半導体記憶装置の信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の原理図である。
【図２】本発明の実施例に係るフラッシュメモリの全体構成図である。
【図３】本発明の実施例に係るセンスアンプ切り換え回路及びその周辺回路の構成図である。
【図４】本発明の実施例に係る１ビットのメモリセルの構成図である。
【図５】本発明の実施例に係るメモリセルアレイの構成図である。
【図６】本発明の実施例に係る消去フローチャートである。
【図７】従来例に係るフラッシュメモリを説明する構成図である。
【図８】従来例に係る問題点を説明するメモリセルの消去フローチャートである。
【符号の説明】
１１…メモリセル、
１２…検出手段、
１３…切り換え手段、
１４…リセット手段、
２５…センスアンプ、
23Ａ…書込み回路、
23Ｂ…冗長セル、
23Ｃ…読出し回路、
ＴＰ１，ＴＰ２…トランジスタ、
ＲＳＴ…リセット信号、
ＶＰ…増幅素子、
ＶPPＩ…書込み電圧、
ＤＯ…データ、
ＤIN…書込みデータ、
ＳＧ…ゲート制御信号、
ＳＬ…ロード切り換え信号、
Ａ，Ａバー…ゲート選択信号。
Claims (3)
- データが自動的かつ電気的に消去可能な不揮発性メモリセルアレイを含む不揮発性半導体記憶装置において、
並列に形成された第１及び第２のロードトランジスタを含み、前記第２のロードトランジスタは前記第１のロードトランジスタより電流供給能力が大きく設計されているセンスアンプと、
読み出し時に、前記不揮発性メモリセルアレイ内に、過消去メモリセルが存在する場合には前記第２のロードトランジスタを選択し、過消去メモリセルが存在しない場合には前記第１のロードトランジスタを選択する切り替え手段とを備えることを特徴とする不揮発性半導体記憶装置。 - 過消去メモリセルが存在するか否かを検出し、当該検出結果に応じたロード切り換え信号を出力する検出手段と、
前記ロード切り換え信号に応じて、前記検出手段が検出した前記過消去メモリセルの有無を記憶する冗長セルとを有し、
読み出し時に、前記切り換え手段は、前記冗長セルの出力信号に応じて、前記第１及び第２のロードトランジスタのいずれかを選択することを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 消去動作に先立ち、前記冗長セルの記憶情報をリセットするリセット手段を有することを特徴とする請求項２記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4808494A JP3544222B2 (ja) | 1994-03-18 | 1994-03-18 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4808494A JP3544222B2 (ja) | 1994-03-18 | 1994-03-18 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07262787A JPH07262787A (ja) | 1995-10-13 |
| JP3544222B2 true JP3544222B2 (ja) | 2004-07-21 |
Family
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Family Applications (1)
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| JP4808494A Expired - Lifetime JP3544222B2 (ja) | 1994-03-18 | 1994-03-18 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4739940B2 (ja) * | 2005-12-21 | 2011-08-03 | ソリッド ステート ストレージ ソリューションズ エルエルシー | 不揮発性メモリ |
-
1994
- 1994-03-18 JP JP4808494A patent/JP3544222B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07262787A (ja) | 1995-10-13 |
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