JPH07262787A - 不揮発性半導体記憶装置及びそのデータ読み出し方法 - Google Patents

Abstract

(57)【要約】 【目的】 不揮発性半導体記憶装置に関し、過消去を起
こしたメモリセルを検出し、その過消去を起こしたメモ
リセルのデータを正常に読み出す。 【構成】 不揮発性のメモリセル１１のデータが自動的
かつ電気的に消去可能な不揮発性半導体記憶装置におい
て、消去動作によって所定以上の電荷が放出された過消
去のメモリセル１１の情報を検出してロード切り換え信
号ＳＬを出力する検出手段１２と、ロード切り換え信号
ＳＬに基づいてセンスアンプ１５の能力を切り換える切
り換え手段１３と、切り換え手段１３をリセットするリ
セット手段１４とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置及びそのデータ読出し方法に関するものであり、更に
詳しく言えば、自動的かつ電気的にデータが一括消去可
能であって、自動消去前に、消去用のデータの書込みを
実行するフラッシュメモリに関するものである。

【０００２】近年，各種情報処理装置の高性能化，多機
能化に伴い、各機種に対応した制御アルゴリズム（デー
タ）をメモリセルに書き込む不揮発性半導体記憶装置
（以下フラッシュメモリともいう）が開発されている。
当該装置は回路的、プロセス的には、従来例の不揮発性
メモリ、ＥＰＲＯＭ及びＥＥＰＲＯＭの延長線上にあ
る。

【０００３】このフラッシュメモリではセルトランジス
タの閾値電圧のバラつきを小さくするため、消去前にデ
ータ書込みが行われ、その後、全ビットの書込みデータ
を同時に一括消去され、全メモリセルのデータが消去さ
れるまで、この消去動作が繰り返される。しかし、セル
アレイの中には統計的な理由により、比較的消去が容易
なメモリセルと、比較的消去が困難なメモリセルとが混
在している。このため、消去動作を繰り返す方法では、
過消去が生じ、メモリセル間で、データ保持特性に差を
生じたり、消去動作に多くの時間を費やすことがある。

【０００４】そこで、過消去を起こしたメモリセルを検
出し、その過消去を起こしたメモリセルのデータを正常
に読み出すことができる装置及び方法が望まれている。

【０００５】

【従来の技術】図７，８は、従来例に係る説明図であ
る。図７は従来例に係るフラッシュメモリを説明する構
成図であり、図８は、その問題点を説明するメモリセル
の消去フローチャートをそれぞれ示している。例えば、
データが自動的かつ電気的に消去可能であって、自動消
去前に、消去用の書込みを実行するフラッシュメモリ
は、図７において、メモリ部１，書込み／読出し部２及
び消去／書込み制御回路３から成る。メモリセルアレイ
１にはセルトランジスタ（以下単にメモリセルという）
１Ａを有する。

【０００６】メモリセル１Ａは図７の破線円内図に示す
ように、コントロールゲート電極ＣＧと、フローティン
グゲート電極ＦＧとを具備し、当該ゲート電極ＦＧに電
荷を注入することにより、データＤINを記憶するトラン
ジスタである。一般的にセルアレイ１はＮＯＲ型の構成
が採られる。この場合のデータ消去は、メモリセル１Ａ
のドレインをフローティングにしてゲートを０Ｖ（全て
のセルゲート）にし、ソースに１２Ｖを印加することに
より、全てのセルを一括に消去することができる。

【０００７】メモリセル１Ａは、エンハンスメント型の
トランジスタが用いられ、非選択のメモリセル１Ａには
電流が流れず、選択されたメモリセル１Ａのみが、フロ
ーティングゲートＦＧの中の電荷量に応じて、電流が流
れたり、流れなかったりする。この選択されたメモリセ
ル１Ａの振る舞いに応じて、「０」，「１」のデータが
割当てられる。

【０００８】当該メモリの消去動作を説明する。例え
ば、図８のフローチャートに示すように、まず、ステッ
プＰ１で消去前のデータをメモリセル１Ａに書込む。こ
の際に外部から消去／書込み制御回路３にイレーズ命令
が入力される。イレーズ命令とは書込みデータＤINをメ
モリセル１Ａに書込み、それを消去する動作，すなわ
ち、当該セル１ＡのフローティングゲートＦＧにホット
レクトロンを注入し、その後、ＦＮ（ファウラーノルド
ハイム）トンネルによりホットエレクトンを引き抜く動
作を繰り返す指示をいうものである。

【０００９】次に、ステップＰ２で全メモリセル１Ａの
一括消去をする。次いで、ステップＰ３でメモリセル１
Ａの消去が行われたか否かを確認する。ここで、その消
去が正しく行われた場合（ＹES）には、ステップＰ４に
移行し、メモリセルアレイ１の過消去チェックをする。
なお、ステップＰ３で消去が行われない場合（ＮＯ）に
は、ステップＰ２に戻って消去を継続する。

【００１０】ステップＰ４でメモリセルアレイ１の中で
過消去されたメモリセル１Ａが存在する場合（ＹES）に
は、ステップＰ５に移行して過消去のメモリセル１Ａが
接続されたビット線にデータＤINを再度書き込む。それ
が存在しない場合（ＮＯ）には、消去動作を終了する。
また、ステップＰ６でメモリセルアレイ１の中で過消去
されたメモリセル１Ａが存在するか否かをチェックす
る。ここで、過消去されたメモリセル１Ａが、まだ存在
する場合（ＹES）には、ステップＰ５に戻って、そのビ
ット線にデータを再度書き込む。

【００１１】さらに、過消去されたメモリセル１Ａが存
在しない場合（ＮＯ）には、ステップＰ７に移行して、
メモリセル１Ａの消去が行われたか否かを確認する。こ
こで、その消去が正しく行われた場合（ＹES）には、消
去動作を終了する。なお、ステップＰ７で消去が行われ
ない場合（ＮＯ）には、ステップＰ８に移行してメモリ
セル１Ａのデータを消去し、その後、ステップＰ９に移
行して、メモリセル１Ａの消去が行われたか否かを確認
する。ここで、その消去が行われた場合（ＹES）には、
ステップＰ６に戻ってメモリセルアレイ１の中で過消去
されたメモリセル１Ａが存在するか否かをチェックす
る。ステップＰ８で消去が行われない場合（ＮＯ）に
は、ステップＰ８に戻って、メモリセル１Ａのデータを
消去する。また、ステップＰ７でその消去が正しく行わ
れた場合（ＹES）には、消去動作を終了する。

【００１２】

【発明が解決しようとする課題】ところで、従来例のフ
ラッシュメモリによれば、ステップＰ１でメモリセル１
Ａの閾値電圧のバラつきを小さくするため、消去前のデ
ータ書込みが行われ、ステップＰ２で全ビットに対して
同時に一括消去され、その後、全メモリセル１Ａが消去
されるまで、この消去動作を繰り返される。

【００１３】しかし、セルアレイ１の中には統計的な理
由により、比較的消去が容易なメモリセル１Ａと、比較
的消去が困難なメモリセル１Ａとが混在している。この
ため、先に述べたような消去動作を繰り返す方法では、
オーバーイレーズ（過消去）が生じ、メモリセル間で、
データ保持特性に差を生じることがある。このような特
性の差は、製造プロセスのバラつき、長時間にわたるデ
ータ書込み、及び、消去動作の繰り返しによるウエハへ
のストレス等により生じ得ると考えられる。

【００１４】また、データＤINの書込み、消去の動作
は、メモリセル１ＡのフローティングゲートＦＧに対す
る電荷の注入、放出により行われるため、必要以上に消
去動作が成されたメモリセル１Ａでは見掛け上、逆極性
の電荷がフローティングゲートＦＧに注入された状態に
なることがある。この状態がオーバーイレーズ（過消
去）と呼ばれる。

【００１５】一般にフラッシュメモリにおいて、エンハ
ンスメント型のメモリセル１Ａに対して、上述したよう
に、オーバーイレーズ（過消去）が生じると、メモリセ
ル１Ａは見掛け上、デプレッション型のトランジスタ特
性に変化する。このため、たとえ選択されたメモリセル
１Ａに電流が流れない状態であっても、非選択のメモリ
セル１Ａから電流が流れてしまい、「０」又は「１」の
データが誤ってセンスアンプに検出されることとなる。

【００１６】このような現象の多くは、再度、全セル１
Ａに「０」のデータを書込み、その後、全セルの消去す
ることにより正常状態になる場合がある。しかし、再
度、過消去の検出を行い、全セル１Ａへの書込み／消去
を行うこととなるので、当該メモリセルアレイ１を正常
復帰させるためには、多くの消去時間を要するという問
題がある。

【００１７】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、過消去を起こしたメモリセルを検
出し、その過消去を起こしたメモリセルのデータを正常
に読み出すことが可能となる不揮発性半導体記憶装置及
びデータ読出し方法の提供を目的とする。

【００１８】

【課題を解決するための手段】図１は、本発明に係る不
揮発性半導体記憶装置の原理図を示している。本発明の
不揮発性半導体記憶装置は図１に示すように、不揮発性
のメモリセル１１のデータが自動的かつ電気的に消去可
能な不揮発性半導体記憶装置において、消去動作によっ
て所定以上の電荷が放出された過消去のメモリセル１１
の情報を検出してロード切り換え信号ＳＬを出力する検
出手段１２と、前記ロード切り換え信号ＳＬに基づいて
センスアンプ２５の能力を切り換える切り換え手段１３
と、前記切り換え手段１３をリセットするリセット手段
１４とを備えることを特徴とする。

【００１９】本発明の不揮発性半導体記憶装置におい
て、前記切り換え手段１３は、ロード切り換え信号ＳＬ
をレベル変換をしてゲート制御信号ＳＧ及び前記センス
アンプ２５の負荷状態を示す書込み電圧ＶPPＩを出力す
る書込み回路23Ａと、リセット信号ＲＳＴ及び前記ゲー
ト制御信号ＳＧに基づいて書込み電圧ＶPPＩを記憶する
冗長セル23Ｂと、前記冗長セル23ＢからデータＤＯを読
出し、少なくとも、該データＤＯに基づいてセンスアン
プ２５にゲート選択信号Ａ，Ａバーを出力する読出し回
路23Ｃとを有することを特徴とする。

【００２０】本発明の不揮発性半導体記憶装置におい
て、前記センスアンプ２５は、電源線ＶCCに接続された
二以上のトランジスタＴＰ１，ＴＰ２…を有し、過消去
されたメモリセル１１を読み出す際のセンスアンプ２５
のトランジスタＴＰ２のサイズは、過消去されていない
メモリセル１１を読み出す際のセンスアンプ２５のトラ
ンジスタＴＰ１のサイズよりも大きく設計されることを
特徴とする。

【００２１】本発明の不揮発性半導体記憶装置のデータ
読出し方法は、メモリセル１１の消去前にデータを書込
み、その後、前記メモリセル１１のデータを一括消去
し、前記データの消去によって所定以上の電荷が放出さ
れた過消去のメモリセル１１を検出し、前記検出された
過消去のメモリセル１１を読み出す際に、センスアンプ
２５の能力を切り換えることを特徴とする。

【００２２】本発明の不揮発性半導体記憶装置のデータ
読出し方法において、前記センスアンプ２５の能力を切
り換える場合に、消去動作に先立ち、前記センスアンプ
２５をリセットすることを特徴とし、上記目的を達成す
る。

【００２３】

【作 用】本発明の不揮発性半導体記憶装置の動作を説
明する。例えば、メモリセル１１の消去前にデータが書
込みまれ、その後、メモリセル１１のデータが一括消去
された場合であって、メモリセル１１からデータを読み
出す場合に、消去動作によって所定以上の電荷を放出し
た過消去のメモリセル１１の情報が、検出手段１２によ
り検出されると、該検出手段１２から切り換え手段１３
にロード切り換え信号ＳＬが出力される。また、消去動
作に先立ちリセット手段１４により、リセットされた切
り換え手段１３では、ロード切り換え信号ＳＬに基づい
てセンスアンプ２５の能力が切り換えられる。

【００２４】具体的には、切り換え手段１３の書込み回
路23Ａによりロード切り換え信号ＳＬが、電源線ＶCCの
電位から書込み用電源線ＶPPの電圧にレベル変換され、
その結果、ゲート制御信号ＳＧ及びセンスアンプ２５の
負荷状態を示す書込み電圧ＶPPＩが 冗長セル23Ｂに出
力される。一方、リセット手段１４からのリセット信号
ＲＳＴと、書込み回路23Ａからのゲート制御信号ＳＧと
に基づいて書込み電圧ＶPPＩが冗長セル23Ｂに記憶され
る。これにより、ロード切り換え信号ＳＬの論理に基づ
いて、冗長セル23ＢからデータＤＯが読出され、これ基
づいてゲート選択信号Ａ，Ａバーが読出し回路23Ｃから
センスアンプ２５に出力される。

【００２５】ここで、センスアンプ２５では、過消去さ
れたメモリセル１１からデータを読み出す場合には、ト
ランジスタＴＰ１に比べてサイズの大きなトランジスタ
Ｔ２がゲート選択信号Ａを受けてＯＮ動作をし、通常の
メモリセル１１を読み出す場合には、ゲート選択信号Ａ
バーを受けてトランジスタＴＰ２に比べてサイズの小さ
いトランジスタＴ１がＯＮ動作する。

【００２６】このため、過消去のメモリセル１１が生じ
た場合であっても、従来例の消去時間と同程度の時間
で、データを正常に読み出すことが可能となる。また、
製造プロセスのバラつき、長時間にわたるデータ書込
み、及び、消去動作の繰り返しによるウエハへのストレ
ス等により、メモリセル１１間で、データ保持特性に差
を生じても、データを正常に読み出すことが可能とな
る。

【００２７】これにより、過消去を起こしたメモリセル
１１を他のメモリセル１１と共に使用することができる
ので、生産歩留りの向上を図ることができる。また、読
出し機能が充実することで、デバイスの信頼性の向上に
大きく寄与する。

【００２８】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２〜６は、本発明の実施例に係る不
揮発性半導体記憶装置及びそのデータ読出し方法を説明
する図である。図２は、本発明の実施例に係るフラッシ
ュメモリの構成図であり、図３はそのセンスアンプ切り
換え回路及びその周辺回路の構成図である。図４は、当
該フラッシュメモリの１ビットのメモリセルの構成図で
あり、図５は、そのメモリセルアレイの一部構成図であ
る。図６は、そのメモリセルの消去フローチャートをそ
れぞれ示している。

【００２９】例えば、データＤINが自動的かつ電気的に
一括消去可能であって、センスアンプ部の能力を切り換
えるフラッシュメモリは、図２において、メモリセルア
レイ２１，過消去検出回路２２，センスアンプ切り換え
部２３，リセット回路２４，センスアンプ２５，消去／
書込み制御回路２６，書込み／消去電圧出力回路２７，
入出力バッファ２８，命令レジスタ２９，データ比較レ
ジスタ３０，信号発生論理回路３１，アドレスラッチ回
路３２及びステータスレジスタ３３から成る。

【００３０】すなわち、メモリセルアレイ２１はＹゲー
ト部21Ａ，メモリセル１１及びソース電源制御部21Ｂを
有する。例えば、Ｙゲート部21ＡはアドレスＡ０〜Ａ４
に基づいてメモリセル１１のビット線を選択し、書込み
電圧ＶPPＩを供給する。メモリセル１１はアドレスＡ５
〜Ａ14に基づいてデータＤINを書込み／読出しをする記
憶素子である。該メモリセル１１の構造については、図
４において詳述し、セルアレイ２１については図５にお
いてそれぞれ詳述する。ソース電源制御部21Ｂはアドレ
スＡ15〜Ａ18に基づいて消去電圧ＶPPＩの供給制御をす
る回路である。

【００３１】過消去検出回路２２は検出手段１２の一例
であり、消去動作によって所定以上の電荷が放出された
過消去のメモリセル１１の情報を検出してロード切り換
え信号ＳＬをセンスアンプ切り換え部２３に出力する回
路である。例えば、過消去検出回路２２は消去動作後
に、入出力バッファ２８で取り込まれる制御信号Ｓ３を
デコードし、過消去のメモリセル１１を検出する。

【００３２】センスアンプ切り換え部２３は切り換え手
段１３の一例であり、ロード切り換え信号ＳＬに基づい
てセンスアンプ２５の能力を切り換えるものである。例
えば、センスアンプ切り換え部２３は、図３に示すよう
に、Ｓ／Ａロード情報書込み回路（以下単に書込み回路
という）23Ａ，冗長セル23Ｂ及び情報読出し回路（以下
単に読出し回路という）23Ｃを有する。

【００３３】書込み回路23Ａはロード切り換え信号ＳＬ
をレベル変換をしてゲート制御信号ＳＧ及びセンスアン
プ２５の負荷状態を示す書込み電圧ＶPPＩを出力する。
例えば、書込み回路23Ａは図３に示すように、インバー
タ INV１，ＮＯＲ回路及び１０個のｎ型の電界効果トラ
ンジスタＴN10 〜ＴN19 及びｐ型の電界効果トランジス
タＴＰ11から成る。トランジスタＴN11 ，ＴN13 〜ＴN1
5 , ＴN18 はディプレッション型から成る。トランジス
タＴN11 ，ＴN14 ，ＴP11 のソースには書込み／消去電
圧ＶPPＩが供給される。

【００３４】冗長セル23Ｂは、リセット信号ＲＳＴ及び
ゲート制御信号ＳＧに基づいて書込み電圧ＶPPＩを記憶
する。冗長セル23Ｂは、図４に示すようなメモリセル１
１と同様に、コントロールゲート電極ＣＧと、フローテ
ィングゲート電極ＦＧとを備え、当該ゲート電極ＦＧに
電荷を注入することにより、セル情報（データＤＯ）を
記憶するトランジスタである。

【００３５】読出し回路23Ｃは、冗長セル23Ｂからデー
タＤＯを読出し、少なくとも、該データＤＯに基づいて
センスアンプ２５のトランジスタＴＰ１，ＴＰ２にゲー
ト選択信号Ａ，Ａバーを出力する。例えば、読出し回路
23Ｃは、図３に示すようにインバータ INV２及び２個の
ｎ型の電界効果トランジスタＴN31 ，ＴN32 を有する。
ゲート選択信号Ａはインバータ INV２の入力から分岐さ
れてトランジスタＴＰ１のゲートに入力され、ゲート選
択信号Ａバーはインバータ INV２の出力からトランジス
タＴＰ２のゲートにそれぞれ入力される。

【００３６】リセット回路２４はリセット手段１４の一
例であり、命令レジスタ２９から出力された信号Ｓ０
（イレーズ命令等）に基づいて、センスアンプ切り換え
部２３にリセット信号ＲＳＴを出力する。リセット回路
２４は図３に示すように、５個のｎ型の電界効果トラン
ジスタＴN21 〜ＴN25 及び３個のｐ型の電界効果トラン
ジスタＴＰ21〜ＴＰ23から成る。

【００３７】センスアンプ２５は、制御信号Ｓ３，Ｓ
４，ゲート選択信号Ａ，Ａバーと書込み電圧ＶPPＩとに
基づいて、データＤINの書込み／読出しをする回路であ
る。センスアンプ２５は、例えば、電源線ＶCCに接続さ
れた二個のトランジスタＴＰ１，ＴＰ２を有する。トラ
ンジスタＴＰ１，ＴＰ２はｐ型の電界効果トランジスタ
から成る。

【００３８】本発明の実施例では、トランジスタＴＰ２
のサイズは、トランジスタＴＰ１のサイズよりも大きく
設計される。例えば、ＴＰ２のゲート幅がＴＰ１よりも
大きくされる。また、ＴＰ２のチャネル長をＴＰ１より
も狭くしても良い。トランジスタＴＰ２は、過消去され
たメモリセル１１のデータを読み出す際に使用し、トラ
ンジスタＴＰ１は過消去されていない通常のメモリセル
１１をデータ読み出す際に使用する。その他、アンプ２
５にはｐ型の電界効果トランジスタＴＰ３と３個のｎ型
の電界効果トランジスタＴN41 〜ＴN43 が設けられ、そ
れぞれのゲートがバス線に接続され、セルアレイ２１の
Ｙゲート部21Ａに至る。

【００３９】なお、以下の構成は従来例と同様である。
消去／書込み制御回路２６はデータＤINの消去／書込み
制御をする回路である。書込み／消去電圧出力回路２７
は制御回路２６から出力される制御信号Ｓ１に基づいて
消去／書込み電圧ＶPPＩをメモリセルアレイ２１，セン
スアンプ切り換え回路２３，センスアンプ２５及びアド
レスラッチ回路３２にそれぞれ供給する。

【００４０】入出力バッファ２８は制御信号Ｓ３を取り
込んだり、信号発生論理回路３１から出力される制御信
号Ｓ２とに基づいて，例えば、８ビットのデータＤINを
入出力する回路である。命令レジスタ２９は８ビットの
命令を解読して、その結果信号Ｓ０をステータスレジス
タ３３に出力する回路である。結果信号Ｓ０にはイレー
ズ命令や、過消去のメモリセル１１の情報が含まれる。
データ比較レジスタ３０は制御信号Ｓ３に基づいて自動
消去／書き換え時等に読出しデータと書込みデータＤIN
とを比較したり、イレーズ命令を判断する回路である。
その結果データは消去／書込み制御回路２６に出力され
る。

【００４１】信号発生論理回路３１はステータスレジス
タ３３から出力されるデコード結果信号Ｓ０に基づいて
制御信号Ｓ２，Ｓ４を発生する回路である。信号Ｓ２，
Ｓ４にはチッップイネーブル信号ＷＥ，アウトプットイ
ネーブル信号ＯＥ及びライトイネーブル信号ＷＥが含ま
れる。アドレスラッチ回路３２は，例えば、信号発生論
理回路３１から出力される制御信号Ｓ４と制御回路２６
から出力される制御信号Ｓ５とに基づいて，１９ビット
のアドレスＡ０〜Ａ18を入力ラッチする。アドレスラッ
チ回路３２はコラムデコーダ32Ａ，ロウデコーダ32Ｂ及
びブロックデコーダ32Ｃを有する。コラムデコーダ32Ａ
は５ビットのアドレスＡ０〜Ａ４をデコードして、その
結果をメモリセルアレイ２１のＹゲート部21Ａに転送す
る。ロウデコーダ32Ｂは、１０ビットのアドレスＡ５〜
Ａ14をデコードして、その結果をメモリセルアレイ２１
のメモリセル１１に転送する。ブロックデコーダ32Ｃ
は、４ビットのアドレスＡ15〜Ａ18をデコードして、そ
の結果をメモリセルアレイ２１の電源制御部21Ｂにそれ
ぞれ転送する。

【００４２】ステータスレジスタ３３は、外部から供給
される書込み許可信号ＷＥ，チップイネーブル信号Ｃ
Ｅ，出力イネーブル信号ＯＥ及びパワーダウン信号ＰＷ
Ｄの基礎となるデータや命令レジスタ２９から出力され
る結果信号Ｓ０に基づいて消去／書込み制御回路２６及
び信号発生論理回路３１の入出力を制御する回路であ
る。

【００４３】次に、１ビットのメモリセル１１の構成を
説明する。図４（Ａ）はメモリセル１１の平面図であ
り、図４（Ｂ）は、そのｙ１−ｙ２の矢視断面図であ
り、図４（Ｃ）は、そのｘ１−ｘ２の矢視断面図をそれ
ぞれ示している。１ビットのメモリセル１１は図４
（Ａ）〜（Ｃ）に示すように、ソース領域Ｓ，ドレイン
領域Ｄ上にフローティングゲート電極（以下単にゲート
という）ＦＧ及びコントロールゲート電極（以下単にゲ
ートという）ＣＧが設けられて成る。

【００４４】例えば、ソース領域（以下単にソースとい
う）Ｓ及びドレイン領域（以下単にドレインという）Ｄ
は、ｎ⁺ 型の不純物拡散層から成り、これらの領域Ｓ，
Ｄがｐ型のＳｉ基板11Ａ内に設けられる。また、両ゲー
トＣＧ，ＦＧはソースＳ，ドレインＤを跨ぐ領域上に厚
さ１００〔Å〕程度のＳｉＯ₂ 膜11Ｂ，11Ｃを介して順
次設けられる。なお、ＳｉＯ₂ 膜11Ｂはトンネル酸化膜
と呼ばれ、両ゲートＣＧ，ＦＧは容量結合をする。この
ように、メモリセル１１はｎチャネルのＭＯＳトランジ
スタのゲートＣＧの下に、ＳｉＯ₂ 膜11Ｃを介してフロ
ーティングゲートＦＧを設けた構造になっている。

【００４５】当該メモリセル１１のデータ書込み時の動
作は、最初の状態ではフローティングゲートＦＧの電荷
は「０」である。この状態を情報「１」と定義する。こ
の状態で、基板11ＡやソースＳの電位を０Ｖにし、ゲー
トＣＧを５Ｖ，ドレインを１Ｖにすると、容量結合によ
って、ゲートＦＧが３Ｖ程度に上昇し、当該トランジス
タは導通状態となる。

【００４６】次に、基板11ＡやソースＳの電位を０Ｖに
したままで、ゲートＣＧに１２Ｖ，ドレインＤに６Ｖ程
度の電圧を印加すると、いわゆるアンバランシェブレー
クダウン（電子雪崩降服）現象を生じ、ドレインＤ近傍
の高エネルギーの電子が多量に捕らわれる。これがデー
タの書込みである。この状態で、ゲートＣＧを５Ｖ，ド
レインＤを１Ｖにすると、フローティングゲートＦＧが
−２Ｖのような低い値になる。このため、当該トランジ
スタは非導通状態となる。これを情報「０」と定義す
る。

【００４７】ここで、基板11ＡとゲートＣＧを０Ｖと
し、ドレインＤをオープンにし、ソースＳに１２Ｖ程度
の電圧を印加すると、いわゆるトンネル現象が起き、フ
ローティングゲートＦＧからソースＳに電子がトンネル
し、当該ゲートＦＧの電荷が減少する。このトンネル時
間を制御することで、フローティングゲートＦＧの電荷
をほぼ零にすることができる。これがデータの消去であ
る。

【００４８】すなわち、アンバランシェブレークダウン
現象により、当該メモリセル１１の情報を「１」から
「０」に変化させることをデータの書込みという。ま
た、トンネル現象により、その情報を「０」から「１」
へ変化させることをデータの消去と呼ぶ。当該フラッシ
ュメモリは消去により全メモリセルの情報を「１」と
し、所定のメモリセル１１に書込みを行い、「０」の情
報を導入することで必要な情報を記憶する。例えば、ド
レインＤに１Ｖ、ゲートＣＧに５Ｖの電圧をそれぞれ印
加すると、情報「１」のメモリセル１１にはドレイン電
流が流れるが、情報「０」のメモリセル１１にはドレイ
ン電流が流れない。これがデータの読出しである。

【００４９】次に、メモリセルアレイ２１の構成を説明
する。図７はメモリセルアレイ２１の回路例を示してい
る。メモリセルアレイ２１はメモリセルがマトリクス状
に配置され成る。例えば、図５に示すように、４つのメ
モリトランジスタ（以下単にトランジスタという）Ｔ00
〜Ｔ11を一単位として構成する。トランジスタＴ00，Ｔ
01の各コントロールゲートがワード線ＷL0に接続され、
トランジスタＴ10，Ｔ11の各コントロールゲートがワー
ド線ＷL1にそれぞれ接続される。

【００５０】また、トランジスタＴ00，Ｔ10の各ドレイ
ンがビット線ＢL0に接続され、トランジスタＴ01，Ｔ11
の各ドレインがビット線ＢL1にそれぞれ接続される。各
ビット線ＢL0，ＢL1はＹゲート21Ｂ（ビット線選択用の
トランジスタ）を介してセンスアンプ２５に接続され
る。なお、各トランジスタＴ00〜Ｔ11のソースがソース
電源制御部21Ｂに接続される。当該回路21Ｂは基板11Ａ
やソースＳの電位を制御する。

【００５１】例えば、トランジスタＴ00に情報を書き込
む場合には、電源制御部21Ｂによりソース電位が０Ｖに
固定される。また、ワード線ＷL1に１２Ｖ，ビット線Ｂ
L1に０Ｖがそれぞれ印加される。なお、トランジスタＴ
10，Ｔ01，Ｔ11には書込みが行われない。消去はトラン
ジスタＴ00〜Ｔ11に対して同時に行われる。すなわち、
ワード線ＷL0，ＷL1が０Ｖ，ビット線ＢL0，ＢL1が電気
的にオープン状態され、ソース電位が１２Ｖに昇圧され
る。

【００５２】トランジスタＴ00から情報を読み出す場合
には、ソース電位が０Ｖに固定され、ワード線ＷL0に５
Ｖ，ワード線ＷL1に０Ｖが印加される。また、ビット線
ＢL0を１Ｖにしながらドレイン電流が流れるか否かをセ
ンスアンプ２５により検出する。ここで、ビット線ＢL0
に電流が流れれば、トランジスタＴ00の情報は「１」で
ある。この電流が流れなければ「０」である。

【００５３】次に、本発明の実施例に係るデータ読み出
し方法についてフラッシュメモリの消去動作を中心に説
明をする。例えば、図６のメモリセルの消去フローチャ
ートに示すように、まず、ステップＰ１でセンスアンプ
をリセットする。この際に、命令レジスタ２９からリセ
ット回路２４にＳ０＝「Ｈ」レベルが出力され、Ｓ０＝
「Ｌ」レベルが書込み回路23Ａにそれぞれ出力される。

【００５４】次に、ステップＰ２で全メモリセル１１の
消去前にデータを書込む。その後、ステップＰ３で全メ
モリセル１１のデータを一括消去する。次いで、ステッ
プＰ４でメモリセル１１の消去が行われたか否かを確認
する。ここで、その消去が正しく行われた場合（ＹES）
には、ステップＰ５に移行し、メモリセルアレイ２１の
過消去チェックをする。なお、ステップＰ４で消去が行
われない場合（ＮＯ）には、ステップＰ３に戻って消去
を継続する。

【００５５】ステップＰ５では、メモリセルアレイ２１
の過消去チェックをする。この際に、メモリセルアレイ
２１の中で過消去されたメモリセル１１が存在する場合
（ＹES）には、ステップＰ６に移行してセンスアンプの
動作点を切り換える。ここで、メモリセル１１からデー
タを読み出す場合に、消去動作によって所定以上の電荷
を放出した過消去のメモリセル１１の情報，例えば、過
消去のメモリセル１１が接続されているビット線が、過
消去検出回路２２により検出されると、該過消去検出回
路２２からセンスアンプ切り換え部２３にロード切り換
え信号ＳＬ＝「Ｈ」（ハイ）レベルが出力される。ま
た、センスアンプ切り換え部２３では、ロード切り換え
信号ＳＬに基づいてセンスアンプ２５の能力が切り換え
られる。なお、通常の読出し時にはＳＬ＝「Ｌ」（ロ
ー）レベルである。

【００５６】具体的には、書込み回路23Ａによりロード
切り換え信号ＳＬが、電源線ＶCCの電位から書込み用電
源線ＶPPＩの電圧にレベル変換され、その結果、ゲート
制御信号ＳＧ及び書込み電圧ＶPPＩが冗長セル23Ｂに出
力される。リセット信号ＲＳＴと、書込み回路23Ａから
のゲート制御信号ＳＧに基づいて書込み電圧ＶPPＩが冗
長セル23Ｂに記憶される。これにより、ロード切り換え
信号ＳＬ＝「Ｈ」レベルに基づいて、冗長セル23Ｂから
データＤＯが読出され、これ基づいてゲート選択信号
Ａ，Ａバーが読出し回路23Ｃからセンスアンプ２５に出
力される。

【００５７】ここで、センスアンプ２５では、過消去さ
れたメモリセル１１からデータを読み出す場合には、ト
ランジスタＴＰ１に比べてサイズの大きなトランジスタ
Ｔ２がゲート選択信号Ａを受けてＯＮ動作をし、通常の
メモリセル１１を読み出す場合には、ゲート選択信号Ａ
バーを受けてトランジスタＴＰ２に比べてサイズの小さ
いトランジスタＴ１がＯＮ動作する。

【００５８】なお、ステップＰ５で過消去のメモリセル
１１が存在しない場合（ＮＯ）には、消去動作を終了
し、センスアンプの動作点を切り換えた後には、ステッ
プＰ７でメモリセルアレイ２１の過消去チェックをす
る。この際に、メモリセルアレイ２１の中で過消去され
たメモリセル１１が存在する場合（ＹES）には、ステッ
プＰ８に移行して消去不良のアラームを発生し、ステッ
プＰ７で過消去のメモリセル１１が存在しない場合（Ｎ
Ｏ）には、消去動作を終了する。

【００５９】このようにして、本発明の実施例に係る不
揮発性半導体記憶装置によれば、図２に示すように、過
消去のメモリセル１１の情報に基づいてセンスアンプ２
５の能力を切り換えるセンスアンプ切り換え部２３が備
えられる。このため、メモリセル１１が過消去を生じた
場合であっても、従来例の消去時間と同程度の時間で、
データを正常に読み出すことが可能となる。このこと
で、メモリセル１１の中に、統計的な理由により、消去
が容易なメモリセル１１と、消去が困難なメモリセル１
１とが混在している場合でも、従来例に比べて、過消去
のメモリセル１１のデータを正常に読み出すことができ
る。

【００６０】また、製造プロセスのバラつき、長時間に
わたるデータ書込み、及び、消去動作の繰り返しによる
ウエハへのストレス等により、メモリセル１１間で、デ
ータ保持特性に差を生じても、データを正常に読み出す
ことが可能となる。これにより、過消去を起こしたメモ
リセル１１を他のメモリセル１１と共に使用することが
できるので、生産歩留りの向上を図ることができる。ま
た、読出し機能が充実することで、デバイスの信頼性の
向上に大きく寄与する。

【００６１】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、過消去のメモリセルの情報に
基づいてセンスアンプの能力を切り換える切り換え手段
が備えられる。このため、過消去のメモリセルが生じた
場合であっても、データを正常に読み出すことができ、
また、従来例の消去時間に比べて短時間に消去動作を完
了する。

【００６２】さらに、本発明の不揮発性半導体記憶装置
のデータ読出し方法によれば、過消去のメモリセルの情
報に基づいてセンスアンプの能力を切り換えているの
で、メモリセル間で、データ保持特性に差を生じても、
データを正常に読み出すことが可能となる。これによ
り、過消去を起こしたメモリセルを他のメモリセルと同
等に扱えるので、生産歩留りの向上を図ることができ
る。また、読出し機能が充実することで、フラッシュメ
モリ等の不揮発性半導体記憶装置の信頼性の向上に寄与
するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の原理図
である。

【図２】本発明の実施例に係るフラッシュメモリの全体
構成図である。

【図３】本発明の実施例に係るセンスアンプ切り換え回
路及びその周辺回路の構成図である。

【図４】本発明の実施例に係る１ビットのメモリセルの
構成図である。

【図５】本発明の実施例に係るメモリセルアレイの構成
図である。

【図６】本発明の実施例に係る消去フローチャートであ
る。

【図７】従来例に係るフラッシュメモリを説明する構成
図である。

【図８】従来例に係る問題点を説明するメモリセルの消
去フローチャートである。

【符号の説明】 １１…メモリセル、 １２…検出手段、 １３…切り換え手段、 １４…リセット手段、 ２５…センスアンプ、 23Ａ…書込み回路、 23Ｂ…冗長セル、 23Ｃ…読出し回路、 ＴＰ１，ＴＰ２…トランジスタ、 ＲＳＴ…リセット信号、 ＶＰ…増幅素子、 ＶPPＩ…書込み電圧、 ＤＯ…データ、 ＤIN…書込みデータ、 ＳＧ…ゲート制御信号、 ＳＬ…ロード切り換え信号、 Ａ，Ａバー…ゲート選択信号。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 不揮発性のメモリセル（１１）のデータ
   が自動的かつ電気的に消去可能な不揮発性半導体記憶装
   置において、 消去動作によって所定以上の電荷が放出された過消去の
   メモリセル（１１）の情報を検出してロード切り換え信
   号（ＳＬ）を出力する検出手段（１２）と、 前記ロード切り換え信号（ＳＬ）に基づいてセンスアン
   プ（２５）の能力を切り換える切り換え手段（１３）
   と、前記切り換え手段（１３）をリセットするリセット
   手段（１４）とを備えることを特徴とする不揮発性半導
   体記憶装置。
2. 【請求項２】 前記切り換え手段（１３）は、ロード切
   り換え信号（ＳＬ）をレベル変換をしてゲート制御信号
   （ＳＧ）及び前記センスアンプ（２５）の負荷状態を示
   す書込み電圧（ＶPPＩ）を出力する書込み回路（23Ａ）
   と、 リセット信号（ＲＳＴ）及び前記ゲート制御信号（Ｓ
   Ｇ）に基づいて書込み電圧（ＶPPＩ）を記憶する冗長セ
   ル（23Ｂ）と、 前記冗長セル（23Ｂ）からデータ（ＤＯ）を読出し、少
   なくとも、該データ（ＤＯ）に基づいてセンスアンプ
   （２５）にゲート選択信号（Ａ，Ａバー）を出力する読
   出し回路（23Ｃ）とを有することを特徴とする請求項１
   記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記センスアンプ（２５）は、電源線
   （ＶCC）に接続された二以上のトランジスタ（ＴＰ１，
   ＴＰ２…）を有し、 過消去されたメモリセル（１１）を読み出す際のセンス
   アンプ（２５）のトランジスタ（ＴＰ２）のサイズは、
   過消去されていないメモリセル（１１）を読み出す際の
   センスアンプ（２５）のトランジスタ（ＴＰ１）のサイ
   ズよりも大きく設計されることを特徴とする請求項１記
   載の不揮発性半導体記憶装置。
4. 【請求項４】 メモリセル（１１）の消去前にデータを
   書込み、その後、前記メモリセル（１１）のデータを一
   括消去し、前記データの消去によって所定以上の電荷が
   放出された過消去のメモリセル（１１）を検出し、前記
   検出された過消去のメモリセル（１１）を読み出す際
   に、センスアンプ（２５）の能力を切り換えることを特
   徴とする不揮発性半導体記憶装置のデータ読出し方法。
5. 【請求項５】 前記センスアンプ（２５）の能力を切り
   換える場合に、消去動作に先立ち、前記センスアンプ
   （２５）をリセットすることを特徴とする請求項４記載
   の不揮発性半導体記憶装置のデータ読出し方法。