JPH076593A - 不揮発性半導体メモリ装置 - Google Patents

不揮発性半導体メモリ装置

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JPH076593A
JPH076593A JP32657493A JP32657493A JPH076593A JP H076593 A JPH076593 A JP H076593A JP 32657493 A JP32657493 A JP 32657493A JP 32657493 A JP32657493 A JP 32657493A JP H076593 A JPH076593 A JP H076593A
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Abstract

(57)【要約】 （修正有） 【目的】ＮＡＮＤセル構造の不揮発性半導体メモリにお
いて、チップ面積及び電力消費を減少し、過プログラム
を防止する。 【構成】ブロック消去動作で選択されたメモリブロック
のワード線ＷＬ１〜８は基準電位に、選択されないメモ
リブロックのワード線ＷＬ１〜８はフローティング状態
にされ、半導体基板に消去電圧を印加するとフローティ
ング状態のワード線ＷＬ１〜８に消去電圧がキャパシタ
ンスカップリングされて自動的に消去が防止される。ま
た、プログラム動作で選択されたワード線ＷＬ１〜８と
関連するメモリトランジスタＨ１〜８のチャネルとソー
ス及びドレイン接合を、制御ゲートに印加されるプログ
ラム電圧若しくはパス電圧のキャパシタンスカップリン
グ、又は共通ソース線を通じて充電し、消去時と反対の
論理にプログラムするＮＡＮＤセルはその充電電圧をビ
ット線ＢＬに放電させ、消去時と同じ論理にプログラム
されるＮＡＮＤセルはビット線ＢＬから遮断してプログ
ラムを自動的に防止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的消去可能でプロ
グラム可能な不揮発性半導体メモリ装置に関し、特に、
ＮＡＮＤ構造のセルを有する電気的消去可能でプログラ
ム可能な不揮発性半導体メモリ装置に関するものであ
る。
【０００２】
【従来の技術】最近のコンピュータ又はマイクロプロセ
ッサによって制御される各種装置においては、高密度の
電気的消去可能でプログラム可能な不揮発性メモリ装置
（ＥＥＰＲＯＭ）の開発が要求されてきている。例え
ば、携帯用コンピュータやノートブック形パソコン等の
サイズでバッテリ電源を使用するコンピュータシステム
では、補助メモリ装置として回転磁気ディスクをもつハ
ードディスク装置を使用すると、それがかなりの部分を
占めてしまうので、設計者としては、よりコンパクトな
高密度、高性能のＥＥＰＲＯＭを望んでいる。
【０００３】高密度のＥＥＰＲＯＭを得るためには、メ
モリセルの占める面積を減少させることが重要課題とな
る。これを解決するために、セル当りの選択トランジス
タの個数とビット線接続のためのコンタクトホール（co
ntact hole）の個数を減少させられるＮＡＮＤ構造のセ
ルをもったＥＥＰＲＯＭが開発された。このＮＡＮＤ構
造のセルについては、例えば、１９８８年に発行された
『ＩＥＤＭ』の第４１２頁〜第４１５頁、“ＮＥＷ Ｄ
ＥＶＩＣＥ ＴＥＣＨＮＯＬＯＧＩＥＳ ＦＯＲ ５Ｖ
−ＯＮＬＹ ４Ｍｂ ＥＥＰＲＯＭ ＷＩＴＨ ＮＡＮ
Ｄ ＳＴＲＵＣＴＵＲＥ ＣＥＬＬ”に開示されてい
る。
【０００４】このようなＮＡＮＤ構造のセル（以下、
“ＮＡＮＤセルユニット”、又は“ＮＡＮＤセル”とす
る）は、ドレインが対応するビット線にコンタクトホー
ルを通じて接続された第１選択トランジスタと、ソース
が共通ソース線に接続された第２選択トランジスタと、
前記第１選択トランジスタのソースと第２選択トランジ
スタのドレインとの間にチャネルが直列に接続された８
個のメモリトランジスタと、から構成されている。ＮＡ
ＮＤセルユニットはＰ形半導体基板に形成され、各メモ
リトランジスタは、そのソース及びドレイン領域の間の
チャネル領域上にゲート酸化膜を介して形成されたフロ
ーティングゲートと、このフローティングゲート上に中
間絶縁膜を介して形成された制御ゲートと、を有してい
る。このＮＡＮＤセルユニット内のメモリトランジスタ
のプログラム動作は、ＮＡＮＤセルユニット内の全ての
メモリトランジスタを一度に消去してから行われるよう
になっている。
【０００５】全てのメモリトランジスタの同時消去動作
（一般に“フラッシュ消去”と呼ばれる）は、ビット線
に０Ｖを、第１選択トランジスタのゲートと全てのメモ
リトランジスタの制御ゲートに１７Ｖを印加することで
行われる。すなわち、全てのメモリトランジスタはエン
ハンスメント形のトランジスタとなる。これを２進数
“１”にプログラムされたトランジスタと仮定する。そ
して、メモリトランジスタを選択して２進数“０”にプ
ログラムするためには、ビット線、第１選択トランジス
タのゲート、及び第１選択トランジスタとプログラムす
るメモリトランジスタとの間にあるメモリトランジスタ
の制御ゲートにそれぞれ２２Ｖを印加し、プログラムす
るメモリトランジスタの制御ゲート、このメモリトラン
ジスタとソース線との間にあるメモリトランジスタの制
御ゲート、及び第２選択トランジスタのゲートにそれぞ
れ０Ｖを印加する。それにより、選択されたメモリトラ
ンジスタは、そのドレインとフローティングゲートとの
間のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流（Ｆ−Ｎ電
流）、すなわちトンネル電流によって“０”にプログラ
ムされる。
【０００６】しかし、このようなプログラミング方式に
おいては、“０”をプログラムするメモリトランジスタ
のゲート酸化膜のトンネル部に対し、そのドレインが受
ける高電圧によるストレスが加えられるため、プログラ
ムの度に部分的ストレスを受けるゲート酸化膜が漏泄電
流の原因になるという問題がある。すなわち、メモリセ
ルのデータ保有（data retention）能力が、消去及びプ
ログラム回数が重なるにつれて徐々に減退していき、Ｅ
ＥＰＲＯＭの信頼性が低下してしまう。このような問題
点を解決するため、ＮＡＮＤセルユニットをＮ形半導体
基板に形成されたＰ形ウェル領域に形成するように改良
した装置構造と、この装置構造を使用して改良を行った
消去及びプログラム技術が、１９９０年に発行された
『 Symposium on ＶＬＳＩ Technology 』の第１２９頁
〜第１３０頁、“Ａ ＮＡＮＤ ＳＴＲＵＣＴＵＲＥＤ
ＣＥＬＬ ＷＩＴＨ Ａ ＮＥＷ ＰＲＯＧＲＡＭＭ
ＩＮＧ ＴＥＣＨＮＯＬＯＧＹ ＦＯＲ ＨＩＧＨＬＹ
ＲＥＬＩＡＢＬＥ ５Ｖ−ＯＮＬＹ ＦＬＡＳＨ Ｅ
ＥＰＲＯＭ”に開示されている。次に、この技術につい
て簡単に説明する。
【０００７】ＮＡＮＤセルユニット内にある全てのメモ
リトランジスタ、すなわちメモリセルの消去動作は、全
ての制御ゲートに０Ｖを印加し、Ｐ形ウェル領域とＮ形
基板に２０Ｖの高電圧を印加することによって行われ
る。それにより、全てのメモリトランジスタのフローテ
ィングゲートからＰ形ウェルに、電子が均一に放出され
る。その結果、各メモリトランジスタのしきい電圧は約
−４Ｖの負電圧となり、２進論理“０”が記憶されたと
仮定されるデプレッション形の状態となる。この状態か
らＮＡＮＤセルユニット内のメモリトランジスタを選択
してプログラムを行う。この場合、第１選択トランジス
タのゲートと選択されたメモリトランジスタの制御ゲー
トに２０Ｖの高電圧を印加し、第２選択トランジスタの
ゲートには０Ｖ、そして選択されないメモリトランジス
タの各制御ゲートには７Ｖの中間電圧をそれぞれ印加す
るようになる。
【０００８】そして、前記選択されたメモリトランジス
タを２進論理“１”にプログラム（又は書込み）する場
合には、ＮＡＮＤセルユニットと接続されたビット線に
０Ｖを印加する。これによって、選択されたメモリトラ
ンジスタのフローティングゲートに電子が注入され、エ
ンハンスメント形の状態となる。一方、前記選択された
メモリトランジスタを２進論理“０”にプログラムする
場合には、対応するビット線にプログラム防止電圧であ
る中間電圧７Ｖを印加する。これにより、選択されたメ
モリトランジスタのプログラム動作は防止される。この
ようなプログラム動作では、ゲート酸化膜を通じてフロ
ーティングゲートへ注入される電子は、Ｐ形ウェルから
均一に注入されるので、前述のようなゲート酸化膜に対
する部分的ストレスが発生しない。したがって、ゲート
酸化膜の漏泄電流発生を防止することができる。
【０００９】しかしながら、以上のような均一型の消去
及びプログラム方法では、メモリ容量が増加していくに
つれて次のような問題が発生する。
【００１０】第一に、システム設計者が、既にプログラ
ム又は書込みされたメモリセルの一部分あるいはブロッ
クを再プログラムするため消去を行おうとするときの問
題がある。この場合の通常の方法は、メモリセルアレイ
内にある全てのメモリトランジスタを一斉に消去、すな
わちフラッシュ消去し、その後に、全てのプログラム内
容を再プログラムするものである。そのため、かなりの
量の再使用可能なメモリ部分又はブロックが同時に消去
されることになるので、再プログラムに長い時間を要す
るうえ、不便である。このような不利益は、メモリ容量
の増加に伴って更に深刻化する。この問題を解決するた
めには、選択されたメモリブロック内でのみメモリトラ
ンジスタの消去を行えるようにすればよい。しかし、前
述の改良された消去及びプログラム技術を使用するＥＥ
ＰＲＯＭの場合、選択されないブロック内のメモリトラ
ンジスタの消去を防止するため、それらの制御ゲートに
対し、消去電圧と同じ電圧あるいは約１８Ｖ以上の高電
圧の印加が要求される。このような技術は、ブロック消
去動作を遂行するデコーダ回路の設計が複雑になるとい
う短所を有する。加えて、ＥＥＰＲＯＭが一層高集積化
するとデコーダの占める面積が増加することになり、更
にデコーダ設計が難しくなる。
【００１１】第二の問題はプログラムに関する問題であ
る。すなわち、選択されたワード線（又は行線）と接続
された同一行のメモリトランジスタのうち、プログラム
動作前の消去動作で消去されたデータを変更せずに維持
することが要求されるメモリトランジスタ、要するにプ
ログラムしないメモリトランジスタについてのプログラ
ムを防止するため、このメモリトランジスタに対応する
各ビット線は、それぞれについて設けられたチャージポ
ンプ回路により、プログラム防止電圧である中間電圧の
供給を受けることが求められる。このチャージポンプ回
路は、メモリ容量の増加によりビット線の数や長さが増
加すると、それに伴って設置数等を増加させなければな
らない。さらに、チャージポンプ回路に高電圧を供給す
るためチップ内に設けられる高電圧発生回路は、ビット
線を短時間で中間電圧に駆動できるように高性能とする
必要がある。このような高性能の高電圧発生回路やチャ
ージポンプ回路が、基板上における周辺回路の占有面積
を増加させてしまうという問題がある。
【００１２】通常のＥＥＰＲＯＭは、高速プログラミン
グのためにページプログラムモードを有している。その
ページプログラム動作は、データローディング動作とプ
ログラム動作で構成される。データローディング動作
は、入出力端からバイトサイズのデータを順次にデータ
レジスタにラッチ及び貯蔵する動作である。このデータ
レジスタは各ビット線に対応するように提供されてい
る。プログラム動作は、データレジスタに貯蔵されたデ
ータを、選択されたワード線のメモリトランジスタにビ
ット線を通じて一度に書込む動作である。ＮＡＮＤセル
ユニットを有するＥＥＰＲＯＭについてのページプログ
ラム技術は、１９９０年４月に発行された『ＩＥＥＥ
JOURNAL OF SOLID-STATE CIRCUITS 』のＶＯＬ．２５・
ＮＯ．２、第４１７頁〜第４２３頁に開示されている。
【００１３】さらに、通常のＥＥＰＲＯＭでは、信頼性
を向上させるためにプログラム検証技術を使用してい
る。プログラム検証とは、プログラムされたセルが所望
のしきい電圧を有するようプログラムされたかどうかを
検査するものである。このプログラム検証技術には、マ
イクロプロセッサの制御による外部検証技術と、チップ
内部の検証回路により行われる内部検証技術とがある。
外部検証技術に関しては、１９９１年４月に発行された
『ＩＥＥＥ JOURNAL OF SOLID-STATE CIRCUITS』のＶ
ＯＬ．２６・ＮＯ．４、第４９２頁〜第４９５頁と、１
９９１年１０月１日付発行の米国特許番号第５，０５
３，９９０号に開示されている。この外部検証技術は、
プログラムされたセルが正しくプログラムされたかどう
かを判断するのに長時間かかるという短所がある。しか
も、プログラム失敗後の再プログラムの度に、データロ
ーディング動作を再度行うことが必要となる。
【００１４】一方、内部検証技術は、プログラム検証を
比較的高速に行い得るという長所がある。内部検証技術
に関しては、１９９１年１１月５日付発行の韓国公開特
許番号第９１−１７４４５号と、１９８９年３月５日付
発行の米国特許番号第４，８１１，２９４号に開示され
ている。これら内部検証技術は、メモリセルからセンス
アンプを通じてページ読出しされたデータとデータレジ
スタに貯蔵されたデータとを比較器で比較する方式で行
われている。しかしながら、このように、プログラム検
証を行うため、メモリセルから読出されたデータを感知
・増幅するセンスアンプからのデータとデータレジスタ
に予め貯蔵されたプログラムデータとを比較する比較回
路を使用する技術は、チップにおける周辺回路の占める
面積を増加させるという問題がある。
【００１５】
【発明が解決しようとする課題】したがって本発明で
は、第一の目的として、チップ面積をより小さくできる
ようなＮＡＮＤ構造のセルを有する不揮発性半導体メモ
リ装置を提供する。
【００１６】第二の目的として、電力消費を低減するこ
とができるＮＡＮＤ構造のセルを有する不揮発性半導体
メモリ装置を提供する。
【００１７】第三の目的として、メモリセルアレイのう
ち、選択されたメモリブロックだけの消去を簡単な構成
で行える不揮発性半導体メモリ装置を提供する。
【００１８】第四の目的として、チップ面積の縮小と電
力消費の低減のために、選択されないビット線に高電圧
のプログラム防止電圧を印加せずともプログラム可能と
された不揮発性半導体メモリ装置を提供する。
【００１９】第五の目的として、ＮＡＮＤ構造のセルを
有する不揮発性半導体メモリ装置において、チップ面積
と電力消費を減少させられるようなブロック消去方法及
びプログラム方法を提供する。
【００２０】第六の目的として、チップにおける周辺回
路の占める面積を減少させられるような不揮発性半導体
メモリ装置を提供する。
【００２１】第七の目的として、過プログラムを防止す
るとができる不揮発性半導体メモリ装置を提供する。
【００２２】
【課題を解決するための手段】このような目的を達成す
るために本発明は、半導体基板と、半導体基板表面に形
成されたウェル領域と、このウェル領域に形成された多
数のメモリブロックに分けられるメモリセルアレイと、
半導体基板上部に相互に平行に形成された多数のビット
線と、を有する不揮発性半導体メモリ装置に関し、特
に、メモリブロックのそれぞれは、ドレインがビット線
のうち対応するビット線に接続された第１選択トランジ
スタのソースと、ソースが共通ソース線に接続された第
２選択トランジスタのドレインと、の間に直列に接続さ
れた所定の個数のメモリトランジスタで構成された多数
のＮＡＮＤセルユニットで構成され、そして、前記メモ
リトランジスタは、それぞれ前記ウェル領域の表面に互
いに離隔するように形成されたソース及びドレイン領域
と、このソースとドレインとの間のチャネル領域の上部
に形成されたフローティングゲートと、このフローティ
ングゲートの上部に形成された制御ゲートと、から構成
される不揮発性半導体メモリ装置について、主に次のよ
うな特徴部分を設けるものである。
【００２３】すなわち、消去モードで前記ウェル領域に
消去電圧を提供するための供給手段を前記ウェル領域と
接続する。そして、消去モードにおいて、前記メモリブ
ロックの中で選択されたメモリブロック内にある第１群
のメモリトランジスタを一時に消去すると同時に、選択
されないメモリブロック内にある第２群のメモリトラン
ジスタの消去を防止するため、第１群のメモリトランジ
スタの制御ゲートと接続されたワード線に基準電圧を印
加し、第２群のメモリトランジスタの制御ゲートと接続
されたワード線をフローティングさせる制御手段を、メ
モリブロックに対し設けている。それにより、消去モー
ドで、前記供給手段から消去電圧がウェル領域に印加さ
れると、選択されなかったメモリブロック内のワード線
はフローティングされているので、第２群のメモリトラ
ンジスタのフローティングゲートへの電荷の蓄積を防止
する程度の所定電圧に充電されるようになっている。
【００２４】また、本発明によるＥＥＰＲＯＭは、プロ
グラム動作で選択されたワード線と接続されたメモリト
ランジスタのうち、選択されたメモリトランジスタの消
去を防止するために、選択されたメモリトランジスタの
ソースとドレインの接合（junction）及びチャネルを所
定の電圧に充電する手段を有する。
【００２５】さらに、本発明は、読出動作で各ビット線
に読出電流を提供するために各ビット線と接続されたカ
レントミラー回路と、ビット線に対応させて設けられ、
データローディング動作で入出力端からのデータをラッ
チ及び貯蔵し、プログラム動作でビット線に貯蔵された
データを提供し、そして、プログラム検証及び読出動作
でメモリセルから読出されたビット線上のデータを感知
し貯蔵する感知及び貯蔵手段を有する。
【００２６】加えて、本発明は、前記感知及び貯蔵手段
と接続され、プログラム検証動作でこの感知及び貯蔵手
段で感知されたビット線上のデータが、予定された論理
データであるかどうかを判断する検証感知手段を有す
る。
【００２７】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、同じ構成要素にはできる
だけ同一の符号又は参照番号を使用する。また、下記の
説明において、メモリセル、ＮＡＮＤセルの数、ビット
線の数、電圧値、回路構成及び部品等の多くの特定の仕
様が、本発明のより全体的な理解のため示されている。
しかし、これら特定の仕様でなくとも本発明の実施が可
能であることは、この技術分野で通常の知識を有する者
なら当然理解できるであろう。
【００２８】ここで使用される“メモリトランジスタ”
とは、ソース、ドレイン、フローティングゲート、及び
制御ゲートを有するフローティングゲートＭＯＳＦＥＴ
を意味する。また、“プログラム”とは、選択されたメ
モリトランジスタにデータを書込むことを意味する。さ
らに、“ＮＡＮＤセルユニット充電”とは、ＮＡＮＤ構
造のメモリセルを構成する各メモリトランジスタのチャ
ネルとソース及びドレインの接合キャパシタを、予め予
定された電圧に充電することを意味する。加えて、下記
の説明における“ｋ”と“ｉ”は、それぞれ第ｋ番目の
列ブロックと第ｉ番目のメモリブロックに係る部分を示
す符号として使用される。また、“ｊ”は第ｊ番目のワ
ード線に係る符号である。
【００２９】この実施例のＥＥＰＲＯＭは、チップにＣ
ＭＯＳ製造技術を使用して製作され、−２〜−３Ｖのし
きい電圧を有するデプレッション形のＮチャネルＭＯＳ
トランジスタ（以下“Ｄ形トランジスタ”とする）、約
０．７Ｖのしきい電圧を有するエンハンスメント形のＮ
チャネルＭＯＳトランジスタ（以下“Ｎチャネルトラン
ジスタ”とする）、そして、約−０．９Ｖのしきい電圧
を有するＰチャネルＭＯＳトランジスタ（以下“Ｐチャ
ネルトランジスタ”とする）が使用される。
【００３０】図１に、この実施例のＥＥＰＲＯＭの概略
的ブロック図を示す。また、図２及び図３は相互に連続
する図面で、図１中の第ｋ番目の入出力端Ｉ／Ｏｋと関
連する構成要素、すなわち、メモリセルアレイ１０、入
力バッファ２６、出力バッファ２８、列デコーダ３０、
列選択回路３２、ラッチＰＢｋ−１〜ＰＢｋ−２５６、
センスアンプ１２、そして、メモリセルアレイ１０と接
続され、ブロック選択制御回路１８の一部を構成する伝
達トランジスタアレイ３４−ｉについての回路例をそれ
ぞれ示している。尚、残りの入出力端に関連する部分
も、この第ｋ番目の入出力端Ｉ／Ｏｋに係る構成要素と
同様とされる。
【００３１】メモリセルアレイ１０は、１，０２４本の
行と２，０４８本の列とのマトリックス形態で配列され
たＮＡＮＤセルユニットＮＵで構成されており、行方向
に分割された１，０２４個のメモリブロックＢＫ１〜Ｂ
Ｋ１０２４に分けられている。そして各メモリブロック
ＢＫは、同じ行に配列された２，０４８個のＮＡＮＤセ
ルユニットをもっている。各ＮＡＮＤセルユニットは、
第１選択トランジスタＳＴ１のソースと第２選択トラン
ジスタＳＴ２のドレインとの間に、ドレイン−ソース通
路が直列に接続されているメモリトランジスタＭ１〜Ｍ
８を有している。第１、第２選択トランジスタＳＴ１、
ＳＴ２のゲートとメモリトランジスタＭ１〜Ｍ８の制御
ゲートは、ビット線ＢＬｋ−１〜ＢＬｋ−２５６（ｋ＝
１、２、…、８）に交差するように配列された第１、第
２選択線ＳＬ１、ＳＬ２とワード線ＷＬ１〜ＷＬ８に、
それぞれ対応接続されている。このように、メモリトラ
ンジスタＭ１〜Ｍ８は、ワード線ＷＬ１〜ＷＬ８とビッ
ト線ＢＬｋ−１〜ＢＬｋ−２５６との交差点にそれぞれ
位置する。また、第１選択トランジスタＳＴ１のドレイ
ンは対応ビット線にそれぞれ接続され、第２選択トラン
ジスタＳＴ２のソースは共通ソース線ＣＳＬに接続され
ている。
【００３２】つまり、メモリセルアレイ１０は、全体的
に１，０２４×８×２，０４８（＝１６，７７７，２１
６）個のメモリセルをもち、その各メモリブロックＢＫ
は８×２，０４８（＝１６，３８４）個のメモリセルを
もつ。さらに、このメモリセルアレイ１０は、入出力端
Ｉ／Ｏ１〜Ｉ／Ｏ８にそれぞれ対応する８個の列ブロッ
クＣＢｋ（ｋ＝１、２、…、８）に分けられ、各列ブロ
ックＣＢは、列方向に配された２５６本のビット線（又
は列線）ＢＬｋ−１〜ＢＬｋ−２５６を有している。し
たがって、各列ブロックＣＢは２５６キロビット（＝
１，０２４×２５６）のメモリセルを有する。
【００３３】図２に示すメモリセルアレイ１０は、半導
体基板に形成されたＰ形ウェル領域に形成される。図４
及び図５に、メモリセルアレイ１０を構成するＮＡＮＤ
セルユニットＮＵのうちの一つの平面図と断面図をそれ
ぞれ示す。
【００３４】半導体基板７２は、＜１００＞の結晶面と
７×１０14／ｃｍ3 の不純物濃度を有するＰ形シリコン
半導体基板である。そして、約２×１０16／ｃｍ3 の不
純物濃度を有するＰ形ウェル領域７６が、半導体基板７
２の主表面７８から約４μｍの深さで形成されている。
このＰ形ウェル領域７６は、深さが１０μｍで且つ不純
物濃度が約５×１０15／ｃｍ3 であるＮ形ウェル領域７
４で囲まれている。Ｐ形ウェル領域７６内には、高濃度
のＮ形不純物でドーピングされたＮ+ 領域８０、８２、
８４、８６、８８、９０、９２が主表面７８のチャネル
領域９４を介して離隔されるように形成されている。Ｎ
+ 領域８０は、コンタクトホール９６を通じてアルミ等
の金属材料で作られたビット線ＢＬと接続される接触領
域であり、また第１選択トランジスタＳＴ１のドレイン
領域でもある。Ｎ+ 領域８２、８４、８６、８８、９０
は、選択トランジスタＳＴ１、メモリトランジスタＭ１
〜Ｍ８、選択トランジスタＳＴ２のうちの隣接する２個
のトランジスタの共通のソース及びドレイン領域とな
る。Ｎ+ 領域９２は、第２選択トランジスタＳＴ２のソ
ース領域で、また埋込形の共通ソース線ＣＳＬともな
る。尚、共通ソース線ＣＳＬについては、Ｎ+ 領域９２
とコンタクトホールを通じて抵抗接続させ、絶縁層１１
２内に絶縁されるように埋込んだ導体層としてもよい。
【００３５】第１、第２選択トランジスタＳＴ１、ＳＴ
２のチャネル領域の上部には、約１５００Åの厚さを有
するタングステンシリサイドのような高融点の金属シリ
サイド物質のゲート層９８、１００が、約３００Åのゲ
ート絶縁膜１０２を介してそれぞれ形成されている。一
方、メモリトランジスタＭ１〜Ｍ８のチャネル領域９４
の上部には、約１５００Åの厚さを有する多結晶シリコ
ン物質のフローティングゲート層１０４が、約１００Å
の厚さを有するゲート絶縁膜１０６を介してそれぞれ形
成されている。さらに、このフローティングゲート層１
０４の上には、約１５００Åの厚さを有する高融点金属
シリサイド物質の制御ゲート層１０８が、約２５０Åの
厚さを有する中間絶縁膜１１０（例えばＳｉＯ2 −Ｓｉ
3 Ｎ4 −ＳｉＯ2 のＯＮＯ絶縁膜）を介してそれぞれ形
成されている。第１、第２選択トランジスタＳＴ１、Ｓ
Ｔ２のゲート層９８、１００とメモリトランジスタＭ１
〜Ｍ８の制御ゲート層１０８は、これらの物質と同じ物
質で形成された第１、第２選択線ＳＬ１、ＳＬ２及びワ
ード線ＷＬ１〜ＷＬ８とそれぞれ対応させて連結されて
いる。このゲート層９８、１００、制御ゲート層１０
８、フローティングゲート層１０４、第１、第２選択線
ＳＬ１、ＳＬ２、及びワード線ＷＬ１〜ＷＬ８は、ＢＰ
ＳＧやＰＳＧ、あるいはシリコン酸化物のような絶縁物
質の絶縁層１１２によって互いに絶縁されている。
【００３６】コンタクトホール９６を通じてＮ+ 領域８
０と接続されたビット線ＢＬは、絶縁層１１２上で列方
向に配されている。Ｐ形ウェル領域７６とＮ形ウェル領
域７４は、コンタクトホール（図示せず）を通じてウェ
ル電極１１４に共に接続される。消去動作時には、この
ウェル電極１１４に消去電圧が印加され、消去動作以外
の他の動作、すなわち、プログラム、プログラム検証、
及び読出動作時には、基準電位、例えば０Ｖの接地電圧
が印加される。また、半導体基板７２は接地されてい
る。尚、メモリセルアレイ１０は、Ｎ形半導体基板に形
成されたＰ形ウェル領域に形成することも可能である。
【００３７】図１及び図２に示すブロック選択制御回路
１８は、メモリブロックＢＫ１〜ＢＫ１０２４の中の予
定されたメモリブロックを選択し、制御ゲート駆動回路
２０から受ける制御ゲート線ＣＧＬ１〜ＣＧＬ８上の制
御信号を、各種動作モード、例えば消去、プログラム、
プログラム検証、及び読出モードに応じて、前記選択さ
れたメモリブロック内のワード線ＷＬ１〜ＷＬ８にそれ
ぞれ提供する。図２に、ブロック選択制御回路１８の一
部分を構成する伝達トランジスタアレイ３４−ｉを示し
ている。伝達トランジスタアレイ３４−ｉは、ブロック
選択制御線ＢＳＣｉ上の制御信号に応答して、第１、第
２選択ゲート線ＳＧＬｉ−１、ＳＧＬｉ−２及び制御ゲ
ート線ＣＧＬ１〜ＣＧＬ８を、対応する第１、第２選択
線ＳＬ１、ＳＬ２及びワード線ＷＬ１〜ＷＬ８にそれぞ
れ連結するための伝達トランジスタＢＴ１〜ＢＴ１０で
構成されている。
【００３８】このブロック選択制御回路１８は、消去動
作で、選択されないメモリブロックＢＫと関連する伝達
トランジスタＢＴをＯＦＦとすることによって、選択さ
れないメモリブロックＢＫ内のワード線ＷＬをフローテ
ィングさせる。プログラム動作では、選択されたメモリ
ブロックＢＫ内の第２選択トランジスタＳＴ２をＯＮと
し、ソース線駆動回路２２からのプログラム防止電圧Ｖ
ｐｉを、選択されたメモリブロックＢＫ内にあるメモリ
トランジスタＭ１〜Ｍ８のソース及びドレイン接合とチ
ャネルに充電させる。
【００３９】図６には、図２に示す伝達トランジスタア
レイ３４−ｉをもつブロック選択制御回路１８の回路例
を示す。例えば、ｉ＝２の場合、図６の選択ゲート線Ｓ
ＧＬ２−１、ＳＧＬ２−２及びブロック選択制御線ＢＳ
Ｃ２は、図２に示す第２メモリブロックＢＫ２と関連す
る伝達トランジスタアレイ３４−２の選択ゲート線ＳＧ
Ｌ２−１、ＳＧＬ２−２及びブロック選択制御線ＢＳＣ
２にそれぞれ接続される。したがって、各メモリブロッ
クＢＫ１〜ＢＫ１０２４に対応する図６に示すブロック
選択制御回路１８が、ＥＥＰＲＯＭのチップ基板に周辺
回路として存在することになる。
【００４０】図６に示すＮＡＮＤゲートを用いた行デコ
ーダ１２０は、プリデコードされた行アドレス信号Ｐ
ｌ、Ｑｌ、Ｒｌと制御信号バーＸｄを入力としている。
行アドレス信号Ｐｌ、Ｑｌ、Ｒｌは、外部アドレス入力
端からの行アドレスａ11〜ａ２０をラッチし貯蔵するア
ドレスバッファ（図示を省略）からの行アドレス信号Ａ
１１、バーＡ11〜Ａ20、バーＡ20を、プリデコーダを通
じてプリデコードすることで発生される信号である。そ
して、行デコーダ１２０は、選択時に０Ｖの論理“ロ
ウ”の状態（“Ｌ”状態又は“Ｌ”レベルとする）を出
力し、選択されないときには５Ｖの論理“ハイ”の状態
（“Ｈ”状態又は“Ｈ”レベルとする）を信号線１２２
に出力する。
【００４１】ＮＡＮＤゲート１２４の一方の入力端と、
この信号線１２２とが接続され、また、該ＮＡＮＤゲー
ト１２４の他方の入力端は制御信号バーＢＬＫを受ける
ようにされている。この制御信号バーＢＬＫは、後述の
ように、各動作の前又は後にワード線ＷＬ１〜ＷＬ８を
０Ｖの基準電位に設定するための信号である。ＮＡＮＤ
ゲート１２４の出力は第１選択ゲート線ＳＧＬｉ−１に
送られると共に、高電圧伝達防止用のＤ形トランジスタ
１２６の電流通路、すなわちチャネルを通じてブロック
選択制御線ＢＳＣｉに送られる。このＤ形トランジスタ
１２６のゲートは、プログラム動作で“Ｌ”状態を維持
するプログラム制御信号バーＰＧＭを受けるようになっ
ており、また、ブロック選択制御線ＢＳＣｉにはチャー
ジポンプ回路１２８が接続されている。このチャージポ
ンプ回路１２８は、プログラム動作時に、クロック信号
φR によるポンピング動作で、選択されたブロック選択
制御線ＢＳＣｉにプログラム電圧Ｖｐｇｍを提供する。
このようなチャージポンプ回路１２８には、Ｎチャネル
トランジスタ１３０、１３２とＭＯＳキャパシタ１３４
とから構成される公知の回路が用いられている。
【００４２】ＮＡＮＤゲート１３６の一方の入力端は消
去制御信号バーＥＲＡを受けるようにされ、他方の入力
端は前記信号線１２２と連結される。ＮＡＮＤゲート１
３６の出力線と接続点１４６との間には、Ｎチャネルト
ランジスタ１４０とＰチャネルトランジスタ１４２とか
ら構成された伝達ゲート１４８が設けられている。Ｎチ
ャネルトランジスタ１４０のゲートは制御信号φ6 を受
けるようにされており、また、Ｐチャネルトランジスタ
１４２のゲートはインバータ１３８を介して制御信号φ
6 を受けるようにされている。前記接続点１４６と基準
電位端との間にＮチャネルトランジスタ１４４の電流通
路が形成され、そのゲートは制御信号φ7 を受けるよう
になっている。さらに、接続点１４６と第２選択ゲート
線ＳＧＬｉ−２との間に、高電圧伝達防止用のＤ形トラ
ンジスタ１５０のソース−ドレイン通路が接続され、そ
のゲートは制御信号バーＷＥを受けるようにされてい
る。第２選択ゲート線ＳＧＬｉ−２には、前述のチャー
ジポンプ回路１２８とほぼ同様のチャージポンプ回路１
５２が接続される。このチャージポンプ回路１５２が、
プログラム動作中に、選択された第２選択ゲート線ＳＧ
Ｌｉ−２にパス電圧Ｖｐａｓを提供する。
【００４３】図１１に、図６に示された制御信号φ6 、
φ7 を発生するための回路の構成例を示す。消去動作モ
ードで制御信号φ6 、φ7 は共に“Ｌ”状態となり、後
述するＮＡＮＤセルユニット充電動作で制御信号φ6 、
φ7 はそれぞれ“Ｈ”状態、“Ｌ”状態、プログラム動
作で制御信号φ6 、φ7 はそれぞれ“Ｌ”状態、“Ｈ”
状態、そして、プログラム検証及び読出動作で制御信号
φ6 、φ7 は“Ｈ”状態、“Ｌ”状態となる。
【００４４】図７に、各ワード線ＷＬ１〜ＷＬ８と伝達
トランジスタアレイ３４−ｉを介して接続される制御ゲ
ート駆動回路２０の８個のうちの一つ、すなわちｊ番目
の制御ゲート駆動回路の回路例を示す。チップ面積の縮
小という観点からすると、この制御ゲート駆動回路２０
は、各種動作モードに従って選択されるメモリブロック
ＢＫのワード線ＷＬを駆動するように、チップの周辺回
路に共通に提供されることが望ましい。
【００４５】ＮＡＮＤゲートを用いた行デコーダ１５４
は、アドレスバッファ（図示を省略）からの行アドレス
信号Ａ8 ／バーＡ8 、Ａ9 ／バーＡ9 、及びＡ10／バー
Ａ10を入力とする。そして、行デコーダ１５４は、制御
ゲート線ＣＧＬｊの選択時に“Ｌ”状態を出力し、選択
されないときには“Ｈ”状態を出力する。この行デコー
ダ１５４の出力はＮＯＲゲート１７３の一方の入力とさ
れ、該ＮＯＲゲート１７３の他方の入力端には制御信号
バーＰＶＦが入力される。ＮＯＲゲート１７３の出力信
号φV と、これをインバータ１７４を介して反転させた
反転信号バーφV とが、３ステートロジック（tri -sta
te）のＮＡＮＤゲート１５８と検証電圧発生回路１６４
とを制御する。
【００４６】制御信号バーＰＶＦは、プログラム検証動
作でのみ“Ｌ”レベルを維持し、プログラム検証動作以
外では“Ｈ”レベルとなる。制御信号バーＰＶＦが
“Ｈ”レベルの場合、行デコーダ１５４の出力に関係な
く、信号φV は“Ｌ”状態で、その反転信号バーφV は
“Ｈ”状態となる。そして、プログラム検証動作におい
て、制御ゲート線ＣＧＬｊが選択される場合には、信号
φV が“Ｈ”状態で、その反転信号バーφV が“Ｌ”状
態となる。一方、制御ゲート線ＣＧＬｊが選択されない
場合には、信号φV が“Ｌ”状態で、その反転信号バー
φV が“Ｈ”状態となる。
【００４７】ＮＡＮＤゲート１５６は、行デコーダ１５
４の出力、制御信号バーＤＳ、及び消去制御信号バーＥ
ＲＡを入力とする。このＮＡＮＤゲート１５６の出力線
１６０がＮＡＮＤゲート１５８の一方の入力端と接続さ
れている。そして、ＮＡＮＤゲート１５８の他方の入力
端は、プログラム制御信号バーＰＧＭを受けるようにな
っている。図１０に、このような３ステートロジックの
ＮＡＮＤゲート１５８の回路例を示す。同図に示すＮＡ
ＮＤゲート１５８は、信号φV が“Ｌ”状態で、その反
転信号バーφV が“Ｈ”状態であるときにエネーブルさ
れる。一方、信号φV が“Ｈ”状態で、その反転信号バ
ーφV が“Ｌ”状態であるときには高インピーダンスと
なる。つまり、プログラム検証動作で制御ゲート線ＣＧ
Ｌｊが選択される場合にのみ、ＮＡＮＤゲート１５８は
高インピーダンスの状態になる。このＮＡＮＤゲート１
５８の出力は接続点１６２に送られる。接続点１６２に
は、検証電圧発生回路１６４が接続されている。
【００４８】検証電圧発生回路１６４は、電源供給電圧
Ｖｃｃ端と基準電位端との間に電流通路が直列に接続さ
れたＰチャネルトランジスタ１６６、Ｎチャネルトラン
ジスタ１６８、１７０、１７２から構成されている。Ｐ
チャネルトランジスタ１６６のゲートはチップエネーブ
ル信号バーＣＥを受け、Ｎチャネルトランジスタ１６
８、１７０のゲートはＮＯＲゲート１７３の出力信号φ
V を受けるようにされている。Ｎチャネルトランジスタ
１７２はドレインとゲートを接続した構造とされ、ま
た、Ｎチャネルトランジスタ１６８のソースとＮチャネ
ルトランジスタ１７０のドレインとが、接続点１６２に
接続されている。このような構成の検証電圧発生回路１
６４は、プログラム検証動作でのみ“Ｈ”状態の信号φ
V によりエネーブルされ、検証電圧、例えば約０．８Ｖ
を接続点１６２に発生する。この接続点１６２と制御ゲ
ート線ＣＧＬｊとの間には、高電圧伝達防止用のＤ形ト
ランジスタ１７６のソース−ドレイン通路が設けられて
おり、そのゲートにはプログラム制御信号バーＰＧＭが
入力される。
【００４９】図７中の上部に示すＮＡＮＤゲート１７８
の２つの入力端は、ＮＡＮＤゲート１５６の出力とリン
グ発振器（図示を省略）からのクロック信号φR とをそ
れぞれ受けている。このＮＡＮＤゲート１７８の出力端
と駆動Ｎチャネルトランジスタ１８２のゲートとの間
に、上述のものとほぼ同様のチャージポンプ回路１８０
が設けられている。駆動Ｎチャネルトランジスタ１８２
のドレインはプログラム電圧Ｖｐｇｍを受け、ソースは
制御ゲート線ＣＧＬｊに連結されている。インバータ１
９０はプログラム制御信号バーＰＧＭを入力としてお
り、このインバータ１９０の出力端と前記駆動Ｎチャネ
ルトランジスタ１８２のゲートとの間に、高電圧伝達防
止用のＤ形トランジスタ１９２の電流通路が設けられて
いる。このＤ形トランジスタ１９２のゲートにはプログ
ラム制御信号バーＰＧＭが入力されている。後述するよ
うに、ＮＡＮＤゲート１７８、チャージポンプ回路１８
０、及び駆動Ｎチャネルトランジスタ１８２で構成され
る回路１９６は、プログラムモードで制御ゲート線ＣＧ
Ｌｊが行アドレス信号Ａ8 ／バーＡ8 、Ａ9 ／バー
Ａ9、及びＡ10／バーＡ10によって選択された場合に、
制御ゲート線ＣＧＬｊにプログラム電圧Ｖｐｇｍを供給
するための手段である。
【００５０】図７中の下部に示すＮＯＲゲート１８８の
２つの入力端は、ＮＡＮＤゲート１５６の出力と前記ク
ロック信号φR をそれぞれ受けている。このＮＯＲゲー
ト１８８の出力端と駆動Ｎチャネルトランジスタ１８４
のゲートとの間に、上述のものとほぼ同様のチャージポ
ンプ回路１８６が設けられている。駆動Ｎチャネルトラ
ンジスタ１８４のドレインはパス電圧Ｖｐａｓを受け、
ソースは制御ゲート線ＣＧＬｊに連結されている。前述
のインバータ１９０とＤ形トランジスタ１９２との間の
接続点２０２と、駆動Ｎチャネルトランジスタ１８４の
ゲートとの間に高電圧伝達防止用のＤ形トランジスタ１
９４の電流通路が接続されており、このＤ形トランジス
タ１９４のゲートはプログラム制御信号バーＰＧＭを受
けるようにされている。後述するように、ＮＯＲゲート
１８８、チャージポンプ回路１８６、及び駆動Ｎチャネ
ルトランジスタ１８４で構成される回路２００は、プロ
グラムモードで制御ゲート線ＣＧＬｊが行アドレス信号
Ａ8 ／バーＡ8 、Ａ9 ／バーＡ9 、及びＡ10／バーＡ10
によって選択されない場合に、制御ゲート線ＣＧＬｊに
パス電圧Ｖｐａｓを供給する手段である。
【００５１】図８に、図２に示した共通ソース線ＣＳＬ
に共通に接続されるソース線駆動回路２２の構成例を示
す。ソース線駆動回路２２は、入力端にプログラム制御
信号バーＰＧＭを受けるインバータ２０４と、このイン
バータ２０４の出力端と共通ソース線ＣＳＬとの間に電
流通路が設けられ、ゲートがプログラム制御信号バーＰ
ＧＭを受けるようにされたＤ形トランジスタ２０６と、
共通ソース線ＣＳＬに接続されたチャージポンプ回路２
０８と、から構成されている。チャージポンプ回路２０
８は、プログラムモードで共通ソース線ＣＳＬをプログ
ラム防止電圧Ｖｐｉに昇圧するものである。
【００５２】図１に示す入出力バッファ１６は、各入出
力端に接続される入力バッファ２６と出力バッファ２８
とから構成される（図３参照）。入出力端Ｉ／Ｏ１〜Ｉ
／Ｏ８にそれぞれ接続された入力バッファ２６は、入出
力端Ｉ／Ｏ１〜Ｉ／Ｏ８から入力される１バイトのデー
タ（８ビットデータ）をＣＭＯＳレベルのデータに変換
し、一時貯蔵する働きをもつ通常の回路である。また、
出力バッファ２８は、対応する列ブロックＣＢから読出
された８ビットデータを入出力端Ｉ／Ｏ１〜Ｉ／Ｏ８に
一度に出力する通常の回路である。
【００５３】列デコーダ及び選択回路１４は、図３に示
すように、列デコーダ３０と列選択回路３２とから構成
されている。各列ブロックＣＢと関連する選択回路３２
は、ソース−ドレイン通路が共通バス線ＣＢＬｋとデー
タ線ＤＬｋ−１〜ＤＬｋ−２５６との間にそれぞれ接続
された伝達トランジスタＴ１〜Ｔ２５６で構成される。
これら伝達トランジスタＴ１〜Ｔ２５６の各ゲートは、
列デコーダ３０から相互に平行に配された信号線ＴＬ１
〜ＴＬ２５６にそれぞれ接続されている。列デコーダ３
０は、アドレスバッファ（図示を省略）からの列アドレ
ス信号に応答して前記信号線ＴＬ１〜ＴＬ２５６のうち
のいずれか一つを選択し、選択された信号線ＴＬに接続
された伝達トランジスタＴをＯＮとする。
【００５４】データレジスタ及びセンスアンプ１２は、
図３に示すように、対応する列ブロックＣＢに関連する
ビット線ＢＬｋ−１〜ＢＬｋ−２５６とデータ線ＤＬｋ
−１〜ＤＬｋ−２５６との間に設けられる。ビット線Ｂ
Ｌｋ−１〜ＢＬｋ−２５６と接続点３６との間にはＤ形
トランジスタ３８、４０のドレイン−ソース通路が直列
で接続されている。Ｄ形トランジスタ３８のゲートには
電源供給電圧Ｖｃｃが入力されており、このＤ形トラン
ジスタ３８は、ブロック消去動作においてビット線ＢＬ
ｋ−１〜ＢＬｋ−２５６に誘導される高電圧の伝達を防
止する。Ｄ形トランジスタ４０のゲートは、プログラム
中に５Ｖの“Ｈ”状態に維持される制御信号φ1 を受け
るようにされている。また、接続点３６と接続点４２と
の間にはＮチャネルトランジスタ４４のドレイン−ソー
ス通路がそれぞれ設けられている。このＮチャネルトラ
ンジスタ４４のゲートは、プログラム中に“Ｈ”状態と
なる制御線ＳＢＬに連結されている。
【００５５】さらに、接続点４２と接続点４６との間
に、ページバッファとも呼ばれるデータレジスタを構成
するラッチＰＢｋ−１〜ＰＢｋ−２５６がそれぞれ設け
られている。これら各ラッチＰＢｋ−１〜ＰＢｋ−２５
６は、互いに逆向きに並列接続された２つのインバータ
で構成される。このラッチＰＢｋ−１〜ＰＢｋ−２５６
は、プログラム動作で、各対応するビット線ＢＬｋ−１
〜ＢＬｋ−２５６を通じて一度にメモリセルに書込める
ようにデータを一時貯蔵するためのページバッファとし
てだけではなく、プログラム検証動作で、プログラムが
正確に行われたかどうかを判断するための検証検出器と
して、そして読出動作で、メモリセルから読出されたビ
ット線ＢＬ上のデータを感知・増幅するための感知増幅
器としても機能する。
【００５６】前記各接続点４２と、これに対応する各デ
ータ線ＤＬｋ−１〜ＤＬｋ−２５６との間には、３ステ
ートロジックのインバータ４８とＮチャネルトランジス
タ４９とが並列に接続されている。クロック制御（cloc
ked ）ＣＭＯＳインバータとも呼ばれる３ステートロジ
ックのインバータ４８は、制御信号φ4 の“Ｈ”状態に
よってエネーブルされ、“Ｌ”状態によって高インピー
ダンスとなる。この各インバータ４８は、プログラム検
証動作及び読出動作でエネーブルされるバッファ増幅器
として機能する。一方、ゲートに制御信号φ5 を受ける
Ｎチャネルトランジスタ４９は、プログラム動作で、入
力データを対応するラッチＰＢｋ−１〜ＰＢｋ−２５６
に伝達するための伝達トランジスタである。尚、本実施
例で使用されるインバータ４８の構成例を図９に示して
いる。
【００５７】前記各接続点４６と基準電位端との間に
は、Ｎチャネルトランジスタ５０、５２の電流通路が直
列で接続されている。Ｎチャネルトランジスタ５２のゲ
ートは、プログラム検証モードにおける検証感知期間及
び読出動作における読出感知期間中に“Ｈ”状態となる
制御信号φ2 を受けている。また、Ｎチャネルトランジ
スタ５０のゲートは接続点３６にそれぞれ接続され、こ
の接続点３６と基準電位端との間に、Ｎチャネルトラン
ジスタ３７のドレイン−ソース通路がそれぞれ設けられ
ている。Ｎチャネルトランジスタ３７のゲートは、消去
及びプログラム動作の終了後にビット線ＢＬを放電さ
せ、読出動作の直前にデータレジスタを“Ｌ”状態、例
えばデータ“０”にリセットするための制御信号が印加
される信号線ＤＣＢに共通に接続されている。
【００５８】この例のデータレジスタ及びセンスアンプ
１２は、カレントミラーとも呼ばれる定電流回路３３を
備えている。この定電流回路３３は、プログラム検証及
び読出動作でエネーブルされ、消去及びプログラム動作
でディスエーブルされる基準部６４と、Ｎチャネルトラ
ンジスタ５０のゲートと電源供給電圧Ｖｃｃ端との間に
ドレイン−ソース通路がそれぞれ接続されたＰチャネル
の電流源トランジスタ５４で構成された電流源部６６
と、を有している。前記基準部６４は、電流源トランジ
スタ５４のための基準（reference ）として機能するも
ので、Ｐチャネルトランジスタ５６、５８とＮチャネル
トランジスタ６０、６２とを用いて構成されている。Ｐ
チャネルトランジスタ５６、５８のソース−ドレイン通
路は、電源供給電圧Ｖｃｃ端と信号線６８との間に並列
接続されており、また、Ｐチャネルトランジスタ５８の
ゲートは信号線６８に接続されている。信号線６８と基
準電位端との間には、Ｎチャネルトランジスタ６０、６
２のドレイン−ソース通路が直列に接続されている。Ｎ
チャネルトランジスタ６０のゲートは、基準電圧Ｖｒｅ
ｆ（例えば約２Ｖ）を受けている。そして、Ｐチャネル
トランジスタ５６とＮチャネルトランジスタ６２の各ゲ
ートに制御信号φ3 が入力され、また、前記電流源トラ
ンジスタ５４のゲートが信号線６８に接続されている。
【００５９】このような構成の定電流回路３３は、プロ
グラム検証動作及び読出動作において、制御信号φ3 に
従ってエネーブルされる基準部６４に接続された電流源
トランジスタ５４により、ビット線ＢＬｋ−１〜ＢＬｋ
−２５６に定電流（例えば約４μＡ）を提供する。
【００６０】図１に示すプログラム判断回路２４は、プ
ログラム検証動作において、プログラムされたメモリト
ランジスタの全部が所望のしきい電圧とされたかどうか
を判断するもので、図３に示すデータ線ＤＬｋ−１〜Ｄ
Ｌｋ−２５６にそれぞれ接続された信号線７０を通じて
接続されるようになっている。
【００６１】このプログラム判断回路２４の回路例を図
１２及び図１３に示す。図１２に示す回路は、第ｋ番目
の列ブロックＣＢｋと関連するプログラム判断回路２４
の一部分を代表的に示したもので、このような回路が８
個、列ブロックＣＢの一つ一つに対応させて１チップの
ＥＥＰＲＯＭに周辺回路として提供される。図１３に示
す回路２３６は、図１２に示す回路の出力信号ＦＰ１〜
ＦＰ８のうちのいずれか一つでも“Ｌ”レベルであれば
“Ｌ”レベルを出力する加算機能を遂行する加算回路で
ある。
【００６２】図１２に示すように、信号線２１０と基準
電位端との間に並列接続されたＮチャネルトランジスタ
２１２、２１４、…、２１６の各ゲートは、図３に示す
信号線７０とそれぞれ接続されている。そして、電源供
給電圧Ｖｃｃと信号線２１０との間に、Ｐチャネルトラ
ンジスタ２１８とＤ形トランジスタ２２０の電流通路が
直列に接続されている。Ｐチャネルトランジスタ２１８
のゲートは、プログラム検証動作時に“Ｌ”状態となる
制御信号バーＳＵＰを受け、また、Ｄ形トランジスタ２
２０のゲートは信号線２１０に接続されている。これら
Ｎチャネルトランジスタ２１２、２１４、…、２１６、
Ｐチャネルトランジスタ２１８、及びＤ形トランジスタ
２２０が、ＮＯＲゲート２３４を構成している。一方、
ＮＯＲゲート２２２の２つの入力端のうち一方は信号線
２１０に接続され、他方は、検証チェック時にのみ
“Ｌ”状態となる制御信号バーＳＦＰを受けるようにな
っている。インバータ２２４の入力端はＮＯＲゲート２
２２の出力端と連結されており、その出力が信号ＦＰｋ
となる。
【００６３】図１３に示す加算回路２３６は、信号ＦＰ
１〜ＦＰ４を入力とするＮＡＮＤゲート２２６、信号Ｆ
Ｐ５〜ＦＰ８を入力とするＮＡＮＤゲート２２８、そし
て、これらＮＡＮＤゲート２２６、２２８の各出力を受
けるＮＯＲゲート２３０で構成される。
【００６４】次に、図１４〜図１６に示すタイミング図
を参照して、この実施例（図１〜図１３）の動作と特徴
を詳細に説明する。
【００６５】ブロック消去モード
【００６６】フロック消去モードにおいて、データレジ
スタ及びセンスアンプ１２、列デコーダ及び選択回路１
４、入出力バッファ１６、及びプログラム判断回路２４
は、すべてＯＦＦの状態にある。より詳細には、図３に
示す列デコーダ３０はリセットされ、伝達トランジスタ
Ｔ１〜Ｔ２５６をＯＦＦとする。制御信号φ1 〜φ5と
信号線ＤＣＢ、ＳＢＬ上の信号とが全部“Ｌ”状態に維
持され、データレジスタ及びセンスアンプ１２はＯＦＦ
の状態になる。図１２に示す制御信号バーＳＵＰは
“Ｈ”状態にあり、プログラム判断回路２４もＯＦＦの
状態になる。図８に示すソース線駆動回路２２は、
“Ｈ”状態のプログラム制御信号バーＰＧＭにより、共
通ソース線ＣＳＬに“Ｌ”状態、すなわち０Ｖの基準電
位を提供する。
【００６７】メモリブロックＢＫ１内のメモリトランジ
スタＭ１〜Ｍ８に記憶されたデータを同時に消去すると
仮定し、図１４のタイミング図を参照して説明する。
【００６８】ｔ1 からｔ2 までの期間は、全てのワード
線ＷＬ１〜ＷＬ８を基準電位に放電する期間である。こ
の期間において、図６に示すＮＡＮＤゲート１２４が
“Ｌ”状態の制御信号バーＢＬＫにより“Ｈ”レベルを
出力すると共に、Ｄ形トランジスタ１２６が、“Ｈ”状
態のプログラム制御信号バーＰＧＭによってＯＮの状態
になる。したがって、ブロック選択制御線ＢＳＣｉは
“Ｈ”状態、すなわち５Ｖとなる。このとき、チャージ
ポンプ回路１２８は非動作状態にある。つまり、この期
間で、全てのブロック選択制御線ＢＳＣ１〜ＢＳＣ１０
２４は５Ｖを維持する。一方、この期間中、制御信号バ
ーＰＶＦ、バーＰＧＭは“Ｈ”状態であり、消去制御信
号バーＥＲＡは“Ｌ”状態であるので、図７から分かる
ように、ＮＡＮＤゲート１５６の出力は“Ｈ”状態で、
３ステートロジックのＮＡＮＤゲート１５８の出力は
“Ｌ”状態となる。このとき、３ステートロジックのイ
ンバータである検証電圧発生回路１６４は高インピーダ
ンスの状態にある。よって、制御ゲート線ＣＧＬｊは、
ＯＮとされたＤ形トランジスタ１７６を通じて“Ｌ”状
態、すなわち０Ｖになって、全ての制御ゲート線ＣＧＬ
１〜ＣＧＬ８が“Ｌ”状態を維持する。そして、前記５
Ｖのブロック選択制御線ＢＳＣ１〜ＢＳＣ１０２４によ
り伝達トランジスタＢＴ１〜ＢＴ１０が全部ＯＮとさ
れ、ワード線ＷＬ１〜ＷＬ８は全て基準電位に放電され
る。
【００６９】ｔ2 からｔ3 までの期間は、選択されたメ
モリブロックＢＫ１内のみの全てのメモリセルを消去す
る期間である。ｔ2 で、メモリブロックＢＫ１を選択す
る“Ｈ”状態のアドレス信号Ｐｌ、Ｑｌ、Ｒｌが行デコ
ーダ１２０に入力され、この行デコーダ１２０の出力が
“Ｌ”状態になり、それによって、ＮＡＮＤゲート１２
４の出力は“Ｈ”状態に維持される。つまり、選択され
たメモリブロックＢＫ１に対応するブロック選択制御線
ＢＳＣ１は、ｔ2 からｔ3 までの期間、５Ｖである。一
方、選択されないメモリブロックＢＫ２〜ＢＫ１０２４
と関連する行デコーダ１２０は、アドレス信号Ｐｌ、Ｑ
ｌ、Ｒｌのうちの少なくとも一つが“Ｌ”状態であるの
で、全部“Ｈ”レベルを出力する。したがって、ｔ2 で
“Ｈ”状態となる制御信号バーＢＬＫにより、ＮＡＮＤ
ゲート１２４の出力はすべて“Ｌ”状態になる。その結
果、選択されないメモリブロックＢＫ２〜ＢＫ１０２４
と関連するブロック選択制御線ＢＳＣ２〜ＢＳＣ１０２
４は、全て０Ｖになる。以上により、選択されたメモリ
ブロックＢＫ１と接続される伝達トランジスタアレイ３
４−１内の伝達トランジスタＢＴ１〜ＢＴ１０は全部Ｏ
Ｎとされ、該メモリブロックＢＫ１内のワード線ＷＬ１
〜ＷＬ８は基準電位を受ける。一方、選択されないメモ
リブロックＢＫ２〜ＢＫ１０２４に接続される伝達トラ
ンジスタアレイ３４−２〜３−１０２４は全部ＯＦＦの
状態であるので、これらに係る全てのワード線ＷＬはフ
ローティング状態になる。
【００７０】さらに、ｔ2 において、消去電圧Ｖｅｒａ
（例えば２０Ｖ）が、図５に示すウェル電極１１４を通
じてＰ形ウェル領域７６とＮ形ウェル領域７４に印加さ
れる。ｔ2 からｔ3 までの期間（例えば約１０ｍｓｅ
ｃ）中、選択されたメモリブロックＢＫ１内の全てのメ
モリトランジスタＭ１〜Ｍ８のフローティングゲート
は、それらのチャネル領域とソース及びドレインに印加
される消去電圧Ｖｅｒａと、制御ゲートに印加される０
Ｖの電圧とによって発生されるＦ−Ｎ電流により、正孔
が蓄積される。これによって、メモリトランジスタＭ１
〜Ｍ８は全て約−３Ｖのしきい電圧を有するＤ形トラン
ジスタとされる。すなわち、メモリブロックＢＫ１内の
全てのメモリトランジスタＭ１〜Ｍ８は２進論理“０”
のデータに消去される。
【００７１】一方、ｔ2 で消去電圧Ｖｅｒａがウェル電
極１１４を通じてＰ形ウェル領域７６とＮ形ウェル領域
７４に印加されるとき、選択されないメモリブロックＢ
Ｋ２〜ＢＫ１０２４内のワード線ＷＬはフローティング
状態にあるので、これらワード線ＷＬは、キャパシティ
ブカップリング（capacitive coupling）によりほぼ消
去電圧Ｖｅｒａに充電される。したがって、この選択さ
れないメモリブロックＢＫ２〜ＢＫ１０２４内のワード
線ＷＬに充電された電圧が、消去を防止できる程度に、
各メモリトランジスタ（Ｍ１〜Ｍ８）のチャネル領域と
制御ゲートとの間の電界を十分に減少させることにな
る。
【００７２】すなわち、本願発明の発明者は、選択され
ないメモリブロック内にあるワード線が前記消去電圧Ｖ
ｅｒａの８０％〜９０％程度に充電されれば、そのメモ
リブロック内にあるプログラムされたメモリトランジス
タのデータは破壊あるいは混乱されないということを発
見したものである。したがって、これを利用した本発明
によるブロック消去では、電圧昇圧回路からのプログラ
ム防止電圧を、選択されないメモリブロック内のワード
線に印加する必要がないので、電力消費の抑制のみなら
ず、チップに占める面積の減少をも効果的に達成でき
る。つまり、本発明によれば、限定されたサイズのチッ
プ上で周辺回路の占める面積をより少なくできるので、
メモリセルアレイに使用するための範囲をより一層拡大
可能であるという利点がある。
【００７３】ところで、このようなブロック消去動作に
おいて、ウェル電極１１４に印加される消去電圧Ｖｅｒ
ａは、フローティングされたワード線ＷＬだけではなく
フローティングされたビット線ＢＬにも影響する。つま
り、ビット線ＢＬもブロック消去動作で消去電圧Ｖｅｒ
ａ程度に充電される。そこで、この充電される電圧によ
り図３に示したＤ形トランジスタ４０がストレスを受け
るのを防止するため、ゲートに電源供給電圧Ｖｃｃを受
けるようにされたＤ形トランジスタ３８が、ビット線Ｂ
Ｌｋ−１〜ＢＬｋ−２５６とＤ形トランジスタ４０との
間にそれぞれ設けられている。
【００７４】ｔ2 〜ｔ3 の期間のブロック消去動作中、
選択されたメモリブロックＢＫ１の第１選択線ＳＬ１は
約４．３Ｖを維持し、制御信号φ6 、φ7 が“Ｌ”状態
となり、これによって、図６のＮチャネルトランジスタ
１４０、１４４、及びＰチャネルトランジスタ１４２が
ＯＦＦとされるので、メモリブロックＢＫ１の第２選択
線ＳＬ２はフローティング状態になる。第２選択線ＳＬ
２のフローティング状態は、この第２選択線ＳＬ２に接
続された第２選択トランジスタＳＴ２のいずれかが故障
したときに、ウェル電極１１４から第２選択線ＳＬ２を
介して電流が流れることを防止する。
【００７５】ブロック消去動作における選択されたメモ
リブロックと選択されないメモリブロックとの主要部分
の電圧関係を、次の表１にまとめて示しておく。
【００７６】
【表１】
【００７７】図１４に示すｔ3 からｔ5 までの期間は、
ワード線ＷＬとビット線ＢＬに充電された電圧を放電さ
せる期間である。ｔ3 でブロック消去動作は終了し、消
去電圧Ｖｅｒａが０Ｖ、制御信号バーＷＥ、バーＥＲＡ
が“Ｈ”状態になる。そしてｔ3 とｔ4 との間で、
“Ｌ”状態となる制御信号バーＤＳにより、図７に示す
ＮＡＮＤゲート１５６の出力が“Ｈ”状態となる。した
がって、“Ｈ”状態のプログラム制御信号バーＰＧＭに
応じて３ステートロジックのＮＡＮＤゲート１５８の出
力は、“Ｌ”状態となる。つまり、ｔ3 〜ｔ4 の期間に
おいて、制御ゲート線ＣＧＬ１〜ＣＧＬ８は全部“Ｌ”
状態になる。また、ｔ3 とｔ4 との間で“Ｌ”状態とな
る制御信号バーＢＬＫにより、図６に示すＮＡＮＤゲー
ト１２４の出力が“Ｈ”状態になる。それによって、ブ
ロック選択制御線ＢＳＣ１〜ＢＳＣ１０２４は全部５Ｖ
になり、したがって、全ての伝達トランジスタＢＴ１〜
ＢＴ１０がＯＮとされてワード線ＷＬ１〜ＷＬ８がすべ
て０Ｖに放電される。同時に、第１、第２選択線ＳＬ
１、ＳＬ２も５Ｖとされる。
【００７８】また、ｔ3 で信号線ＤＣＢと制御信号φ1
が“Ｈ”状態になることによって、ビット線ＢＬに充電
された消去電圧Ｖｅｒａは、図３に示すＮチャネルトラ
ンジスタ３７を介して放電され、“Ｌ”状態となる。
【００７９】一方、ｔ4 で制御信号バーＢＬＫ、バーＤ
Ｓは“Ｈ”状態になり、制御信号バーＸｄは“Ｌ”状態
になる。それによって、図６に示すＮＡＮＤゲートであ
る行デコーダ１２０が“Ｈ”レベルを出力し、第１、第
２選択ゲート線ＳＧＬｉ−１、ＳＧＬｉ−２及びブロッ
ク選択制御線ＢＳＣｉは０Ｖになる。
【００８０】プログラムモード
【００８１】この実施例のＥＥＰＲＯＭでは、入出力端
Ｉ／Ｏを通じて入力されるデータをラッチＰＢｋ−１〜
ＰＢｋ−２５６に貯蔵するためのデータローディング動
作が、プログラム動作前に行われるようになっている。
【００８２】このデータローディング動作は、図１５に
示すｔ1 の前に行われる。データローディング動作中、
制御信号バーＸｄ、φ2 、φ3 、φ4 、プログラム電圧
Ｖｐｇｍ、パス電圧Ｖｐａｓ、Ｐ形ウェル領域７６、プ
ログラム防止電圧Ｖｐｉ、及び信号線ＳＢＬ、ＤＣＢは
すべて“Ｌ”状態を維持し、そして、制御信号バーＷ
Ｅ、バーＰＧＭ、バーＳＬＥ、バーＢＬＫ、バーＤＳ、
バーＥＲＡ、バーＰＶＦ、バーＳＵＰ、φ1 、φ5 、及
びクロック信号φR は“Ｈ”状態にある。さらに、制御
信号バーＸｄが“Ｌ”状態であり、制御信号バーＢＬ
Ｋ、バーＥＲＡ、バーＳＬＥ、バーＷＥ、バーＰＧＭが
全部“Ｈ”状態にあるので、図６から分かるように、ブ
ロック選択ゲート線ＢＳＣ１〜ＢＳＣ１０２４は全部
“Ｌ”状態となる。これによって、伝達トランジスタア
レイ３４−１〜３４−１０２４は全てＯＦＦの状態とな
る。また、“Ｌ”状態の信号線ＳＢＬにより、ラッチＰ
Ｂｋ−１〜ＰＢｋ−２５６とビット線ＢＬｋ−１〜ＢＬ
ｋ−２５６との連絡が防止される。“Ｌ”状態の制御信
号φ3 、φ4 は、図３に示す定電流回路３３及び３ステ
ートロジックのインバータ４８を、それぞれディスエー
ブルさせる。
【００８３】外部アドレス入力端（図示を省略）に入力
されるアドレスは、行アドレスａ8〜ａ20と列アドレス
ａ0 〜ａ7 で構成される。行アドレスａ8 〜ａ20は、デ
ータローディング動作後に行われるプログラム動作にお
いて、全てのビット線ＢＬのデータが一度にメモリセル
（Ｍ１〜Ｍ８）に書込まれるように、すなわち、ページ
プログラムが行われるように、メモリブロックＢＫのう
ちのいずれか一つとワード線ＷＬのうちのいずれか一つ
を選択するため、データローディング動作中に入力され
る。また、列アドレスａ0 〜ａ7 は、データローディン
グ動作中に２５６サイクルを有するアドレス信号であ
る。図３に示す列デコーダ３０は、外部書込エネーブル
信号バーＷＥｘ（図示せず）のトグリング（toggling）
による２５６サイクルの列アドレスａ0 〜ａ7 に応答し
て伝達トランジスタＴ１〜Ｔ２５６を順次にＯＮとす
る。さらに、各列ブロックＣＢに対応する入力バッファ
２６は、外部書込エネーブル信号バーＷＥｘのトグリン
グに応答して入出力端Ｉ／Ｏに入力されたデータを順次
に出力する。したがって、これら各入力バッファ２６か
らの出力データは、順次にＯＮとされる伝達トランジス
タＴ１〜Ｔ２５６から対応するＮチャネルトランジスタ
４９を通じてラッチＰＢｋ−１〜ＰＢｋ−２５６に順次
貯蔵される。
【００８４】このようなデータローディング動作後、プ
ログラム動作（又は書込動作）が開始される。本発明に
よれば、プログラム動作にＮＡＮＤセルユニット充電動
作が含まれるようになっている。この本発明のプログラ
ム動作をよりよく理解できるように、説明の便宜上、先
のデータローディング動作でラッチＰＢｋ−１〜ＰＢｋ
−２５６に貯蔵されたデータは、メモリブロックＢＫ１
内のワード線ＷＬ４と接続されたメモリトランジスタＭ
４にプログラムされるものと仮定する。
【００８５】図１５に示す、データローディング動作後
のｔ1 からｔ3 までの期間にプログラム動作が行われ
る。この期間中、Ｐ形ウェル領域７６、制御信号バーＷ
Ｅ、バーＰＧＭ、φ2 、φ3 、φ4 、φ5 、及び信号線
ＤＣＢは全部“Ｌ”状態にあり、制御信号バーＸｄ、バ
ーＢＬＫ、バーＤＳ、バーＥＲＡ、φ1 、及び信号線Ｓ
ＢＬは全部“Ｈ”状態にある。この期間において、クロ
ック信号φR 、プログラム電圧Ｖｐｇｍ（例えば１８
Ｖ）、パス電圧Ｖｐａｓ（例えば１０Ｖ）、プログラム
防止電圧Ｖｐｉ（例えば７Ｖ）が供給される。一方、前
述のデータローディング動作中に入力された行アドレス
ａ8 〜ａ20は、アドレスバッファ（図示を省略）に既に
ラッチされている。このラッチされたアドレスの中のア
ドレス信号Ａ11、バーＡ11〜Ａ20、バーＡ20をプリデコ
ードして発生されたアドレス信号Ｐｌ、Ｑｌ、Ｒｌは、
図６に示す行デコーダ１２０に入力され、また、前記ラ
ッチされたアドレスの中のアドレス信号Ａ8 、バーＡ8
〜Ａ10、バーＡ10は、図７に示すＮＡＮＤゲートである
行デコーダ１５４に入力される。
【００８６】ｔ1 で、制御信号バーＸｄが“Ｈ”状態に
なり、メモリブロックＢＫ１を選択するアドレス信号Ｐ
ｌ、Ｑｌ、Ｒｌが行デコーダ１２０に入力される。する
と、行デコーダ１２０の出力は“Ｌ”状態になり、ＮＡ
ＮＤゲート１２４、１３６の出力は“Ｈ”状態になる。
したがって、第１選択ゲート線ＳＧＬ１−１は５Ｖにな
り、ブロック選択制御線ＢＳＣ１は、チャージポンプ回
路１２８のポンピング動作によりプログラム電圧Ｖｐｇ
ｍに昇圧される。一方、第２選択ゲート線ＳＧＬ１−２
は、Ｎチャネルトランジスタ１４０、Ｐチャネルトラン
ジスタ１４２、及びＤ形トランジスタ１５０を通じて伝
達される“Ｈ”状態と、チャージポンプ回路１５２のポ
ンピング動作とによりパス電圧Ｖｐａｓに昇圧される。
このとき、選択されないメモリブロックＢＫ２〜ＢＫ１
０２４と関連する各行デコーダ１２０の出力は“Ｈ”状
態になり、各ＮＡＮＤゲート１２４の出力が“Ｌ”状態
になる。したがって、選択されないブロック選択制御線
ＢＳＣ２〜ＢＳＣ１０２４は全部０Ｖになる。
【００８７】ｔ1 においてプログラム制御信号バーＰＧ
Ｍは“Ｌ”状態になるので、図８に示すソース線駆動回
路２２の出力を受ける共通ソース線ＣＳＬは、プログラ
ム防止電圧Ｖｐｉに昇圧される。すなわち、プログラム
制御信号バーＰＧＭが“Ｌ”状態になると、共通ソース
線ＣＳＬは、Ｄ形トランジスタ２０６のしきい電圧の絶
対値（例えば２〜３Ｖ）になり、そして、これによるチ
ャージポンプ回路２０８のポンピング動作によって、プ
ログラム防止電圧Ｖｐｉに昇圧される。
【００８８】前述のように、プログラム動作前のデータ
ローディング動作において、ワード線ＷＬ４を選択する
アドレス信号Ａ8 、バーＡ8 〜Ａ10、バーＡ10が既に図
７に示す行デコーダ１５４に入力されているので、制御
ゲート線ＣＧＬ４と関連する行デコーダ１５４の出力は
“Ｌ”状態であり、一方、選択されないワード線ＷＬ１
〜ＷＬ３、ＷＬ５〜ＷＬ８と関連する各行デコーダ１５
４の出力は“Ｈ”状態にある。したがって、選択された
ワード線ＷＬ４と関連するＮＡＮＤゲート１５６の出力
は“Ｈ”状態であり、一方、選択されないワード線ＷＬ
と関連する各ＮＡＮＤゲート１５６の出力は“Ｌ”状態
である。そして、ｔ1 でクロック信号φR のパルスが発
生すると、選択されたワード線ＷＬ４に係るＮＡＮＤゲ
ート１７８はクロック信号φR に応じた信号を、また、
ＮＯＲゲート１８８は“Ｌ”レベルを出力し、選択され
た制御ゲート線ＣＧＬ４にプログラム電圧Ｖｐｇｍを提
供する。一方、選択されないワード線ＷＬと関連する各
ＮＯＲゲート１８８はクロック信号φR に応じた信号を
出力し、選択されない制御ゲート線ＣＧＬ１〜ＣＧＬ
３、ＣＧＬ５〜ＣＧＬ８上にパス電圧Ｖｐａｓを提供す
る。
【００８９】さらに、ｔ1 で信号線ＳＢＬが“Ｈ”状態
になり、それによって図３に示すＮチャネルトランジス
タ４４が全てＯＮとされ、ラッチＰＢｋ−１〜ＰＢｋ−
２５６に貯蔵されたデータは、対応するビット線ＢＬｋ
−１〜ＢＬｋ−２５６に伝達される。以前のブロック消
去モードで、選択されたメモリブロックＢＫ１内の全て
のメモリトランジスタは“Ｌ”状態、すなわち論理
“０”に消去されている。ブロック消去モード後、デー
タローディング動作では、“Ｈ”レベル、すなわち論理
“１”が書込まれるメモリトランジスタに対応するラッ
チは論理“０”を貯蔵し、論理“０”が書込まれるメモ
リトランジスタに対応するラッチは論理“１”を貯蔵し
ている。分かりやすい説明のため、図２に示すような列
ブロックＣＢのうちの第１列ブロックＣＢ１（ｋ＝１）
内のメモリブロックＢＫ１における選択されたワード線
ＷＬ４に接続されると共に、ビット線ＢＬ１−２と関連
したメモリトランジスタ２４０にのみ論理“１”を書込
み、前記ワード線ＷＬ４に接続されているその他の全て
のメモリトランジスタには論理“０”を書込むものとす
る。この場合には、データローディング動作においてラ
ッチＰＢ１−２のみが論理“０”、すなわち“Ｌ”レベ
ルを既に貯蔵しており、残りのラッチＰＢ１−１、ＰＢ
１−３〜ＰＢ１−２５６は全て論理“１”、すなわち
“Ｈ”レベルを貯蔵している。したがって、ｔ1 後にＮ
チャネルトランジスタ４４がＯＮの状態になると、ビッ
ト線ＢＬ１−２のみが“Ｌ”状態、すなわち０Ｖにな
り、残りのビット線ＢＬ１−１、ＢＬ１−３〜ＢＬ１−
２５６は全部“Ｈ”状態、すなわち５Ｖに充電され始め
る。
【００９０】結果的に、図１５に示すｔ1 からｔ2 まで
の期間において、図２に示す伝達トランジスタアレイ３
４−１はＯＮの状態にあり、選択されたメモリブロック
ＢＫ１内の第１選択線ＳＬ１は５Ｖ、第２選択線ＳＬ２
はＶｐａｓ（例えば１０Ｖ）、選択ワード線ＷＬ４はＶ
ｐｇｍ（例えば１８Ｖ）、選択されないワード線ＷＬ１
〜ＷＬ３、ＷＬ５〜ＷＬ８はＶｐａｓとされる。この期
間中、共通ソース線ＣＳＬはプログラム防止電圧Ｖｐｉ
（例えば７Ｖ）を維持するので、選択されたメモリブロ
ックＢＫ１内の第２選択トランジスタＳＴ２とメモリト
ランジスタＭ１〜Ｍ８は全部導通状態になる。そして、
メモリブロックＢＫ１内のビット線ＢＬ１−２と接続さ
れた第１選択トランジスタ２４２は導通状態となり、残
りの第１選択トランジスタＳＴ１はすべて非導通状態と
なる。それにより、論理“１”を書込むメモリトランジ
スタ２４０が接続されたＮＡＮＤセルユニットＮＵ内に
あるメモリトランジスタＭ１〜Ｍ８の電流通路はビット
線ＢＬ１−２と連結され、これらメモリトランジスタＭ
１〜Ｍ８のチャネルとソース及びドレインの各接合キャ
パシタは０Ｖに放電される。一方、論理“０”を書込む
メモリトランジスタＭ１〜Ｍ８と関連する第１選択トラ
ンジスタＳＴ１は非導通状態なので、これらに関連した
ＮＡＮＤセルユニットＮＵ内のメモリトランジスタＭ１
〜Ｍ８のチャネルとソース及びドレインの各接合キャパ
シタは、プログラム防止電圧Ｖｐｉに充電される。した
がって、ｔ1 からｔ2 までの期間（例えば約１００μｓ
ｅｃ）において、論理“０”にプログラムされるメモリ
トランジスタに係るＮＡＮＤセルユニットＮＵの充電が
行われる。
【００９１】図１５に示すｔ2 からｔ3 までの期間（例
えば２ｍｓｅｃ）は、実質的にプログラムが行われる期
間である。ｔ2 で制御信号バーＳＬＥが“Ｈ”状態にな
り、図１１から分かるように、制御信号φ6 は“Ｈ”状
態から“Ｌ”状態になり、制御信号φ7 は“Ｌ”状態か
ら“Ｈ”状態になる。それによって、図６に示すＮチャ
ネルトランジスタ１４４がＯＮとされ、第２選択ゲート
線ＳＧＬｉ−２は全部０Ｖの基準電位とつながれるの
で、選択されたメモリブロックＢＫ１内の全ての第２選
択トランジスタＳＴ２がＯＦＦとなる。この期間中、選
択されたメモリブロックＢＫ１内のワード線ＷＬ４に１
８Ｖのプログラム電圧Ｖｐｇｍが印加され、また、図２
に示すメモリトランジスタ２４０のチャネルとドレイン
及びソースに０Ｖが印加されるので、メモリトランジス
タ２４０のフローティングゲートにはＦ−Ｎ電流により
電子が蓄積され、このメモリトランジスタ２４０は、約
０．８Ｖのしきい電圧を有するエンハンスメント形のＭ
ＯＳトランジスタになる。一方、ワード線ＷＬ４と接続
されているメモリトランジスタ２４０以外のメモリトラ
ンジスタＭ４のソース及びドレインの各接合キャパシタ
と、これらのチャネルは、プログラム防止電圧Ｖｐｉに
充電されているので、これらトランジスタＭ４のフロー
ティングゲートへの電子の注入は防止され、論理“０”
を記憶するデプレッション形のトランジスタとして残
る。つまり、“Ｌ”状態、すなわち論理“０”にプログ
ラムされるメモリトランジスタに関連する各ＮＡＮＤセ
ルユニットＮＵは、先のＮＡＮＤセルユニット充電によ
り対応ビット線ＢＬとの連結が遮断されるような状態と
なり、そのためにプログラム動作中の書込みが防止され
る。
【００９２】以上説明したＮＡＮＤセルユニット充電期
間及びプログラム期間での主要部分の電圧関係を、次の
表２にまとめて示す。
【００９３】
【表２】
【００９４】図１５に示すｔ3 からｔ5 までの期間（例
えば５００ｎｓｅｃ）は、ワード線ＷＬとビット線ＢＬ
の各昇圧された電圧を放電する期間である。ｔ3 で、制
御信号バーＷＥ、バーＰＧＭ、信号線ＤＣＢは“Ｈ”状
態になり、制御信号バーＢＬＫ、バーＤＳ、電圧Ｖｐｇ
ｍ、Ｖｐａｓ、Ｖｐｉ、及び信号線ＳＢＬは“Ｌ”状態
になる。クロック信号φR はｔ3 でパルス発生を中止
し、“Ｈ”状態を維持する。また、この期間中、制御信
号φ1 は“Ｈ”状態を維持し、制御信号φ2 、φ3 は
“Ｌ”状態を維持する。したがって、図８に示すソース
線駆動回路２２は、基準電位を共通ソース線ＣＳＬに出
力する。また、図７から分かるように、制御ゲート線Ｃ
ＧＬ１〜ＣＧＬ８はすべて０Ｖとなり、図６から分かる
ように、ブロック選択制御線ＢＳＣ１〜ＢＳＣ１０２４
は全部５Ｖとなるので、ワード線ＷＬの昇圧された電圧
は０Ｖに放電される。そしてｔ4 で、制御信号バーＸｄ
が“Ｌ”状態になり、制御信号バーＢＬＫ、バーＤＳが
“Ｈ”状態になる。したがって、ｔ4 〜ｔ5 との期間
中、ブロック選択制御線ＢＳＣｉと第１、第２選択ゲー
ト線ＳＧＬｉ−１、ＳＧＬｉ−２は全部０Ｖになる。一
方、信号線ＤＣＢと制御信号φ1 はｔ3 〜ｔ5 の期間に
“Ｈ”状態にあるので、ビット線ＢＬの昇圧された電圧
は、Ｎチャネルトランジスタ３７を通じて０Ｖに放電さ
れる。その後、ｔ5で制御信号φ1 は“Ｌ”状態にな
る。
【００９５】プログラム検証モード
【００９６】プログラム検証モードはプログラムモード
に続いて直ちに行われる。この本発明によるプログラム
検証動作は読出動作と類似している。読出動作と比較し
て異なる点は、選択されたワード線上に印加される電圧
がメモリトランジスタに書込まれるべき最小しきい電圧
であるという点である。この最小しきい電圧をプログラ
ム検証電圧と呼ぶものとし、本実施例におけるこのプロ
グラム検証電圧は、０．８Ｖである。
【００９７】プログラム検証動作は図１５に示すｔ5 の
後に直ぐ行われ、その各信号タイミングは、図１６に示
すｔ2 〜ｔ4 の間の波形のようになっている。プログラ
ム検証動作の初期、すなわち、図１５に示すｔ5 又は図
１６に示すｔ2 で、制御信号バーＸｄ、φ3 、φ4 は
“Ｈ”状態、制御信号φ1 、バーＰＶＦ、バーＳＵＰ、
及び信号線ＤＣＢは“Ｌ”状態になる。そして、プログ
ラム検証動作中、制御信号バーＷＥ、バーＰＧＭ、バー
ＳＬＥ、バーＸｄ、バーＢＬＫ、バーＤＳ、バーＥＲ
Ａ、φ3 、φ4 、及びクロック信号φR は“Ｈ”状態を
維持し、電圧Ｖｐｇｍ、Ｖｐａｓ、Ｖｐｉ、信号線ＳＢ
Ｌ、ＤＣＢ、及び制御信号φ1 、φ5 、バーＰＶＦ、バ
ーＳＵＰは全部“Ｌ”状態を維持する。
【００９８】前述のプログラムモードで論理“１”の書
込まれた第１列ブロックＣＢ１（図２）内の選択された
メモリブロックＢＫ１におけるメモリトランジスタ２４
０に対し、所望の最小しきい電圧が書込まれたかどうか
を判定するため、プログラム検証動作が行われると仮定
する。
【００９９】プログラム動作後、プログラム検証を遂行
するための命令が、入出力端Ｉ／Ｏ（又は他の端子）を
通じてマイクロプロセッサからＥＥＰＲＯＭに入力され
た場合、あるいは、プログラム動作後にプログラム検証
動作が自動的に行われる場合、プログラム動作でラッチ
ＰＢｋ−１〜ＰＢｋ−２５６に貯蔵されたデータは、リ
セットされることなくプログラム検証動作に継承され
る。したがって、プログラム検証動作の初期に、ラッチ
ＰＢ１−２はデータ“０”を貯蔵しており、残りのラッ
チＰＢ１−１、ＰＢ１−３〜ＰＢ１−２５６は、全部デ
ータ“１”を貯蔵している。
【０１００】図１６に示すｔ2 で制御信号バーＸｄが
“Ｈ”状態になると、図６に示す行デコーダ１２０は、
メモリブロックＢＫ１を指定するアドレス信号Ｐｌ、Ｑ
ｌ、Ｒｌに応答して“Ｌ”状態を出力する。すると、制
御信号φ6 は“Ｈ”状態、制御信号φ7 は“Ｌ”状態な
ので、第１、第２選択線ＳＧＬ１−１、ＳＧＬ１−２及
びブロック選択制御線ＢＳＣ１は全部５Ｖの“Ｈ”状態
になる。
【０１０１】さらに、ｔ2 で制御信号バーＰＶＦが
“Ｌ”状態になり、ワード線ＷＬ４を指定するアドレス
信号Ａ8 ／バーＡ8 〜Ａ10／バーＡ10が図７に示す行デ
コーダ１５４に入力されると、ＮＡＮＤゲート１５８は
高インピーダンスとなり、検証電圧発生回路１６４は
０．８Ｖの検証電圧を制御ゲート線ＣＧＬ４に提供す
る。このとき、選択されないワード線ＷＬ１〜ＷＬ３、
ＷＬ５〜ＷＬ８と関連する各行デコーダ１５４は“Ｈ”
状態を出力し、検証電圧発生回路１６４が高インピーダ
ンスとなり、ＮＡＮＤゲート１５８が“Ｈ”状態を出力
する。それによって、制御ゲート線ＣＧＬ１〜ＣＧＬ
３、ＣＧＬ５〜ＣＧＬ８は５Ｖの読出電圧となる。一
方、ｔ2 でプログラム制御信号バーＰＧＭは“Ｈ”状態
なので、図８に示すソース線駆動回路２２は、共通選択
線ＣＳＬに基準電位を提供する。
【０１０２】その結果、図２に示す伝達トランジスタア
レイ３４−１はＯＮとされ、選択されたメモリブロック
ＢＫ１内の第１、第２選択線ＳＬ１、ＳＬ２、及び選択
されないワード線ＷＬ１〜ＷＬ３、ＷＬ５〜ＷＬ８は全
部５Ｖとなり、選択されたワード線ＷＬ４は０．８Ｖと
なる。したがって、第１、第２選択線ＳＬ１、ＳＬ２、
及び選択されないワード線ＷＬ１〜ＷＬ３、ＷＬ５〜Ｗ
Ｌ８に接続されたトランジスタはＯＮの状態になる。ま
た、ｔ2 で制御信号φ3 が“Ｈ”状態になり、図３の定
電流回路３３がエネーブルされるので、電流源トランジ
スタ５４が定電流（例えば４μＡ）を、接続点３６とＤ
形トランジスタ４０、３８を通じてビット線ＢＬに供給
する。
【０１０３】このとき、メモリトランジスタ２４０のプ
ログラムに失敗、すなわち、このメモリトランジスタ２
４０のしきい電圧が０．８Ｖのプログラム検証電圧より
低いと仮定すると、メモリトランジスタ２４０は導通状
態となり、このトランジスタ２４０と接続されたビット
線ＢＬ１−２は、基準電位、すなわち０Ｖになる。この
ビット線ＢＬ１−２以外のビット線ＢＬ１−１、ＢＬ１
−３〜ＢＬ１−２５６と接続されたメモリブロックＢＫ
１内のＮＡＮＤセルユニットＮＵ内にある全てのトラン
ジスタはＯＮの状態であるので、ビット線ＢＬ１−２以
外のビット線ＢＬも０Ｖになる。このような方式により
ワード線ＷＬ１〜ＷＬ８とビット線ＢＬを予定された電
圧に設定する期間が図１６に示すｔ2 からｔ3 までの期
間で、例えば約２μｓｅｃの期間である。
【０１０４】図１６に示すｔ3 からｔ4 までの期間（例
えば約５００ｎｓｅｃ）は検証感知期間である。ｔ3 で
制御信号φ2 が“Ｈ”状態になり、図３のＮチャネルト
ランジスタ５２をＯＮとする。ビット線ＢＬ１−２上の
基準電位は、Ｄ形トランジスタ３８、４０を通じてビッ
ト線ＢＬ１−２とゲートが連結されたＮチャネルトラン
ジスタ５０をＯＦＦとし、ラッチＰＢ１−２内のデータ
は論理“０”で維持される。同様に、他のビット線ＢＬ
も基準電位にあるので、これらビット線ＢＬと関連する
Ｎチャネルトランジスタ５０もＯＦＦとされ、ラッチＰ
Ｂ１−２以外のラッチＰＢ１−１、ＰＢ１−３〜ＰＢ１
−２５６のデータは以前の論理“１”で維持される。こ
のような方式で、検証感知動作によりラッチＰＢｋ−１
〜ＰＢｋ−２５６に貯蔵された検証感知データは、ＯＮ
状態のインバータ４８及び信号線７０を通じて、図１２
に示すＮチャネルトランジスタ２１２、２１４、…、２
１６の各ゲートにそれぞれ送られる。
【０１０５】したがって、ラッチＰＢ１−２に貯蔵され
た論理“０”（又は“Ｌ”状態）の検証感知データは、
第１列ブロックＣＢ１に接続されるＮＯＲゲート２３４
（図１２）を構成するＮチャネルトランジスタ２１４の
ゲートに、反転されて“Ｈ”状態で提供され、このＮチ
ャネルトランジスタ２１４をＯＮとし、信号線２１０を
基準電位に放電させる。このとき、制御信号バーＳＦＰ
は検証チェック時にのみ“Ｌ”状態になる信号なので、
信号ＦＰ１は“Ｌ”状態になる。一方、他の列ブロック
ＣＢ２〜ＣＢ８内のラッチＰＢｋ−１〜ＰＢｋ−２５６
は全部“Ｈ”状態を貯蔵しているので、各列ブロックＣ
Ｂに対応するＮＯＲゲート２３４のＮチャネルトランジ
スタ２１２、２１４、…、２１６はＯＦＦとなる。した
がって、各信号線２１０は、Ｐチャネルトランジスタ２
１８、Ｄ形トランジスタ２２０により“Ｈ”状態を維持
し、信号ＦＰ２〜ＦＰ８は全部“Ｈ”状態である。それ
により、図１３に示す加算回路２３６の出力線２３２
は、“Ｈ”状態から“Ｌ”状態になる。これは、メモリ
トランジスタ２４０が正しくプログラムされなかったこ
とを表している。すなわち、メモリトランジスタ２４０
が、設定された最小しきい電圧に到達しなかったことが
チェックされる。そして、出力線２３２上のプログラム
判別信号ＰＤＳはタイミング回路（図示を省略）に送ら
れ、このタイミング回路が“Ｌ”状態のプログラム判別
信号ＰＤＳに応答して、再プログラムを遂行するように
図１５に示すｔ1 〜ｔ5 の間のタイミング信号を発生す
る。つまり、再プログラム動作が自動的に行われる。
【０１０６】このような再プログラム動作は、マイクロ
プロセッサの制御やデータの再ローディングの要求を必
要とせずに、ＥＥＰＲＯＭの内部回路により自動的に行
うことができるが、必要であれば、マイクロプロセッサ
からＥＥＰＲＯＭの入出力端のうちのいずれかを通して
プログラム判別信号ＰＤＳを入力し、再プログラム動作
を制御するようにもできる。
【０１０７】以上のような反復的なプログラム動作によ
り、メモリトランジスタ２４０が所望のしきい電圧（例
えば０．８Ｖ）となった場合、プログラム動作後に行わ
れるプログラム検証動作で、このメモリトランジスタ２
４０は非導通状態になる。したがって、ビット線ＢＬ１
−２は電流源トランジスタ５４を通じて供給される定電
流により約２〜３Ｖに充電され、このビット線ＢＬ１−
２に接続されるＮチャネルトランジスタ５０がＯＮとな
る。つまり、ラッチＰＢ１−２の検証感知データは、論
理“０”から論理“１”に変更される。前述したよう
に、他のラッチは論理“１”の検証感知データを貯蔵す
るので、全てのラッチＰＢｋ−１〜ＰＢｋ−２５６が論
理“１”の検証感知データを貯蔵することになる。すな
わち、ページプログラム動作で全てのメモリトランジス
タＭ１〜Ｍ８が正しくプログラムされたとすると、ラッ
チＰＢｋ−１〜ＰＢｋ−２５６に貯蔵された検証感知デ
ータは全部論理“１”とされる。それにより、図１２に
示すＮＯＲゲート２３４を構成するＮチャネルトランジ
スタ２１２、２１４、…、２１６が全部ＯＦＦとされ、
プログラム検証チェック時に“Ｌ”状態となる制御信号
バーＳＦＰに応じて信号ＦＰ１〜ＦＰ８は全部“Ｈ”状
態となる。すると、図１３に示す加算回路２３６から
“Ｈ”状態のプログラム判別信号ＰＤＳが出力される。
これは、プログラム動作が成功したことを表す。
【０１０８】プログラムとその後のプログラム検証を通
じて論理“１”にプログラムされるはずのメモリトラン
ジスタ（Ｍ１〜Ｍ８）のうち、幾つかはプログラムに成
功し、残りはプログラムに失敗したとする。このとき、
成功したメモリトランジスタに対応するラッチ（ＰＢｋ
−１〜ＰＢｋ−２５６）内のデータは論理“０”から論
理“１”に変更され、失敗したメモリトランジスタに対
応するラッチ内のデータは論理“０”を維持する。成功
の場合、ラッチ内のデータは論理“１”で貯蔵されるの
で、以後の再プログラム動作において、これらに対応す
るビット線ＢＬは５Ｖに充電される。そして、前述のプ
ログラム動作のようにして再プログラム動作で選択され
た第１選択線ＳＬ１は５Ｖにあり、また、各ＮＡＮＤセ
ルユニットＮＵを構成するメモリトランジスタのソース
及びドレインの各接合とチャネルが７Ｖのプログラム防
止電圧Ｖｐｉに充電されているので、前記充電されたビ
ット線ＢＬに接続されている選択された第１選択トラン
ジスタＳＴ１は非導通状態になる。つまり、再プログラ
ム動作でプログラムの成功したメモリトランジスタは、
充電されたプログラム防止電圧Ｖｐｉによりプログラム
が防止される。一方、プログラムに失敗したメモリトラ
ンジスタの場合、対応するラッチが論理“０”のデータ
を貯蔵しているので、それらに対してのみ再プログラム
が遂行されることになる。このような反復的な動作によ
り、選択されたワード線ＷＬについての論理“１”にプ
ログラムされるメモリトランジスタが全部プログラムに
成功すると、プログラム検証でプログラム判別信号ＰＤ
Ｓが“Ｈ”状態で出力され、再プログラム動作が終了さ
れる。
【０１０９】尚、プログラム検証で使用される本発明に
係る回路は、ＮＯＲ形のメモリセルアレイを有するＥＥ
ＰＲＯＭでも適用可能である。
【０１１０】このようなプログラム検証技術には、次の
ような種々の利点がある。第一に、プログラム検証動作
を、チップ外部のマイクロプロセッサの制御を受けなく
ともチップの内部回路により自動的に遂行することがで
きる。第二に、データレジスタを、データローディング
動作ではデータラッチ、プログラム検証動作では検証感
知回路、そして後述する読出動作ではセンスアンプとし
て、共通して使用することができるので、周辺回路の簡
素化が可能になる。第三に、プログラムされるメモリト
ランジスタのしきい電圧を、設定された最小しきい電圧
以上の狭い範囲内にバラツキを少なくしておさめること
ができ、そして、過プログラムを防止できる。バラツキ
の少ないしきい電圧は、プログラム動作をより短期間で
行うことで得ることができる。また、プログラムに成功
したメモリトランジスタは、対応するラッチのデータが
変更されることで、自動的にそれ以降のプログラムが禁
止されるので、過プログラムの防止が可能である。
【０１１１】読出モード
【０１１２】図１６に、この実施例の読出動作のタイミ
ング図を示す。図１６に示すｔ1 からｔ2 までの期間
は、ワード線ＷＬ１〜ＷＬ８と全てのビット線ＢＬｋ−
１〜ＢＬｋ−２５６を基準電位に放電し、ラッチＰＢｋ
−１〜ＰＢｋ−２５６に論理“０”のデータを貯蔵させ
るリセット期間である。この期間中、制御信号φ1 と信
号線ＳＢＬ、ＤＣＢが“Ｈ”状態にあるので、ビット線
ＢＬｋ−１〜ＢＬｋ−２５６はＮチャネルトランジスタ
３７を通じて基準電位に放電され、ラッチＰＢｋ−１〜
ＰＢｋ−２５６は論理“０”にリセットされる。このと
き、制御信号バーＷＥ、バーＰＧＭ、バーＳＬＥ、バー
Ｘｄ、バーＢＬＫ、バーＤＳ、バーＥＲＡ、クロック信
号φR 、及び電圧Ｖｐｇｍ、Ｖｐａｓ、Ｖｐｉのタイミ
ングは、図１５のｔ3 〜ｔ5 の間のタイミングと同じで
ある。制御信号バーＰＶＦ、バーＳＵＰは、プログラム
検証動作を除いた全ての動作で常に“Ｈ”状態にある。
【０１１３】図１６に示すｔ2 からｔ4 までの期間は、
メモリセルから読出されるデータを感知し、ラッチＰＢ
ｋ−１〜ＰＢｋ−２５６に、感知されたデータを貯蔵す
る期間である。この期間で、制御信号バーＷＥ、バーＰ
ＧＭ、バーＳＬＥ、バーＸｄ、バーＢＬＫ、バーＤＳ、
バーＥＲＡ、φ3 、φ4 、及びクロック信号φR は
“Ｈ”状態を維持し、電圧Ｖｐｇｍ、Ｖｐａｓ、Ｖｐ
ｉ、信号線ＳＢＬ、ＤＣＢ、及び制御信号φ1 、φ5 は
全て“Ｌ”状態を維持する。
【０１１４】前述のプログラムモードにおいて、ページ
プログラムされたメモリブロックＢＫ１のワード線ＷＬ
４と接続されたトランジスタＭ４から読出動作が行われ
ると仮定して説明する。
【０１１５】ｔ2 とｔ3 との間の動作は、前述したプロ
グラム検証動作と類似した方式で行われる。簡単に説明
すれば、選択されたメモリブロックＢＫ１と関連する図
６に示すブロック選択制御回路１８は、メモリブロック
ＢＫ１を指定するアドレス信号Ｐｌ、Ｑｌ、Ｒｌに応答
して、第１、第２選択ゲート線ＳＧＬ１−１、ＳＧＬ１
−２とブロック選択制御線ＢＳＣ１を５Ｖに維持する。
制御信号バーＰＶＦが“Ｈ”状態にあるので、図７に示
す検証電圧発生回路１６４は高インピーダンスであり、
３ステートロジックのＮＡＮＤゲート１５８はエネーブ
ルされている。したがって、選択されたワード線ＷＬ４
に対応する制御ゲート線ＣＧＬ４は、ワード線ＷＬ４を
指定するアドレス信号Ａ8 ／バーＡ8 〜Ａ10／バーＡ10
に応答して０Ｖとなる。一方、選択されないワード線Ｗ
Ｌ１〜ＷＬ３、ＷＬ５〜ＷＬ８に対応する制御ゲート線
ＣＧＬ１〜ＣＧＬ３、ＣＧＬ５〜ＣＧＬ８は５Ｖとな
る。そして、図８に示すソース線駆動回路２２は、共通
ソース線ＣＳＬに０Ｖを出力する。つまり、図２に示す
伝達トランジスタアレイ３４−１がＯＮとなり、メモリ
ブロックＢＫ１内の第１、第２選択線ＳＬ１、ＳＬ２と
選択されないワード線ＷＬ１〜ＷＬ３、ＷＬ５〜ＷＬ８
が５Ｖ、選択されたワード線ＷＬ４が０Ｖとされる。
【０１１６】制御信号φ3 がｔ2 で“Ｈ”状態になる
と、定電流回路３３をエネーブルさせる。それによっ
て、電流源トランジスタ５４が、接続点３６からＤ形ト
ランジスタ４０、３８を通じてビット線ＢＬｋ−１〜Ｂ
Ｌｋ−２５６に、約４μＡの電流を供給する。メモリブ
ロックＢＫ１内のワード線ＷＬ４と接続されたメモリト
ランジスタ２４０のみが論理“１”にプログラムされて
いるので、ビット線ＢＬ１−２は約２〜３Ｖに充電さ
れ、その他のビット線ＢＬは０Ｖとなる。図１６のｔ3
で制御信号φ2 が“Ｈ”状態になると、図３のＮチャネ
ルトランジスタ５２は全部ＯＮとされる。すると、ビッ
ト線ＢＬ１−２に関連するＮチャネルトランジスタ５０
のみが導通し、ラッチＰＢ１−２が論理“１”を感知し
貯蔵する。一方、その他のラッチＰＢ１−１、ＰＢ１−
３〜ＰＢ１−２５６は、対応するＮチャネルトランジス
タ５０が非導通状態なので、先のリセット動作に基づい
た論理“０”を継続して貯蔵する。すなわち、ページ読
出しが行われる。
【０１１７】ラッチＰＢｋ−１〜ＰＢｋ−２５６内に貯
蔵されたデータは、インバータ４８を介し、２５６サイ
クルの列アドレスと読出エネーブル信号バーＷＥｘのト
グリングに応答して順次にＯＮとされる伝達トランジス
タＴ１〜Ｔ２５６及び出力バッファ２８を通じて、入出
力端Ｉ／Ｏ１〜Ｉ／Ｏ８にバイト（８ビット）単位で出
力される。
【０１１８】その他の実施例（図１７〜図２１参照）
【０１１９】図１〜図１６を参照して説明した上記の実
施例のＥＥＰＲＯＭは、それぞれが同一行に配列された
ＮＡＮＤセルユニットＮＵで構成される１０２４個のメ
モリブロックＢＫを有するメモリセルアレイ１０と、プ
ログラム防止電圧ＶｐｉをＮＡＮＤセルユニットＮＵに
充電するため、実質的にプログラムあるいは再プログラ
ム動作前にプログラム防止電圧Ｖｐｉを発生するソース
線駆動回路２２とを有している。しかしながら、本発明
は上記実施例に限られるわけではない。例えば、本発明
において使用されるメモリセルアレイは、後述のように
共有のワード線を有するメモリブロックで構成すること
もできる。また、プログラム防止電圧をＮＡＮＤセルユ
ニットに充電するためのソース線駆動回路２２を用いず
に、制御ゲートからの容量結合方式を適用することもで
きる。このようなその他の実施例について、図１７〜図
２１を用いて説明する。
【０１２０】図１７は、共有のワード線ＷＬ１〜ＷＬ８
を有するメモリブロックＳＢＫで構成されたメモリセル
アレイ１０の回路例を示している。この図１７に示すメ
モリセルアレイ１０の周辺回路は、図３に示した先の実
施例の回路例と同様のものが用いられる。
【０１２１】図面の複雑化を避けるため、図１７には、
第ｉ番目のメモリブロックＳＢＫｉ内の第ｋ番目の列ブ
ロックＣＢｋと関連するメモリセルの配列及び共有のワ
ード線のみを示している。この図１７に示す１６メガビ
ットのメモリセルを有するメモリセルアレイ１０は、共
有のワード線ＷＬを除いて、図２に示したメモリセルア
レイ１０と同様の構成を有している。
【０１２２】各メモリブロックＳＢＫｉ（ｉ＝１、２、
３…、５１２）は、２個のサブメモリブロック、すなわ
ち、上部メモリブロック（第１サブメモリブロック）Ｕ
ＳＢＫｉと下部メモリブロック（第２サブメモリブロッ
ク）ＬＳＢＫｉとから構成されている。この上部、下部
メモリブロックＵＳＢＫｉ、ＬＳＢＫｉは、それぞれ図
２に示すメモリブロックＢＫ１、ＢＫ２とほぼ同様のも
のである。ただし、上部メモリブロックＵＳＢＫｉ内の
ワード線ＷＬ１〜ＷＬ８は、下部メモリブロックＬＳＢ
Ｋｉ内のワード線ＷＬ１〜ＷＬ８と対応接続されてい
る。すなわち、上部メモリブロックＵＳＢＫｉと下部メ
モリブロックＬＳＢＫｉとは、ワード線ＷＬ１〜ＷＬ８
を共有している。
【０１２３】ワード線ＷＬ１〜ＷＬ８は、伝達トランジ
スタＢＴ２〜ＢＴ９の電流通路を通じて制御ゲート線Ｃ
ＧＬ１〜ＣＧＬ８にそれぞれ接続されている。また、第
１上部選択線ＵＳＬ１と第１下部選択線ＬＳＬ１は、伝
達トランジスタＢＴ１、ＢＴ１１の電流通路を通じて上
部、下部選択ゲート線ＵＳＧＬｉ、ＬＳＧＬｉにそれぞ
れ接続されている。さらに、第２上部選択線ＵＳＬ２及
び第２下部選択線ＬＳＬ２は、伝達トランジスタＢＴ１
０、ＢＴ１２の電流通路を通じて上部、下部接地選択線
ＵＧＳＬ、ＬＧＳＬにそれぞれ接続されている。第２上
部選択トランジスタＵＳＴ２及び第２下部選択トランジ
スタＬＳＴ２の各ソースは、共通ソース線ＣＳＬに接続
される。この共通ソース線ＣＳＬは基準電位、すなわち
接地されている。第１上部選択トランジスタＵＳＴ１及
び第１下部選択トランジスタＬＳＴ１の各ドレインは、
対応するビット線ＢＬにそれぞれ接続されている。
【０１２４】制御ゲート線ＣＧＬ１〜ＣＧＬ８は、図７
に示すような制御ゲート駆動回路２０に接続される。上
部、下部選択ゲート線ＵＳＧＬｉ、ＬＳＧＬｉは、図１
８に示すブロック選択制御回路３１８に接続されてい
る。各ブロック選択制御回路３１８は、アドレスの指定
により選択されたメモリブロックＳＢＫｉ内の上部、下
部メモリブロックＵＳＢＫｉ、ＬＳＢＫｉのうちの一つ
を、各動作モードに従って選択する機能をもつ。そし
て、メモリブロックＳＢＫｉにそれぞれ対応するブロッ
ク選択制御回路３１８がＥＥＰＲＯＭ内に提供されてい
る。このように、各ブロック選択制御回路３１８は、上
部、下部メモリブロックＵＳＢＫｉ、ＬＳＢＫｉで構成
された一つのメモリブロックＳＢＫｉを制御するように
なっているため、実質的に、２個のメモリブロックが一
つのブロック選択制御回路３１８を共有しているような
構成とできる。このような構成によれば、周辺回路の占
有面積を減少させることが可能となるので、制限された
サイズの基板におけるメモリセルアレイの面積を相対的
に増加させられ、したがってメモリ容量を増加させるこ
とができるようになる。
【０１２５】上部接地選択線ＵＧＳＬと下部接地選択線
ＬＧＳＬは、図１９に示す接地線駆動回路３２０と接続
される。この接地線駆動回路３２０は、メモリブロック
ＳＢＫｉ内の上部、下部接地選択線ＵＧＳＬ、ＬＧＳＬ
の両方に接続される。そして、接地線駆動回路３２０
は、上部、下部接地選択線ＵＧＳＬ、ＬＧＳＬに、それ
ぞれの動作モードに応じて適切な電圧を提供する。
【０１２６】図１８に示す第ｉ番目のメモリブロックＳ
ＢＫｉを制御するブロック選択制御回路３１８の構成例
を説明する。デコーダ３２２は、アドレス信号Ｐｌ、Ｑ
ｌ、Ｒｌと制御信号バーＸｄを入力とする。このアドレ
ス信号Ｐｌ、Ｑｌ、Ｒｌは、アドレスバッファ（図示を
省略）からの行アドレス信号Ａ11／バーＡ11〜Ａ20／バ
ーＡ20の中のアドレス信号Ａ12／バーＡ12〜Ａ20／バー
Ａ20をプリデコードしたアドレス信号である。前記アド
レスバッファからの行アドレス信号Ａ11／バーＡ11はタ
イミング回路（図示を省略）に入力され、各動作モード
に従って上部メモリブロックＵＳＢＫｉ又は下部メモリ
ブロックＬＳＢＫｉを選択するための制御信号Ａ11U 、
バーＡ11U 、Ａ11l 、バーＡ11l 、Ａ11j 、バーＡ11j
を発生するために使用される。動作モードに対するこの
制御信号の論理状態は、下記の表３の通りである。尚、
“Ｈ”は５Ｖの“Ｈ”状態、“Ｌ”は０Ｖの“Ｌ”状態
を示す。
【０１２７】
【表３】
【０１２８】デコーダ３２２の出力は、ＮＡＮＤゲート
３２４の一方の入力及びインバータ３２６の入力とな
る。このＮＡＮＤゲート３２４の他方の入力は消去制御
信号バーＥＲＡとされる。そして、ＮＡＮＤゲート３２
４の出力は、Ｎチャネルトランジスタ３５０とＰチャネ
ルトランジスタ３５２とから構成されたＣＭＯＳ伝達ゲ
ート３２８からＤ形トランジスタ３３０の電流通路を通
じて、上部選択ゲート線ＵＳＧＬｉに送られる。ＣＭＯ
Ｓ伝達ゲート３２８とＤ形トランジスタ３３０との間の
接続点３５８と基準電位端との間には、Ｎチャネルトラ
ンジスタ３３２の電流通路が接続されている。これらＮ
チャネルトランジスタ３５０、３３２、Ｐチャネルトラ
ンジスタ３５２、及びＤ形トランジスタ３３０の各ゲー
トには、制御信号Ａ11U 、バーＡ11j 、バーＡ11U 、バ
ーＷＥm がそれぞれ入力される。尚、制御信号バーＷＥ
m は、ブロック消去動作でのみ“Ｌ”状態で、その他の
動作では“Ｈ”状態となる。
【０１２９】また、ＮＡＮＤゲート３２４の出力は、Ｎ
チャネルトランジスタ３５４とＰチャネルトランジスタ
３５６とから構成されたＣＭＯＳ伝達ゲート３３４から
Ｄ形トランジスタ３３６の電流通路を通じて下部選択ゲ
ート線ＬＳＧＬｉに送られる。このＣＭＯＳ伝達ゲート
３３４とＤ形トランジスタ３３６との間の接続点３６０
と基準電位端との間には、Ｎチャネルトランジスタ３３
８の電流通路が接続されている。そして、Ｎチャネルト
ランジスタ３５４、３３８、Ｐチャネルトランジスタ３
５６、及びＤ形トランジスタ３３６の各ゲートには、制
御信号バーＡ11 l 、Ａ11j 、Ａ11l 、バーＷＥm がそれ
ぞれ入力される。
【０１３０】前記インバータ３２６の出力は、相互に並
列に接続されたＤ形トランジスタ３４０とＮチャネルト
ランジスタ３４２の電流通路とＤ形トランジスタ３４４
の電流通路とを通じてブロック選択制御線ＢＳＣｉに送
られる。Ｄ形トランジスタ３４０のゲートはデコーダ３
２２の出力を受けるようにされ、Ｄ形トランジスタ３４
４とＮチャネルトランジスタ３４２の各ゲートは、電源
供給電圧Ｖｃｃ（例えば５Ｖ）を受けるようになってい
る。ＮＯＲゲート３４６は、その一方の入力端にクロッ
ク信号φR を受け、他方の入力端にデコーダ３２２の出
力を受ける。このＮＯＲゲート３４６の出力端とブロッ
ク選択制御線ＢＳＣｉとの間には、チャージポンプ回路
３４８が設けられている。
【０１３１】メモリブロックＳＢＫｉを選択するアドレ
スがブロック選択制御回路３１８に入力されると、消
去、プログラム検証、読出モードでブロック選択制御線
ＢＳＣｉは約４．３Ｖとなり、プログラムモードでブロ
ック選択制御線ＢＳＣｉは１８Ｖのプログラム電圧Ｖｐ
ｇｍとなる。一方、選択されないメモリブロックＳＢＫ
と関連する各ブロック選択制御回路３１８に接続された
ブロック選択制御線ＢＳＣは、それらのモードで０Ｖと
なる。
【０１３２】メモリブロックＳＢＫｉがアドレスによっ
て指定され、アドレス信号Ａ11が“Ｈ”状態であれば、
プログラム、プログラム検証、読出モードで上部選択ゲ
ート線ＵＳＧＬｉは５Ｖ、下部選択ゲート線ＬＳＧＬｉ
はＮチャネルトランジスタ３３８のＯＮにより０Ｖとな
る。また、メモリブロックＳＢＫｉがアドレスによって
指定され、アドレス信号Ａ11が“Ｌ”状態であれば、プ
ログラム、プログラム検証、読出モードで下部選択ゲー
ト線ＬＳＧＬｉは５Ｖ、上部選択ゲート線ＵＳＧＬｉは
Ｎチャネルトランジスタ３３２のＯＮにより０Ｖとな
る。さらに、ブロック消去モードでは、上部、下部選択
ゲート線ＵＳＧＬｉ、ＬＳＧＬｉは、全て約２〜３Ｖの
フローティング状態になる。
【０１３３】図１９に示すように、接地線駆動回路３２
０は、インバータ３６２、３６４、３６６、３６８、３
７０、３７２、３７４とＮＯＲゲート３７６、３７８と
から構成されている。この接地線駆動回路３２０は、プ
ログラムモードで上部、下部接地選択線ＵＧＳＬ、ＬＧ
ＳＬに０Ｖを出力する。読出モード及びプログラム検証
モードにおいて上部メモリブロックＵＳＢＫｉが選択さ
れると、上部接地選択線ＵＧＳＬを“Ｈ”状態すなわち
５Ｖとし、下部接地選択線ＬＧＳＬを０Ｖとする。反対
に、読出モード及びプログラム検証モードで下部メモリ
ブロックＬＳＢＫｉが選択されると、下部接地選択線Ｌ
ＧＳＬを５Ｖとし、上部接地選択線ＵＧＳＬを０Ｖとす
る。一方、ブロック消去モードでは、上部、下部接地選
択線ＵＧＳＬ、ＬＧＳＬを５Ｖとする。
【０１３４】この実施例の動作は、上部、下部メモリブ
ロックＵＳＢＫｉを選択する動作を有する点と、プログ
ラム動作におけるキャパシティブカップリング技術によ
るＮＡＮＤセルユニット充電動作とが先の実施例と異な
り、その他の動作は先の実施例とほぼ同様である。した
がって、異なる部分に重点をおいて説明し、重複する説
明は適宜省略する。
【０１３５】図２０にブロック消去モードでのタイミン
グ図を示す。ｔ1 からｔ2 までの期間は、メモリセルア
レイ１０内の全てのワード線を０Ｖに放電する期間であ
る。この期間において、制御ゲート線ＣＧＬ１〜ＣＧＬ
８は、図７に関連して説明したように０Ｖである。ま
た、この期間で、制御信号バーＢＬＫは“Ｌ”状態を維
持し、プリデコーダ（図示を省略）は、“Ｌ”状態の制
御信号バーＢＬＫに応答して全部“Ｈ”状態となるアド
レス信号Ｐｌ、Ｑｌ、Ｒｌを発生する。それによって、
図１８に示すデコーダ３２２の出力は“Ｌ”状態とな
る。したがって、ブロック選択制御線ＢＳＣ１〜ＢＳＣ
５１２は全部約４．３Ｖとなり、図１７に示す伝達トラ
ンジスタアレイ３４−１〜３４−５１２内の伝達トラン
ジスタＢＴ２〜ＢＴ９が全部ＯＮとされ、全てのワード
線ＷＬ１〜ＷＬ８は接地される。
【０１３６】図１６に示すｔ2 からｔ3 までの期間は、
選択されたメモリブロックＳＢＫｉを消去する期間であ
る。この期間で、制御ゲート線ＣＧＬ１〜ＣＧＬ８は、
ｔ1からｔ2 までの期間のように０Ｖを維持する。選択
されたメモリブロックＳＢＫｉと関連するブロック選択
制御回路３１８は、選択されたブロック選択制御線ＢＳ
Ｃｉに約４．３Ｖを提供する。一方、選択されないメモ
リブロックＳＢＫと関連するブロック選択制御回路３１
８は、選択されないブロック選択制御線ＢＳＣに０Ｖを
出力する。そして、ｔ2 で、選択されたメモリブロック
ＳＢＫｉ内の上部、下部メモリブロックＵＳＢＫｉ、Ｌ
ＳＢＫｉのワード線ＷＬは全部０Ｖであり、選択されな
いメモリブロックＳＢＫ内の全てのワード線ＷＬはフロ
ーティング状態にある。このとき、ｔ2 で、図５に示す
ウェル電極１１４に２０Ｖの消去電圧Ｖｅｒａが印加さ
れるので、前記選択されないメモリブロックＳＢＫ内の
全てのワード線ＷＬはほぼ２０Ｖの電圧にキャパシティ
ブカップリングされ、選択されないメモリブロックＳＢ
Ｋ内の全てのメモリトランジスタＭ１〜Ｍ８の消去は防
止される。一方、ｔ2 とｔ3 との間で、選択されたメモ
リブロックＳＢＫｉ内の各メモリトランジスタＭ１〜Ｍ
８は、チャネルと制御ゲートとの間に印加される消去電
圧により、約−２〜−３Ｖのしきい電圧を有するＤ形ト
ランジスタに変更される。すなわち、“Ｌ”状態（又は
データ“０”）が記憶される。
【０１３７】さらに、ｔ2 からｔ3 までのブロック消去
期間において、選択されたブロック選択制御線ＢＳＣｉ
は約４．３Ｖ、上部、下部選択ゲート線ＵＳＧＬｉ、Ｌ
ＳＧＬｉは約２〜３Ｖ、上部、下部接地選択線ＵＧＳ
Ｌ、ＬＧＳＬは５Ｖとされるので、選択されたメモリブ
ロックＳＢＫｉに関連する第１上部、下部選択線ＵＳＬ
１、ＬＳＬ１は約２〜３Ｖとなり、選択されたメモリブ
ロックＳＢＫｉと関連する第２上部、下部選択線ＵＳＬ
２、ＬＳＬ２は共にフローティング状態となる。したが
って、これら第２上部、下部選択線ＵＳＬ２、ＬＳＬ２
と接続された第２上部、下部選択トランジスタＵＳＴ
２、ＬＳＴ２のうちのいずれかが故障したときでも、ウ
ェル電極１１４から第２上部、下部選択線ＵＳＬ２、Ｌ
ＳＬ２を介しての漏泄電流は防止される。
【０１３８】以上のブロック消去動作における主要部分
の電圧関係を、次の表４にまとめて示す。
【０１３９】
【表４】
【０１４０】図２０に示すｔ3 からｔ4 までの期間は、
選択されないメモリブロックＳＢＫ内のワード線ＷＬを
０Ｖに放電する期間である。図７と関連して説明したよ
うに、制御ゲート線ＣＧＬ１〜ＣＧＬ８は、“Ｌ”状態
の制御信号バーＤＳにより全部０Ｖを維持する。この期
間で、前述したように“Ｌ”状態の制御信号バーＢＬＫ
により、全てのブロック選択制御線ＢＳＣ１〜ＢＳＣ５
１２が約４．３Ｖに維持され、全てのワード線ＷＬは０
Ｖに放電される。そして、ｔ4 〜ｔ5 の期間で、“Ｌ”
状態の制御信号バーＸｄにより、上部、下部選択ゲート
線ＵＳＧＬｉ、ＬＳＧＬｉが全部０Ｖに維持される。一
方、ｔ2 からｔ5 までの期間で、“Ｈ”状態の信号線Ｄ
ＣＢにより、ビット線ＢＬが０Ｖに放電される。
【０１４１】図２１に、この実施例におけるプログラム
モードでのタイミング図を示す。同図に示すｔ1 以前に
データローディング動作が行われる。このデータローデ
ィング動作は、図３と関連して先の実施例で説明したデ
ータローディング動作と同じように行われる。
【０１４２】図２１に示すｔ1 からｔ2 までの期間は、
選択されたメモリトランジスタ（Ｍ１〜Ｍ８）にデータ
を書込む期間である。先の実施例のデータローディング
動作で説明したように、論理“１”の書込まれるメモリ
トランジスタに対応するビット線ＢＬは“Ｌ”状態、す
なわち０Ｖにあり、論理“０”の書込まれるメモリトラ
ンジスタに対応するビット線ＢＬは“Ｈ”状態、すなわ
ち５Ｖにある。図７と関連して既に説明したように、ｔ
1 後に、選択された制御ゲート線ＣＧＬはプログラム電
圧Ｖｐｇｍ（例えば１８Ｖ）になり、選択されない制御
ゲート線ＣＧＬは全部パス電圧Ｖｐａｓ（例えば１０
Ｖ）になる。すなわち、４番目の制御ゲート線ＣＧＬ４
がアドレスによって指定されるとすると、制御ゲート線
ＣＧＬ４はプログラム電圧Ｖｐｇｍになり、制御ゲート
線ＣＧＬ１〜ＣＧＬ３、ＣＧＬ５〜ＣＧＬ８は全部パス
電圧Ｖｐａｓになる。
【０１４３】また、３番目のメモリブロックＳＢＫ３が
アドレスによって指定され、アドレス信号Ａ11が“Ｈ”
状態と仮定すると、図１８に示す対応するデコーダ３２
２の出力が“Ｌ”状態となり、ブロック選択制御線ＢＳ
Ｃ３は、ｔ1 後にプログラム電圧Ｖｐｇｍとなる。した
がって、伝達トランジスタアレイ３４−３（図１７）は
ＯＮの状態にある。このとき、上部選択ゲート線ＵＳＧ
Ｌ３は５Ｖ、下部選択ゲート線ＬＳＧＬ３は０Ｖとな
る。一方、図１９に示す接地線駆動回路３２０は、ｔ1
からｔ2 までの期間で、上部、下部接地選択線ＵＧＳ
Ｌ、ＬＧＳＬに０Ｖを提供する。それによって、上部、
下部メモリブロックＵＳＢＫ３、ＬＳＢＫ３内の第２上
部、下部選択トランジスタＵＳＴ２、ＬＳＴ２が全部Ｏ
ＦＦとなる。さらに、下部メモリブロックＬＳＢＫ３内
の第１下部選択線ＬＳＬ１は、伝達トランジスタＢＴ１
１を通じて０Ｖになり、第１下部選択トランジスタＬＳ
Ｔ１が全部ＯＦＦの状態になる。一方、上部メモリブロ
ックＵＳＢＫ３内の第１上部選択線ＵＳＬ１は、伝達ト
ランジスタＢＴ１を通じて５Ｖとなる。
【０１４４】以上のプログラム動作における主要部分の
電圧関係を、次の表５にまとめて示す。
【０１４５】
【表５】
【０１４６】プログラム動作中にワード線ＷＬ１〜ＷＬ
８に印加される高電圧により、上部、下部メモリブロッ
クＵＳＢＫ３、ＬＳＢＫ３のＮＡＮＤセルユニットＮＵ
の充電が起こる。したがって、第１上部選択線ＵＳＬ１
が５Ｖで、“Ｌ”状態、すなわち論理“０”のデータが
書込まれるメモリトランジスタと関連するビット線ＢＬ
は５Ｖ、“Ｈ”状態、すなわち論理“１”のデータが書
込まれるメモリトランジスタと関連するビット線ＢＬは
０Ｖであるので、論理“１”の書込まれるメモリトラン
ジスタと接続された上部メモリブロックＵＳＢＫ３内の
第１上部選択トランジスタＵＳＴ１は導通状態になり、
論理“０”の書込まれるメモリトランジスタと接続され
た上部メモリブロックＵＳＢＫ３内の第１上部選択トラ
ンジスタＵＳＴ１は非導通状態になる。そして、論理
“１”となるメモリトランジスタを有する上部メモリブ
ロックＵＳＢＫ３内のＮＡＮＤセルユニットＮＵにおけ
るメモリトランジスタＭ１〜Ｍ８のソース及びドレイン
とチャネルは０Ｖとなり、論理“０”となるメモリトラ
ンジスタを有する上部メモリブロックＵＳＢＫ３内のＮ
ＡＮＤセルユニットＮＵは高電圧に充電された状態とな
る。したがって、ｔ１からｔ２ までのプログラム期間
で、上部のワード線ＷＬ４と接続された論理“１”とな
るメモリトランジスタＭ５のフローティングゲートは、
Ｆ−Ｎ電流により電子を蓄積し、約０．８Ｖのしきい電
圧を有するエンハンスメント形のトランジスタに変わ
る。つまり、論理“１”のデータを記憶する。一方、論
理“０”となるメモリトランジスタのチャネルとソース
及びドレインの接合キャパシタは、高電圧に充電されて
いるので、これらメモリトランジスタのプログラムは防
止される。
【０１４７】このとき、選択されない下部メモリブロッ
クＬＳＢＫ３の第１下部選択線ＬＳＬ１と第２下部選択
線ＬＳＬ２は０Ｖであり、これによって、これら第１、
第２下部選択線ＬＳＬ１、ＬＳＬ２と接続された第１、
第２下部選択トランジスタＬＳＴ１、ＬＳＴ２は全部Ｏ
ＦＦの状態になる。したがって、下部メモリブロックＬ
ＳＢＫ３内のＮＡＮＤセルユニットＮＵ内の各メモリト
ランジスタＭ１〜Ｍ８のチャネルとソース及びドレイン
の接合キャパシタも高電圧に充電され、プログラムが防
止される。
【０１４８】図２１に示すｔ2 でプログラム動作が終了
し、クロック信号φR のパルス発生が中止されるので、
チャージポンプ回路３４８がディスエーブルされ、ブロ
ック選択制御線ＢＳＣ３は５Ｖに降下する。そして、ｔ
2 からｔ3 までの期間で、“Ｌ”状態の制御信号バーＤ
Ｓにより制御ゲート線ＣＧＬ１〜ＣＧＬ８が接地され、
それによりメモリブロックＳＢＫ３内のワード線ＷＬ１
〜ＷＬ８は０Ｖに放電される。さらに、ｔ3 からｔ4 ま
での期間で、ブロック選択制御線ＢＳＣ１〜ＢＳＣ５１
２と上部選択ゲート線ＵＳＧＬ１〜ＵＳＧＬ５１２が、
０Ｖに放電される。
【０１４９】図２１に示すｔ4 からプログラム検証動作
を行える。プログラム検証動作は、先の実施例とほぼ同
様のものである。先の実施例と比べて異なる点は、選択
されたメモリブロックＳＢＫｉ内で上部メモリブロック
ＵＳＢＫｉ又は下部メモリブロックＬＳＢＫｉを選択す
るブロック選択制御回路３１８の動作にある。
【０１５０】図１８に示すブロック選択制御回路３１８
の動作に応じて、プログラム検証動作で選択されたメモ
リブロックＳＢＫｉ内の上部メモリブロックＵＳＢＫｉ
が選択されると、選択されたブロック選択制御線ＢＳＣ
ｉが約４．３Ｖになり、上部選択ゲート線ＵＳＧＬｉが
５Ｖになる。そして、図１９に示す接地線駆動回路３２
０が、上部選択ゲート線ＵＧＳＬに“Ｈ”状態、すなわ
ち５Ｖを、下部選択ゲート線ＬＧＳＬに“Ｌ”状態、す
なわち０Ｖを提供する。図７に関連して先の実施例で説
明したように、プログラム検証動作で、選択された制御
ゲート線ＣＧＬはプログラム検証電圧、例えば０．８Ｖ
となり、選択されない制御ゲート線ＣＧＬは５Ｖにな
る。したがって、図１７に示す伝達トランジスタアレイ
３４−ｉに接続される約４．３Ｖのブロック選択制御線
ＢＳＣｉは、前記選択されなかった制御ゲート線ＣＧＬ
の５Ｖが伝達トランジスタＢＴのドレインからゲートに
キャパシンタンスカップリングを通じて伝達されるの
で、約７Ｖとなる。この動作は読出動作でも同じであ
る。つまり、上部メモリブロックＵＳＢＫｉ内の選択さ
れたワード線ＷＬは０．８Ｖの検証電圧に維持され、選
択されないワード線ＷＬは５Ｖに維持される。また、上
部メモリブロックＵＳＢＫｉ内の第１、第２上部選択線
ＵＳＬ１、ＵＳＬ２は５Ｖになる。したがって、上部メ
モリブロックＵＳＢＫｉ内の第２選択トランジスタＵＳ
Ｔ２がＯＮとされ、上部メモリブロックＵＳＢＫｉ内の
ＮＡＮＤセルユニットＮＵを、接地された共通ソース線
ＣＳＬに接続する。一方、下部メモリブロックＬＳＢＫ
ｉ内の第１、第２下部選択線ＬＳＬ１、ＬＳＬ２は０Ｖ
になり、下部メモリブロックＬＳＢＫｉは選択されな
い。
【０１５１】それ以後のプログラム検証動作と再プログ
ラム動作は、図１６に示したｔ2 からｔ4 までの期間の
タイミング図に関連して先の実施例で説明した動作と同
様である。
【０１５２】この実施例におけるプログラム及び再プロ
グラム技術でも、プログラム防止メモリトランジスタ、
すなわち論理“０”にプログラムされるセル及び論理
“１”のプログラムに成功したセルについて、プログラ
ムや再プログラムを防止するために、各ビット線と接続
されるプログラム防止電圧発生回路を不要とできる。し
たがって、周辺回路の簡素化とチップ面積の縮小を達成
できる。また、プログラム及び再プログラム動作中、キ
ャパシティブカップリングによりプログラム防止電圧が
自動的に発生されるので、プログラム及び再プログラム
動作を高速で行うことが可能となる。つまり、本発明で
はセルフプログラム防止技術を使用するので、このよう
な利点を得られるものである。
【０１５３】この実施例の読出動作では、前述のプログ
ラム検証動作で０．８Ｖが加えられる選択されたワード
線ＷＬに、０Ｖが加えられる。読出動作におけるメモリ
トランジスタの選択動作は前述のプログラム検証動作の
場合と同様であり、ページ読出し、ページ読出感知、及
び入出力端への出力は、図１６と関連して先の実施例で
説明した動作と同様である。
【０１５４】尚、図２２Ａに、図２及び図３に示す回路
の接続関係を、図２２Ｂに、図３及び図１７に示す回路
の接続関係を、それぞれ示しておく。
【０１５５】
【発明の効果】以上述べてきたように、本発明によるＥ
ＥＰＲＯＭでは、従来より一層改善されたブロック消
去、プログラム、そしてプログラム検証の各能力を有
し、その信頼性も高いもとなるように設計できる。ま
た、本発明に係るプログラム検証及び読出しと関連する
周辺回路は、ＮＯＲ形のメモリセルアレイを有する不揮
発性半導体メモリ装置にも使用できる。
【図面の簡単な説明】
【図１】本発明によるＥＥＰＲＯＭの実施例を示す概略
ブロック図。
【図２】図１中に示すメモリセルアレイの構成例を示す
回路図。
【図３】図１中に示す入出力バッファ、列デコーダ及び
選択回路、データレジスタ及びセンスアンプの構成例を
示す回路図。
【図４】メモリセルアレイを構成するＮＡＮＤセルユニ
ットのレイアウトパターンの一例を示す平面図。
【図５】図４中の矢示IV−IV線に沿う断面図。
【図６】図２に示すメモリセルアレイに対し用いられる
ブロック選択制御回路の構成例を示す回路図。
【図７】図２に示すメモリセルアレイに対し用いられる
制御ゲート駆動回路の構成例を示す回路図。
【図８】図２に示すメモリセルアレイに対し用いられる
ソース線駆動回路の構成例を示す回路図。
【図９】図３中に示す３ステートロジックインバータの
構成例を示す回路図。
【図１０】図７中に示す３ステートロジックＮＡＮＤゲ
ートの構成例を示す回路図。
【図１１】図６に示すブロック選択制御回路で使用され
る制御信号φ6 、φ7 を発生するタイミング回路の構成
例を示す回路図。
【図１２】図１中に示すプログラム判断回路の構成例を
示す要部の回路図。
【図１３】図１中に示すプログラム判断回路の構成例を
示す要部の回路図。
【図１４】図２に示すメモリセルアレイのブロック消去
モードで使用される各制御信号のタイミング図。
【図１５】図２に示すメモリセルアレイのプログラムモ
ードで使用される各制御信号のタイミング図。
【図１６】図２に示すメモリセルアレイのプログラム検
証モード及び読出モードで使用される各制御信号のタイ
ミング図。
【図１７】図１中に示すメモリセルアレイの他の構成例
を示す回路図。
【図１８】図１７に示すメモリセルアレイに対し用いら
れるブロック選択制御回路の構成例を示す回路図。
【図１９】図１７に示すメモリセルアレイに対し用いら
れる接地線駆動回路の構成例を示す回路図。
【図２０】図１７に示すメモリセルアレイのブロック消
去モードで使用される各制御信号のタイミング図。
【図２１】図１７に示すメモリセルアレイのプログラム
モードで使用される各制御信号のタイミング図。
【図２２】Ａは図２の回路と図３の回路との接続関係を
示すブロック図、Ｂは図３の回路と図１７の回路との接
続関係を示すブロック図。
【符号の説明】
１０ メモリセルアレイ １２ データレジスタ及びセンスアンプ １４ 列デコーダ及び選択回路 １６ 入出力バッファ １８、３１８ ブロック選択制御回路 ２０ 制御ゲート駆動回路 ２２ ソース線駆動回路 ２４ プログラム判断回路 ２６ 入力バッファ ２８ 出力バッファ ３０ 列デコーダ ３２ 列選択回路 ３３ 定電流回路 ６４ 基準部 ６６ 電流源部 ３２０ 接地線駆動回路 １６４ 検証電圧発生回路

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一表面上に形成された複数
    のワード線と、前記一表面に形成された多数のセルユニ
    ットのアレイとを備えており、 各セルユニットは一つ以上のメモリトランジスタを有
    し、これらメモリトランジスタは、半導体基板に形成さ
    れたソース領域及びドレイン領域と、該二つの領域間の
    チャネル領域と、このチャネル領域上に絶縁されるよう
    に形成されたフローティングゲートと、このフローティ
    ングゲート上に絶縁されるように形成された制御ゲート
    とで構成され、各メモリトランジスタの制御ゲートが対
    応するワード線と接続されており、 前記アレイが複数のメモリブロックに分けられると共
    に、各メモリブロックは複数のセルユニットで構成され
    るようになっており、 データ消去動作で高電圧の消去電圧を半導体基板に印加
    し、選択されたメモリブロック内の選択されたメモリト
    ランジスタと接続されているワード線に基準電位を印加
    することにより、フローティングゲートと半導体基板と
    の間の電荷移動で選択されたメモリトランジスタを消去
    するようになっている不揮発性半導体メモリ装置におい
    て、 データ消去動作で、選択されないメモリブロック内のメ
    モリトランジスタと接続されたワード線をフローティン
    グさせると共に、フローティングとなったワード線に消
    去電圧の大部分をキャパシティブカップリングさせる手
    段を備え、それにより選択されないメモリブロック内の
    メモリトランジスタの消去が防止されるようになってい
    ることを特徴とする不揮発性半導体メモリ装置。
  2. 【請求項２】 セルユニットは、複数のメモリトランジ
    スタで構成され、相互に隣接したメモリトランジスタの
    ソースとドレインが互いに接続された直列形のＮＡＮＤ
    セルユニットである請求項１記載の不揮発性半導体メモ
    リ装置。
  3. 【請求項３】 半導体基板の一表面上に形成された複数
    のワード線と、前記一表面に形成された多数のセルユニ
    ットのアレイとを備えており、各セルユニットは少なく
    とも一つのメモリトランジスタを有し、これらメモリト
    ランジスタは、半導体基板に形成されたソース領域及び
    ドレイン領域と、該二つの領域間のチャネル領域と、こ
    のチャネル領域上に絶縁されるように形成されたフロー
    ティングゲートと、このフローティングゲート上に絶縁
    されるように形成された制御ゲートとから構成され、各
    メモリトランジスタの制御ゲートは対応するワード線と
    接続されており、そして前記アレイが複数のメモリブロ
    ックに分けられると共に、各メモリブロックは複数のセ
    ルユニットで構成されるようになった不揮発性半導体メ
    モリ装置における、選択されないメモリブロック内にあ
    るメモリトランジスタの消去を防止する方法において、 選択されないメモリブロック内にあるワード線をフロー
    ティングさせる過程と、半導体基板に消去電圧を印加す
    る過程とを含み、消去電圧の所定値が選択されないメモ
    リブロック内にあるワード線にキャパシティブカップリ
    ングされることによって、選択されないメモリブロック
    のメモリトランジスタの消去が防止されるようになって
    いることを特徴とする消去防止方法。
  4. 【請求項４】 半導体基板上に形成された複数のワード
    線と、多数のＮＡＮＤセルユニットとを有しており、 各ＮＡＮＤセルユニットは、直列に接続された複数のメ
    モリトランジスタで構成され、各メモリトランジスタ
    が、半導体基板に形成されたソース及びドレイン接合
    と、ソース領域とドレイン領域との間のチャネル領域
    と、チャネル領域上に形成され２進データを貯蔵するフ
    ローティングゲートと、フローティングゲート上に形成
    され対応するワード線に接続される制御ゲートとから構
    成される不揮発性半導体メモリ装置において、 データ消去及び書込動作中に選択されたＮＡＮＤセル内
    のメモリトランジスタに以前に記憶された２進データが
    変更されないように、その選択されたＮＡＮＤセル内の
    メモリトランジスタのチャネル領域とソース及びドレイ
    ン接合又はワード線のうちの一つを充電する制御手段を
    有することを特徴とする不揮発性半導体メモリ装置。
  5. 【請求項５】 半導体基板の一表面に形成され、相互に
    直列に接続された複数のメモリトランジスタで構成され
    たＮＡＮＤセルユニットを有しており、各メモリトラン
    ジスタが、半導体基板に形成されたソース及びドレイン
    接合と、ソース領域とドレイン領域との間のチャネル領
    域と、チャネル領域上に形成され２進データを貯蔵する
    フローティングゲートと、フローティングゲート上に形
    成された制御ゲートとから構成される不揮発性半導体メ
    モリ装置における、ＮＡＮＤセルユニットをプログラム
    する方法において、 ＮＡＮＤセルユニット内の全てのメモリトランジスタの
    チャネル領域とソース及びドレイン接合をプログラム防
    止電圧に充電する過程と、 選択されたメモリトランジスタに他の２進データが書込
    まれない場合にプログラム防止電圧を維持し、選択され
    たメモリトランジスタが他の２進データにプログラムさ
    れる場合にプログラム防止電圧を基準電位に放電する過
    程と、 選択されたメモリトランジスタの制御ゲートにプログラ
    ム電圧を印加する過程と、 を含むことを特徴とするＮＡＮＤセルユニットプログラ
    ム方法。
  6. 【請求項６】 半導体基板の一表面に形成され、相互に
    直列に接続された複数のメモリトランジスタで構成され
    たＮＡＮＤセルユニットを有しており、各メモリトラン
    ジスタが、半導体基板に形成されたソース及びドレイン
    接合と、ソース領域とドレイン領域との間のチャネル領
    域と、チャネル領域上に形成され２進データを貯蔵する
    フローティングゲートと、フローティングゲート上に形
    成された制御ゲートとから構成される不揮発性半導体メ
    モリ装置における、ＮＡＮＤセルユニットをプログラム
    する方法において、 選択されたメモリトランジスタの制御ゲートにプログラ
    ム電圧を印加すると共に、選択されないメモリトランジ
    スタの制御ゲートにパス電圧を印加し、ＮＡＮＤセルユ
    ニット内の全てのメモリトランジスタのチャネル領域と
    ソース及びドレイン接合を所定の充電電圧に容量充電す
    る過程と、 選択されたメモリトランジスタが他の２進データにプロ
    グラムされる場合に前記充電電圧を放電し、選択された
    メモリトランジスタが他の２進データにプログラムされ
    ない場合に前記充電電圧を維持する過程と、 を含むことを特徴とするＮＡＮＤセルユニットプログラ
    ム方法。
  7. 【請求項７】 半導体基板の一表面に形成され、行と列
    のマトリックス形態で配列された多数のメモリトランジ
    スタを有しており、 所定数のメモリトランジスタが直列に接続されることで
    ＮＡＮＤセルユニットを多数構成し、各メモリトランジ
    スタは、半導体基板に形成されたソース及びドレイン接
    合と、ソース領域とドレイン領域との間のチャネル領域
    と、チャネル領域上に形成され２進データを貯蔵するフ
    ローティングゲートと、フローティングゲート上に形成
    された制御ゲートとで構成され、各行のＮＡＮＤセルユ
    ニットが一つのメモリブロックを構成し、同じ行にある
    メモリトランジスタの制御ゲートは対応する一つのワー
    ド線に接続されており、 ワード線と交差する多数のビット線を有し、各メモリブ
    ロックの各ＮＡＮＤセルユニットの一端は第１選択トラ
    ンジスタを通じて対応するビット線に接続され、各ＮＡ
    ＮＤセルユニットの他端は第２選択トランジスタを通じ
    て共通ソース線に接続されるようになった不揮発性半導
    体メモリ装置における、一つの行にあるメモリトランジ
    スタをプログラムする方法において、 選択されたメモリブロックの選択された一つのワード線
    にプログラム電圧を印加すると共に、選択されたメモリ
    ブロックの選択されないワード線にパス電圧を印加し、
    且つ、選択されたメモリブロックと関連する第１選択ト
    ランジスタのゲートに論理“Ｈ”のレベルの電圧を印加
    し、選択されたメモリブロックと関連する第２選択トラ
    ンジスタをＯＦＦとする過程と、 他の２進データにプログラムされるメモリトランジスタ
    と関連するビット線に基準電位を印加し、且つ他の２進
    データにプログラムされないメモリトランジスタと関連
    するビット線に論理“Ｈ”のレベルの電圧を印加する過
    程と、 を含むことを特徴とするプログラム方法。
  8. 【請求項８】 多数のビット線と多数のセルユニットと
    を有しており、 各セルユニットは少なくとも一つのメモリトランジスタ
    で構成され、これらメモリトランジスタは、フローティ
    ングゲートと制御ゲートとを有するフローティングゲー
    ト電界効果トランジスタで構成されており、 前記各セルユニットの一端は対応するビット線に接続さ
    れると共に、他端は基準電位を受けるようにされてお
    り、 読出動作中に選択されたメモリトランジスタの制御ゲー
    トに読出電圧を印加し、そして、データプログラム動作
    中にプログラム電圧及びプログラム検証動作中にプログ
    ラム検証電圧を、選択されたメモリトランジスタの制御
    ゲートに印加するための制御手段を備えた不揮発性半導
    体メモリ装置において、 データ読出動作とプログラム検証動作においてビット線
    に少量の電流を供給するための電流源手段と、 データプログラム動作中にビット線を通じて選択された
    メモリトランジスタに書込データを提供するために書込
    データを貯蔵し、また、読出動作中に読出データ、そし
    てプログラム検証動作中に検証データを貯蔵するための
    共通データラッチ手段と、 読出動作とプログラム検証動作において、電流源手段か
    ら選択されたメモリトランジスタを通じて流れるビット
    線の電流に依存して読出データ及び検証データを検出
    し、共通データラッチ手段にそれぞれ提供するためのデ
    ータ感知手段と、を有することを特徴とする不揮発性半
    導体メモリ装置。
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