DE69420591T2

DE69420591T2 - Nichtflüchtige Halbleiterspeicher

Info

Publication number: DE69420591T2
Application number: DE69420591T
Authority: DE
Inventors: Jeong-Hyuk Choi; Jin-Ki Kim; Kang-Deog Suh
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1993-01-13
Filing date: 1994-01-13
Publication date: 2000-03-02
Anticipated expiration: 2014-01-14
Also published as: EP0608075A3; US5473563A; US5541879A; JPH11121721A; TW329519B; US5546341A; DE69420591D1; KR960000616B1; JPH11120785A; EP0608075A2; CN1039608C; EP0608075B1; JPH076593A; KR940018870A; JP3107693B2; JP3348771B2; JP3215088B2; CN1092548A

Description

Die vorliegende Erfindung betrifft allgemein elektrisch löschbare und programmierbare nichtflüchtige Halbleiterspeicher und insbesondere, aber nicht ausschließlich elektrisch löschbare und programmierbare nichtflüchtige Halbleiterspeicher mit NAND-strukturierten Zellen.
Verschiedene durch moderne Computer oder Mikroprozessoren gesteuerte Systeme erfordern die Entwicklung eines elektrisch löschbaren und programmierbaren Festwertspeichers (im folgenden als EEPROM bezeichnet) mit hoher Dichte. Insbesondere da die Verwendung einer Festplatte mit einer sich drehenden magnetischen Platte als sekundärem Speicher eine relativ große Fläche in einem tragbaren Computersystem wie etwa einem batteriebetriebenen Computersystem mit Notebookgröße einnimmt, sind Systementwickler sehr an der Entwicklung von EEPROMs mit hoher Dichte und hoher Leistung interessiert, die eine kleinere Fläche einnehmen. Bei der Entwicklung eines EEPROMs mit hoher Dichte besteht ein Hauptproblem darin, die durch die Speicherzellen eingenommene Fläche zu reduzieren. Um dieses Problem zu lösen, wurde ein EEPROM entwickelt, der NAND-strukturierte Zellen enthält, die in der Lage sind, die Anzahl der Auswahltransistoren pro Zelle und der mit einer Bitleitung verbundenen Kontaktlöcher zu reduzieren. Eine derartige NAND-strukturierte Zelle ist in einem Artikel in IEDM auf den Seiten 412 bis 415, 1988 mit dem Titel "NEW DEVICE TECHNOLOGIES FOR 5V-ONLY 4MB EEPROM WITH NAND STRUCTURE CELL" angegeben. Diese NAND-strukturierte Zelle (im folgenden als NAND-Zelleneinheit oder NAND- Zelle bezeichnet) umfaßt einen ersten Auswahltransistor, dessen Drain über ein Kontaktloch mit der entsprechenden Bitleitung verbunden ist, einen zweiten Auswahltransistor, dessen Source mit einer gemeinsamen Sourceleitung verbunden ist, sowie acht Speichertransistoren, deren Kanäle in Reihe zwischen der Source des ersten Auswahltransistors und dem Drain des zweiten Auswahltransistors geschaltet sind. Die NAND-Zelle ist auf einem p-Halbleitersubstrat ausgebildet, und jeder Speichertransistor umfaßt eine schwimmende Gateschicht, die auf einer Gateoxidschicht über einem Kanalbereich zwischen dem Source- und dem Drainbereich ausgebildet ist, und eine Steuergateschicht, die durch eine dazwischen liegende Isolationsschicht von der schwimmenden Gateschicht getrennt ist. Um einen ausgewählten Speichertransistor in der NAND-Zelle zu programmieren oder zu beschreiben, muß auf eine Operation zum gleichzeitigen Löschen aller Speichertransistoren eine Operation zum Programmieren folgen. Das gleichzeitige Löschen wird durch das Anlegen von 0 Volt an der Bitleitung und das Anheben des Gates des ersten Auswahltransistors und der Steuergates aller Speichertransistoren auf 17 Volt durchgeführt. Dadurch wird verursacht, daß alle Speichertransistoren zu Transistoren des Anreicherungstyps gewandelt werden, die als mit dem Binärlogikwert "1" programmierte Transistoren angenommen werden. Um einen ausgewählten Speichertransistor auf einen Binärlogikwert "0" zu programmieren, werden 22 Volt an der Bitleitung, dem Gate des ersten Auswahltransistors und den Steuergates der Speichertransistoren zwischen dem ersten Auswahltransistor und dem ausgewählten Speichertransistor angelegt, während 0 Volt an dem Steuergate des ausgewählten Speichertransistors, den Steuergates der Speichertransistoren zwischen dem ausgewählten Speichertransistor und der gemeinsamen Sourceleitung sowie dem Gate des zweiten Auswahltransistors angelegt werden. Auf diese Weise wird der ausgewählte Speichertransistor zu einem Transistor mit Verarmungswirkung durch die Fowler-Nordheim-Tunnelung (F-N-Tunnelung) von Löchern aus dem Drain zum schwimmenden Gate gewandelt. Das Problem bei eine derartigen Programmierung besteht jedoch darin, daß ein Teil des Gateoxids des ausgewählten Speichertransistors einer durch das Anlegen der hohen Spannung am Drain induzierten Belastung ausgesetzt wird, wobei das teilweise belastete Gateoxid den Fluß eines Leckstroms verursacht. Dabei wird die Datenspeicherfähigkeit der Speicherzelle mit der wachsenden Anzahl von Zyklen zum Löschen und/oder Programmieren mehr und mehr verschlechtert, wodurch die Verläßlichkeit des EEPROMs herabgesetzt wird. Um dieses Problem zu lösen, sind ein verbesserter Bauelementaufbau, in dem die NAND-Zellen durch einen in einem n-Halbleitersubstrat eingebetteten p-Wannenbereich gebildet sind, und weiterhin verbesserte Technologien zum Löschen und Programmieren unter Verwendung des verbesserten Bauelementaufbaus in einem Artikel in Symposium on VLSI-Technologie auf den Seiten 129 und 130, 1990 mit dem Titel "A NAND STRUCTURED CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY RELIABLE 5V-ONLY FLASH EEPROM" angegeben.
Das Löschen aller Speichertransistoren in dieser NAND-Zelle wird durch das Anlegen von 0 Volt an allen Steuergates und von einem hohen Potential von 20 Volt an dem p-Wannenbereich und dem n-Substrat durchgeführt, so daß pauschal Elektronen aus den schwimmenden Gates zu dem Wannenbereich extrahiert werden. Daraus resultiert, daß jeder Speichertransistor eine Schwellspannung von ungefähr -4 V aufweist, was einen Verarmungszustand, d. h. eine logische "0" wiedergibt. Um einen ausgewählten Speichertransistor in der NAND- Zelle zu programmieren, wird eine hohe Spannung von 20 Volt am Gate des ersten Auswahltransistors und am Steuergate des ausgewählten Speichertransistors angelegt, während 0 Volt am Gate des zweiten Auswahltransistors und eine dazwischen liegende Spannung von 7 Volt an den Steuergates der nicht ausgewählten Speichertransistoren angelegt wird. Wenn der ausgewählte Speichertransistor mit einer logischen "1" beschrieben werden soll, werden 0 Volt an der mit der NAND-Zelle verbundenen Bitleitung angelegt, um Elektronen in das schwimmende Gate des ausgewählten Speichertransistors zu injizieren. Daraus resultiert, daß der ausgewählte Speichertransistor in den Anreicherungsmodus versetzt wird. Wenn dagegen der ausgewählte Speichertransistor mit einer logischen "0" programmiert werden soll, wird eine Programmiersperrspannung von 7 Volt statt den 0 Volt an der Bitleitung angelegt, um das Programmieren des ausgewählten Speichertransistors zu verhindern. Da eine derartige Programmiersperroperation pauschal Elektronen aus der p-Wanne über die Gateoxidschicht zu dem schwimmenden Gate injiziert, tritt keine größere Teilbelastung der dünnen Gateoxidschicht auf, so daß der Gateoxid-Leckstrom verhindert werden kann.
Wenn jedoch die Speicherkapazität hoch wird, verursachen derartige Ansätze zum pauschalen Löschen und Programmieren Probleme, wenn die Systementwickler einen Teil oder einen Block der zuvor beschriebenen oder programmierten Speicherzellen für eine Neuprogrammierung löschen möchten. In diesem Fall besteht ein herkömmlicher Ansatz darin, gleichzeitig alle Speicherzellen in einer Speicherzellenmatrix zu löschen, d. h. ein Flash- Löschen auszuführen, und dann den Inhalt aller Programme neu zu programmieren. Weil große wiederverwendbare Bereiche oder Blöcke in der Speichermatrix gleichzeitig gelöscht werden, erfordert das Neuprogrammieren nicht nur viel Zeit, sondern ist zudem noch unpraktisch. Es ist deutlich, daß derartige Probleme um so größer sind, je höher die Speicherdichte ist. Um diese Probleme zu lösen, wurde es ermöglicht, nur die Speichertransistoren in einem ausgewählten Speicherblock zu löschen. Wenn jedoch ein EEPROM mit den oben genannten verbesserten Technologien zum Löschen und Programmieren verwendet wird und das Löschen aller Transistoren in einem nicht ausgewählten Block verhindert werden soll, dann muß eine hohe Spannung gleich einer Löschspannung bzw. eine hohe Spannung von 18 Volt oder höher an den entsprechenden Steuergates angelegt werden. Diese Technologie weist also den Nachteil auf, daß eine Decodierschaltung zum Durchführen einer Blocklöschoperation einen komplizierten Aufbau aufweisen muß. Wenn außerdem die Dichte der EEPROM-Zellen erhöht wird, vergrößert sich auch die durch den Decoder auf dem Chip eingenommene Fläche, was die Entwicklung des Decoders erschwert.
Ein weiteres Problem des Standes der Technik besteht in der Programmierung. Um die Programmierung von nicht programmierten Speichertransistoren auf einer ausgewählten Wortleitung zu verhindern, die bestehende Daten behalten sollen, ist es erforderlich, daß jede der den nicht programmierten Speichertransistoren entsprechenden Bitleitungen über eine damit verbundene Ladungspumpenschaltung auf die dazwischen liegende, d. h. die programmiersperrende Spannung gehoben wird. Wenn außerdem die Speicherkapazität erhöht wird, wird die Anzahl der Bitleitungen oder die Länge jeder Bitleitung erhöht. Es ist also folglich erforderlich, daß eine Hochspannungserzeugungsschaltung auf demselben Chip zum Ausgeben der hohen Spannungen zu der Ladungspumpenschaltung eine hohe Leistung aufweist. Eine derartige Hochspannungserzeugungsschaltung und die Ladungspumpenschaltung verursachen das Problem einer größeren durch die peripheren Schaltungen auf dem Chip eingenommenen Fläche.
Herkömmliche EPROMs umfassen einen Seitenprogrammiermodus für das Programmieren mit Hochgeschwindigkeit. Die Seitenprogrammierungsoperation umfaßt eine Datenladeoperation und eine Programmierungsoperation. Die Datenladeoperation umfaßt das sequentielle Zwischenspeichern oder Speichern von Daten mit einer Bytegröße von den Eingabe/Ausgabeanschlüssen zu einem Datenregister. Die Programmierungsoperation umfaßt das gleichzeitige Schreiben von im Datenregister gespeicherten Daten über Bitleitungen in Speichertransistoren auf einer ausgewählten Wortleitung. Die Seitenprogrammierungstechnologie für einen EEPROM mit NAND-Zellen ist im IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 25, No. 2 auf den Seiten 417 bis 423, APRIL 1990 angegeben.
Die NAND-strukturierten EEPROMs und ihre Programmierungs- und Löschoperationen werden in IEICE TRANSACTIONS ON ELECTRONICS, VOL 75C, No. 11, November 1992 auf den Seiten 1351-1356 erläutert. Das Löschen oder Programmieren von nicht ausgewählten Zellen wird verhindert, indem das Steuergate und der Kanalbereich jeweils derart mit einer Spannung versorgt werden, daß die resultierende Differenz zwischen der Gatespannung und der Kanalspannung die Zelle nicht löschen oder programmieren kann. Die Oberbegriffe der Ansprüche 1, 2, 9 und 10 beruhen auf diesem Dokument.
Herkömmliche EEPROMs verwenden eine Programmierungs-Verifizierungstechnik, um ihre Verläßlichkeit zu erhöhen. Verifizieren bedeutet hier das Prüfen, ob die programmierten Zellen derart programmiert sind, daß sie gewünschte Schwellspannungen aufweisen. Die Technologien für die Programmierungsverifizierung können in eine durch einen Mikroprozessor gesteuerte externe Verifizierungstechnik und in eine durch eine auf dem Chip vorgesehene Verifizierungsschaltung durchgeführte interne Verifizierungsechnik klassifiziert werden. Die externe Verifizierungstechnik ist in IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 26, No. 4 auf den Seiten 492 bis 495, April 1991 und in dem US-Patent 5,053,990 angegeben. Die externe Verifizierungstechnik weist das Problem auf, daß es eine vorbestimmte lange Zeitdauer erfordert, um zu bestimmen, ob programmierte Zellen gut programmiert sind. Außerdem ist es bei jeder Neuprogrammierung nach einem Fehler erforderlich, daß die Datenladeoperation nochmals durchgeführt wird. Die interne Verifizie rungstechnik weist dagegen den Vorteil auf, daß die Programmierungsverifizierung mit einer höheren Geschwindigkeit durchgeführt wird. Die interne Verifizierungstechnik ist in dem offengelegten Koreanischen Patent 91-17445 und dem US-Patent 4,811,294 angegeben. In diesen Dokumenten wird die Verifizierung derart durchgeführt, daß eine Vergleichereinrichtung die in einem Datenregister gespeicherten Daten mit den aus Speicherzellen in Seiten ausgelesenen Daten über Leseverstärker vergleicht. Ein Vergleicher, der ein derartiges Schema verwendet, erhöht jedoch die durch die peripheren Schaltungen auf dem Chip eingenommene Fläche.
Es ist deshalb eine Aufgabe von bevorzugten Ausführungsformen der vorliegenden Erfindung, einen nichtflüchtigen Halbleiterspeicher mit NAND-strukturierten Zellen anzugeben, weiche die Größe des Chips reduzieren können.
Es ist eine andere Aufgabe, einen nichtflüchtigen Halbleiterspeicher mit NAND-strukturierten Zellen anzugeben, welche den Leistungsverbrauch reduzieren können.
Es ist eine weitere Aufgabe, einen nichtflüchtigen Halbleiterspeicher anzugeben, der das Löschen in einem ausgewählten aus einer Vielzahl von Speicherblöcken durchführen kann.
Es ist eine weitere Aufgabe, einen nichtflüchtigen Halbleiterspeicher anzugeben, der ohne das Anlegen einer hohen Programmiersperrspannung an nicht ausgewählten Bitleitungen programmiert werden kann, um die Chipgröße und den Leistungsverbrauch zu reduzieren.
Es ist eine andere Aufgabe, Verfahren zum blockweisen Löschen und Programmieren anzugeben, welche die auf dem Chip eingenommene Fläche und den Leistungsverbrauch in einem nichtflüchtigen Halbleiterspeicher mit NAND-strukturierten Zellen reduzieren können.
Es ist eine weitere Aufgabe, einen nichtflüchtigen Halbleiterspeicher anzugeben, in welchem die durch periphere Schaltungen auf dem Chip eingenommene Fläche reduziert werden kann.
Es ist eine weitere Aufgabe, einen nichtflüchtigen Halbleiterspeicher anzugeben, in welchem eine Überprogrammierung verhindert werden kann.
In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein nichtflüchtiger Halbleiterspeicher mit Speicherzellen angegeben, die jeweils ein Steuergate, ein schwim mendes Gate und einen Kanalbereich aufweisen, und mit einer Einrichtung zum Anlegen einer hohen Löschspannung an den Kanalbereichen von ausgewählten und nicht ausgewählten Speicherzellen und zum Anlegen einer niedrigen Spannung an den Gates der ausgewählten Speicherzellen, wobei die Einrichtung wenigstens einen Teil der Löschspannung kapazitiv mit den Gates der nicht ausgewählten Speicherzellen koppelt um die ausgewählten Zellen zu löschen und um ein Löschen der nicht ausgewählten Zellen zu verhindern.
In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein nichtflüchtiger Halbleiterspeicher mit Speicherzellen angegeben, die jeweils ein Steuergate, ein schwimmendes Gate und einen Kanalbereich aufweisen, und mit einer Einrichtung zum Anlegen einer hohen Programmierspannung an den Steuergates von ausgewählten und nicht ausgewählten Speicherzellen und zum Anlegen einer niedrigen Spannung an den Kanalbereichen der ausgewählten Speicherzellen, wobei die Einrichtung zumindest einen Teil der genannten Programmierspannung an die Kanalbereiche und die Source- und Drainübergänge der nicht ausgewählten Speicherzellen kapazitiv koppelt, um die ausgewählten Zellen zu programmieren und eine Programmierung der nicht ausgewählten Zellen zu verhindern.
In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein Verfahren zum Löschen von ausgewählten Speicherzellen in einem nichtflüchtigen Halbleiterspeicher mit Speicherzellen angegeben, die jeweils ein Steuergate, ein schwimmendes Gate und einen Kanalbereich aufweisen, und mit einer Einrichtung zum Anlegen einer hohen Löschspannung an den Kanalbereichen von ausgewählten und nicht ausgewählten Speicherzellen und zum Anlegen einer niedrigen Spannung an den Gates der ausgewählten Speicherzellen, wobei das Verfahren wenigstens einen Teil der Löschspannung kapazitiv mit den Gates der nicht ausgewählten Speicherzellen koppelt um die ausgewählten Zellen zu löschen und um ein Löschen der nicht ausgewählten Zellen zu verhindern.
In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein Verfahren zum Programmieren von ausgewählten Speicherzellen in einem nichtflüchtigen Halbleiterspeicher mit Speicherzellen angegeben, die jeweils ein Steuergate, ein schwimmendes Gate und einen Kanalbereich aufweisen, und mit einer Einrichtung zum Anlegen einer hohen Programmierspannung an den Steuergates von ausgewählten und nicht ausgewählten Speicherzellen und zum Anlegen einer niedrigen Spannung an den Kanalbereichen der ausgewählten Speicherzellen, wobei das Verfahren zumindest einen Teil der genannten Programmierspannung an die Kanalbereiche und die Source- und Drainübergänge der nicht ausgewählten Speicherzellen kapazitiv koppelt, um die ausgewählten Zellen zu programmieren und eine Programmierung der nicht ausgewählten Zellen zu verhindern.
In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein nichtflüchtiger Halbleiterspeicher angegeben, welcher umfaßt:
Wortleitungen, die allgemein parallel über einer Oberfläche eines Halbleitersubstrats gebildet sind,
eine Mehrfachanordnung von Zelleneinheiten, die auf der genannten Oberfläche gebildet sind, wobei jede genannte Einheit zumindest einen Speichertransistor umfaßt, der einen Source- und einen Drainbereich aufweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich getrennt sind, wobei ein schwimmendes Gate über dem Kanalbereich zur Ladungsspeicherung gebildet ist und ein Steuergate über dem schwimmenden Gate gebildet ist und mit einer entsprechenden der genannten Wortleitungen gekoppelt ist, wobei die genannte Mehrfachanordnung in eine Vielzahl von Speicherblöcken unterteilt ist, von denen jeder eine bestimme Anzahl Zelleneinheiten aufweist,
eine Einrichtung zum Anlegen einer hohen Löschspannung an dem Substrat in einem Datenlöschmodus, und
eine Einrichtung, die auf eine Adresse in dem genannten Löschmodus reagiert, um die genannte niedrige Spannung an Wortleitungen eines Speicherblocks anzulegen, der durch die genannte Adresse ausgewählt ist, um in Speichertransistoren des genannten ausgewählten Speicherblocks gespeicherte Daten zu löschen, und an den schwimmenden Wortleitungen nicht ausgewählter Speicherblöcke anzulegen, um das Löschen von Speichertransistoren in den genannten nicht ausgewählten Speicherblöcken aufgrund der genannten kapazitiven Kopplung einer vorbestimmten Größe der genannten hohen Spannung zu den Wortleitungen der genannten nicht ausgewählten Speicherblöcke zu verhindern.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung ist ein nichtflüchtiger Halbleiterspeicher angegeben, welcher umfaßt:
Wortleitungen, die über einer Oberfläche eines Halbleitersubstrats ausgebildet sind, Zelleneinheiten, die auf der genannten Oberfläche angeordnet sind, um eine Mehrfachanordnung bilden, wobei jede genannte Einheit zumindest einen Speichertransistor umfaßt, der einen Source- und einen Drainbereich aufweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich getrennt sind, wobei eine Ladungsspeicherschicht über dem Kanalbereich gebildet ist und ein Steuergate über dem schwimmenden Gate gebildet ist und mit einer entsprechenden der genannten Wortleitungen gekoppelt ist, wobei die genannte Mehrfachanordnung in eine Vielzahl von Speicherblöcken unterteilt ist, von denen jeder eine bestimmte Anzahl von Zelleneinheiten aufweist, und
eine Einrichtung, die in einem Datenlöschmodus auf eine Adresse anspricht, um eine Löschspannung an dem genannten Substrat und gleichzeitig an den schwimmenden Wortleitungen der nicht durch die Adresse ausgewählten Speicherblöcke anzulegen, wodurch das Löschen von Speichertransistoren der genannten nicht ausgewählten Speicherblöcke durch die kapazitive Kopplung einer vorbestimmten Größe der genannten Löschspannung zu den Wortleitungen der genannten nicht ausgewählten Speicherblöcke verhindert wird.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung ist ein nichtflüchtiger Halbleiterspeicher angegeben, welcher umfaßt:
ein Halbleitersubstrat,
eine Mehrfachanordnung von Zelleneinheiten, die auf dem genannten Substrat gebildet und in einer Matrixform von Zeilen und Spalten angeordnet sind, wobei jede genannte Einheit eine vorbestimmte Anzahl Speichertransistoren umfaßt, die in Reihe in Spaltenrichtung verbunden sind, jeder Speichertransistor einen Source- und einen Drainbereich aufweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich getrennt sind, wobei das genannte schwimmende Gate über dem Kanalbereich gebildet ist, um Ladung zu speichern, und das genannte Steuergate über dem schwimmenden Gate gebildet ist,
Wortleitungen, die über dem genannten Substrat gebildet und allgemein parallel in Zeilenrichtung angeordnet sind, wobei jede Wortleitung mit Steuergates der Speichertransistoren in einer entsprechenden Zeile verbunden sind, und
eine Steuereinrichtung, um Speichertransistoren auf eine Binärdate in einem Datenlöschmodus durch Ladungsübertragung von deren schwimmenden Gates zu löschen, und um kapazitiv, wenn ein hohes Potential an einer ausgewählten Wortleitung in einem Datenprogrammiermodus nach dem genannten Löschmodus angelegt wird, die Kanalbereiche und die Source- und Drainübergänge von Speichertransistoren, die auf die eine Binärdate programmiert werden sollen, auf ein vorbestimmtes Potential zu laden, wobei die auf eine Binärdate programmierten Speichertransistoren die nichtausgewählten Zellen sind und wegen der niedrigen Potentialdifferenz zwischen dem Substrat und ihren Steuergates während des Programmierens nicht programmiert werden.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung ist ein nichtflüchtiger Halbleiterspeicher angegeben, welcher umfaßt:
ein Halbleitersubstrat,
Wortleitungen, die über dem genannten Substrat gebildet sind,
eine Mehrzahl von NAND-Zellen, von denen jede eine Mehrzahl von Speichertransistoren aufweist, die in Reihe verbunden sind, wobei jeder genannte Transistor einen Source- und einen Drainbereich aufweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich getrennt sind, wobei ein schwimmendes Gate über dem Kanalbereich gebildet ist, um Binärdaten zu speichern, und ein Steuergate über dem genannten schwimmenden Gate gebildet und mit einer entsprechenden der genannten Wortleitungen verbunden ist, und
eine Steuereinrichtung, um entweder Kanalbereiche und Source- und Drainübergänge oder Wortleitungen von Speichertransistoren einer ausgewählten NAND-Zelle zu laden, damit Binärdaten nicht geändert werden, die vorhergehend in den genannten Speichertransistoren der genannten ausgewählten NAND-Zelle während des Lösch- und Progammiermodus gespeichert worden sind.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung ist ein nichtflüchtiger Halbleiterspeicher angegeben, welcher umfaßt:
ein Halbleitersubstrat, das einen Wannenbereich aufweist,
Speichertransistoren, die auf dem genannten Bereich gebildet und in einer Matrixform von Zeilen und Spalten angeordnet sind, wobei die genannten Speichertransistoren Zellen einheiten umfassen, von denen jede eine vorbestimmte Anzahl Speichertransistoren, die in Reihe verbunden sind, und erste und zweite Anschlüsse an ihren beiden Enden aufweist, wobei Zelleneinheiten in entsprechenden Zeilen einen Speicherblock bilden, jeder Speichertransistor einen Source- und einen Drainbereich aufweist, die in dem genannten Bereich gebildet sind, aber durch den genannten Kanalbereich getrennt sind, das genannte schwimmende Gate über dem Kanalbereich gebildet ist, um eine Binärdate darstellende Ladung zu speichern, und ein Steuergate über dem schwimmenden Gate gebildet ist,
Wortleitungen, die jeweils mit den genannten Steuergates der Speichertransistoren in einer entsprechenden Zeile verbunden sind,
Bitleitungen, die allgemein die genannten Wortleitungen schneiden, eine gemeinsame Sourceleitung,
erste und zweite Auswählleitungen, die allgemein parallel zu den genannten Wortleitungen sind,
erste Auswähltransistoren, die jeweils zwischen den ersten Anschlüssen der Zelleneinheiten in jedem Speicherblock und entsprechenden Bitleitungen verbunden sind, um eine selektive Verbindung dazwischen vorzusehen, wobei Gates der ersten Auswähltransistoren, die mit jedem Speicherblock verbunden sind, mit einer entsprechenden ersten Auswählleitung verbunden sind,
zweite Auswähltransistoren, die zwischen den zweiten Anschlüssen der Zelleneinheiten in jedem Speicherblock und der gemeinsamen Sourceleitung verbunden sind, um eine selektiv Verbindung dazwischen vorzusehen, wobei Gates der zweiten Auswähltransistoren, die mit jedem Speicherblock verbunden sind, mit einer entsprechenden zweiten Auswählleitung verbunden sind,
ein Datenregister, das mit den genannten Bitleitungen verbunden ist, um den genannten Bitleitungen Binärdaten zu liefern, wobei das genannte Register logisch hohe Spannungspegel für Bitleitungen bereitstellt, die mit Speichertransistoren verbunden sind, die auf eine Binärdate der genannten Binärdaten programmiert sind, während Bezugsspannungen für die Bitleitungen bereitgestellt werden, die mit Speichertransistoren verbunden sind, die auf die andere Binärdaten davon programmiert sind, und
eine Steuereinrichtung, die mit den genannten Wortleitungen und der genannten ersten und zweiten Auswählleitung verbunden ist, um eine Programmspannung an einer ausgewählten Wortleitung eines ausgewählten Speicherblocks und Durchlaßspannungen an nichtausgewählten Wortleitungen nichtausgewählter Speicherblöcke anzulegen, während ein logisch hoher Spannungspegel an die erste Auswählleitung gelegt wird, die mit dem genannten ausgewählten Speicherblock verbunden ist, und die zweiten Auswähltransistoren, die damit verbunden sind, nichtleitend macht, wodurch Kanalbereiche und Source- und Drainübergänge der Speichertransistoren in dem genannten ausgewählten Speicherblock kapazitiv auf Programmiersperrspannungen geladen werden.
In Übereinstimmung mit einem anderen Aspekt der vorliegenden Erfindung ist ein Verfahren zum Löschen von Daten in einem Datenlöschmodus angegeben, die in einem nichtflüchtigen Halbleiterspeicher gespeichert sind, wobei der genannte Speicher eine Mehrfachanordnung von Zelleneinheiten umfaßt, die auf einer Oberfläche eines Halbleitersubstrats gebildet sind, wobei jede genannte Einheit zumindest einen Speichertransistor zur Datenspeicherung umfaßt, der ein schwimmendes Gate und ein Steuergate aufweist, das mit einer entsprechenden aus einer Mehrzahl von Wortleitungen gekoppelt ist, wobei die genannte Mehrfachanordnung in eine Mehrzahl Speicherblöcke unterteilt ist, von denen jeder eine bestimmte Anzahl von Zelleneinheiten aufweist, wobei das genannte Verfahren umfaßt:
Anlegen einer Löschspannung an das genannte Substrat,
Anlegen einer Bezugsspannung an Wortleitungen eines Speicherblocks, der durch eine Adresse ausgewählt ist, um die Daten der Speichertransistoren des genannten ausgewählten Speicherblocks zu löschen, und
Wortleitungen von Speicherblöcken, die durch die Adresse nicht ausgewählt sind, schwimmen zu lassen, so daß das Löschen der Speichertransistoren der genannten nichtausgewählten Speicherblöcke durch die kapazitive Kopplung einer vorbestimmten Größe der genannten Löschspannung zu den Wortleitungen der genannten nichtausgewählten Speicherblöcke verhindert wird.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung, ist ein Verfahren zum Verhindern des Löschens von Speichertransistoren in den Speicherblöcken, die durch eine Adresse nicht ausgewählt sind, in einem nichtflüchtigen Halbleiterspeicher angegeben, wobei der genannte Speicher Zelleneinheiten umfaßt, die auf einer Oberfläche eines Halbleitersubstrats gebildet sind, um eine Mehrfachanordnung zu bilden, jede Zelleneinheit zumindest einen Speichertransistor aufweist, der eine Source, einen Drain, ein schwimmendes Gate und ein Steuergate aufweist, das mit einer entsprechenden von einer Mehrzahl Wortleitungen verbunden ist, wobei die genannte Mehrfachanordnung in eine Mehrzahl Speicherblöcke unterteilt ist, von denen jeder eine bestimmte Anzahl Zelleneinheiten aufweist, wobei das genannte Verfahren die Schritte umfaßt:
Wortleitungen der genannten nichtausgewählten Speicherblöcke schwimmen zu lassen, und
Anlegen einer Löschspannung an das genannte Substrat, wodurch das Löschen der Speichertransistoren der genannten nichtausgewählten Speicherblöcke durch kapazitives Koppeln einer vorbestimmten Größe der genannten Löschspannung zu den genannten Wortleitungen der genannten nichtausgewählten Speicherblöcke verhindert wird.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Verhindern des Löschens einer Zelleneinheit in einem nichtflüchtigen Halbleiterspeicher angegeben, wobei die Zelleneinheit auf einer Oberfläche eines Halbleitersubstrats gebildet ist und eine vorbestimmte Anzahl Speichertransistoren aufweist, die in Reihe verbunden sind, wobei jeder Speichertransistor einen Source- und einen Drainbereich aufweist, die in dem genannten Substrat gebildet sind, aber durch einen Kanalbereich getrennt sind, wobei ein schwimmendes Gate über dem Kanalbereich gebildet ist, um Binärdaten zu speichern, und ein Steuergate über dem schwimmenden Gate gebildet ist, wobei die jeweiligen Steuergates der Speichertransistoren der Zelleneinheit mit einer entsprechenden einer Mehrzahl von Wortleitungen verbunden sind, wobei das genannte Verfahren die Schritte umfaßt:
Anlegen der genannten Löschspannung an das genannte Substrat; und
kapazitiv die Wortleitungen der genannten Zelleneinheit auf eine vorbestimmte Größe der Löschspannung zu laden.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Programmieren einer Zelleneinheit in einem elektrisch löschbaren und programmierbaren Festwertspeicher angegeben, wobei die genannte Zelleneinheit auf einer Oberfläche eines Halbleitersubstrats gebildet ist und eine vorbestimmte Anzahl Speichertransistoren aufweist, die in Reihe verbunden sind, wobei jeder Speichertransistor einen Source- und einen Drainbereich aufweist, die in dem genannten Substrat gebildet sind, aber durch einen Kanalbereich getrennt sind, wobei ein schwimmendes Gate über dem Kanalbereich gebildet ist, um eine Binärdate von Binärdaten zu speichern, und ein Steuergate über dem schwimmenden Gate gebildet ist, wobei das genannte Verfahren die Schritte umfaßt:
kapazitiv die Kanalbereiche und die Source- und Drainübergänge der genannten Speichertransistoren auf eine Programmiersperrspannung zu laden,
die genannte Programmiersperrspannung beizubehalten, wenn ein ausgewählter Speichertransistor nicht auf die andere Binärdate programmiert wird, während die genannte Programmiersperrspannung auf ein niedriges Potential entladen wird, wenn der genannte ausgewählte Speichertransistor auf die andere Binärdate programmiert wird, und
Anlegen der genannten Programmspannung an das Steuergate des genannten ausgewählten Speichertransistors.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Programmieren einer Zelleneinheit in einem Halbleiterspeicher angegeben, wobei die genannte Zelleneinheit auf einer Oberfläche eines Halbleitersubstrats gebildet ist und eine vorbestimmte Anzahl Speichertransistoren aufweist, die in Reihe verbunden sind, wobei jeder Speichertransistor einen Source- und einen Drainbereich aufweist, die in dem genannten Substrat gebildet sind, aber durch einen Kanalbereich getrennt sind, wobei ein schwimmendes Gate über dem Kanalbereich gebildet ist, um eine Binärdate von Binärdaten zu speichern, und ein Steuergate über dem schwimmenden Gate gebildet ist, wobei das genannte Verfahren die Schritte umfaßt:
Anlegen einer ersten hohen Spannung an das Steuergate eines ausgewählten Speichertransistors und einer zweiten hohen Spannung, die niedriger als die erste hohe Spannung ist, an die Steuergates der verbleibenden Speichertransistoren, wodurch Kanalbereiche und Source- und Drainübergänge von Speichertransistoren der genannten Einheit kapazitiv auf eine vorbestimmte geladene Spannung geladen werden; und
Entladen der genannten geladenen Spannung, wenn der genannte ausgewählte Speichertransistor auf die andere Binärdate programmiert wird, während die genannte gela dene Spannung beibehalten wird, wenn der genannte ausgewählte Speichertransistor nicht auf die andere Binärdate programmiert ist.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Programmieren von Speichertransistoren in einer Zeile in einem Halbleiterspeicher angegeben, der umfaßt ein Halbleitersubstrat, Speichertransistoren, die auf einer Oberfläche des genannten Substrats gebildet und in Zeilen und Spalten angeordnet sind, wobei die genannten Speichertransistoren Zelleneinheiten (NU) umfassen, von denen jede eine vorbestimmte Anzahl Speichertransistoren aufweist, die in Reihe verbunden sind, und erste und zweite Anschlüsse an jedem zwei Enden aufweist, jeder Speichertransistor einen Source- und einen Drainbereich aufweist, die in dem genannten Substrat gebildet sind, aber durch einen Kanalbereich getrennt sind, ein schwimmendes Gate über dem Kanalbereich gebildet ist, um Binärdaten zu speichern, und ein Steuergate über dem schwimmenden Gate gebildet ist; wobei Zelleneinheiten in entsprechenden Zeilen einen Speicherblock bilden, Wortleitungen, die jeweils mit Steuergates der Speichertransistoren in einer entsprechenden Zeile verbunden sind, Bitleitungen, die allgemein die genannten Wortleitungen schneiden, wobei der genannte erste Anschluß einer jeden Zelleneinheit von jedem Speicherblock mit einer entsprechenden der genannten Bitleitungen über einen ersten Auswähltransistor verbunden ist, und eine gemeinsame Sourceleitung, die mit dem genannten zweiten Anschluß einer jeden Zelleneinheit über zweite Auswähltransistoren verbunden ist, wobei das genannte Verfahren die Schritte umfaßt:
Anlegen einer Programmspannung an eine ausgewählte Wortleitung eines ausgewählten Speicherblocks und einer Durchlaßspannung, die niedriger als die Programmspannung ist, an die verbleibenden Wortleitungen davon, während ein logisch hoher Spannungspegel, der niedriger als die Durchlaßspannung ist, an die Gates der genannten ersten Auswähltransistoren, die mit dem genannten ausgewählten Speicherblock verbunden sind, gelegt wird und die genannten zweiten Auswähltransistoren, die damit verbunden sind, nichtleitend gemacht werden, wobei der genannte logisch hohe Spannungspegel einem logisch hohen Zustand entspricht, und
Anlegen eines logisch niedrigen Spannungspegels, der einem logisch niedrigen Zustand entspricht, an Bitleitungen, die mit Speichertransistoren verbunden sind, die von einer Binärdate auf die andere Binärdate programmiert werden, während der logisch hohe Spannungspegel an Bitleitungen angelegt wird, die mit nichtprogrammierten Speichertransistoren verbunden sind, wodurch Kanalbereiche und Source- und Drainübergänge der nichtpro grammierten Speichertransistoren kapazitiv auf einen Spannungspegel zwischen dem genannten logisch hohen Spannungspegel und der genannten Programmspannung geladen werden, um das Programmieren zu verhindern, während andere des genannten Speichers programmiert werden.
Um die vorliegende Erfindung näher zu erläutern und um beispielhafte Ausführungsformen derselben darzustellen, wird im folgenden auf die beigefügten schematischen Zeichnungen Bezug genommen:
Fig. 1 zeigt ein schematisches Blockdiagramm eines Beispiels eines elektrisch löschbaren und programmierbaren Festwertspeichers in Übereinstimmung mit der vorliegenden Erfindung,
Fig. 2 umfaßt Fig. 2a und 2b: Fig. 2a stellt die Anordnung von Speicherzellen in einem ersten und einem zweiten Speicherblock, die mit einem k-ten Spaltenblock assoziiert sind, sowie die damit verbundenen Übertragungstransistoranordnungen dar, und Fig. 2b zeigt einen Eingabe-/Ausgabepuffer, einen Spaltendecodierer und eine Auswählschaltung, ein Datenregister und Leseverstärker, die mit dem k-ten Spaltenblock assoziiert sind,
Fig. 3 zeigt eine Draufsicht auf ein Layourmuster für eine aus einer Vielzahl von NAND-Zellen, die eine Speicherzellenanordnung bilden,
Fig. 4 zeigt eine Querschnittansicht der NAND-Zelle im wesentlichen entlang der Linie IV-IV von Fig. 3,
Fig. 5 zeigt ein schematisches Schaltungsdiagramm einer Blockauswahl-Steuerschaltung, die in einer Ausführungsform von Fig. 2 verwendet wird,
Fig. 6 zeigt ein schematisches Schaltungsdiagramm einer Steuergate-Steuerschaltung, die in Ausführungsformen von Fig. 2 und 13 verwendet wird,
Fig. 7 zeigt ein schematisches Schaltungsdiagramm einer Sourceleitung-Steuerschaltung, die in der Ausführungsform von Fig. 2 verwendet wird,
Fig. 8a zeigt ein Schaltungsdiagramm eines Dreizustand-Inverters, der in Fig. 2b verwendet wird,
Fig. 8b zeigt ein Schaltungsdiagramm eines Dreizustand-NAND-Gatters, das in Fig. 6 verwendet wird,
Fig. 8c zeigt ein schematisches Zeitschaltungsdiagramm zum Erzeugen von Steuersignalen φ&sub6; und φ&sub7;, die in der Blockauswahl-Steuerschaltung von Fig. 5 verwendet werden,
Fig. 9 zeigt eine Programm-Bestimmungsschaltung und umfaßt Fig. 9a und 9b, wobei Fig. 9a ein Schaltungsdiagramm ist, das einen Teil der Programm-Bestimmungsschaltung zeigt, und Fig. 9b ein Schaltungsdiagramm ist, das eine Summierungsschaltung zeigt,
Fig. 10 zeigt ein Zeitdiagramm von verschiedenen Steuersignalen, die in einem Blocklöschmodus in Übereinstimmung mit einer ersten Ausführungsform der vorliegenden Erfindung verwendet werden,
Fig. 11 zeigt ein Zeitdiagramm von verschiedenen Steuersignalen, die in einem Programmiermodus in Übereinstimmung mit der ersten Ausführungsform der vorliegenden Erfindung verwendet werden,
Fig. 12 zeigt ein Zeitdiagramm von verschiedenen Steuersignalen, die in einem Programmierungs-Verifizierungsmodus und in einem Lesemodus in Übereinstimmung mit der ersten und mit modifizierten Ausführungsformen der vorliegenden Erfindung verwendet werden,
Fig. 13 ist ein Schaltungsdiagramm, das eine schematische modifizierte Ausführungsform zeigt und Fig. 13a und 2b umfaßt, wobei Fig. 13a ein Schaltungsdiagramm ist, das eine Anordnung von Speichertransistoren in einem i-ten Speicherblock mit gemeinsamen Wortleitungen im k-ten Spaltenblock zeigt,
Fig. 14 zeigt ein schematisches Schaltungsdiagramm einer Blockauswahl-Steuerschaltung, die mit der modifizierten Ausführungsform von Fig. 13 assoziiert ist,
Fig. 15 zeigt ein schematisches Schaltungsdiagramm einer Erdleitung-Steuerschaltung, die mit der modifizierten Ausführungsform von Fig. 13 assoziiert ist,
Fig. 16 zeigt ein Zeitdiagramm von verschiedenen Steuersignalen, die in einem Blocklöschmodus der modifizierten Ausführungsform verwendet werden,
Fig. 17 zeigt ein Zeitdiagramm von verschiedenen Steuersignalen, die in einem Programmiermodus der modifizierten Ausführungsform verwendet werden, und
Fig. 18 ist ein Diagramm, das zeigt, wie die separaten Zeichnungsblätter von Fig. 2a und 2b und von Fig. 13a und 2b kombiniert werden können.
In den Zeichnungen bezeichnen gleiche Bezugszeichen identische oder entsprechende Teile.
In der folgenden Beschreibung werden zahlreiche spezifische Details wie etwa Speicherzellen, Anzahlen von NAND-Zellen, Anzahlen von Bitleitungen, Spannungswerte, Schaltungselemente usw. angeführt und erläutert, um ein genaues Verständnis des dargestellten Beispiels der vorliegenden Erfindung zu vermitteln. Dem Fachmann sollte deutlich sein, daß andere Ausführungsformen der vorliegenden Erfindung ohne diese besonderen Details oder mit alternativen spezifischen Details realisiert werden können.
Der hier verwendete Begriff "Speichertransistor bezeichnet einen schwimmenden Gate- MOSFET mit einer Source, einem Drain, einem schwimmenden Gate und einem Steuergate. Der hier verwendete Begriff "Programmieren" bezeichnet das Schreiben von Daten in ausgewählte Speichertransistoren. Der Begriff "NAND-Zellenladung" wird als das Aufladen des Kanals und der Source- und Drainübergangskondensatoren der entsprechenden Speichertransistoren der NAND-Zelle auf ein vorbestimmtes Potential definiert.
In der folgenden Beschreibung werden die Symbole k und i jeweils für die mit einem k-ten Spaltenblock und mit einem 1-ten Speicherblock assoziierten Teile verwendet. Das Symbol j gibt eine mit einer j-ten Wortleitung assoziierte Notation an.
Der Begriff "Erdpotential" (oder ähnliche Begriffe wie "Erdspannung" oder "Erde" werden in dieser Beschreibung verwendet, um ein Bezugspotential zu bezeichnen. Dem Fachmann sollte deutlich sein daß ein derartiges Bezugspotential typischerweise ein Nullpotential ist, wobei dies jedoch nicht ausschlaggebend ist und ein anderes Bezugspotential als ein Nullpotential vorgesehen sein kann.
Ein Beispiel für einen EEPROM der vorliegenden Erfindung wird unter Verwendung von CMOS-Herstellungstechnologien auf einem gemeinsamen Chip hergestellt, auf welchem n- Kanal-MOS-Transistoren mit Verarmungswirkung und jeweils einer Schwellwertspannung von -2 bis -3 Volt (im folgenden als D-Typ-Transistoren bezeichnet), n-Kanal-MOS-Transistoren des Anreicherungstyps mit jeweils einer Schwellspannung von ungefähr 0,7 Volt (im folgenden als n-Kanal-Transistoren bezeichnet) und p-Kanal-MOS-Transistoren mit jeweils einer Schwellwertspannung von ungefähr -0,9 Volt (im folgenden als p-Kanal-Transistoren bezeichnet) verwendet werden.
Fig. 1 zeigt ein schematisches Blockdiagramm eines Beispiels eines EEPROMs in Übereinstimmung mit der vorliegenden Erfindung.
Fig. 2 umfaßt Fig. 2a und Fig. 2b, die zusammen zu lesen sind, und zeigt der einfacheren Darstellung halber nur die mit dem k-ten Eingabe-/Ausgabeanschluß I/Ok assoziierte Elemente: eine Speicherzellenanordnung 10, Eingabe- und Ausgabepuffer 26 und 28, einen Spaltendecodierer 30, eine Spaltenauswahlschaltung 32, ein Datenregister und einen Leseverstärker 12 sowie eine Übertragungstransistoranordnung 34-i, die mit der Speicherzellenanordnung 10 verbunden ist und einen Teil einer Blockauswahl-Steuerschaltung 18 bildet. Dabei ist zu beachten, daß die mit den verbleibenden Eingabe-/Ausgabeanschlüssen assoziierten Elemente mit denjenigen des Anschlusses I/Ok identisch sind.
Wie in Fig. 1 und 2 gezeigt, setzt sich die Speicherzellenanordnung 10 des vorliegenden EEPROMs aus NAND-Zellen NU zusammen, die in einer Matrix aus 1024 Zeilen und 2048 Spalten angeordnet sind, und umfaßt 1024 Speicherblöcke BK1 bis BK 1024, die in der Zeilenrichtung unterteilt sind. Jede NAND-Zelle setzt sich aus Speichertransistoren M1 bis M8 zusammen, deren Drain-Source-Pfade in Reihe zwischen der Source eines ersten Auswähltransistors ST1 und dem Drain eines zweiten Auswähltransistors ST2 verbunden sind. Die Gates des ersten und des zweiten Auswähltransistors ST1 und ST2 und die Steuergates der Speichertransistoren M1 bis M8 sind jeweils mit einer ersten und einer zweiten Auswählleitung SL1 und SL2 verbunden, die senkrecht zu den Bitleitungen BLk-1 und BLk-256 (k = 1, 2, ... 8) und Wortleitungen WL1 bis WL8 verlaufen. Die Speichertransistoren M1 bis M8 sind also an Schnittpunkten der Wortleitungen WL1 bis WL8 mit der Bitleitungen BLk-1 bis BLk-256 angeordnet. Die Drains der ersten Auswähltransistoren ST1 sind jeweils mit entsprechenden Bitleitungen verbunden, und die Sources der zweiten Auswähltransistoren ST2 sind mit einer gemeinsamen Sourceleitung CSL verbunden. Folglich umfaßt die Speicherzellenanordnung 10 insgesamt 1024 · 8 · 2048 (= 16777216) Speicherzellen, und jeder Speicherblock umfaßt insgesamt 8 · 2048 (= 16384) Speicherzellen. Die Speicherzellenanordnung 10 ist in acht Spaltenblöcke Bk (k = 1, 2, ... 8) unterteilt, die jeweils den Eingabe-/Ausgabe-Anschlüssen I/O1 bis I/O8 entsprechen, und jeder Spaltenblock weist 256 Bitleitungen oder Spaltenleitungen auf, die sich parallel zueinander in der Spaltenrichtung erstrecken. Jeder Spaltenblock umfaßt also insgesamt 256 Kbit (= 1024 · 256).
Die Speicherzellenanordnung 10 wird durch einen p-Wannenbereich in einem Halbleitersubstrat gebildet. Fig. 3 und 4 zeigen jeweils eine Draufsicht und eine Querschnittansicht einer der NAND-Zellen NU, welche die Speicherzellenanordnung 10 bilden.
Wie in Fig. 3 und 4 gezeigt, ist das Halbleitersubstrat 72 aus einem monokristallinen p- Siliziummaterial hergestellt, das in der (1,0,0)-Kristallausrichtung mit einer Störstellenkonzentration von ungefähr 7 · 10&supmin;&sup4; Atomen/cm³ geschnitten ist. Ein p-Wannenbereich 76 mit einer Störstellenkonzentration von ungefähr 2 · 10&supmin;&sup5; Atomen/cm³ ist mit einer Tiefe von ungefähr 4 um auf einer Hauptoberfläche 78 des Substrats 72 hergestellt. Der Wannenbereich 76 ist durch einen n-Wannenbereich 74 mit einer Tiefe von ungefähr 10 um und mit einer Störstellenkonzentration von ungefähr 5 · 10&supmin;&sup5; Atomen/cm³ umgeben. Schwer dotierte N-Bereiche 80 bis 92 sind auf der Hauptoberfläche 78 des Wannenbereichs 76 ausgebildet und voneinander jeweils durch Kanalbereiche 94 getrennt. Ein Teil des N&spplus;-Bereichs 80 ist ein Anschlußbereich, der über ein Kontaktloch 96 mit der Bitleitung BL aus einem Metallmaterial wie etwa Aluminium verbunden ist, welche sich über einer Isolationsschicht 112 erstreckt; und der andere Teil des N&spplus;-Bereichs 80 dient als Drainbereich für den ersten Auswähltransistor ST1. Die N&spplus;-Bereiche 82 bis 90 dienen als gemeinsame Source-Drain-Bereiche von zwei benachbarten der Transistoren ST1, M1 bis M8 und ST2. Ein Teil des N&spplus;-Bereichs 92 ist ein Sourcebereich des zweiten Auswähltransistors ST2, und der andere Teil des N&spplus;- Bereichs 92 dient als vergrabene gemeinsame Sourceleitung CSL. Die Leitung CSL kann jedoch eine Leiterschicht sein, die isoliert in der Isolationsschicht 112 ausgebildet ist und den N&spplus;-Bereich 92 des Transistors ST2 über ein Kontaktloch kontaktiert. Die Gateschichten 98 und 100 sind aus einem feuerfesten Metallsiliziummaterial wie etwa Wolframsilizium mit jeweils einer Dickte von 1500Å auf Gateisolationsschichten 102 mit einer Dicke von ungefähr 300Å ausgebildet, welche über den Kanalbereichen der ersten und zweiten Auswähltransistoren ST1 und ST2 liegen.
Schwimmende Gateschichten 104 aus einen polykristallinen Siliziummaterial sind isoliert mit einer Dicke von ungefähr 1500Å auf Gateisolationsschichten 106 mit einer Dicke von ungefähr 100Å ausgebildet, welche jeweils über den Kanalbereichen 94 der Speichertransistoren M1 bis M8 liegen. Steuergates aus demselben Material und mit derselben Dicke wie die Gateschichten 98 und 100 sind jeweils über den schwimmenden Gateschichten 104 ausgebildet, wobei dazwischen Zwischenisolationsschichten 100 wie etwa ONO-Isolationsschichten aus Silizium-, Siliziumdioxid- oder Nitridsiliziummaterialien mit einer Dicke von ungefähr 250Å ausgebildet sind. Die Gateschichten 98 und 100 und die Steuergateschichten 108 werden jeweils gemeinsam durch die ersten und zweiten Auswählleitungen SL1 und SL2 und die Wortleitungen WL1 bis WL8, d. h. durch Leiterschichten verwendet, die aus demselben Material wie die Gate- und Steuergateschichten 98, 100 und 108 ausgebildet sind. Die Gateschichten 98 und 100, die Steuergateschichten 108, die schwimmenden Gateschichten 104, die ersten und zweiten Auswählleitungen SL1 und SL2 und die Wortleitungen WL1 bis WL8 sind voneinander durch eine Isolationsschicht 112 aus isolierenden Materialien wie etwa Siliziumdioxid und einem BPSG oder einem PSG getrennt.
Die Bitleitung BL ist mit dem Kontaktbereich 80 über das Kontaktloch 96 verbunden und erstreckt sich in der Spaltenrichtung auf der Isolationsschicht 112. Der p-Wannenbereich 76 und der n-Wannenbereich 74 sind über Kontaktlöcher (nicht gezeigt) mit einer gemeinsamen Wannenelektrode 114 verbunden. Eine Löschspannung wird in einer Löschoperation an der Wannenelektrode 114 angelegt, und eine Bezugsspannung, d. h. ein Erdpotential wird in allen anderen Operationen als der Löschoperation, d. h. in den Programmier-, Programmierungs-Verifizierungs- und Leseoperationen an der Wannenelektrode 114 angelegt. Das Substrat 72 weist jedoch immer das Bezugspotential auf. Die Speicherzellenanordnung 10 kann auch auf einem p-Wannenbereich gebildet sein, der in einem monokristallinen n- Siliziumsubstrat ausgebildet ist.
Wie in Fig. 1 und 2 gezeigt, dient die Blockauswahl-Steuerschaltung 18 dazu, einen vorbestimmten Speicherblock aus den Speicherblöcken BK1 bis BK1024 auszuwählen und um Steuersignale zu Steuergateleitungen CGL1 bis CGL8 aus einer Gate-Steuerschaltung 20 zu Wortleitungen WL1 bis WL8 in dem ausgewählten Speicherblock in Übereinstimmung mit verschiedenen Operationsmodi wie etwa den Lösch-, Programmier-, Programmierungs- Verifizierungs- oder Lesemodi bereitzustellen. In Fig. 2a sind Übertragungstransistoranordnungen 34-i dargestellt, die einen Teil der Blockauswahl-Steuerschaltung 18 bilden. Jede der Übertragungstransistoranordnungen 34-i umfaßt Übertragungstransistoren BT1 bis BT10, um die ersten und zweiten Auswählgateleitungen SGL1-1 und SGL1-2 und die Steuergateleitungen CGL1 bis CGL8 jeweils mit den ersten und zweiten Auswählleitungen SL1 und SL2 und den Wortleitungen WL1 bis WL8 zu verbinden.
In Übereinstimmung mit einem Merkmal der dargestellten Ausführungsform der vorliegenden Erfindung macht die Blockauswahl-Steuerschaltung 18 die mit den nicht ausgewählten Speicherblöcken assoziierten Übertragungstransistoren in einer Löschoperation nicht leitend, um zu verursachen, daß die Wortleitungen in nicht ausgewählten Speicherblöcken schwimmend werden. In einer Programmieroperation macht die Blockauswahl-Steuerschaltung 18 den zweiten Transistor ST2 in einem ausgewählten Speicherblock leitend, um die Programmiersperrspannung von einer Sourceleitung-Steuerschaltung 22 zu Kanälen und Source- und Drainübergängen von Speichertransitoren im ausgewählten Speicherblock zu laden.
Fig. 5 zeigt ein schematisches Schaltungsdiagramm für eine Blockauswahl-Steuerschaltung 18, die mit einer Übertragungstransistoranordnung 34-i von Fig. 2a verbunden ist. Wenn zum Beispiel i = 2, werden die Leitungen SGL2-1, SGL2-2 und BSC2 von Fig. 5 jeweils mit den Leitungen SGL2-1, SGL2-2 und BSC2 der Übertragungstransistoranordnung 34-2 verbunden, die mit dem zweiten Speicherblock BK2 wie in Fig. 2a verbunden ist. Dabei ist zu beachten, daß Fig. 5 der einfacheren Darstellung halber nur eine einzige Schaltung zum Auswählen des i-ten Speicherblocks BKi zeigt und die Blockauswahl-Steuerschaltung von Fig. 5 für jeden der Speicherblöcke BK1 bis BK1024 als periphere Schaltung auf dem vorliegenden EEPROM-Chip residiert.
Wie in Fig. 5 gezeigt, ist das NAND-Gatter 120 ein Zeilendecodierer zum Empfangen von Adreßsignalen Pl, Ql und Rl und eines Rücksetzsignals Xd. Die Adreßsignale Pl. Ql und Rl sind Signale, die durch Zeilenadreßsignale von einem Vordecodierer (nicht gezeigt) zum Decodieren von Zeilenadreßsignalen A&sub1;&sub1;,A&sub1;&sub1; bis A&sub2;&sub0;,A&sub2;&sub0; vordecodiert sind, welche von einem Adreßpuffer zum Speichern einer Zeilenadresse a&sub1;&sub1; bis a&sub2;&sub0; von externen Adreßeingabeanschlüssen ausgegeben werden. Der Zeilendecodierer 120 stellt bei einer Auswahl einen logisch niedrigen Zustand von 0 Volt (im folgenden als "L"-Zustand oder "L"-Pegel bezeichnet) auf einer Leitung 122 bereit und gibt bei keiner Auswahl einen logisch hohen Zustand von 5 Volt (im folgenden als "H"-Zustand oder "H"-Pegel bezeichnet) aus. Zwei Eingabeanschlüsse des NAND-Gatters 124 sind jeweils mit der Leitung 122 und einem Signal BLK verbunden. Das Signal BLK ist ein Steuersignal, um die Wortleitungen WL1 bis WL8 vor oder nach den entsprechenden Operationen auf das Bezugspotential zu setzen, wie weiter unten ausführlicher erläutert wird. Der Ausgang des NAND-Gatters 124 ist mit der ersten Auswählgateleitung SGLi-1 und mit der Blockauswahl-Steuerleitung BSCi über einen Strompfad des D-Typ-Transistors 126 verbunden, um die Übertragung einer hohen Spannung zu verhindern. Das Gate des Transistors 126 ist mit einem Programmiersteuersignal PGM verbunden, um einen "L"-Zustand in einer Programmieroperation aufrechtzuerhalten. Eine Ladungspumpenschaltung 128 ist mit der Blockauswahl-Steuerleitung BSCi verbunden, um bei der Auswahl der Leitung BSCi eine Programmspannung Vpgm auf der Leitung BSCi durch das Pumpen eines Taktes φR in der Programmieroperation bereitzustellen. Die Ladungspumpenschaltung 128 ist eine bekannte Schaltung, die aus n-Kanal-Transistoren 130 und 132 und einem MOS-Kondensator 134 besteht.
Zwei Eingabeanschlüsse des NAND-Gatters 136 sind jeweils mit einem Löschsteuersignal ERA und der Leitung 122 verbunden. Ein Übertragungsgatter 148, das sich aus einem n- Kanal-Transistor 140 und einem p-Kanal-Transistor 142 zusammensetzt, ist zwischen dem Ausgang des NAND-Gatters 136 und einem Verbindungsknoten 146 verbunden. Das Gate des n-Kanal-Transistors 140 ist mit einem Steuersignal φ&sub6; verbunden, und das Gate des p- Kanal-Transistors 142 ist mit dem Komplementsignal von φ&sub6; über einen Inverter 138 verbunden. Der Strompfad des n-Kanal-Transistors 144 ist zwischen dem Knoten 146 und der Bezugsspannung verbunden, und das Gate ist mit einem Steuersignal φ&sub7; verbunden. Der Source-zu-Drain-Strompfad des D-Typ-Transistors 150, der die Übertragung einer hohen Spannung verhindert, ist zwischen dem Knoten 146 und der zweiten Auswählgateleitung SGLi-2 verbunden, und das Gate ist mit einem Steuersignal WE verbunden. Eine Ladungspumpenschaltung 152 mit demselben Aufbau wie die Schaltung 128 ist mit der zweiten Auswählgateleitung SGLi-2 verbunden, um eine Durchlaßspannung Vpas während der Programmieroperation vorzusehen, wenn die Leitung SGLi-2 ausgewählt ist.
Fig. 8c ist ein schematisches Schaltungsdiagramm zum Erzeugen der in Fig. 5 verwendeten Steuersignale φ&sub6; und φ&sub7;. In einer Löschoperation bzw. einem Löschmodus weisen φ&sub6; und φ&sub7; alle "L"-Zustände auf, und in einer später erläuterten NAND-Zellenladungsoperation ist φ&sub6; im "H"-Zustand und φ&sub7; im "L"-Zustand. In den Programmierungsverifizierungs- und Leseoperationen ist φ&sub6; im "H"-Zustand und ist φ&sub7; im "L"-Zustand.
Fig. 6 stellt eine von acht Steuergate-Steuerschaltungen dar, d. h. eine j-te Steuergate- Steuerschaltung, die eine Steuergate-Steuereinrichtung bildet und mit der j-ten Wortleitung verbunden ist. Die Ausgänge der Steuergate-Steuerschaltungen sind jeweils mit Steuergateleitungen CGL1 bis CGL8 verbunden, die jeweils über Übertragungstransistoranordnungen 34-i mit den Wortleitungen WL1 bis WL8 verbunden sind. Für eine Reduktion der Gesamtchipgröße wäre es vorteilhaft, wenn die Steuergate-Steuerschaltungen gemeinsam in einer peripheren Schaltung auf dem Chip vorgesehen wären, um die Wortleitungen eines ausgewählten Speicherblocks in Übereinstimmung mit verschiedenen Operationsmodi zu steuern.
Das in Fig. 6 gezeigte NAND-Gatter 154 ist ein Zeilendecodierer, der die Adreßsignale A&sub8;/A&sub8;, A&sub9;/A&sub9; und A&sub1;&sub0;/A&sub1;&sub0; vom Adreßpuffer (nicht gezeigt) empfängt. Der Decodierer 154 gibt einen "L"-Zustand aus, wenn die Leitung CGLj ausgewählt ist, und gibt einen "H"-Zustand aus, wenn dieselbe nicht ausgewählt ist. Die Ausgabe des Decodierers 154 und das Steuersignal PVF sind jeweils mit zwei Eingabeanschlüssen eines NOR-Gatters 173 verbunden. Ein Ausgabesignal φ&sub7; des NOR-Gatters 173 und dessen Komplementsignal φv über einen Inverter 174 sind zum Steuern eines Dreizustand-NAND-Gatters 158 und eines Verifizierungsspannungserzeugers 164 vorgesehen. Das Steuersignal PVF hält einen "L"-Zustand nur in einer Programmierungs-Verifizierungsoperation aufrecht. Das Steuersignal PVF bleibt also außer in der Programmierungs-Verifizierungsoperation in einem "H"-Pegel, wodurch das Signal φv auf einem "L"-Zustand gehalten wird, während das Signal φv, in einem "H"-Zustand gehalten wird. Wenn in der Programmierungs-Verifizierungsoperation die Leitung CGLj ausgewählt wird, nimmt φv den "H"-Zustand an und nimmt sein Komplement φv den "L"-Zustand an. Wenn dagegen die Leitung CGLj nicht ausgewählt wird, nimmt φv den "L"-Zustand an und nimmt φv, den "H"-Zustand an. Das NAND-Gatter 156 gibt jeweils die Ausgabe des Decodierers 154 und die Steuersignale DS und ERA ein. Die zwei Eingangsanschlüsse des Dreizustand- NAND-Gatters 158 sind jeweils mit einer Ausgabeleitung 160 des NAND-Gatters 156 und dem Steuersignal PGM verbunden. Das in Fig. 8b dargestellte Dreizustand-NAND-Gatter 158 wird in Antwort auf φv mit einem "L"-Pegel und φv mit einem "H"-Pegel aktiviert, während es bei φv mit einem "H"-Pegel und φv mit einem "L"-Pegel eine hohe Impedanz aufweist. So bleibt das NAND-Gatter 158 in der Programmierungs-Verifizierungsoperation nur dann in dem Zustand mit hoher Impedanz, wenn die Leitung CGLj ausgewählt ist. Der Ausgang des NAND-Gatters 158 ist mit einem Verbindungsknoten verbunden, mit welchem der Verifizierungsspannungserzeuger 164 verbunden ist.
Der Verifizierungsspannungserzeuger 164 umfaßt einen p-Kanal-Transistor 166 und n- Kanal-Transistoren 168, 170 und 172, deren Strompfade in Reihe zwischen der Stromversorgungsspannung Vcc und dem Bezugspotential geschaltet sind. Das Gate des p- Kanal-Transistors 166 ist mit einem Chip-Aktivierungssignal CE verbunden, und die Gates der Transistoren 168 und 170 sind mit dem Signal φv von den NOR-Gatters 173 verbunden. Der Drain und das Gate des Transistors 172 sind gemeinsam verbunden. Der Verifizierungsspannungserzeuger 164 wird durch φv mit dem "H"-Pegel nur in der Programmierungs-Verifizierungsoperation aktiviert, um eine Verifizierungsspannung von ungefähr 0,8 Volt am Verbindungsknoten 162 zu erzeugen. Zwischen dem Verbindungsknoten 162 und der Steuergateleitung CGLj ist der Source-zu-Drain-Strompfad des D-Typ-Transistors 176 verbunden, um die Übertragung einer hohen Spannung zu verhindern, wobei dessen Gate mit dem Steuersignal PGM verbunden ist.
Zwei Eingabeanschlüsse des NAND-Gatters 178 sind jeweils mit dem Ausgang des NAND- Gatters 156 und dem Takt φR von einem Ringoszillator (nicht gezeigt) verbunden. Zwischen dem Ausgang des NAND-Gatters 178 und dem Gate eines n-Kanal-Steuertransistors 182 ist eine Ladungspumpenschaltung 180 verbunden, welche denselben Aufbau wie die oben genannte Ladungspumpenschaltung aufweist. Der Drain und die Source des Transistors 182 sind jeweils mit der Programmierspannung Vpgm und der Steuergateleitung CGLj verbunden. Der Inverter 190 empfängt das Programmiersteuersignal PGM, und der Strompfad des D- Typ-Transistors 192 zum Verhindern der Übertragung einer hohen Spannung ist zwischen dem Ausgang des Inverters 190 und dem Gate des Transistors 182 verbunden, der mit dem Steuersignal PGM verbunden ist. Wie im folgenden erläutert wird, sieht eine Schaltung 196, die aus dem NAND-Gatter 178, der Ladungspumpenschaltung 180 und dem Steuertransistor 182 besteht, eine Einrichtung zum Vorsehen der Programmspannung Vpgm für die Steuergateleitung CGLj vor, wenn die Leitung CGLj durch Zeilenadreßsignale A&sub8;/A&sub8;, A&sub9;/A&sub9; und A&sub1;&sub0;/A&sub1;&sub0; in einem Programmiermodus ausgewählt wurde.
Zwei Eingangsanschlüsse des NOR-Gatters 188 sind jeweils mit dem Ausgang des NAND- Gatters 156 und dem Takt φR verbunden. Zwischen dem Ausgang des NOR-Gatters 188 und dem Gate eines n-Kanal-Steuertransistors 184 ist eine Ladungspumpenschaltung 186 verbunden. Der Drain und die Source des Transistors 184 sind jeweils mit der Durchlaßspannung Vpas und der Steuergateleitung CGLj verbunden. Zwischen einem Verbindungsknoten 202 und dem Gate des Transistors 184 ist der Strompfad des D-Typ-Transistors 194 zum Verhindern der Übertragung einer hohen Spannung verbunden, dessen Gate mit dem Steuersignal PGM verbunden ist. Wie im folgenden ausführlicher erläutert wird, sieht eine Schaltung 200, die das NOR-Gatter 188, die Ladungspumpenschaltung und den Transistor 184 umfaßt, eine Einrichtung zum Vorsehen der Durchlaßspannung Vpas an der Steuergateleitung CGLj vor, wenn die Leitung CGLj durch die Zeilenadreßsignale im Programmiermodus ausgewählt wird.
Fig. 7 zeigt ein schematisches Schaltungsdiagramm einer Sourceleitung-Steuerschaltung, die wie in Fig. 2a gezeigt gemeinsam mit der gemeinsamen Sourceleitung CSL verbunden ist. Die Sourceleitung-Steuerschaltung 22 umfaßt einen Inverter 204, dessen Eingangsanschluß mit dem Steuersignal PGM, einem D-Typ-Transistor 206, dessen Strompfad zwischen dem Ausgangsanschluß des Inverters 204 und der gemeinsamen Leitung verbunden ist und dessen Gate mit dem Steuersignal PGM verbunden ist, sowie eine Ladungspumpenschaltung, die mit der gemeinsamen Sourceleitung CSL verbunden ist. Die Ladungspumpenschaltung dient dazu, die gemeinsame Sourceleitung zu einer Programmiersperrschaltung Vpi im Programmiermodus zu erhöhen.
Der Eingabe-/Ausgabepuffer 16 umfaßt den Eingabepuffer 26 und den Ausgabepuffer 28, die jeweils mit Eingabe-/Ausgabeanschlüssen verbunden sind. Der mit jedem der Eingabe- /Ausgabeschlüsse I/O1 bis I/O8 verbundene Eingabepuffer 26 ist eine herkömmliche Schaltung zum Konvertieren eines Datenbytes (8 Bitdaten) zu CMOS-Daten und zum temporären Speichern derselben. Der Ausgabepuffer 28 ist eine herkömmliche Schaltung, die gleichzeitig aus den entsprechenden Spaltenblöcken ausgelesene 8 Bitdaten zu den entsprechenden Eingabe-/Ausgabeanschlüssen ausgibt.
Der Spaltendecodierer und die Auswählschaltung 14 von Fig. 2b umfassen den Spaltendecodierer 30 und die Spaltenauswählschaltung 32. Die mit jedem der Spaltenblöcke assoziierte Spaltenauswählschaltung 32 umfaßt Übertragungstransistoren T1 bis T256, deren Source-zu-Drain-Pfade jeweils mit einer gemeinsamen Busleitung CBLk und Leitungen DLk- 1 bis DLk-256 verbunden sind. Die Gates der Übertragungstransistoren T1 bis T256 sind jeweils mit parallelen Leitungen TL1 bis TL256 verbunden, die mit dem Spaltendecodierer 30 verbunden sind. Der Spaltendecodierer 30 wählt eine der Leitungen TL1 bis TL256 in Antwort auf Spaltenadreßsignale von Adreßpuffern (nicht gezeigt) aus, um die mit der ausgewählten Leitung verbundenen Übertragungstransistoren leitend zu machen.
Der Datenregister-/Leseverstärker 12 ist wie in Fig. 2b gezeigt zwischen den Leitungen DLK- 1 bis DLk-256 und den Bitleitungen BLk-1 bis BLk-256 verbunden, die mit dem entsprechenden Spaltenblock assoziiert sind. In Reihe zwischen den Bitleitungen BLk-1 bis BLk-256 und den Knoten 36 sind jeweils Drain-zu-Source-Pfade der D-Typ-Transistoren 38 und 40 verbunden. Die Gates der D-Typ-Transistoren 38 sind mit der Leistungsversorgungsspannung Vcc verbunden, um die Übertragung von hohen Spannungen zu verhindern, die auf den Bitleitungen BLk-1 bis BLK-256 in einer Blocklöschoperation induziert werden. Die Gates der D-Typ-Transistoren 40 sind mit einem Steuersignal φv verbunden, das während der Programmierung auf einem "H"-Pegel von ungefähr 5 Volt bleibt. Zwischen den Knoten 36 und den Knoten 42 sind jeweils Drain-zu-Source-Pfade der n-Kanal-Transistoren 44 verbunden. Die Gates der Transistoren 44 sind mit einer Steuerleitung SBL verbunden, die während der Programmierung im "H"-Pegel bleibt. Zwischen den Knoten 42 und den Knoten 46 sind jeweils Zwischenspeicher PBk-1 bis Pbk-256 verbunden, welche das Datenregister bilden, das hier als Seitenpuffer bezeichnet wird. Jeder der Latches umfaßt zwei kreuzgeschaltete Inverter. Die Zwischenspeicher PBk-1 bis PBk-256 dienen nicht nur als Seitenpuffer zum temporären Speichern von Daten, um die Daten in einer Programmieroperation gleichzeitig über entsprechende Bitleitungen in Speicherzellen zu schreiben, sondern auch als Verifizierungsdetektoren, um in einer Programmierungs-Verifizierungsoperation zu bestimmen, ob die Programmierung gut durchgeführt wurde, sowie als Leseverstärker zum Lesen und Verstärken von Daten auf Bitleitungen, die während einer Leseoperation aus Speicherzellen ausgelesen werden. Ein Dreizustand-Inverter 48 und ein n-Kanal-Transistor 49 sind parallel zwischen jedem der Knoten 42 und einer entsprechenden der Leitungen DLk-1 bis DLk-256 verbunden. Jeder Dreizustand-Inverter 48, der hier als getakteter CMOS- Inverter bezeichnet wird, wird durch ein Steuersignal φ&sub4; mit einem "H"-Pegel aktiviert, während er bei einem Signal φ&sub4; mit einem "L"-Pegel eine hohe Impedanz aufweist. So dient jeder der Inverter 48 als Pufferverstärker, der in Programmierungs-Verifizierungs- und Leseoperationen aktiviert wird. Die n-Kanal-Transistoren 49, deren Gates mit einem Steuersignal φ&sub5; verbunden sind, sind Übertragungstransistoren zum Übertragen von Eingabedaten zu den entsprechenden Zwischenspeichern PBk-1 bis PBk-256 während einer Programmieroperation. Der in der vorliegenden Ausführungsform verwendete Dreizustand- Inverter 48 ist in dem schematischen Schaltungsdiagramm von Fig. 8a dargestellt. Zwischen jedem der Knoten 46 und dem Bezugspotential sind seriell Strompfade der n-Kanal- Transistoren 50 und 52 verbunden. Die Gates der Transistoren 52 sind mit einem Steuersignal φ&sub2; verbunden, das während einer Verifizierungsperiode in einer Programmierungs-Verifizierungsoperation und während einer Leseperiode in einer Leseoperation im "H"- Pegel bleibt. Die Gates der Transistoren 50 sind jeweils mit den Knoten 36 verbunden, und die Drain-zu-Source-Pfade der n-Kanal-Transistoren 37 sind jeweils zwischen den Knoten 36 und dem Bezugspotential verbunden. Die Gates der Transistoren 37 sind gemeinsam mit einer Leitung DCB verbunden, an der ein Steuersignal angelegt wird, um die Bitleitungen nach dem Abschließen der Lösch- und Programmieroperationen zu entladen und um das Datenregister vor einer Leseoperation auf einen "L"-Zustand, d. h. auf "O"-Daten zu setzen.
Das Datenregister und der Leseverstärker 12 umfassen eine Konstantstromversorgungsschaltung 33, die in der vorliegenden Ausführungsform als Stromspiegel bezeichnet wird. Die Konstantstromversorgungsschaltung 33 umfaßt einen Bezugsteil 64, der während Programmierungs-Verifizierungs- und Leseoperationen aktiviert wird und während Lösch- und Programmieroperationen deaktiviert wird, und Stromversorgungsteile 66, die aus p-Kanal- Transistoren 54 bestehen, deren Drain-zu-Source-Pfade jeweils zwischen den Gates der Transistoren 50 und der Leistungsversorgungsspannung Vcc verbunden sind. Der Bezugsteil 64 umfaßt p-Kanal-Transistoren 56 und 58 und n-Kanal-Transistoren 60 und 62, um einen Bezug für die Stromversorgungstransistoren 54 vorzusehen. Die Source-zu-Drain-Pfade der p-Kanal-Transistoren 56 und 58 sind parallel zwischen der Leistungsversorgungsspannung Vcc und einer Leitung 68 verbunden, und das Gate des p-Kanal-Transistors 58 ist mit der Leitung 68 verbunden. Die Drain-zu-Source-Pfade der n-Kanal-Transistoren 60 und 62 sind in Reihe zwischen der Leitung 68 und dem Bezugspotential verbunden. Das Gate des n- Kanal-Transistors 60 ist mit einer Bezugsspannung Vref von ungefähr 2 Volt verbunden. Die Gates der Transistoren 56 und 62 sind mit einem Steuersignal φ&sub3; verbunden, und die Gates der Stromversorgungstransistoren 54 sind mit der Leitung 68 verbunden. Während der Programmierungs-Verifizierungs- und Leseoperationen dienen die mit dem Bezugsteil 64, das durch das Steuersignal φ&sub3; aktiviert wird, verbundenen Stromversorgungstransistoren 54 dazu, einen konstanten Strom von ungefähr 4 uA für die Bitleitungen BLk-1 bis BLk-256 vorzusehen.
Eine in Fig. 1 gezeigte Programmierungs-Bestimmungsschaltung 24 ist über Leitungen 70 mit den Leitungen DLk-1 bis DLk-256 von Fig. 2b verbunden, um zu bestimmen, ob jeder programmierte Speichertransistor in einer Programmierungs-Verifizierungsoperation den Bereich der gewünschten Schwellwertspannungen erreicht.
Fig. 9 zeigt ein schematisches Schaltungsdiagramm der Programmierungs-Bestimmungsschaltung 24. Dabei ist zu beachten, daß der Schaltungsaufbau von Fig. 9a ein Teil der Programmierungs-Bestimmungsschaltung 24 ist, der mit dem k-ten Spaltenblock CBk verbunden ist, wobei acht den entsprechenden Spaltenblöcken entsprechende Schaltungen als eine periphere Schaltung auf dem Chip des EEPROMs vorgesehen sind. Eine in Fig. 9b gezeigte Schaltung ist eine Summenschaltung zum Durchführen einer Summenfunktion, um einen "L"-Pegel vorzusehen, wenn eines der Signale FP1 bis FP8 einen "L"-Pegel aufweist. Wie in Fig. 9 gezeigt, sind die Drain-zu-Source-Pfade der n-Kanal-Transistoren 212 bis 216 parallel zwischen einer Leitung 210 und dem Bezugspotential verbunden, und sind die Gates der Transistoren 212 bis 216 jeweils mit den Leitungen 70 von Fig. 2b verbunden. Die Strompfade der p-Kanal-Transistoren 218 und des D-Typ-Transistors 220 sind in Reihe verbunden, und das Gate des Transistors 218 ist mit einem Steuersignal SUP verbunden, das während einer Programmierungs-Verifizierungsoperation im "L"-Pegel bleibt, während das Gate des Transistors 220 mit der Leitung 210 verbunden ist. Die Transistoren 212 bis 220 bilden ein NOR-Gatter 234. Zwei Eingangsanschlüse des NOR-Gatters 222 sind jeweils mit der Leitung 210 und einem Steuersignal SFP verbunden, das einen "L"-Zustand nur bei einer Verifizierungsprüfung annimmt. Der Eingang eines Inverters 224 ist mit dem Ausgang des NOR-Gatters 222 verbunden, und der Ausgangsanschluß des Inverters 224 gibt FPk aus. Die Summenschaltung 236 von Fig. 9b umfaßt ein NAND-Gatter 226, das mit den Leitungen FP1 bis FP4 verbunden ist, ein NAND-Gatter 228, das mit den Signalen FP5 bis FP8 verbunden ist, und ein NOR-Gatter 230, das mit den Ausgängen der NAND-Gatter 226 und 228 verbunden ist.
Mit Bezug auf die Zeitdiagramme von Fig. 10 bis 12 werden im folgenden Operationen und Merkmale der ersten in Fig. 1 bis 9 gezeigten Ausführungsform erläutert.

Blocklöschmodus

In einem Blocklöschmodus sind das Datenregister und der Leseverstärker 12, der Spaltendecodierer und die Auswählschaltung 14, der Eingabe-/Ausgabepuffer 16 und die Programmierungs-Bestimmungsschaltung 14 alle im Aus-Zustand. Insbesondere wird der Spaltendecodierer 30 von Fig. 2b zurückgesetzt, um die Übertragungstransistoren T1 bis T256 nichtleitend zu machen. Die Steuersignale φ&sub1; bis φ&sub5; und die Signale auf den Leitungen DCB und SBL werden im "L"-Zustand gehalten, so daß das Datenregister und der Leseverstärker 12 nicht leitend werden. Das Steuersignal SUP von Fig. 9a wird im "H"-Zustand gehalten, und die Programmierungs-Bestimmungsschaltung 24 ist deshalb nicht leitend. Die Sourceleitung- Steuerschaltung 22 sieht einen "L"-Zustand - d. h. das Bezugspotential von 0 Volt - auf der gemeinsamen Sourceleitung CSL vor, weil PGM im "H"-Pegel bleibt.
Im folgenden wird auf das Zeitdiagramm von Fig. 10 Bezug genommen, wobei angenommen werden soll, daß ein gleichzeitiges Blocklöschen der in den Speichertransistoren im Speicherblock BK1 gespeicherten Daten vorgenommen wird.
Das Zeitintervall zwischen t&sub1; und t&sub2; ist eine Periode zum Entladen aller Wortleitungen WL1 bis WL8 auf das Bezugspotential. Während dieser Periode behält das NAND-Gatter 124 von Fig. 5 den "H"-Pegel, weil das Steuersignal BLK den "L"-Pegel aufweist, und leitet der D-Typ- Transistor 126, weil PGM den "H"-Pegel aufweist. Die Blockauswähl-Steuerleitung BSCi bleibt also im "H"-Pegel von 5 Volt. Zu diesem Zeitpunkt weist die Ladungspumpenschaltung 128 einen nicht-leitenden Zustand auf. Folglich behalten in dieser Periode alle Blockauswähl- Steuerleitungen BSC1 bis BSC1024 das Potential von 5 Volt. Da andererseits in dieser Periode die Steuersignale PVF und PGM die "H"-Pegel behalten und das Steuersignal ERA den "L"-Pegel aufweist, bleiben die Ausgaben des NAND-Gatters 156 und der Dreizustand- NAND-Gatter 158 jeweils im "H"-Pegel und im "L"-Pegel. Zu diesem Zeitpunkt weist der Dreizustand-Inverter 164 einen Zustand hoher Impedanz auf. Deshalb bleibt die Steuergateleitung CGLj im "L"-Pegel von 0 Volt über den angeschalteten D-Typ-Transistor 176. Folglich behalten alle Steuergateleitungen CGL1 bis CGL8 währen dieser Periode den "L"-Pegel. Die Übertragungstransistoren BT1 bis BT10 werden alle durch das Potential der Blockauswähl- Steuerleitungen BSC1 bis BSC1024 angeschaltet, und die Wortleitungen WL1 bis WL8 werden alle auf das Bezugspotential entladen.
Die Zeitdauer zwischen t&sub2; und t&sub3; ist eine Periode zum Löschen aller Speicherzellen in nur einem ausgewählten Speicherblock. Zum Zeitpunkt t&sub3; empfängt der Decodierer 120 die Adreßsignale Pl. Ql und Rl, die alle "H"-Pegel aufweisen, um den Speicherblock BK1 auszuwählen, weshalb die Ausgabe des Decodierers 120 auf den "L"-Pegel sinkt. Deshalb steigt die Ausgabe des NAND-Gatters 124 zum "Hu-Pegel. Folglich behält die Blockauswähl- Steuerleitung BSC1 für den ausgewählten Speicherblock BK1 während der Periode zwischen t&sub2; und t&sub3; das Potential von 5 Volt. Die mit den nicht ausgewählten Speicherblöcken BK2 bis BK1024 assoziierten Decodierer 120 geben jedoch weiterhin "H"-Pegel aus, weil wenigstens eines der Adreßsignale Pl. Ql und Rl den "L"-Pegel aufweist. Folglich gehen die mit den nicht ausgewählten Speicherblöcken assoziierten Blockauswähl-Steuerleitungen BSC2 bis BSC1024 zu dem Bezugspotential von 0 Volt über. Die Übertragungstransistoren in der Übertragungstransistoranordnung 34-1 werden also alle angeschaltet, und die Wortleitungen WL1 bis WL8 im Speicherblock BK1 gehen zum Bezugspotential über. Da jedoch die mit den nicht ausgewählten Speicherblöcken BK2 bis BK1024 verbundenen Übertragungstransistoranordnungen 34-2 bis 3-1024 alle ausgeschaltet sind, gehen die damit assoziierten Wortleitungen zu schwimmenden Zuständen über.
Zum Zeitpunkt t&sub2; wird die Löschspannung Vera von ungefähr 20 Volt am p-Wannenbereich 76 und am n-Wannenbereich 74 über die Wannenelektrode 114 von Fig. 4 angelegt. Während des Zeitintervalls zwischen t&sub2; und t&sub3;, d. h. während einer Zeitperiode von ungefähr 10 ms sammeln die schwimmenden Gates der Speichertransistoren in dem ausgewählten Speicherblock BK1 Löcher aufgrund eine F-N-Tunnelung, die durch das Anlegen der Löschspannung Vera an den Kanal-, Source- und Drainbereichen und der Bezugsspannung an den Steuergates erzeugt wird. Es werden also alle Speichertransistoren im Speicherblock BK1 zu D-Typ-Transistoren mit Schwellwertspannungen von ungefähr -3 Volt umgewandelt. Das heißt, daß alle Speichertransistoren im Speicherblock BK1 zu Daten mit dem Binärwert 0 gelöscht werden.
Weil jedoch zum Zeitpunkt t&sub2;, wenn die Löschspannung Vera an dem p-Wannenbereich und den n-Wannenbereichen 76 und 74 über die Wannenelektrode 114 angelegt wird, die Wortleitungen in nicht ausgewählten Speicherblöcken BK2 bis BK1024 schwimmende Zustände aufweisen, werden die Wortleitungen durch eine kapazitive Kopplung im wesentlichen auf die Löschspannung Vera aufgeladen. Die aufgeladene Spannung der Wortleitungen in den nicht ausgewählten Speicherblöcken reduziert also das elektrische Feld zwischen dem Kanalbereich und dem Steuergate jedes Speichertransistors ausreichend, so daß ein Löschen verhindert werden kann. Die Erfinder haben festgestellt, daß Wortleitungen in nicht ausgewählten Speicherblöcken um 80 bis 90 Prozent der Löschspannung Vera aufgeladen werden, wobei die Daten der programmierten Speichertransistoren in den nicht ausgewählten Speicherblöcken weder zerstört noch beeinflußt werden. Es ist also bei dem Blocklöschen der vorliegenden Erfindung nicht erforderlich, die Programmiersperrspannung von einer Spannungserhöhungsschaltung an Wortleitungen in den nicht ausgewählten Speicherblöcken anzulegen, wodurch eine Reduktion des Leistungsverbrauchs und eine Reduktion der auf dem Chip eingenommenen Fläche erreicht werden kann. Weiterhin weist die vorliegende Ausführungsform den Vorteil auf, daß bei einer Chipoberfläche mit einer festgelegten Größe die effektive Fläche der Speicheranordnung vergrößert wird, während die Fläche der peripheren Schaltung reduziert wird. Daraus resultiert eine Erhöhung der Speicherkapazität des EEPROMs.
In der oben beschriebenen Blocklöschoperation wird die an der Wannenelektrode 114 angelegte Löschspannung mit den schwimmenden Wortleitungen wie mit den schwimmenden Bitleitungen gekoppelt. Die Bitleitungen werden also in der Blocklöschoperation zu der Löschspannung von ungefähr 20 Volt aufgeladen. Um eine spannungsinduzierte Belastung der Transistoren 40 von Fig. 2b aufgrund der aufgeladenen Löschspannung zu verhindern, sind D-Typ-Transistoren 38, deren Gates mit der Leistungsversorgungsspannung Vcc verbunden sind, zwischen den Bitleitungen BLk-1 bis BLk-256 und den Transistoren 40 verbunden.
Während der Blocklöschoperation zwischen t&sub2; und t&sub3; behält die erste Auswählleitung SL1 des ausgewählten Speicherblocks BK1 ein Potential von ungefähr 4,3 Volt, und die zweite Auswählleitung SL2 des Blocks BK1 ist in einem schwimmenden Zustand, weil die Steuersignale φ&sub6; und φ&sub7; "L"-Pegel aufweisen, so daß die Transistoren 140 bis 144 nicht leitend gemacht werden. Der schwimmende Zustand der zweiten Auswählleitung SL2 verhindert das Fließen eines Stroms über die Leitung SL2 von der Wannenelektrode 114, wenn einer oder mehrere der zweiten Auswähltransistoren ST2 ausfallen. Die Spannungsbeziehungen von wichtigen Teilen der ausgewählten und nicht ausgewählten Speicherblöcke während der Blocklöschoperation können wie in der folgenden TABELLE 1 zusammengefaßt werden. TABELLE 1
Die in Fig. 10 gezeigte Zeitperiode zwischen t&sub3; und t&sub5; ist eine Periode zum Entladen der geladenen Spannung in Bitleitungen und Wortleitungen. Zum Zeitpunkt t&sub3; schließt die Blocklöschoperation ab und die Löschspannung Vera geht zu dem Bezugspotential über, während die Steuersignale WE und ERA zu "H"-Zuständen übergehen. Zwischen t&sub3; und t&sub4; bleibt die Ausgabe des NAND-Gatters 156 auf dem "H"-Pegel, weil das Steuersignal DS den "L"-Pegel aufweist. Die Ausgabe des NAND-Gatters 158 geht also zum "L"-Pegel über, weil das Steuersignal PGM den "H"-Pegel aufweist. Folglich behalten die Steuergateleitungen CGL1 bis CGLB zwischen t&sub3; und t&sub4; die "L"-Pegel. Während dieser Periode bleibt die Ausgabe des NAND-Gatters 124 von Fig. 5 auf dem "H"-Pegel, weil das Steuersignal BLK den "L"-Pegel aufweist. Alle Blockauswähl-Steuerleitungen BSC1 bis BSC1024 gehen also zu einem Potential von 5 Volt über. Folglich werden alle Übertragungstransistoren BT1 bis BT10 angeschaltet, und alle Wortleitungen WL1 bis WL8 werden auf das Bezugspotential entladen. Andererseits werden auch die ersten und die zweiten Auswählleitungen SL1 und SL2 auf ein Potential von 5 Volt entladen.
Zum Zeitpunkt t&sub3; geht die Leitung DCB zum "H"-Pegel über, und auch φ&sub1; geht zum "H"-Pegel über. Die in den Bitleitungen geladene Spannung entlädt sich also über die in Fig. 2b gezeigten Transistoren 37 zum "L"-Pegel.
Zum Zeitpunkt t&sub4; gehen die Steuersignale BLK und DS zu "H"-Pegeln über und geht Xd zum "L"-Pegel über. Das NAND-Gatter 120 von Fig. 5 geht deshalb zum "H"-Pegel über, und die ersten und zweiten Gateleitungen SGLi-1 und SGLi-2 sowie die Blockauswähl-Steuerleitungen BSCi gehen zum Bezugspotential über.

Programmiermodus

Der vorliegende EEPROM führt eine Datenladeoperation durch, um über die Eingabe-/Ausgabeanschlüsse in die Datenzwischenspeicher PBk-1 bis PBk-256 eingegebenen Daten vor einer Programmieroperation und nach einer Löschoperation zu speichern:
Die Datenladeoperation wird vor einem Zeitpunkt t&sub1; in Fig. 11 durchgeführt. Während der Datenladeoperation bleiben die Steuersignale Xd, φ&sub2;, φ&sub3; und φ&sub4;, die Programmierspannung Vpgm, die Durchlaßspannung Vpas, der p-Wannenbereich 76, die Programmiersperrspannung Vpi und die Leitungen SBL und DCB auf "L"-Pegeln, und die Steuersignale, WE, PGM, SLE, BLK, DS, ERA, PVF, SUP, φR, φ&sub5; und φ&sub1; bleiben auf "H"-Pegeln. Weil, wie in Fig. 5 zu erkennen ist, Xd den "L"-Pegel aufweist und BLK, ERA, SLE, WE und PGM alle "H"-Pegel aufweisen, werden die Übertragungstransistoranordnungen 34-1 bis 34-1024 nicht leitend gemacht. Weil die Leitung SBL den "L"-Pegel aufweist, wird die Verbindung der Datenzwischenspeicher PBk-1 bis PBk-256 zu den Bitleitungen BLk-1 bis BLk-256 gesperrt. Die Konstantstromschaltung 33 und die Dreizustand-Inverter 48 von Fig. 2b weisen nicht leitende Zustände auf, weil die Signale φ&sub3; und φ&sub4; "L"-Pegel aufweisen.
Adreßeingaben zu externen Adreßeingabeanschlüssen setzen sich aus einer Zeilenadresse a&sub8; bis a&sub2;&sub0; und einer Spaltenadresse a&sub0; bis a&sub7; zusammen. Die Zeilenadresse aß bis a&sub2;&sub0; wird eingegeben, um während der Datenladeoperation einen Speicherblock und eine Wortleitung auszuwählen, um gleichzeitig Daten auf allen Bitleitungen in Speicherzellen zu schreiben, d. h. ein Seitenprogramm in der Programmieroperation nach dem Abschluß der Datenladeoperation durchzuführen. Die Spaltenadresse a&sub0; bis a&sub7; ist ein Adreßsignal mit 256 Zyklen während der Datenladeoperation. Der Spaltendecodierer 30 von Fig. 2b antwortet auf die Spaltenadresse von 256 Zyklen auf der Basis des Hin- und Herschaltens eines externen Schreibaktivierungssignals WEx, indem er aufeinanderfolgend die Übertragungstransistoren T1 bis T256 leitend macht. Gleichzeitig gibt der Eingabepuffer 26 in Entsprechung zu den Spaltenblöcken sequentiell in die entsprechenden Eingabe-/Ausgabeanschlüsse eingegebene Daten in Antwort auf das Hin- und Herschalten von WEx aus. So werden Ausgabedaten aus den entsprechenden Eingabepuffern 26 über sequentiell angeschaltete Übertragungstransistoren T1 bis T256 und entsprechende Übertragungstransistoren 49 sequentiell in den Datenzwischenspeichern PBk-1 bis Pbk-256 gespeichert.
Nach der oben beschriebenen Datenladeoperation wird die Programmieroperation gestartet. Ein kennzeichnendes Merkmal der vorliegenden Erfindung besteht darin, daß die Programmieroperation eine NAND-Zellenaufladeoperation umfaßt.
Der einfacheren Darstellung der Programmieroperation halber wird angenommen, daß die in den Datenzwischenspeichern gespeicherten Daten in Speichertransistoren M&sub4; geschrieben werden sollen, die mit einer Wortleitung WL4 im Speicherblock BK1 verbunden sind.
Die Programmieroperation wird während der Zeitperiode zwischen t&sub1; und t&sub3; wie in Fig. 11 gezeigt durchgeführt. Während dieser Periode bleiben der p-Wannenbereich 76, die Signale WE, PGM, φ&sub2;, φ&sub5;, φ&sub4;, und φ&sub5; und die Leitung DCB auf "L"-Pegeln, während die Signale Xd, BLK, DS, ERA und φ&sub1; und die Leitung SBL alle "H"-Pegel aufweisen. Der Takt φR, die Programmspannung Vpgm (= 18 Volt), die Durchlaßspannung Vpas (= 10 Volt) und die Programmiersperrspannung Vpi (= 7 Volt) werden während dieser Periode zugeführt. Andererseits wird die Zeilenadresse a&sub8; bis a&sub2;&sub0;, die während der oben beschriebenen Datenladeoperation eingegeben wird, im Adreßpuffer (nicht gezeigt) zwischengespeichert. Die Adreßsignale Pl. Ql und Rl, die durch die Vordecodierungs-Adreßsignale A&sub1;&sub1;, A&sub1;&sub1;. bis A&sub2;&sub0;, A&sub2;&sub0; der zwischengespeicherten Adresse erzeugt werden, werden zu dem Decodierer 120 von Fig. 5 eingegeben. Die Adreßsignale A&sub8;, A&sub8; bis A&sub1;&sub0;, A&sub1;&sub0; der zwischengespeicherten Adresse werden in den Decodierer 154 von Fig. 6 eingegeben.
Zum Zeitpunkt t&sub1; geht das Steuersignal Xd zum "H"-Pegel über und die Adreßsignale Pl. Ql und Rl, welche den Speicherblock BK1 auswählen, werden in das NAND-Gatter 120 von Fig. 5 eingegeben. Dann geht die Ausgabe des Gatters 120 zum "L"-Pegel über, und die Ausgaben der NAND-Gatter 124 und 136 gehen zu "H"-Pegeln über. Die erste Auswählgateleitung SCL1-1 geht also zu einem Potential von 5 Volt über, und die Blockauswähl-Steuerleitung BSC1 wird durch die Pumpoperation der Ladungspumpenschaltung 128 zu der Programmierspannung Vpgm von 18 Volt erhöht. Andererseits wird die zweite Auswählgateleitung SGL1-2 durch die Pumpoperation der Ladungspumpenschaltung 152 zu der Durchlaßspannung Vpas von 10 Volt erhöht, weil über die Übertragungstransistoren 140, 142 und 150 ein "H"-Pegel übertragen wird. Jeder mit den nicht ausgewählten Speicherblöcken BK2 bis BK1024 assoziierte Decodierer 120 geht zum "H"-Pegel über, und die Ausgabe jedes entsprechenden NAND-Gatters 124 geht zum "L"-Pegel über. Deshalb gehen die nicht ausgewählten Blockauswähl-Steuerleitungen BSC2 bis BSC1024 zu einem Bezugspotential von 0 Volt über.
Zum Zeitpunkt t, geht das Programmiersteuersignal PGM zum "L"-Pegel über, und die gemeinsame Sourceleitung CSL, welche die Ausgangsleitung der Sourceleitung-Steuerschaltung 22 von Fig. 7 ist, wird auf die Programmsperrschaltung Vpi erhöht. Das heißt, wenn PGM zum "L"-Pegel übergeht, geht die gemeinsame Quellenleitung CSL zu dem absoluten Wert - z. B. 2 bis 3 Volt - der Schwellwertspannung des D-Typ-Transistors 206 über und wird dabei durch die Ladungspumpenschaltung 208 zu der Programmiersperrspannung Vpi erhöht.
Da wie zuvor genannt die Adreßsignale A&sub8;, A&sub8;, bis A&sub1;&sub0;, A&sub1;&sub0;, welche die Wortleitung WL4 auswählen, in der vorhergehenden Datenladeoperation in den Decodierer 154 von Fig. 6 eingegeben wurden, weist die Ausgabe des mit CGL4 assoziierten Decodierers 154 den "L"-Pegel auf und weisen die Ausgaben der mit den nicht ausgewählten Wortleitungen WL1 bis WL3 und WL5 bis WL8 assoziierten Decodierer 154 "H"-Pegel auf. Deshalb weist die Ausgabe des mit der ausgewählten Wortleitung WL4 assoziierten NAND-Gatters 156 den "H"-Pegel auf, während die Ausgabe der mit den nicht ausgewählten Wortleitungen assoziierten NAND-Gatter 156 "L"-Pegel aufweisen. Zum Zeitpunkt t, wird der Takt φR erzeugt. Dann geben das NAND-Gatter 178 und das NOR-Gatter 188, die mit der ausgewählten Wortleitung WL4 assoziiert sind, jeweils den Takt φR und den "L"-Pegel aus, um die Programmier spannung Vpgm auf der ausgewählten Steuergateleitung CGL 4 vorzusehen. Im Gegensatz dazu gegen die mit den nicht ausgewählten Wortleitungen assoziierten NOR-Gatter 188 den Takt φR aus, um die Durchlaßspannung Vpas auf den nicht ausgewählten Steuergateleitungen CGL1 bis CGL3 und CGL5 bis CGL8 vorzusehen.
Zum Zeitpunkt t&sub1; geht die Leitung SBL zum "H"-Pegel über. Die Übertragungstransistoren von Fig. 2b werden also alle angeschaltet, um die in den Zwischenspeichern PBk-1 bis PBk- 256 gespeicherten Daten zu entsprechenden Bitleitungen BLk-1 bis BLk-256 zu übertragen. Alle Speichertransistoren des ausgewählten Speicherblocks BK1 wurden im vorhergehenden Blocklöschmodus zu "L"-Pegeln - d. h. zu logischen "0"-Daten - gelöscht. In der Datenladeoperation nach einem Blocklöschmodus wurden in Speichertransistoren entsprechenden Zwischenspeichern, die "H"-Pegel - d. h. logische "1"-Daten - schreiben sollen, jeweils "L"- Pegel - d. h. logische "0"-Daten - gespeichert, während in den Speichertransistoren entsprechenden Zwischenspeichern, die "L"-Pegel - d. h. logische "0"-Daten - schreiben - sollen, jeweils "H"-Pegel - d. h. logische "1"-Daten - gespeichert. Der einfacheren Darstellung halber soll angenommen werden, daß logische "1"-Daten in einen Speichertransistor 240 geschrieben werden, der mit der ausgewählten Wortleitung WL4 und der Bitleitung BL1- 2 des Speicherblocks BK1 im ersten Spaltenblock CB1 von Fig. 2a verbunden ist, während logische "0"-Daten in die verbleibenden Speichertransistoren geschrieben werden, die mit der Wortleitung WL4 verbunden sind. Dann weist der Zwischenspeicher PB1-2 bereits gespeicherte logische "0"-Daten auf, während die verbleibenden Zwischenspeicher bereits in der Datenladeoperation gespeicherte logische "1"-Daten aufweisen. Nach dem Zeitpunkt t&sub1; veranlaßt der leitende Zustand der Übertragungstransistoren 44, daß die Bitleitung BL1-2 zum "L"-Pegel übergeht und die verbleibenden Bitleitungen zu "H"-Pegeln von 5 Volt übergehen.
Folglich ist die Übertragungstransistoranordnung 34-1 von Fig. 2a während der Zeitdauer zwischen t&sub1; und t&sub2; leitend, und halten die ersten und zweiten Auswählleitungen SL1 und SL2 in dem ausgewählten Speicherblock BK1 jeweils 5 Volt und Vpas (= 10 Volt), während die ausgewählte Wortleitung WL4 und die nicht ausgewählten Wortleitungen WL1 bis WL3 und WL5 bis WL8 jeweils Vpgm (= 18 Volt) und Vpas halten. Weil die gemeinsame Sourceleitung CSL während der Programmieroperation die Programmiersperrspannung Vpi (= 7 Volt) hält, werden der zweite Auswähltransistor ST2 und die Speichertransistoren M1 bis M8 im Block BK1 alle angeschaltet, und der erste Auswähltransistor 242, der mit der Bitleitung BL1-2 verbunden ist, wird angeschaltet, während die verbleibenden ersten Auswähltransistoren mit Ausnahme des Transistors 242 in Block BK1 ausgeschaltet werden. So werden die Strom pfade von Speichertransistoren in der NAND-Zelle einschließlich des Speichertransistors 140 mit der Bitleitung BL1-2 verbunden, und die Kanäle der Speichertransistoren und des entsprechenden Übergangskondensators der Sources und Drains werden auf ein Bezugspotential von 0 Volt entladen. Die ersten Auswähltransistoren ST1, die mit den Speichertransistoren verbunden sind, welche logisch "0"-Daten schreiben sollen, werden jedoch ausgeschaltet, und die Kanäle der Speichertransistoren in den assoziierten NAND-Zellen und die entsprechenden Übergangskondensatoren der Sources und Drains werden auf die Programmiersperrspannung Vpi (= 7 Volt) geladen. Während der Zeitdauer von ungefähr 100 us zwischen t&sub1; und t&sub2; wird also eine mit den auf "0"-Daten programmierten Speichertransistoren assoziierte NAND-Zellenladungsoperation durchgeführt.
Wie in Fig. 11 gezeigt, ist die Zeitdauer zwischen t&sub2; und t&sub3;, d. h. die Periode von ungefähr 2 ms eine Periode zum Durchführen einer Programmierung. Zum Zeitpunkt t&sub2; geht das Signal SLE zum "H"-Pegel über, und wie in Fig. 8c gesehen werden kann, geht φ&sub6; vom "H"-Pegel zum "L"-Pegel über, während φ&sub7; vom "L"-Pegel zum "H"-Pegel übergeht. Die Transistoren 144 in Fig. 5 werden also eingeschaltet, wodurch veranlaßt wird, daß alle zweiten Gateleitungen SGL1-2 mit dem Bezugspotential verbunden werden. Es werden also alle zweiten Auswähltransistoren ST2 in dem ausgewählten Speicherblock BK1 abgeschaltet. Während dieser Periode wird die Programmierspannung Vpgm von ungefähr 18 Volt an der Wortleitung WL-4 im zweiten Speicherblock BK1 angelegt, während an der Source, dem Drain und dem Kanal des Speichertransistors 240 jeweils 0 Volt angelegt werden. Dabei werden in dem schwimmenden Gate des Transistors 240 aufgrund der F-N-Tunnelung Elektronen akkumuliert, welche veranlassen, daß der Transistor 240 in einen Transistor des Anreicherungstyps mit einer Schwellwertspannung von ungefähr 0,8 Volt gewandelt wird. Weil jedoch die Übergangskondensatoren der Sources und Drains der Speichertransistoren mit Ausnahme des Transistors 240 und deren Kanäle auf die Programmsperrspannung Vpi geladen werden, wird das Injizieren von Elektronen in die schwimmenden Gates dieser Transistoren verhindert, so daß diese Transistoren als Transistoren mit Verarmungswirkung verbleiben, die logische "0"- Daten speichern. Das heißt, daß die mit den auf logische "0"-Daten programmierten Speicherzellen assoziierten NAND-Zellen bezüglich einer Verbindung mit entsprechenden Bitleitungen durch die oben beschriebene NAND-Zellenladung gesperrt werden, so daß sie nicht schreiben können.
Die oben erläuterten Spannungsbeziehungen von wichtigen Teilen während der NAND- Zellenladung und der Programmieroperation können wie in der folgenden Tabelle 2 zusammengefaßt werden. TABELLE 2
Die Zeitperiode zwischen t&sub3; und t&sub5;, d. h. die Periode von 500 ns ist eine Periode zum Entladen der erhöhten Spannung in den Bitleitungen und den Wortleitungen. Zum Zeitpunkt t&sub3; gehen die Steuersignale WE und PGM und die Leitung DCB zu "H"-Pegeln über, und die Steuersignale BLK und DS, die Spannungen Vpgm, Vpas und Vpi und die Leitung SBL gehen zu "L"-Pegeln von 0 Volt über. Der Takt φR stoppt mit dem Pulsen und wird zum Zeitpunkt t&sub3; mit dem "H"-Pegel fixiert. Andererseits halten während dieser Periode φ&sub1;, den "H"-Pegel und φ&sub2; und φ&sub3; den "L"-Pegel. Die Sourceleitung-Steuerschaltung 22 gibt also das Bezugspotential auf der gemeinsamen Sourceleitung CSL aus. Die Steuergateleitungen CGL1 bis CGL8 von Fig. 6 gehen zu einem Potential von 0 Volt über, und die Blockauswähl-Steuerleitungen BSC1 bis BSC1024 von Fig. 5 gehen zu einem Potential von 5 Volt über. Daraus resultiert, daß alle Wortleitungen auf das Bezugspotential entladen werden. Zum Zeitpunkt t&sub4; geht Xd zum "L"-Pegel über und gehen BLK und DS zu "H"-Pegeln über. Während der Zeitperiode zwischen t&sub4; und t&sub5; gehen also die Blockauswähl-Steuerleitungen BSC1 und die ersten und zweiten Auswählgateleitungen SGL1-1 und SGL1-2 zum Bezugspotential über. Weil andererseits die Leitung DCB und das Signal φ&sub1; während der Zeitperiode t&sub3; und t&sub5; "H"-Pegel aufweisen, werden die erhöhten Spannungen auf den Bitleitungen über die Transistoren 37 auf das Bezugspotential entladen. Zum Zeitpunkt t&sub5; geht das Signal φ&sub1; zum "L"-Pegel über.

Programmierungs-Verifizierungsmodus

Der Programmierungs-Verifizierungsmodus wird unmittelbar nach dem Programmiermodus ausgeführt. Die Programmierungs-Verifizierungsoperation der vorliegenden Ausführungsform ist der weiter unten beschriebenen Leseoperation ähnlich. Der Unterschied zur Leseoperation besteht darin, daß die an einer ausgewählten Wortleitung angelegte Spannung eine minimale Schwellwertspannung ist, welche in die Speichertransistoren zu schreiben ist. Diese minimale Schwellwertspannung wird hier als Programmierungs-Verifizierungsspannung bezeichnet. Dabei wird in der vorliegenden Ausführungsform eine Programmierungs- Verifizierungsspannung von 0,8 Volt angenommen.
Die Programmierungs-Verifizierungsoperation wird unmittelbar nach dem Zeitpunkt t&sub5; in Fig. 11 durchgeführt. Ein Zeitdiagramm der Programmierungs-Verifizierungsoperation entspricht wie in Fig. 12 gezeigt der Zeitperiode zwischen t&sub2; und t&sub4;. Zu Beginn der Programmierungs- Verifizierungsoperation, d. h. zum Zeitpunkt t&sub5; von Fig. 11 oder zum Zeitpunkt t&sub2; von Fig. 12, gehen die Steuersignale Xd, φ&sub3; und φ&sub4; zu "H"-Pegeln über, und die Signale In, PVF und SUP und die Leitung DCB gehen zu "L"-Pegeln über. Während der Programmierungs-Verifizierungsoperation halten also die Steuersignale WE, PGM, SLE, Xd, BLK, DS, ERA, φ&sub3; und φ&sub4; und der Takt φR jeweils "H"-Pegel, während die Spannungen Vpgm, Vpas und Vpi, die Leitungen SBL und DCB und die Steuersignale φ&sub1;, φ&sub5;, PVF und SUP "L"-Pegel halten.
Es wird nun angenommen, daß die Programmierungs-Verifizierungsoperation durchgeführt wird, um zu bestimmen, ob ein Speichertransistor 240 von Fig. 2a, der im vorhergehenden Programmierungsmodus mit einem logischen "1"-Datenwert beschrieben wurde, mit einer gewünschten minimalen Schwellwertspannung programmiert wurde.
Wenn ein Befehl zum Ausführen einer Programmierungs-Verifizierung nach Abschluß der Programmierungsoperation vom Mikroprozessor über Eingabe-/Ausgabeanschlüsse oder andere Anschlüsse in den EEPROM eingegeben wird oder wenn eine Programmierungs-Verifizierungsoperation automatisch nach einer Programmierungsoperation ausgeführt wird, folgt die Programmierungs-Verifizierungsoperation ohne Rücksetzen auf das Speichern der Daten in den Zwischenspeichern PBk-1 bis Pbk-256 während der Programmierungsoperation. Zu Beginn der Programmierungs-Verifizierungsoperation speichert der Zwischenspeicher PB1-2 logische "0"-Daten und die verbleibenden Zwischenspeicher speichern logische "1"-Daten.
Zum Zeitpunkt t&sub2; von Fig. 12 geht das Steuersignal Xd zum "H"-Pegel über und der Decodierer 120 von Fig. 5 gibt dann den "L"-Pegel in Antwort auf die Adreßsignale Pl. Ql und Rl aus, welche den Speicherblock BK1 angeben. Weil φ&sub6; und φ&sub7; jeweils den "H"-Pegel und den "L"-Pegel halten, gehen die ersten und zweiten Auswahlleitungen SGL1-1 und SGL1-2 und die Blockauswähl-Steuerleitung BSC1 zu "H"-Pegeln von 5 Volt.
Zum Zeitpunkt t&sub2; geht das Steuersignal PVF zum "L"-Pegel über und die Adreßsignale A&sub8;/A&sub8; bis A&sub1;&sub0;/A&sub1;&sub0; welche die Wortleitung WL4 angeben, werden zum Decodierer 154 von Fig. 6 gegeben. Dann nimmt das NAND-Gatter 158 eine hohe Impedanz an, und der Verifizierungsspannungserzeuger 164 sieht die Verifizierungsspannung von 0,8 Volt auf der Steuergateleitung CGL4 vor. Jedoch geben alle mit den nicht ausgewählten Wortleitungen WL1 bis WL3 und WL5 bis WL8 assoziierten Decodierer 154 "H"-Pegel aus. Dann nimmt der Verifizierungsspannungserzeuger 164 eine hohe Impedanz an und das NAND-Gatter 158 gibt "H"- Pegel aus. Die Steuergateleitungen CGL1 bis CGL3 und CGL5 bis CGL8 gehen zu "H"- Pegeln von 5 Volt über. Andererseits sieht die Sourceleitung-Steuerschaltung 22 von Fig. 7 das Bezugspotential auf der gemeinsamen Auswählleitung CSL vor, weil PGM zum Zeitpunkt t&sub2; den "H"-Pegel hält.
Folglich ist die Übertragungstransistoranordnung 34-1 von Fig. 2a leitend und gehen die ersten und die zweiten Auswählleitungen SL1 und SL2 und die nicht ausgewählten Wortleitungen WL1 bis WL3 und WL5 bis WL8 zu dem Potential von 5 Volt über, während die ausgewählte Wortleitung WL4 zum Potential von 0,8 Volt übergeht. Die mit den Auswählleitungen SL1 und SL2 und den nicht ausgewählten Wortleitungen verbundenen Transistoren werden also angeschaltet.
Zum Zeitpunkt t&sub2; geht das Steuersignal φ&sub3; zum "H"-Pegel über, um eine Aktivierung der Konstantstromschaltung I3 von Fig. 2b zu veranlassen. Die Konstantstromtransistoren 54 sehen also einen konstanten Strom von 4 uA über die Verbindungsknoten 36 und die Transistoren 40 und 38 für die Bitleitungen vor.
Es soll angenommen werden, daß der programmierte Speichertransistor 240 nicht erfolgreich programmiert wurde - d. h. die Schwellwertspannung des Transistors 240 unter der Programmierungsverifizierungsspannung von 0,8 Volt war. Der Transistor 240 wird dann angeschaltet und die damit verbundene Bitleitung BL1-2 geht deshalb zum Bezugspotential von 0 Volt über. Da alle Transistoren der NAND-Zellen im Speicherblock BK1, die mit den Bitleitungen mit Ausnahme der Bitleitung BL1-2 verbunden sind, angeschaltet werden, gehen auch die Bitleitungen zum Bezugspotential über. Die Zeitperiode, während welcher die Wortleitungen WL1 bis WL8 und die Bitleitungen derart zu vorbestimmten Spannungen versetzt werden, ist eine Periode von ungefähr 2 us zwischen t&sub2; und t&sub3; von Fig. 12.
Die Zeitdauer zwischen t&sub3; und t&sub4; von Fig. 12, d. h. die Periode von ungefähr 500 ns, dient dem Verifizierungslesen. Das Steuersignal φ&sub2; geht zum Zeitpunkt t&sub3; zum "H"-Pegel über und die Transistoren 52 von Fig. 2b werden angeschaltet. Der Transistor 50, dessen Gate über die Transistoren 38 und 40 mit der Bitleitung BL1-2 verbunden ist, wird durch das Bezugspotential auf der Bitleitung BL1-2 ausgeschaltet, wodurch veranlaßt wird, daß der Zwischenspeicher PB1-2 logische "0"-Daten behält. Da die anderen Bitleitungen entsprechend das Bezugspotential aufweisen, werden die Transistoren 50, die mit diesen Bitleitungen assoziiert sind, ausgeschaltet, weshalb die Zwischenspeicher mit Ausnahme des Zwischenspeichers PB1-2 die zuvor gespeicherten logischen "1"-Daten behalten. Während der zuvor beschriebenen Verifizierungs-Leseoperation in den Zwischenspeichern PBk-1 bis PBk-2 gespeicherte Verifizierungs-Lesedaten werden über die angeschalteten Inverter 48 und die Leitungen 70 mit den Gates der Transistoren 212 bis 216 von Fig. 9a verbunden. Die im Zwischenspeicher PB1-2 gespeicherten "L"-Pegel-Verifizierungs-Lesedaten werden also über den entsprechenden Inverter 48 zum Gate des Transistors 214 gegeben, der das NOR- Gatter 234 von Fig. 9a bildet, das mit dem ersten Spaltenblock CB1 verbunden ist, um den Transistor 214 leitend zu machen und um die Leitung 210 auf das Bezugspotential zu entladen. Da folglich das Signal SFP nur dann zum "L"-Pegel übergeht, wenn die Programmierungsverifizierung vorgenommen wird, geht FP1 zum "L"-Pegel über. Da jedoch die Zwischenspeicher in anderen Spaltenblöcken CB2 bis CB8 "H"-Pegel speichern, weisen die Transistoren 212 bis 216 des NOR-Gatters 234 für jeden der Blöcke CBs bis CB8 nichtleitende Zuständen auf. Jede Leitung 210 hält also den "H"-Pegel mit Hilfe der Pull-up- Transistoren 218 und 220, weshalb FP2 bis FP8 auf "H"-Pegel bleiben. Die Ausgabeleitung 232 der Summenschaltung 236 von Fig. 9b geht also vom "H"-Pegel zum "L"-Pegel über. Das bedeutet, daß der Speichertransistor 240 nicht in der gewünschten Weise programmiert wurde. Es wurde also festgestellt, daß die Schwellwertspannung des Speichertransistors 240 die vorbestimmte minimale Schwellwertspannung nicht erreichte. Ein Programmierungs- Bestimmungssignal PDS auf der Leitung 232 wird mit einer Zeitschaltung (nicht gezeigt) verbunden, die wie in Fig. 11 gezeigt zwischen t&sub1; und t&sub5; Zeitsignale erzeugt, um eine Programmierung in Antwort auf das Signal PDS mit "L"-Pegel durchzuführen. Das heißt, die Neuprogrammierungsoperation wird automatisch durchgeführt. Dabei ist zu beachten, daß die Neuprogrammierungsoperation der vorliegenden Ausführungsform automatisch durch die interne Schaltung des vorliegenden EEPROMs durchgeführt werden kann, ohne daß eine Neuprogrammierungssteuerung oder das erneute Laden von Daten von einem Mikroprozessor erforderlich sind. Der Mikroprozessor kann jedoch bei Bedarf die Neuprogrammierungsoperation in Antwort auf das Signal PDS von einem der Eingabe-/Ausgabeanschlüsse des vorliegenden EEPROM-Chips steuern.
Es soll angenommen werden, daß der Speichertransistor 240 die gewünschte Schwellwertspannung von 0,8 Volt durch die Neuprogrammierungsoperation erreicht hat. Dann weist der Transistor 240 während der nach der Neuprogrammierungsoperation durchgeführten Programmierungs-Verifizierungsoperation einen nicht-leitenden Zustand auf. Die Bitleitung BL1- 2 wird also durch den über den Konstantstromtransistor 54 vorgesehenen konstanten Strom auf das Potential von ungefähr 2 bis 3 Volt geladen, um den mit der Bitleitung BL1-2 verbundenen Transistor 50 leitend zu machen. Folglich werden die Verifizierungs-Lesedaten des Zwischenspeichers PB1-2 von logischen "0"-Daten zu logischen "1"-Daten geändert. Wie zuvor erläutert, speichern andere Zwischenspeicher logische "1"-Verifizierungs-Lesedaten. Es speichern also alle Zwischenspeicher PBk-1 bis PBk-256 logische "1"-Verifizierungs- Lesedaten. Das heißt, wenn alle Speichertransistoren in der Seitenprogrammierungsoperation gut programmiert wurden, werden die in den Zwischenspeichern gespeicherten Verifizierungs-Lesedaten zu logischen "1"-en geändert. Dann werden die Transistoren 212 bis 216, welche die NOR-Gatter 234 von Fig. 9a bilden, alle ausgeschaltet, und die Signale FP1 bis FP8 gehen zu "H"-Pegeln über, weil das Signal SFP während der Prüfung der Programmierungs-Verifizierung den "L"-Pegel aufweist. Folglich gibt die Summenschaltung 236 von Fig. 9b das Programmierungs-Bestimmungssignal PDS aus, das einen "H"-Pegel aufweist. Das bedeutet, daß die Programmierungsoperation erfolgreich durchgeführt wurde.
Es soll nun angenommen werden, daß einige der mit logischen "1"-en programmierten Speichertransistoren erfolgreich programmiert wurden, während der Rest nicht erfolgreich programmiert wurde. Während der folgenden Programmierungs-Verifizierungsoperation werden dann die den ersten Speichertransistoren entsprechenden Zwischenspeicher derart geändert, daß sie logische "1"-Daten speichern, während die den zweiten Speichertransistoren entsprechenden Zwischenspeicher logische "0"-Daten speichern. Da die ersten Zwischenspeicher logische "1"-Daten speichern, werden ihre entsprechenden Bitleitungen während der folgenden Neuprogrammierungsoperation auf das Potential von 5 Volt geladen. Da jedoch genauso wie bei der oben beschriebenen Programmierungsoperation eine ausgewählte erste Auswählleitung bei 5 Volt bleibt und Source- und Drainübergänge der Speichertransistoren sowie entsprechende Kanäle auf die Programmiersperrspannung von 7 Volt geladen werden, weisen die mit den geladenen Bitleitungen verbundenen ersten Transistoren auf der ersten Auswählleitung nicht leitende Zustände auf. Während der Neuprogrammierungsoperation wird also durch die geladenen Programmsperrspannungen verhindert, daß die erfolgreich programmierten Speichertransistoren programmiert werden. Da jedoch die den nicht erfolgreich programmierten Speichertransistoren entsprechenden Zwischenspeicher logische "0"-Daten speichern, wird das Neuprogrammieren nur für diese durchgeführt. Wenn in derartigen wiederholten Operationen alle mit logischen "1"-Daten programmierten Speichertransistoren auf einer ausgewählten Wortleitung erfolgreich programmiert wurden, dann gibt das Programmierungs-Bestimmungssignal PDS während der oben genannten Programmierungs-Verifizierungsoperation einen "H"-Pegel aus und die Neuprogrammierungsoperation ist abgeschlossen. Die in der oben beschriebenen Programmierungs-Verifizierungsoperation verwendete vorliegende Schaltung kann auch für EEPROMs mit NOR-Speicheranordnungen angewendet werden.
Die oben erläuterten Programmierungs-Verifizierungstechniken weisen verschiedene Vorteile auf. Erstens kann die Programmierungs-Verifizierungsoperation automatisch ohne die Steuerung eines externen Mikroprozessors durch die interne Schaltung vorgenommen werden. Da zweitens das Datenregister als Datenzwischenspeicher in einem Datenlademodus, als Verifizierungs-Leseschaltung in einem Programmierungs-Verifizierungsmodus und als Leseverstärker in einem Lesemodus verwendet wird, können die peripheren Schaltungen wie weiter unten erläutert vereinfacht werden. Drittens können die Schwellwertspannungen von programmierten Speichertransistoren dicht innerhalb eines schmalen Bereichs über einer vorbestimmten minimalen Schwellwertspannung verteilt werden und kann eine Überprogrammierung verhindert werden. Die dichte Verteilung der Schwellwertspannungen kann durch das Ausführen der Programmierungsoperation innerhalb einer kürzeren Periode bewerkstelligt werden, da durch die geänderten Daten der entsprechenden Zwischenspeicher automatisch verhindert wird, daß erfolgreich programmierte Speichertransistoren programmiert werden.

Lesemodus

Fig. 12 zeigt ein Zeitdiagramm der Leseoperation in Übereinstimmung mit der vorliegenden Erfindung.
Die Zeitperiode zwischen t&sub1; und t&sub2; in der Zeichnung ist eine Periode zum Entladen von Wortleitungen WL1 bis WL8 und von allen Bitleitungen BLk-1 bis BLk-256 auf das Bezugspotential und zum Rücksetzen, so daß die Zwischenspeicher PBk-1 bis PBk-256 logische "0"-Daten speichern. Während dieser Periode bleiben das Steuersignal φ&sub1; und die Leitungen SBL und DCB auf "H"-Pegeln. Die Bitleitungen BLk-1 bis BLk-256 werden über den Transistor 37 von Fig. 2b auf das Bezugspotential entladen, und die Zwischenspeicher PBk- 1 bis PBk-256 werden durch die Leitung der Transistoren 37 und 44 auf logische "0"-Daten zurückgesetzt. Während der Periode zwischen t&sub1; und t&sub2; entspricht das Zeitdiagramm der Steuersignale WE, PGM, SLE, Xd, BLK, DS, und ERA, des Taktes φR und der Spannungen Vpgm, Vpas und Vpi dem in Fig. 11 gezeigten Zeitdiagramm zwischen t&sub3; und t&sub5;. Die Steuersignale PVF und SUP behalten während der Operationen mit Ausnahme der Programmierungs-Verifizierungsoperation "H"-Pegel.
Die Zeitperiode zwischen t&sub2; und t&sub4; ist eine Periode zum Lesen von aus den Speicherzeilen ausgelesenen Daten und zum Speichern der Lesedaten in den Zwischenspeichern PBk-1 bis PBk-256. Während der Periode behalten WE, PGM, SLE, Xd, BLK, DS, ERA, φ&sub3;, φ&sub4; und φR "H"-Pegel und Vpgm, Vpas, Vpi, die Leitungen SBL und DCB, φ&sub1; und φ&sub5; behalten "L"-Pegel.
Für die folgenden Erläuterungen wird angenommen, daß eine Leseoperation von Speichertransistoren vorgenommen wird, die mit der Wortleitung WL4 in dem Speicherblock BK1 verbunden sind, der im zuvor beschriebenen Programmierungsmodus seitenprogrammiert wurde.
Die Operation zwischen t&sub2; und t&sub3; wird ähnlich wie die oben erläuterte Verifizierungsoperation durchgeführt; sie wird deshalb nur kurz erläutert. Die mit dem ausgewählten Speicherblock BK1 assoziierte Blockauswählschaltung von Fig. 5 veranlaßt in Antwort auf Adreßsignale Pl. Ql und Rl, welche den Block BK1 adressieren, daß die ersten und zweiten Gateauswählleitungen SGL-1 und SGL-2 und die Blockauswähl-Steuerleitungen BSC1 auf 5 Volt gehalten werden. Da das Steuersignal PVF den "H"-Pegel aufweist, weist der Verifizierungsspannungserzeuger 164 von Fig. 6 eine hohe Impedanz auf und ist das NAND-Gatter 158 aktiviert. Die der ausgewählten Wortleitung WL4 entsprechende Steuergateleitung CGL4 weist also in Antwort auf die Adreßsignale A&sub8;/A&sub8; bis A&sub1;&sub0;/A&sub1;&sub0;, welche die Wortleitung WL4 angeben, das Bezugspotential von 0 Volt auf. Die Steuergateleitungen CGL1 bis CGL3 und CGL5 bis CGL8, die den nicht ausgewählten Wortleitungen WL1 bis WL3 und WL5 WL8 entsprechen, weisen "H"-Pegel von 5 Volt auf. Andererseits gibt die Sourceleitung-Steuerschaltung 22 von Fig. 7 das Bezugspotential auf der gemeinsamen Sourceleitung CSL aus. Folglich ist die Übertragungstransistoranordnung 34-1 von Fig. 2a leitend, und erste und zweite Auswählleitungen SL1 und SL2 und nicht ausgewählte Wortleitungen WL1 bis WL3 und WL5 bis WL8 im Block BK1 weisen 5 Volt auf, während die ausgewählte Wortleitung WL4 0 Volt aufweist.
Das Steuersignal φ&sub3; geht zum Zeitpunkt t&sub2; zum "H"-Pegel über und veranlaßt, daß die Stromversorgungsschaltung 33 aktiviert wird. Die Konstantstromtransistoren 54 geben also über den Verbindungsknoten 36 und die Transistoren 40 und 38 einen Strom von ungefähr 4 uA zu den Bitleitungen BLk-1 bis BLk-2Sfi aus. Da nur der Speichertransistor 240 mit einer logischen "1" programmiert ist, wird die Bitleitung BL1-2 auf ungefähr 2 bis 3 Volt geladen und gehen die verbleibenden Bitleitungen zu 0 Volt über. Zum Zeitpunkt t&sub3; von Fig. 12 geht das Steuersignal φ&sub2; zum "H"-Pegel über, um die Transistoren 52 von Fig. 2b leitend zu machen. Dann wird nur der mit der Bitleitung BL1-2 assoziierte Transistor 50 angeschaltet, damit der Zwischenspeicher PB1-2 eine logische "1" liest und speichert. Die verbleibenden Zwischenspeicher speichern jedoch kontinuierlich logische "0"-en auf der Basis der zuvor beschriebenen Rücksetzoperation, weil die Transistoren 50 ausgeschaltet sind. Damit ist das Seitenlesen abgeschlossen. Die in den Zwischenspeichern PBk-1 bis PBk-256 gespeicherten Daten werden byteweise (jeweils 8 Bits) über Inverter zu Eingabe-/Ausgabeanschlüssen I/O1 bis I/O8, den Übertragungstransistoren T1 bis T256, die sequentiell in Antwort auf Spaltenadressen mit 256 Zyklen und das Hin- und Herschalten von WEx angeschaltet werden, und dem Ausgabepuffer 28 ausgegeben.

Modifizierte Ausführungsformen

Der EEPROM der in Verbindung mit Fig. 1 bis Fig. 12 erläuterten ersten Ausführungsform umfaßt eine Speicheranordnung mit 1024 Speicherblöcken, die jeweils in denselben Zeilen angeordnete NAND-Zellen umfassen, und eine Sourceleitung-Steuerschaltung zum Erzeugen der Programmiersperrspannung vor der Programmier- oder Neuprogrammieroperation, um dieselbe zu den NAND-Zellen zu laden. Dabei ist jedoch zu beachten, daß die vorliegende Erfindung nicht auf eine derartige Ausführungsform beschränkt ist. Zum Beispiel kann eine in anderen Ausführungsformen der vorliegenden Erfindung verwendete Speicheranordnung wie weiter unten erläutert Speicherblöcke mit gemeinsamen Wortleitungen umfassen. Um die Programmiersperrspannung zu der NAND-Zelle zu laden, kann ein kapazitiver Kopplungsweg von den Steuergates angelegt werden, ohne daß eine Sourceleitung- Steuerschaltung verwendet wird. Diese modifizierte Ausführungsform ist in Fig. 13 bis 17 gezeigt.
Fig. 13 umfaßt Fig. 13a und Fig. 2b. Fig. 13a zeigt eine Speicheranordnung, die sich aus Speicherblöcken mit gemeinsamen Wortleitungen zusammensetzt, und Fig. 2b zeigt die be reits erläuterte periphere Schaltung, die mit der Speicheranordnung von Fig. 13a verbunden ist.
Der einfacheren Darstellung halber zeigt Fig. 13a nur die Anordnung der Speicherzellen und der gemeinsamen Wortleitungen, die mit dem k-ten Spaltenblock im i-ten Speicherblock SBKi assoziiert sind. Dabei ist jedoch zu beachten, daß eine Speicheranordnung 10 mit Speicherzellen von 15 Megabits wie in Fig. 13a gezeigt mit Ausnahme der gemeinsamen Wortleitungen genauso angeordnet ist wie die Speicheranordnung von Fig. 2a.
Wie in Fig. 13a gezeigt, umfaßt jeder der Speicherblöcke SBKi (i = 1, 2, 3, ... 512) zwei Teilspeicherblöcke, d. h. einen oberen Speicherblock bzw. ersten Teilspeicherblock USBKi und einen unteren Speicherblock bzw. zweiten Teilspeicherblock LSBKi. Die oberen und unteren Speicherblöcke USBKi und LSBKi weisen denselben Aufbau auf wie die Speicherblöcke von Fig. 2a. Die Wortleitungen WL1 bis WL8 im oberen Speicherblock USBKi sind entsprechend mit Wortleitungen WL1 bis WL8 im unteren Speicherblock LSBKi verbunden. Das heißt, der obere Speicherblock USBKi teilt sich die Wortleitungen WL1 bis WL8 mit dem unteren Speicherblock LSBki.
Die Wortleitungen WL1 bis WL8 sind entsprechend mit den Steuergateleitungen CGL1 bis CGL8 über Strompfade der Übertragungstransistoren BT2 bis BT9 verbunden. Eine erste obere Auswählleitung USL1 und eine erste untere Auswählleitung LSL1 sind jeweils mit oberen und unteren Auswählgateleitungen USGLi und LSGLi über Strompfade der Übertragungstransistoren BT1 und BT11 verbunden. Zweite obere und untere Auswählleitungen USL2 und LSL2 sind jeweils mit oberen und unteren Erdauswählleitungen USGL und LSGL über Strompfade der Übertragungstransistoren BT10 und BT12 verbunden. Die Sources der zweiten oberen und unteren Auswähltransistoren UST1 und UST2 sind mit einer gemeinsamen Soruceleitung CSL verbunden, die mit dem Bezugspotential, d. h. der Erde, verbunden ist. Die Drains der ersten oberen und unteren Auswähltransistoren UST1 und LST1 sind jeweils mit entsprechenden Bitleitungen verbunden.
Die Steuergateleitungen CGL1 bis CGL8 sind mit der Steuergate-Steuerschaltung 20 verbunden, die mit Bezug auf Fig. 6 erläutert wurde. Obere und untere Auswählgateleitungen USGLi und LSGLi sind jeweils mit entsprechenden Blockauswähl-Steuerschaltungen 318 von Fig. 14 verbunden. Jeder der Blockauswähl-Steuerschaltungen 318 dient dazu, einen der oberen und unteren Speicherblöcke in einem ausgewählten Speicherblock auszuwählen, der durch eine Adresse in Übereinstimmung mit entsprechenden Operationsmodi angegeben wird. Dabei ist zu beachten, daß die Blockauswähl-Steuerschaltungen 318 für die entsprechenden Speicherblöcke SBKi auf dem Chipsubstrat des EEPROM vorgesehen sind. Die zwei Speicherblöcke verwenden also gemeinsam eine Blockauswähl-Steuerschaltung, weil jede Blockauswähl-Steuerschaltung einen Speicher steuert, der einen oberen und einen unteren Speicherblock umfaßt. Daraus resultiert eine relative Vergrößerung der Fläche der Speicheranordnung auf einem Chipsubstrat mit fixer Größe, so daß die Speicherkapazität vergrößert wird, weil die durch die periphere Schaltung eingenommene Fläche reduziert wird.
Die obere Erdauswählleitung UGSL und die untere Erdauswählleitung LGSL sind mit einer in Fig. 15 gezeigten Erdleitung-Steuerschaltung 320 verbunden. Die Erdleitung-Steuerschaltung 320 ist eine Schaltung, die gemeinsam mit oberen Erdauswählleitungen UGSL und unteren Erdauswählleitungen im Speicherblock SBKi verbunden ist. Die Erdleitung-Steuerschaltung 320 dient dazu, entsprechende Spannungen au den oberen und unteren Erdauswählleitungen UGSL und LGSL in Übereinstimmung mit entsprechenden Operationsmodi vorzusehen.
Fig. 14 zeigt die Blockauswähl-Steuerschaltung, die den i-ten Speicherblock SBKi steuert, und einen Decodierer 322, der die Adreßsignale Pl. Ql und Rl und das Steuersignal Xd empfängt. Die Adreßsignale Pl. Ql und Rl sind Signale, die durch Adreßsignale A&sub1;&sub2;,A&sub1;&sub2; bis A&sub2;&sub0;, A&sub2;&sub0; von Zeilenadreßsignalen A&sub1;&sub1;, A&sub1;&sub1; bis A&sub2;&sub0;, A&sub2;&sub0; vom Adreßpuffer (nicht gezeigt) vordecodiert sind. Das Zeilenadreßsignal A&sub1;&sub1;, A&sub1;&sub1; wird in eine Zeitschaltung (nicht gezeigt) eingegeben, um Steuersignale A11u, A11u, A11l, A11l und A11j, A11j zum Auswählen von entweder dem oberen Speicherblock USBKi oder dem unteren Speicherblock LSBKi in Übereinstimmung mit entsprechenden Operationsmodi zu erzeugen. Die logischen Zustände dieser Steuersignale in Übereinstimmung mit den entsprechenden Operationsmodi sind in der folgenden Tabelle 3 angegeben. Dabei gibt "H" den "H"-Pebel von 5 Volt und "L" den "L"-Pegel von 0 Volt an. TABELLE 3
Die Ausgabe des Decodierers 322 ist mit einem Eingabeanschluß des NAND-Gatters 324 und einem Eingabeanschluß eines Inverters 326 verbunden. Der andere Eingangsanschluß des NAND-Gatters 324 ist mit dem Löschsteuersignal ERA verbunden. Der Ausgang des NAND-Gatters 324 ist mit der oberen Auswählgateleitung USGLi über ein CMOS-Übertragungsgatter 328 verbunden, das sich aus einem n-Kanal-Transistor 350, einem p-Kanal- Transistor 352 und dem Strompfad des D-Typ-Transistors 330 zusammensetzt. Zwischen einem Verbindungsknoten 358 und dem Bezugspotential ist der Strompfad des n-Kanal- Transistors 332 verbunden. Die Gates der n-Kanal-Transistoren 350 und 332, des p-Kanal- Transistors 352 und des D-Typ-Transistors 330 sind jeweils mit den Steuersignalen A11u, A11j, A11u und WEm verbunden. Das Steuersignal WEm weist während der Blocklöschoperation den "L"-Pegel und während der anderen Operationen den "H"-Pegel auf. Der Ausgang des NAND-Gatters 324 ist auch mit der unteren Auswählgateleitung über ein CMOS-Übertragungsgatter 334 verbunden, das sich aus einem n-Kanal-Transistor 354, einem p-Kanal- Transistor 356 und dem Strompfad des D-Typ-Transistors 336 zusammensetzt. Der Strompfad des n-Kanal-Transistors 338 ist zwischen einem Verbindungsknoten 360 und dem Bezugspotential verbunden. Die Gates der n-Kanal-Transistoren 354 und 338, des p-Kanal- Transistors 356 und des D-Typ-Transistors 336 sind mit jeweils Steuersignalen A11l, A11j, A11l und WEm verbunden. Der Ausgang des Inverters 326 ist mit der Blockauswähl-Steuerleitung BSCi über Strompfade des D-Typ-Transistors 340 und des n-Kanal-Transistors 342, die parallel miteinander verbunden sind, und den Strompfad des D-Typ-Transistors 344 verbunden. Das Gate des D-Typ-Transistors 340 ist mit dem Ausgang des Decodierers 322 verbunden, und die Gates des n-Kanal-Transistors 342 und des D-Typ-Transistors 344 sind mit dem Stromversorgungspotential Vcc von 5 Volt verbunden. Zwei Eingangsanschlüsse des NOR-Gatters 346 sind jeweils mit dem Takt φR und dem Ausgang des Decodierers 322 verbunden. Zwischen dem Ausgang des NOR-Gatters 346 und der Leitung BSCi ist eine Ladungspumpenschaltung 348 verbunden.
Wenn Adreßsignale, die den Speicherblock SBKi auswählen, in die Blockauswähl-Steuerschaltung 318 eingegeben werden, weist die Blockauswähl-Steuerleitung BSCi ein Potential von ungefähr 4,3 Volt in den Lösch-, Programmierungs-Verifizierungs- und Lesemodi und eine Programmierspannung Vera von 18 Volt in einem Programmiermodus auf. Im Gegensatz dazu weist die Blockauwähl-Steuerleitung der entsprechenden mit nicht ausgewählten Speicherblöcken assoziierten Blockauswähl-Steuerschaltungen in allen Modi das Bezugspotential von 0 Volt auf.
Wenn der Speicherblock SBKi durch das Adreßsignal angegeben wird und das Adreßsignal A&sub1;&sub1; einen "H"-Pegel aufweist, dann weist die obere Auswählgateleitung USGLi ein Potential von 5 Volt in den Programmier-, Programmierungs-Verifizierungs- und Lesemodi auf, während die untere Auswählgateleitung LSGLi wegen der Leitung des Transistors 338 in diesen Modi ein Potential von 0 Volt aufweist. Wenn entsprechend der Speicherblock SBKi durch das Adreßsignal adressiert wird und das Adreßsignal A&sub1;&sub1; einen "L"-Pegel aufweist, dann weist die untere Auswählgateleitung LSGLi ein Potential von 5 Volt in den Programmier-, Programmierungs-Verifizierungs- und Lesemodi auf, während die obere Auswählgateleitung USGLi wegen der Leitung des Transistors 332 in diesen Modi ein Potential von 0 Volt aufweist. Andererseits weisen die oberen und die unteren Auswählgateleitungen USGLi und LSGLi in einem Blocklöschmodus beide schwimmende Zustände von ungefähr 2 bis 3 Volt auf.
Wie in Fig. 15 gezeigt, umfaßt die Erdleitung-Steuerschaltung 320 Inverter 362 bis 374 und NOR-Gatter 376 bis 378. Die Steuerschaltung 320 gibt 0 Volt auf oberen und unteren Erdauswählleitungen UGSL und LGSL in einem Programmiermodus aus. Wenn der obere Speicherblock in Lese- und Programmierungs-Verifizierungmodi ausgewählt wird, geht die obere Erdauswählleitung UGSL zu "H"-Pegel von 5 Volt über und geht die untere Erdauswählleitung LGSL zu "L"-Pegeln von 0 Volt über. Wenn jedoch der untere Speicherblock in Lese- und Programmierungs-Verifizierungsmodi ausgewählt wird, geht die untere Erdauswählleitung LGSL zu "H"-Pegeln von 5 Volt über, während die obere Erdauswählleitung UGSL zu "L"-Pegeln von 0 Volt übergeht. Andererseits gegen die oberen und unteren Erdauswählleitungen UGSL und LGSL in einem Blocklöschmodus zu "H"-Pegeln von 5 Volt über.
Die Operationen der modifizierten Ausführungsform sind beinahe dieselben wie diejenigen der ersten Ausführungsform, mit Ausnahme der Operation zum Auswählen von entweder dem oberen oder dem unteren Speicherblock und der Operation zum Laden von NAND- Zellen durch eine kapazitive Kopplungstechnik in einem Programmiermodus. Deshalb wird die Operation der modifizierten Ausführungsform hier nur kurz beschrieben, wobei auf die beigefügten Zeitdiagramme Bezug genommen wird.
Fig. 16 zeigt ein Zeitdiagramm des Blocklöschmodus. In der Zeichnung dient die Zeitperiode zwischen t&sub1; und t&sub2; zum Entladen aller Wortleitungen in der Speicheranordnung 10 auf das Bezugspotential von 0 Volt. In dieser Periode weisen die Steuergateleitungen CGL1 bis CGL8, wie oben mit Bezug auf Fig. 6 erläutert, das Bezugspotential auf. Während dieser Periode bleibt BLK auf dem "L"-Pegel und erzeugt der Vordecodierer (nicht gezeigt) Adreßsignale Pl. Ql und Rl mit "H"-Pegeln in Antwort auf das Signal BLK. Der Decodierer von Fig. 14 gibt also einen "L"-Pegel aus. Folglich weisen die Blockauswähl-Steuerleitungen BSC1 bis BSC512 alle dasselbe Potential von 4,3 Volt auf und sind die Übertragungstransistoren BT2 bis BT9 der Übertragungstransistoranordnungen 34-1 bis 34-512 von Fig. 13a alle angeschaltet, um alle Wortleitungen zu erden.
Die Zeitperiode zwischen t&sub2; und t&sub3; von Fig. 16 dient zum Löschen eines ausgewählten Speicherblocks. Während der Periode bleiben die Steuergateleitungen CGL1 bis CGL8 wie zwischen t&sub1; und t&sub2; auf dem Bezugspotential. Die Blockauswähl-Steuerschaltung 318 von Fig. 14, die mit dem ausgewählten Speicherblock assoziiert ist, gibt das Potential von ungefähr 4,3 Volt auf einer ausgewählten Blockauswähl-Steuerleitung aus. Die mit den nicht ausgewählten Speicherblöcken assoziierten Blockauswähl-Steuerschaltungen gegen dagegen auf den nicht ausgewählten Blockauswähl-Steuerleitungen das Bezugspotential aus. Die Wortleitungen der oberen und unteren Speicherblöcke in dem ausgewählten Speicherblock weisen also zum Zeitpunkt t&sub2; alle das Bezugspotential auf, und alle Wortleitungen in dem nicht ausgewählten Speicherblock weisen schwimmende Zustände auf. Weil jedoch die Löschspannung Vera von 20 Volt zum Zeitpunkt t&sub2; an der Wannenelektrode 114 von Fig. 4 angelegt wird, werden alle Wortleitungen in den nicht ausgewählten Speicherblöcken kapazitiv auf ungefähr 20 Volt gekoppelt und werden die Daten der Speichertransistoren in den nicht ausgewählten Speicherblöcken nicht gelöscht. Während der Zeitperiode zwischen t&sub2; und t&sub3; wird jedoch jeder Speichertransistor in dem ausgewählten Speicherblock durch die Löschspannung, die zwischen dem Kanal und dem Steuergate angelegt wird, zu einem D- Typ-Transistor mit einer Schwellwertspannung von ungefähr -2 bis -3 Volt geändert. Das heißt, es werden logische "0"-Daten gespeichert.
Weil andererseits während der Blocklöschperiode zwischen t&sub2; und t&sub3; die ausgewählte Blockauswähl-Steuerleitung ein Potential von ungefähr 4,3 Volt aufweist, die oberen und unteren Auswählgateleitungen USGLi und LSGLi ungefähr 2 bis 3 Volt aufweisen und die oberen und unteren Erdauswählleitungen UGSL und LGSL 5 Volt aufweisen, weisen die ersten oberen und unteren Auswählleitungen USL1 und LSL1, die mit dem ausgewählten Speicherblock assoziiert sind, ungefähr 2 bis 3 Volt auf und weisen die zweiten oberen und unteren Auswählleitungen USL2 und LSL2, die mit dem ausgewählten Speicherblock assoziiert sind, schwimmende Zustände auf. Wenn also einer der zweiten oberen und unteren Transistoren, der mit den zweiten oberen und unteren Auswählleitungen assoziiert ist, ausfällt, dann wird der Fluß des Leckstroms über die zweiten oberen und unteren Auswählleitungen USL2 und LSL2 von der Wannenelektrode 114 verhindert. Die Spannungsbeziehungen während der Blocklöschoperation können wie in der folgenden TABELLE 4 zusammengefaßt werden. TABELLE 4
Die Zeitperiode zwischen t&sub3; und t&sub4; von Fig. 16 dient zum Entladen von Wortleitungen in nicht ausgewählten Speicherblöcken auf das Bezugspotential. Während dieser Periode behalten die Steuergateleitungen CGL1 bis CGL8 wie oben mit Bezug auf Fig. 6 erläutert wegen des Steuersignals DS das Bezugspotential. Das Steuersignal BLK hält alle Blockauswähl-Steuerleitungen BSC1 bis BSC512 auf ungefähr 4,3 Volt, wodurch veranlaßt wird, daß alle Wortleitungen auf das Bezugspotential entladen werden. Die oberen und unteren Gateleitungen UGLi und LSGLi werden durch Xd auf dem Bezugspotential gehalten. Andererseits veranlaßt die Leitung DCB mit dem "H"-Pegel, daß die Bitleitungen auf das Bezugspotential entladen werden.
Fig. 17 zeigt ein Zeitdiagramm des Programmiermodus der modifizierten Ausführungsform. Wie in Fig. 17 gezeigt, wird die Datenladeoperation vor dem Zeitpunkt t&sub1; durchgeführt. Die Datenladeoperation wird genauso durchgeführt wie in der mit Bezug auf Fig. 2b erläuterten ersten Ausführungsform. Die Zeitperiode zwischen t&sub1; und t&sub2; dient zum Schreiben von Daten in ausgewählte Speichertransistoren. Wie in der Datenladeoperation der ersten Ausführungsform erläutert, weisen die Bitleitungen für die Speichertransistoren, in welche logische "1"- Daten geschrieben werden, "L"-Pegel von 0 Volt auf, während Bitleitungen für die Speichertransistoren, in welche logische "0"-Daten geschrieben werden, "H"-Pegel von 5 Volt aufweisen. Nach dem Zeitpunkt t&sub1; geht die ausgewählte Steuergateleitung zur Programmierspannung Vpgm von 18 Volt über, während die nicht ausgewählten Steuergateleitungen wie zuvor mit Bezug auf Fig. 6 erläutert zu der Durchlaßspannung Vpas von 10 Volt übergehen. Es wird nun angenommen, daß die Steuergateleitung CGL4 zur Programmierspannung Vpgm von 18 Volt übergeht und daß die Steuergateleitungen CGL1 bis CGL3 und CGL5 bis CGL8 zur Durchlaßspannung Vpas von 10 Volt übergehen. Es wird weiterhin angenommen, daß der dritte Speicherblock durch das Adreßsignal angegeben wird und daß das Adreßsignal A&sub1;&sub1; einen "H"-Pegel aufweist. Dann gibt der Decodierer 322 von Fig. 14 einen "L"-Pegel aus und geht die Blockauswählleitung BSC3 nach dem Zeitpunkt t&sub1; zur Programmierspannung Vpgm von 18 Volt über. Zu diesem Zeitpunkt geht die obere Auswählgateleitung USGL3 zu einem Potential von 5 Volt über und geht die untere Auswählgateleitung LSGL3 zum Bezugspotential über. So wird also die Übertragungstransistoranordnung 34-3 von Fig. 13a angeschaltet. Andererseits gibt die Erdleitungs-Steuerschaltung 320 von Fig. 15 während des Programmiermodus das Bezugspotential auf den Leitungen UGSL und LGSL aus. Die zweiten oberen und unteren Auswähltransistoren UST2 und LST2 in den oberen und unteren Speicherblöcken USBK3 und LSBK3 sind also nicht leitend. Die erste untere Auswählleitung LSL1 im unteren Speicherblock LSBK3 geht auch über den Übertragungstransistor BT11 zur Bezugsspannung über und veranlaßt dadurch, daß die ersten unteren Auswähltransistoren LST1 ausgeschaltet werden. Die erste obere Auswählleitung USL1 im oberen Speicherblock USBK3 geht jedoch über den Übertragungstransistor BT1 zum "H"-Pegel von 5 Volt über. Die Spannungsbeziehungen von wichtigen Teilen während der oben genannten Programmieroperation können wie in der folgenden TABELLE 5 zusammengefaßt werden. TABELLE 5
Während der Programmieroperation veranlaßt also die an den Wortleitungen WL1 bis WL8 angelegte hohe Spannung die NAND-Zellenladung der oberen und unteren Speicherblöcke USBK3 und LSBK3. Die erste obere Auswählleitung USL1 weist also ein Potential von 5 Volt auf, und die Bitleitungen für die Speichertransistoren, in welche logische "0"-Daten geschrieben werden, weisen 5 Volt auf, während die Bitleitungen für die Speichertransistoren, in welche logische "1"-Daten geschrieben werden, das Bezugspotential von 0 Volt aufweisen, die ersten oberen Auswähltransistoren im oberen Speicherblock USBK3, die mit den zuletzt genannten Speichertransistoren verbunden sind, angeschaltet werden und die ersten oberen Auswähltransistoren im Speicherblock USBK3, die mit den zuerst genannten Speichertransistoren verbunden sind, ausgeschaltet werden. Die Sources, Drains und Kanäle der Speichertransistoren in NAND-Zellen, die mit den zuerst genannten Speichertransistoren assoziiert sind, gehen zum Bezugspotential über, und die NAND-Zellen, die mit den zuletzt genannten Speichertransistoren verbunden sind, werden auf eine hohe Spannung geladen. Während der Programmierperiode akkumulieren folglich die schwimmenden Gates der zuerst genannten Speichertransistoren, die mit der oberen Wortleitung WL4 verbunden sind, aufgrund der F-N-Tunnelung Elektronen und werden zu Transistoren des Anreicherungstyps mit einer Schwellwertspannung von ungefähr 0,8 Volt umgewandelt. Das heißt, es werden logische "1"-Daten gespeichert. Da die Kanäle der zuletzt genannten Speichertransistoren und die Übergangskondensatoren der Sources und Drains derselben mit einer hohen Spannung geladen werden, wird die Programmierung dieser Speichertransistoren verhindert.
Entsprechend weisen die erste untere Auswählleitung LSL1 und die zweite untere Auswählleitung LSL2 in dem nicht ausgewählten Speicherblock LSBK3 das Bezugspotential auf, und sind die ersten und die zweiten Auswähltransistoren LST1 und LST2, die jeweils mit den Leitungen LSL1 und LSL2 verbunden sind, ausgeschaltet. So sind die Kanäle der Speichertransistoren der NAND-Zellen im unteren Speicherblock LSBK3 und die Übergangskondensatoren der Sources und Drains derselben mit einer hohen Spannung geladen, um eine Programmierung zu verhindern.
Zum Zeitpunkt t&sub2; wird die Programmieroperation beendet und der Takt φR stoppt mit dem Takten. Dadurch wird die Ladungspumpenschaltung 348 deaktiviert, so daß BSC3 auf das Potential von 5 Volt abfällt. Während der Zeitperiode zwischen t&sub2; und t&sub3; veranlaßt das Steuersignal DS mit dem "L"-Pegel, daß die Steuergateleitungen CGL1 bis CGL8 geerdet werden. Dadurch werden die Wortleitungen im Speicherblock SBK3 auf das Bezugspotential entladen. Während der Zeitperiode zwischen t&sub3; und t&sub4; werden die Blockauswähl-Steuerleitungen BSC1 bis BSC512 und die oberen Auswählgateleitungen USGL1 bis USGL512 auf das Bezugspotential entladen.
Die Programmierungs-Verifizierungsoperation kann ab dem Zeitpunkt t&sub4; von Fig. 17 durchgeführt werden. Die Programmierungs-Verifizierungsoperation ist derjenigen der ersten Ausführungsform ähnlich. Der Unterschied im Vergleich zu der ersten Ausführungsform besteht darin, daß die erste Ausführungsform eine Blockauswähl-Steuerschaltung zum Auswählen von entweder dem oberen oder dem unteren Speicherblock in einem ausgewählten Speicherblock umfaßt. Wenn der obere Speicherblock USBKi in einem ausgewählten Speicherblock mit Hilfe der Blockauswähl-Steuerschaltung von Fig. 14 in der Programmierungs-Verifizierungsoperation ausgewählt wird, dann geht eine ausgewählte Blockauswähl- Steuerleitung BSCi zu dem Potential von ungefähr 4,3 Volt über und geht die obere Auswählgateleitung USGLi zu dem Potential von 5 Volt über. Dann gibt die Erdleitung-Steuerschaltung 320 von Fig. 15 den "H"-Pegel von 5 Volt auf der oberen Auswählgateleitung UGSL und den "L"-Pegel von 0 Volt auf der unteren Auswählgateleitung LGSL aus. Wie mit in Verbindung mit der ersten Ausführungsform mit Bezug auf Fig. 6 erläutert, weist eine ausgewählte Steuergateleitung in der Programmierungs-Verifizierungsoperation die Programmierungsverifizierungsspannung von 0,8 Volt auf und weisen die nicht ausgewählten Steuergateleitungen das Potential von 5 Volt auf. Deshalb geht die Leitung BSCi mit ungefähr 4,3 Volt, die mit der Übertragungstransistoranordnung 34-i von Fig. 13a verbunden ist, zu dem Potential von ungefähr 7-Volt über, weil das Potential von 5 Volt auf den nicht ausgewählten Steuergateleitungen mit Hilfe einer kapazitiven Kopplung von den Drains der Übertragungstransistoren zu den Gates derselben übertragen wird. Diese Operation ist mit derjenigen in einer Leseoperation identisch. Folglich geht eine ausgewählte Wortleitung in dem oberen Speicherblock USBKi zu der Verifizierungsspannung von 0,8 Volt über und gehen nicht ausgewählte Wortleitungen zu dem Potential von 5 Volt über. Weiterhin gehen die ersten und zweiten oberen Auswählleitungen USL1 und USL2 zu dem Potential von 5 Volt über. Deshalb werden die zweiten Auswähltransistoren UST2 in dem Block USBKi angeschaltet, wodurch die NAND-Zellen in dem Block USBKi mit der geerdeten gemeinsamen Sourceleitung CSL verbunden werden. Die ersten und zweiten unteren Auswählleitungen LSL1 und LSL2 im unteren Speicherblock LSBKi weisen jedoch das Bezugspotential auf, wodurch der Block LSBKi nicht ausgewählt wird. Die folgende Programmierungs-Verifizierungs- und Neuprogrammierungsoperationen sind mit den in Verbindung mit der ersten Ausführungsform mit Bezug auf das Zeitdiagramm während der Zeitperiode zwischen t&sub2; und t&sub4; von Fig. 12 erläuterten Operationen identisch.
In der modifizierten Ausführungsform benötigen die Programmier- und Neuprogrammiertechniken keinen mit den entsprechenden Bitleitungen verbundenen Programmiersperrspannungserzeuger, um die Programmierung von mit logischen "0"-en programmierten Zellen und die Neuprogrammierung von erfolgreich mit logischen "1"-en programmierten Zellen zu verhindern. Dadurch kann die periphere Schaltung vereinfacht und die auf dem Chip eingenommene Fläche reduziert werden. Da weiterhin die Programmiersperrspannung automatisch mit Hilfe der kapazitiven Kopplungstechnik während der Programmier- und Neuprogrammieroperationen erzeugt wird, können die Programmier- und Neuprogrammieroperationen mit hoher Geschwindigkeit durchgeführt werden. Weil die vorliegende Ausführungsform also eine eigene Technik zum Verhindern einer Programmierung verwendet, können die oben genannten Vorteile erhalten werden.
Während der Leseoperation der modifizierten Ausführungsform wird eine ausgewählte Wortleitung von 0 Volt anstelle der ausgewählten Wortleitung von 0,8 Volt in der oben genannten Programmierungs-Verifizierungsoperation verwendet. Die Operation zum Auswählen von Speichertransistoren in der Leseoperation ist mit derjenigen in der Programmierungs-Verifizierungsoperation identisch. Das Seitenlesen, Seitenauslesen und Ausgeben von Daten auf Ausgangsanschlüssen ist mit den in Verbindung mit der ersten Ausführungsform mit Bezug auf Fig. 12 erläuterten Operationen identisch.
Die EEPROMs der hier beschriebenen Ausführungsformen der vorliegenden Erfindung sind also derart aufgebaut, daß sie die Fähigkeiten und die Verläßlichkeit von verbesserten Operationen für die Programmierung, das Blocklöschen und die Programmierungs-Verifizierung aufweisen. Die mit dem Lesen und der Programmierungs-Verifizierung assoziierten peripheren Schaltungen können also in einem nichtflüchtigen Halbleiterspeicher mit einer Speicheranordnung des NOR-Typs verwendet werden.

Claims

1. Ein nichtflüchtiger Halbleiterspeicher (10), der mit Speicherzellen (NU) versehen ist, von denen jede ein Steuergate, ein schwimmendes Gate und einen Kanalbereich (94) aufweist, und des weiteren mit einer Einrichtung (ST2, CSL; CGL) versehen ist, um eine hohe Löschspannung an die Kanalbereiche der ausgewählten und nichtausgewählten Speicherzellen anzulegen und um eine niedrige Spannung an die Gates der ausgewählten Speicherzellen anzulegen, dadurch gekennzeichnet, daß die genannte Einrichtung kapazitiv zumindest einen Teil der genannten Löschspannung an die Gates der genannten nichtausgewählten Speicherzellen koppelt, um die ausgewählten Zellen zu löschen und eine Löschung der nichtausgewählten Zellen zu sperren.

2. Ein nichtflüchtiger Halbleiterspeicher (10), der mit Speicherzellen (NU) versehen ist, von denen jede ein Steuergate, ein schwimmendes Gate und einen Kanalbereich (94) aufweist, und des weiteren mit einer Einrichtung (CGL, ST2, CSL) versehen ist, um eine hohe Programmspannung an die Steuergates der ausgewählten und nichtausgewählten Speicherzellen anzulegen und um eine niedrige Spannung an die Kanalbereiche der ausgewählten Speicherzellen anzulegen, dadurch gekennzeichnet, daß die genannte Einrichtung zumindest einen Teil der genannten Programmspannung an die Kanalbereiche und die Source- und Drainübergänge der nichtausgewählten Speicherzellen koppelt, um die ausgewählten Zellen zu programmieren und eine Programmierung der nichtausgewählten Zellen zu sperren.

3. Ein Speicher gemäß Anspruch 1, der des weiteren umfaßt:

Wortleitungen (WL), die allgemein parallel über einer Oberfläche eines Halbleitersubstrats (72) gebildet sind;

eine Mehrfachanordnung von Zelleneinheiten (NU), die auf der genannten Oberfläche gebildet sind, wobei jede genannte Einheit zumindest einen Speichertransistor (M) umfaßt, der einen Source- (82) und einen Drainbereich (84) ausweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich (94) getrennt sind, wobei das genannte schwimmende Gate über dem Kanalbereich zur Ladungsspeicherung gebildet ist und das genannte Steuergate über dem schwimmenden Gate gebildet ist und mit einer entsprechenden der genannten Wortleitungen (WL1) gekoppelt ist, wobei die genannte Mehrfachanordnung in eine Mehrzahl Speicherblöcke (BK1-BK1024) unterteilt ist, von denen jeder eine gewisse Anzahl Zelleneinheiten hat;

eine Einrichtung, um die genannte hohe Löschspannung an das genannte Substrat zu legen, das die Kanalbereiche in einem Datenlöschmodus umfaßt; und

eine Einrichtung (CGL, BT), die auf eine Adresse in dem genannten Löschmodus reagiert, um die genannte niedrige Spannung an Wortleitungen eines Speicherblocks anzulegen, der durch die genannte Adresse ausgewählt ist, um in Speichertransistoren des genannten ausgewählten Speicherblocks gespeicherte Daten zu löschen, und an die schwimmenden Wortleitungen nichtausgewählter Speicherblöcke zu legen, damit die Löschung von Speichertransistoren in den genannten nichtausgewählten Speicherblöcken aufgrund der genannten kapazitiven Kopplung einer vorbestimmten Größe der genannten hohen Löschspannung an die Wortleitungen der genannten nichtausgewählten Speicherblöcke verhindert wird.

4. Ein Speicher gemäß Anspruch 1, der des weiteren umfaßt:

Wortleitungen (WL), die über einer Oberfläche eines Halbleitersubstrats (72) gebildet sind;

Zelleneinheiten (NU), die auf der genannten Oberfläche angeordnet sind, um eine Mehrfachanordnung bilden, wobei jede genannte Einheit zumindest einen Speichertransistor (M) umfaßt, der einen Source- (82) und einen Drainbereich (84) ausweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich (94) getrennt sind, wobei das genannte schwimmende Gate über dem Kanalbereich gebildet ist und das genannte Steuergate über dem schwimmenden Gate gebildet ist und mit einer entsprechenden der genannten Wortleitungen (WL1) gekoppelt ist, wobei die genannte Mehrfachanordnung in eine Mehrzahl Speicherblöcke (BK1-BK1024) unterteilt ist, von denen jeder eine gewisse Anzahl Zelleneinheiten hat; und

eine Einrichtung (CSL, ST2), die auf eine Adresse in einem Datenlöschmodus anspricht, um die genannte hohe Löschspannung an das genannte Substrat, das die genannten Kanalbereiche umfaßt, und gleichzeitig anschwimmende Wortleitungen von Speicherblöcken anzulegen, die durch die genannte Adresse nicht ausgewählt sind, wodurch eine Löschung von Speichertransistoren der genannten nichtausgewählten Speicherblöcke durch kapazitive Kopplung einer vorbestimmten Größe der genannten hohen Löschspannung an die Wortleitungen der genannten nichtausgewählten Speicherblöcke verhindert wird.

5. Ein Speicher gemäß Anspruch 2, der des weiteren umfaßt:

ein Halbleitersubstrat (72);

eine Mehrfachanordnung von Zelleneinheiten (NU), die auf dem genannten Substrat gebildet und in einer Matrixform von Zeilen und Spalten angeordnet sind, wobei jede genannte Einheit eine vorbestimmte Anzahl Speichertransistoren (M) umfaßt, die in Reihe in Spaltenrichtung verbunden sind, jeder Speichertransistor einen Source- (82) und einen Drainbereich (84) aufweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich (94) getrennt sind, wobei das genannte schwimmende Gate über dem Kanalbereich gebildet ist, um Ladung zu speichern, und das genannte Steuergate über dem schwimmenden Gate gebildet ist;

Wortleitungen (WL), die über dem genannten Substrat gebildet und allgemein parallel in Zeilenrichtung angeordnet sind, wobei jede Wortleitung mit Steuergates der Speichertransistoren in einer entsprechenden Zeile verbunden sind; und

eine Steuereinrichtung (18, 20, 22), um Speichertransistoren auf eine Binärdate in einem Datenlöschmodus durch Ladungsübertragung von deren schwimmenden Gates zu löschen, und um kapazitiv, wenn die genannte hohe Programmspannung an eine ausgewählte Wortleitung in einem Datenprogrammodus nach dem genannten Löschmodus angelegt wird, die Kanalbereiche und die Source- und Drainübergänge von Speichertransistoren, die auf die eine Binärdate programmiert werden sollen, auf ein vorbestimmtes Potential zu laden, wobei die auf eine Binärdate programmierten Speichertransistoren die nichtausgewählten Zellen sind und wegen der niedrigen Potentialdifferenz zwischen dem Substrat und ihren Steuergates während des Programmierens nicht programmiert werden.

6. Ein Speicher gemäß Anspruch 1 oder Anspruch 2, der des weiteren umfaßt:

Ein Halbleitersubstrat (72);

Wortleitungen (WL), die über dem genannten Substrat gebildet sind;

eine Mehrzahl von NICHTUND-Zellen (NU), von denen jede eine Mehrzahl von Speichertransistoren (M) aufweist, die in Reihe verbunden sind, wobei jeder genannte Transistor einen Source- (82) und einen Drainbereich (84) aufweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich (94) getrennt sind, das genannte schwimmende Gate über dem Kanalbereich gebildet ist, um Binärdaten zu speichern, und das genannte Steuergate über dem genannten schwimmenden Gate gebildet und mit einer entsprechenden der genannten Wortleitungen verbunden ist; und

eine Steuereinrichtung (18, 20, 22), um entweder Kanalbereiche und Source- und Drainübergänge oder Wortleitungen von Speichertransistoren einer ausgewählten NICHTUND-Zelle zu laden, damit Binärdaten nicht geändert werden, die vorhergehend in den genannten Speichertransistoren der genannten ausgewähl ten NICHTUND-Zelle während des Lösch- und Progammiermodus gespeichert worden sind.

7. Ein Speicher gemäß Anspruch 1 oder Anspruch 2, der des weiteren umfaßt:

eine Mehrzahl Bitleitungen (BL);

Speicherzellen (NU), von denen jede zumindest einen Speichertransistor (M) aufweist, der das genannte schwimmende Gate, das als eine Ladungsspeicherschicht dient, und das genannte Steuergate umfaßt, wobei ein Ende jeder der genannten Zellen mit einer entsprechenden Bitleitung (BL) verbunden ist (ST1) ist und das andere Ende einer jeden Speicherzelle mit einem Bezugspotential (CSL) verbunden ist (ST2);

eine Stromquelleneinrichtung (33), um eine vorbestimmte Größe an elektrischem Strom den genannten Bitleitungen während des Datenlese- und des Programmverifizierungsmodus zuzuführen;

eine Steuereinrichtung (18, 20, 22), um eine Lesespannung an die Steuergates der ausgewählten Speichertransistoren während des Lesemodus anzulegen, und an die Steuergates ausgewählter Speichertransistoren die genannte Programmspannung während eines Datenprogrammodus und eine Programmverifizierungsspannung während des Programmverifizierungsmodus anzulegen;

gemeinsame Datenzwischenspeichereinrichtungen (PBk), die betriebsmäßig mit den genannten Bitleitungen zum Speichern von Programmdaten verbunden sind, um die Programmdaten den genannten ausgewählten Speichertransistoren während des Programmodus zu liefern (26), während Auslesedaten während des Lesemodus und Verifizierungsdaten während des Verifizierungsmodus gespeichert werden (28); und

eine Datenerfassungseinrichtung, um jeweils die genannten Auslesedaten und die genannten Verifizierungsdaten der genannten gemeinsamen Datenzwischenspeichereinrichtung in Abhängigkeit des Stromflusses durch die Bitleitung und die ausgewählten Speichertransistoren von der genannten Stromquelleneinrichtung während des genannten Lese- und Verifizierungsmodus zu liefern.

8. Ein Speicher gemäß Anspruch 2, der des weiteren umfaßt:

ein Halbleitersubstrat (72), das einen Wannenbereich (76) aufweist;

Speichertransistoren (M), die auf dem genannten Bereich gebildet und in einer Matrixform von Zeilen und Spalten angeordnet sind, wobei die genannten Speichertransistoren Zelleneinheiten (NU) umfassen, von denen jede eine vorbestimmte Anzahl Speichertransistoren, die in Reihe verbunden sind, und erste und zweite Anschlüsse an ihren beiden Enden aufweist, wobei Zelleneinheiten in entsprechenden Zeilen einen Speicherblock bilden, jeder Speichertransistor einen Source- (82) und einen Drainbereich (84) aufweist, die in dem genannten Bereich gebildet sind, aber durch den genannten Kanalbereich getrennt sind, das genannte schwimmende Gate über dem Kanalbereich (94) gebildet ist, um eine Binärdate darstellende Ladung zu speichern, und das genannte Steuergate über dem schwimmenden Gate gebildet ist;

Wortleitungen (WL), die mit den genannten Steuergates der Speichertransistoren in einer entsprechenden Zeile verbunden sind;

Bitleitungen (BL), die allgemein die genannten Wortleitungen schneiden;

eine gemeinsame Sourceleitung (CSL);

erste und zweite Auswählleitungen (SGL), die allgemein parallel zu den genannten Wortleitungen sind;

erste Auswähltransistoren (ST1), die jeweils zwischen den ersten Anschlüssen der Zelleneinheiten in jedem Speicherblock und entsprechenden Bitleitungen verbunden sind, um selektiv dazwischen zu verbinden, wobei Gates der ersten Auswähltransistoren, die mit jedem Speicherblock verbunden sind, mit einer entsprechenden ersten Auswählleitung (SGL1) verbunden sind;

zweite Auswähltransistoren (ST2), die zwischen den zweiten Anschlüssen der Zelleneinheiten in jedem Speicherblock und der gemeinsamen Sourceleitung verbunden sind, um selektiv dazwischen zu verbinden, wobei Gates der zweiten Auswähltransistoren, die mit jedem Speicherblock verbunden sind, mit einer entsprechenden zweiten Auswählleitung (SGL2) verbunden sind;

ein Datenregister (PBk), das mit den genannten Bitleitungen verbunden ist, um den genannten Bitleitungen Binärdaten zu liefern, wobei das genannte Register logisch hohe Spannungspegel für Bitleitungen bereitstellt, die mit Speichertransistoren verbunden sind, die auf eine Binärdate der genannten Binärdaten programmiert sind, während Bezugsspannungen für die Bitleitungen bereitgestellt werden, die mit Speichertransistoren verbunden sind, die auf die andere Binärdaten davon programmiert sind; und

eine Steuereinrichtung (18, 20, 22, BSC1), die mit den genannten Wortleitungen und der genannten ersten und zweiten Auswählleitung verbunden ist, um die genannte Programmspannung (Vpgm) an eine ausgewählte Wortleitung eines ausgewählten Speicherblocks und Durchlaßspannungen (Vpas) an nichtausgewählte Wortleitungen nichtausgewählter Speicherblöcke zu legen, während ein logisch hoher Spannungspegel an die erste Auswählleitung gelegt wird, die mit dem genannten ausgewählten Speicherblock verbunden ist, und die zweiten Auswähltransistoren, die damit verbunden sind, nichtleitend macht, wodurch Kanalbereiche und Source- und Drainübergänge der Speichertransistoren in dem genannten ausgewählten Speicherblock kapazitiv auf Programmsperrspannungen geladen werden.

9. Ein Verfahren zum Löschen ausgewählter Speicherzellen (M, NU) in einem nichtflüchtigen Halbleiterspeicher (10), der mit Speicherzellen (NU) versehen ist, von denen jede ein Steuergate, ein schwimmendes Gate und einen Kanalbereich (94) aufweist, und des weiteren mit einer Einrichtung (CSL, SL2) versehen ist, um eine hohe Löschspannung an die Kanalbereiche von ausgewählten und nichtausgewählten Speicherzellen anzulegen sowie (CGL, BT) eine niedrige Spannung an die Gates (WL) der ausgewählten Speicherzellen anzulegen, da durch gekennzeichnet, daß das genannte Verfahren umfaßt, kapazitiv zumindest einen Teil der genannten Löschspannung an die Gates der genannten nichtausgewählten Speicherzellen zu koppelen, um die ausgewählten Zellen zu löschen und eine Löschung der nichtausgewählten Zellen zu sperren.

10. Ein Verfahren zum Programmieren ausgewählter Speicherzellen (M, NU) in einem nichtflüchtigen Halbleiterspeicher (10), der mit Speicherzellen versehen ist, von denen jede ein Steuergate, ein schwimmendes Gate und einen Kanalbereich (94) aufweist, und des weiteren mit einer Einrichtung (CGL, BT) versehen ist, um eine hohe Programmspannung an die Steuergates ausgewählter und nichtausgewählter Speicherzellen anzulegen sowie (CSL, SL2) eine niedrige Spannung an die Kanalbereiche der ausgewählten Speicherzellen anzulegen, dadurch gekennzeichnet, daß das genannte Verfahren umfaßt, zumindest einen Teil der genannten Programmspannung an die Kanalbereiche und die Source- und Drainübergänge der genannten nichtausgewählten Speicherzellen zu koppelen, um die ausgewählten Zellen zu programmieren und eine Programmierung der nichtausgewählten Zellen zu sperren.

11. Ein Verfahren zum Löschen von Daten, die in einem nichtflüchtigen Halbleiterspeicher in einem Datenlöschmodus gespeichert sind, gemäß Anspruch 9, wobei der genannte Speicher umfaßt eine Mehrfachanordnung von Zelleneinheiten (NU), die auf einer Oberfläche eines Halbleitersubstrats (72) gebildet sind, wobei jede genannte Einheit zumindest einen Speichertransistor (M) zur Datenspeicherung umfaßt, der das genannte schwimmende Gate und das genannte Steuergate aufweist, das mit einer entsprechenden einer Mehrzahl von Wortleitungen (WL) gekoppelt ist, wobei die genannte Mehrfachanordnung in eine Mehrzahl Speicherblöcke (BK1-BK1024) unterteilt ist, von denen jeder eine gewisse Anzahl Zelleneinheiten hat, wobei das genannte Verfahren umfaßt:

Anlegen der genannten hohen Löschspannung an das genannte Substrat;

Anlegen der genannten niedrigen Spannung an Wortleitungen eines Speicherblocks, der durch eine Adresse ausgewählt ist, um Daten in Speichertransistoren des genannten ausgewählten Speicherblocks zu löschen; und

Wortleitungen von Speicherblöcken, die durch die Adresse nicht ausgewählt sind, schwimmen zu lassen, damit Speichertransistoren der genannten nichtausgewählten Speicherblöcke an einer Löschung durch die kapazitive Kopplung einer vorbestimmten Größe der genannten Löschspannung an die Wortleitungen der genannten nichtausgewählten Speicherblöcke gehindert werden.

12. Ein Verfahren gemäß Anspruch 9, das des weiteren umfaßt, das Löschen von Speichertransistoren (M) in den Speicherblöcken (BK1-BK1024), die durch eine Adresse nicht ausgewählt sind, in einem nichtflüchtigen Halbleiterspeicher (10) zu verhindern, wobei der genannte Speicher Zelleneinheiten (NU) umfaßt, die auf einer Oberfläche eines Halbleitersubstrats (72) gebildet sind, um eine Mehrfachanordnung zu bilden, jede Zelleneinheit zumindest einen Speichertransistor aufweist, der eine Source (82), eine Drain (84), das genannte schwimmende Gate und das genannte Steuergate aufweist, das mit einer entsprechenden von einer Mehrzahl Wortleitungen (WL) verbunden ist, wobei die genannte Mehrfachanordnung in eine Mehrzahl Speicherblöcke unterteilt ist, von denen jeder eine gewisse Anzahl Zelleneinheiten aufweist, wobei das genannte Verfahren die Schritte umfaßt:

Wortleitungen der genannten nichtausgewählten Speicherblöcke schwimmen zu lassen; und

Anlegen der genannten Löschspannung an das genannte Substrat, wodurch Speichertransistoren der genannten nichtausgewählten Speicherblöcke an einer Löschung durch kapazitives Koppeln einer vorbestimmten Größe der genannten Löschspannung auf die genannten Wortleitungen der genannten nichtausgewählten Speicherblöcke gehindert werden.

13. Ein Verfahren gemäß Anspruch 9, das des weiteren umfaßt, das Löschen einer Zelleneinheit in einem nichtflüchtigen Halbleiterspeicher (10) zu verhindern, wo bei die Zelleneinheit (NU) auf einer Oberfläche eines Halbleitersubstrats (72) gebildet ist und eine vorbestimmte Anzahl Speichertransistoren (M) aufweist, die in Reihe verbunden sind, wobei jeder Speichertransistor einen Source- (82) und einen Drainbereich (84) aufweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich (94) getrennt sind, wobei das genannte schwimmende Gate über dem Kanalbereich gebildet ist, um Binärdaten zu speichern, und das genannte Steuergate über dem schwimmenden Gate gebildet ist, die jeweiligen Steuergates der Speichertransistoren der Zelleneinheit mit einer entsprechenden einer Mehrzahl von Wortleitungen (WL) verbunden sind, wobei das genannte Verfahren die Schritte umfaßt:

Anlegen der genannten Löschspannung an das genannte Substrat; und

kapazitiv die Wortleitungen der genannten Zelleneinheit auf eine vorbestimmte Größe der Löschspannung zu laden.

14. Ein Verfahren gemäß Anspruch 10, zum Programmieren einer Zelleneinheit in einem elektrischlöschbaren, programmierbaren Festwertspeicher, wobei die genannte Zelleneinheit (NU) auf einer Oberfläche eines Halbleitersubstrats (72) gebildet ist und eine vorbestimmte Anzahl Speichertransistoren (M) aufweist, die in Reihe verbunden sind, wobei jeder Speichertransistor einen Source- (82) und einen Drainbereich (84) aufweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich (94) getrennt sind, wobei das genannte schwimmende Gate über dem Kanalbereich gebildet ist, um eine Binärdate von Binärdaten zu speichern, und das genannte Steuergate über dem schwimmenden Gate gebildet ist, wobei das genannte Verfahren die Schritte umfaßt:

kapazitiv die Kanalbereiche und die Source- und Drainübergänge der genannten Speichertransistoren auf eine Programmsperrspannung (Vpi) zu laden;

die genannte Programmsperrspannung beizubehalten, wenn ein ausgewählter Speichertransistor nicht auf die andere Binärdate programmiert wird, während die genannte Programmsperrspannung auf ein niedriges Potential entladen wird,

wenn der genannte ausgewählte Speichertransistor auf die andere Binärdate programmiert wird; und

Anlegen der genannten Programmspannung an das Steuergate des genannten ausgewählten Speichertransistors.

15. Ein Verfahren gemäß Anspruch 10, um eine Zelleneinheit (NU) in einem Halbleiterspeicher (10) zu programmieren, wobei die genannte Zelleneinheit auf einer Oberfläche eines Halbleitersubstrats (72) gebildet ist und eine vorbestimmte Anzahl Speichertransistoren (M) aufweist, die in Reihe verbunden sind, wobei jeder Speichertransistor einen Source- (82) und einen Drainbereich (84) aufweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich (94) getrennt sind, wobei das genannte schwimmende Gate über dem Kanalbereich gebildet ist, um eine Binärdate von Binärdaten zu speichern, und das genannte Steuergate über dem schwimmenden Gate gebildet ist, wobei das genannte Verfahren die Schritte umfaßt:

Anlegen der genannten hohen Programmspannung (Vpgm) an das Steuergate eines ausgewählten Speichertransistors und einer zweiten hohen Spannung (Vpi), die niedriger als die erste hohe Spannung ist, an die Steuergates der verbleibenden Speichertransistoren, wodurch Kanalbereiche und Source- und Drainübergänge von Speichertransistoren der genannten Einheit kapazitiv auf eine vorbestimmte geladene Spannung geladene werden; und

Entladen der genannten geladenen Spannung, wenn der genannte ausgewählte Speichertransistor auf die andere Binärdate programmiert wird, während die genannte geladene Spannung beibehalten wird, wenn der genannte ausgewählte Speichertransistor nicht auf die andere Binärdate programmiert ist.

16. Ein Verfahren gemäß Anspruch 10 zum Programmieren von Speichertransistoren (M) in einer Zeile in einem Halbleiterspeicher (10), der umfaßt ein Halbleitersubstrat (72), Speichertransistoren, die auf einer Oberfläche des genannten Substrats gebildet und in Zeilen und Spalten angeordnet sind, wobei die genannten Speichertransistoren Zelleneinheiten (NU) umfassen, von denen jede eine vorbestimmte Anzahl Speichertransistoren aufweist, die in Reihe verbunden sind, und erste und zweite Anschlüsse an jedem zwei Enden aufweist, jeder Speichertransistor einen Source- (82) und einen Drainbereich (84) aufweist, die in dem genannten Substrat gebildet sind, aber durch den genannten Kanalbereich (94) getrennt sind, das genannte schwimmende Gate über dem Kanalbereich gebildet ist, um ein Binärdaten zu speichern, und das genannte Steuergate über dem schwimmenden Gate gebildet ist; wobei Zelleneinheiten in entsprechenden Zeilen einen Speicherblock (BK) bilden; Wortleitungen (WL), die jeweils mit Steuergates der Speichertransistoren in einer entsprechenden Zeile verbunden sind; Bitleitungen (BL), die allgemein die genannten Wortleitungen schneiden, wobei der genannte erste Anschluß einer jeden Zelleneinheit von jedem Speicherblock mit einer entsprechenden der genannten Bitleitungen über einen ersten Auswähltransistor (ST1) verbunden ist; und eine gemeinsame Sourceleitung, die mit dem genannten zweiten Anschluß einer jeden Zelleneinheit über zweite Auswähltransistoren (ST2) verbunden ist, wobei das genannte Verfahren die Schritte umfaßt:

Anlegen der genannten Programmspannung (Vgm) an eine ausgewählte Wortleitung eines ausgewählten Speicherblocks und einer Durchlaßspannung (Vpas), die niedriger als die Programmspannung ist, an die verbleibenden Wortleitungen davon, während ein logisch hoher Spannungspegel, der niedriger als die Durchlaßspannung ist, an die Gates der genannten ersten Auswähltransistoren (ST1), die mit dem genannten ausgewählten Speicherblock verbunden sind, gelegt wird und die genannten zweiten Auswähltransistoren (ST2), die damit verbunden sind, nichtleitend gemacht werden, wobei der genannte logisch hohe Spannungspegel einem logisch hohen Zustand entspricht; und

Anlegen eines logisch niedrigen Spannungspegels, der einem logisch niedrigen Zustand entspricht, an Bitleitungen, die mit Speichertransistoren verbunden sind, die von einer Binärdate auf die andere Binärdate programmiert werden, während der logisch hohe Spannungspegel an Bitleitungen angelegt wird, die mit nichtprogrammierten Speichertransistoren verbunden sind, wodurch Kanalbereiche und Source- und Drainübergänge der nichtprogrammierten Speichertransistoren kapazitiv auf einen Spannungspegel zwischen dem genannten logisch hohen Spannungspegel und der genannten Programmspannung geladen werden, um das Programmieren zu verhindern, während andere des genannten Speichers programmiert werden.