DE102009023789A1 - Speichervorrichtungen mit vertikalen Säulen und Verfahren zum Herstellen und Betreiben derselben - Google Patents

Speichervorrichtungen mit vertikalen Säulen und Verfahren zum Herstellen und Betreiben derselben Download PDF

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Abstract

Bei einer Halbleitervorrichtung und einem Verfahren zum Bilden einer solchen Vorrichtung weist die Halbleitervorrichtung ein Substrat (100) aus einem Halbleitermaterial auf, das sich in einer horizontalen Richtung erstreckt. Eine Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) ist an dem Substrat (100) vorgesehen. Eine Mehrzahl (200'') von Gate-Muster (201', 202', 203', 204', 205', 206') ist vorgesehen, wobei jedes Gate-Muster (201', 202', 203', 204', 205', 206') zwischen einer benachbarten unteren dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) und einer benachbarten oberen dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) ist. Ein vertikaler Kanal aus einem Halbleitermaterial erstreckt sich in einer vertikalen Richtung durch die Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) und die Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206'), wobei eine Gate-isolierende Schicht (230) zwischen jedem Gate-Muster (201', 202', 203', 204', 205', 206') und dem vertikalen Kanal ist, die das Gate-Muster (201', 202', 203', 204', 205', 206') von dem vertikalen Kanal isoliert, wobei der vertikale Kanal bei einer Kontaktregion, die eine halbleitende Region aufweist, in einem Kontakt mit dem Substrat (100) ist.

Description

  • VERWANDTE ANMELDUNGEN
  • Dies Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2008-0054707 , eingereicht am 11. Juni 2008, deren Inhalt hierin durch Bezugnahme in seiner Gesamtheit aufgenommen ist.
  • HINTERGRUND
  • Mit dem fortgesetzten Schwerpunkt auf hochintegrierten elektronischen Vorrichtungen besteht ein laufender Bedarf an Halbleiterspeichern, die bei höheren Geschwindigkeiten und einer niedrigeren Leistung in Betrieb sind und eine erhöhte Vorrichtungsdichte haben. Um dies zu vollbringen, sind Vorrichtungen mit einer aggressiven Skalierung und mehrschichtige Vorrichtungen mit Transistorzellen, die in horizontalen und vertikalen Arrays angeordnet sind, in der Entwicklung.
  • Bei einem Lösungsansatz sind planare Speicherzellen, beispielsweise NICHT-UND-Speicherzellen, in einem herkömmlichen horizontalen Array gebildet. Mehrere horizontale Arrays sind dann in einer vertikalen Richtung gestapelt. Begrenzungen, die diesem Lösungsansatz zugeordnet sind, umfassen eine schwache Zuverlässigkeit der resultierenden Vorrichtungen, da kritische Lithografie-Schritte für jede Schicht beim Erreichen der minimalen Strukturgröße erforderlich sind. Zusätzlich ist bei dieser Konfiguration die Größe der Ansteuertransistoren zum Ansteuern der Steuerungs-Gates eine Funktion der Zahl von Schichten; Daher werden die Ansteuertransistoren als ein Vielfaches der Zahl von Schichten skaliert. Dies kann zu Integrationsproblemen und Wärmeentfernungssorgen führen.
  • Bei einem anderen Lösungsansatz waren mehrschichtige Speicher mit vertikal ausgerichteten Kanälen in der Entwicklung. Bei einer Konfiguration ist eine Mehrzahl von Gate-Schichten an einem Substrat gebildet, und ein vertikaler Kanal durchdringt die Mehrzahl von Gate-Schichten. Bei jedem vertikalen Kanal ist eine untere Gate-Schicht konfiguriert, um als ein unteres Auswahl-Gate in Betrieb zu sein, eine Mehrzahl von mittleren Gate-Schichten ist konfiguriert, um als Steuerungs-Gates in Betrieb zu sein, und eine obere Gate-Schicht ist konfiguriert, um als ein oberes Auswahl-Gate in Betrieb zu sein. Die Steuerungs-Gates weisen zu dem vertikalen Kanal angrenzende Ladungsspeicherungsschichten auf, so dass die Vorrichtungen als nicht flüchtige Speicher in Betrieb sein können. Obere Auswahl-Gates, die zueinander in einer ersten horizontalen Richtung benachbart sind, sind verbunden, um als Reihenauswahlleitungen für die Vorrichtung in Betrieb zu sein. Vertikale Kanäle, die einander benachbart sind, sind in einer zweiten horizontalen Richtung verbunden, um als Bitleitungen für die Vorrichtung in Betrieb zu sein.
  • Andere, die den Lösungsansatz des vertikal ausgerichteten Kanals versucht haben, sind auf einen begrenzten Erfolg gestoßen. Bei einer Konfiguration ist ein unterster Abschnitt des vertikalen Kanals mit einer Diffusionsschicht einer gemeinsamen Source, die in dem Substrat gebildet ist, verbunden. Die Diffusionsschicht der gemeinsamen Source ist dotiert, um eine n+-Dotierung zu haben, und das darunterliegende Substrat hat eine p-Typ-Dotierung. Ein p-n-Übergang ist dementsprechend zwischen der Diffusionsschicht der gemeinsamen Source und dem darunterliegenden Substrats gebildet. Der vertikale Kanal ist durch die n+-Region in dem Substrat getrennt; Es ist daher schwierig, das Potenzial des vertikalen Kanals durch eine Elektrode zu steuern, und es ist notwendig, einen negativen Spannungspegel an die Steuerungs-Gates anzulegen, um die Speicherzellen zu löschen. Ein solcher negativer Spannungspegel kann eine kompliziertere Vorrichtungsleistungsversorgungsschaltung, die einen Vorrichtungsaufwand erhöht, erfordern. Ein Anlegen eines negativen Spannungspegels ist ferner mit der Leistungsanordnung von herkömmlichen NICHT-UND-Speichern unvereinbar, was einen unkomplizierten Ersatz von herkömmlichen NICHT-UND-Vorrichtungen durch die Speicher eines vertikal ausgerichteten Kanals behindert. Wenn ferner eine Löschungsoperation stattfindet, wobei die Löschungsoperation die Injektion von Löchern in die Ladungsspeicherschichten der Steuerungs-Gates, die an den vertikalen Kanal angrenzen, erfordert, werden Löcher in dem vertikalen Kanal durch die Injektion in die Ladungsspeicherungsschichten verarmt. Durch die Verarmung von Löchern wird das Potenzial des vertikalen Kanals reduziert, was die Löschungsoperation hinsichtlich der Zeit weniger effektiv macht.
  • Um eine Lochverarmung in den vertikalen Kanälen zu verhindern, wurde eine Lochinjektion durch einen Betrieb eines Gate-hervorgerufenen Drain-Leckens (GIDL; GIDL = Gate-induced-drain-leakage) vorgeschlagen, um das Potenzial der vertikalen Kanäle auf einem passenden Pegel beizubehalten. Eine Steuerung eines Potenzials des vertikalen Kanals durch den GIDL-Effekt ist jedoch nicht unkompliziert oder kann verglichen mit dem direkten Körpervorspannen instabil sein, da dieselbe ohne weiteres durch die Übergangsprofile beeinträchtigt werden kann, was in der Gelöscht-Vth-Verteilungsverschlechterung resultieren kann. Es ist zusätzlich wahrscheinlich, dass der GIDL-Effekt eine Injektion von heißen Löchern in den unteren Auswahltransistor oder eine Randzelle in den Ketten eines vertikalen Kanals aufnimmt, was die Dauerzuverlässigkeitscharakteristika der resultierenden Vorrichtung vermindern kann.
  • ZUSAMMENFASSUNG
  • Ausführungsbeispiele der vorliegenden Erfindung sind auf Halbleiterspeicher eines Vertikaltyps und Verfahren zum Bilden derselben gerichtet. Bei bestimmten Ausführungsbeispielen ist insbesondere ein unterster Abschnitt eines vertikalen Halbeiterkanals mit dem darunterliegenden Substrat in einer Kontaktregion, die ein halbleitendes Material aufweist, direkt verbunden. Bei bestimmten Ausführungsbeispielen ist eine Inversionsschicht in der Kontaktregion gebildet, um zu verursachen, dass die Kontaktregion durch Anlegen einer passenden Spannung an ein unterstes Gate des vertikalen Kanals leitfähig wird. Die Inversionsschicht ist ihrerseits als eine Leitung einer gemeinsamen Source für die resultierende Vorrichtung in Betrieb. Bei der Abwesenheit einer Diffusionsregion zwischen dem vertikalen Kanal und dem Substrat kann eine positive Löschungsspannung in der resultierenden Vorrichtung verwendet werden, um eine Löschungsoperation durchzuführen, was den Bedarf an einer zusätzlichen Leistungsschaltungsanordnung zum Erzeugen von negativen Spannungen eliminiert. Da ferner positive Löschungsspannungen für eine Löschungsoperation verwendet werden können, sind die resultierenden Vorrichtungen mit herkömmlichen horizontal konfigurierten NICHT-UND-Speichern vereinbar; Dies erlaubt einen unkomplizierteren Ersatz von solchen herkömmlichen Vorrichtungen durch die Vorrichtungen der vorliegenden Erfindung.
  • Bei einem Aspekt weist eine Halbleitervorrichtung ein Substrat eines Halbleitermaterials, das sich in einer horizontalen Richtung erstreckt, eine Mehrzahl von dielektrischen Zwischenschichten an dem Substrat, eine Mehrzahl von Gaste-Mustern, wobei jedes Gate-Muster zwischen einer benachbarten unteren dielektrischen Zwischenschicht und einer benachbarten oberen dielektrischen Zwischenschicht ist, und einen vertikalen Kanal eines Halbleitermaterials auf, der sich in einer vertikalen Richtung durch die Mehrzahl von dielektrischen Zwischenschichten und die Mehrzahl von Gate-Mustern erstreckt, wobei eine Gate-isolierende Schicht zwischen jedem Gate-Muster und dem vertikalen Kanal ist, die das Gate-Muster von dem vertikalen Kanal isoliert, wobei der vertikale Kanal in einem Kontakt mit dem Substrat in einer Kontaktregion ist, die eine halbleitende Region aufweist.
  • Bei einem Ausführungsbeispiel weist die Kontaktregion eine obere Oberfläche des Substrats und einen unteren Abschnitt des vertikalen Kanals auf, wobei die obere Oberfläche des Substrats und mindestens Seitenwände des unteren Abschnitts des vertikalen Kanals eine halbleitende Region aufweisen.
  • Bei einem anderen Ausführungsbeispiel ist die Kontaktregion bei dem Anlegen einer Spannung, die eine Inversionsregion in der Kontaktregion erzeugt, leitfähig.
  • Bei einem anderen Ausführungsbeispiel weist die Halbleitervorrichtung einen Halbleiterspeicher auf, bei dem ein oberstes Gate-Muster der Mehrzahl von Gate-Mustern ein oberes Auswahl-Gate eines oberen Auswahltransistors aufweist, ein unterstes Muster der Mehrzahl von Gate-Mustern ein unteres Auswahl-Gate eines unteren Auswahltransistors aufweist, verbleibende Gate-Muster der Mehrzahl von Gate-Mustern zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates der Speicherzellentransistoren einer gemeinsamen Kette der Halbleitervorrichtung auf weisen, und weist ferner eine unterste dielektrische Zwischenschicht der Mehrzahl von dielektrischen Zwischenschichten zwischen dem unteren Auswahl-Gate und dem Substrat auf, wobei die unterste dielektrische Zwischenschicht eine erste Dicke hat und wobei die dielektrischen Zwischenschichten zwischen den Steuerungs-Gates eine zweite Dicke haben, wobei die erste Dicke kleiner als die zweite Dicke ist, und wobei die erste Dicke derart ausgewählt ist, dass eine Spannung, die an das untere Auswahl-Gate angelegt ist, eine Inversionsschicht in der Kontaktregion erzeugt, die verursacht, dass die Kontaktregion leitet.
  • Bei einem anderen Ausführungsbeispiel ist das Halbleitermaterial des vertikalen Kanals aus einer Gruppe ausgewählt, die aus einem Einkristall-Halbleitermaterial und einem polykristallinen Halbleitermaterial besteht.
  • Bei einem anderen Ausführungsbeispiel ist das Halbleitermaterial des Substrats aus einer Gruppe ausgewählt, die aus einem Einkristall-Halbleitermaterial und einem polykristallinen Halbleitermaterial besteht.
  • Bei einem anderen Ausführungsbeispiel weist die Gate-isolierende Schicht eine Ladungsspeicherungsschicht auf, wobei die Halbleitervorrichtung einen nicht flüchtigen Speicher aufweist.
  • Bei einem anderen Ausführungsbeispiel weist ein oberstes Gate-Muster der Mehrzahl von Gate-Mustern ein oberes Auswahl-Gate eines oberen Auswahltransistors auf, weist ein unterstes Gate-Muster der Mehrzahl von Gate-Mustern ein unteres Auswahl-Gate eines unteren Auswahltransistors auf, weisen verbleibende Gate-Muster der Mehrzahl von Gate-Mustern zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates der Speicherzellentransistoren einer gemeinsamen Kette der Halbleitervorrichtung auf, sind Steuerungs-Gates von Speicherzellentransistoren, die eine gleiche Schicht der Vorrichtung, die in einer horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden, um Wortleitungen der Halbleitervorrichtung zu liefern, sind Speicherzellentransistoren einer gemeinsamen Kette der Halbleitervorrichtung durch den vertikalen Kanal miteinander in Reihe gekoppelt, sind oberste Gate-Muster, die eine gleiche Schicht der Vorrichtung, die in einer ersten horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden, um obere Auswahl-Gates von oberen Auswahltransistoren zu liefern, sind obere Abschnitte von vertikalen Kanälen, die in einer zweiten horizontalen Richtung der Halbleitervorrichtung angeordnet sind, verbunden, um Bitleitungen der Halbleitervorrichtung zu liefern, und weist die Halbleitervorrichtung einen Halbleiterspeicher auf.
  • Bei einem anderen Aspekt weist ein Speichersystem eine Speichersteuerung, die Befehls- und Adresssignale erzeugt, und ein Speichermodul, das eine Mehrzahl von Speichern aufweist, auf, wobei das Speichermodul die Befehls- und Adresssignale empfängt und ansprechend darauf Daten in mindestens einem der Speicher speichert und von demselben wiedergewinnt. Jeder Speicher weist ein Substrat eines Halbleitermaterials, das sich in einer horizontalen Richtung erstreckt, eine Mehrzahl von dielektrischen Zwischenschichten an dem Substrat, eine Mehrzahl von Gate-Mustern, wobei jedes Gate-Muster zwischen einer benachbarten unteren dielektrischen Zwischenschicht und einer benachbarten oberen dielektrischen Zwischenschicht ist, und einen vertikalen Kanal eines Halbleitermaterials, der sich in einer vertikalen Richtung durch die Mehrzahl von dielektrischen Zwischenschichten und die Mehrzahl von Gate-Mustern erstreckt, auf, wobei eine Gate-isolierende Schicht zwischen jedem Gate-Muster und dem vertikalen Kanal ist, die das Gate-Muster von dem vertikalen Kanal isoliert, wobei der vertikale Kanal bei einer Kontaktregion, die eine halbleitende Region aufweist, in Kontakt mit dem Substrat ist.
  • Bei einem Ausführungsbeispiel weist die Kontaktregion eine obere Oberfläche des Substrats und einen unteren Abschnitt des vertikalen Kanals auf, und die obere Oberfläche des Substrats und mindestens Seitenwände des unteren Abschnitts des vertikalen Kanals weisen eine halbleitende Region auf.
  • Bei einem anderen Ausführungsbeispiel ist die Kontaktregion bei dem Anlegen eine Spannung, die eine Inversionsregion in der Kontaktregion erzeugt, leitfähig.
  • Bei einem anderen Ausführungsbeispiel weist ein oberstes Gate-Muster der Mehrzahl von Gate-Mustern ein oberes Auswahl-Gate eines oberen Auswahltransistors auf, ein unterstes Gate-Muster der Mehrzahl von Gate-Mustern weist ein unteres Auswahl-Gate eines unteren Auswahltransistors auf, verbleibende Gate-Muster der Mehrzahl von Gate-Mustern zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate weisen Steuerungs-Gates von Speicherzellentransistoren einer gemeinsamen Kette der Halbleitervorrichtung auf, und das System weist ferner eine Gate-isolierende Schicht zwischen dem unteren Auswahl-Gate und dem Substrat auf, wobei die Gateisolierende Schicht eine erste Dicke hat, und wobei die dielektrischen Zwischenschichten zwischen den Steuerungs-Gates eine zweite Dicke haben, wobei die erste Dicke kleiner als die zweite Dicke ist, und wobei die erste Dicke derart ausgewählt ist, dass eine Spannung, die an das untere Auswahl-Gate angelegt ist, in der Kontaktregion eine Inversionsschicht erzeugt, die verursacht, dass die Kontaktregion leitet.
  • Bei einem anderen Ausführungsbeispiel weist die Gate-isolierende Schicht eine Ladungsspeicherungsschicht auf, und der Speicher weist einen nicht flüchtigen Speicher auf.
  • Bei einem anderen Ausführungsbeispiel weist ein oberstes Gate-Muster der Mehrzahl von Gate-Mustern ein oberes Auswahl-Gate eines oberen Auswahltransistors auf, weist ein unterstes Gate-Muster der Mehrzahl von Gate-Mustern ein unteres Auswahl-Gate eines unteren Auswahltransistors auf, weisen verbleibende Gate-Muster der Mehrzahl von Gate-Mustern zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates von Speicherzellentransistoren einer gemeinsamen Kette der Halbleitervorrichtung auf, sind Steuerungs-Gates von Speicherzellentransistoren, die eine gleiche Schicht der Vorrichtung, die in einer horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden, um Wortleitungen der Halbleitervorrichtung zu liefern, sind Speicherzellentransistoren einer gemeinsamen Kette der Halbleitervorrichtung durch den vertikalen Kanal miteinander in Reihe gekoppelt, sind oberste Gate-Muster, die eine gleiche Schicht der Vorrichtung, die in einer ersten horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden, um obere Auswahl-Gates von oberen Auswahltran sistoren zu liefern, und sind obere Abschnitte von vertikalen Kanälen, die in einer zweiten horizontalen Richtung der Halbleitervorrichtung angeordnet sind, verbunden, um Bitleitungen der Halbleitervorrichtung zu liefern.
  • Bei einem anderen Aspekt weist ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Bereitstellen eines Substrats eines Halbleitermaterials, das sich in einer horizontalen Richtung erstreckt, ein Vorsehen einer Mehrzahl von dielektrischen Zwischenschichten an dem Substrat, ein Vorsehen einer Mehrzahl von Gate-Mustern, wobei jedes Gate-Muster zwischen einer benachbarten unteren dielektrischen Zwischenschicht und einer benachbarten oberen dielektrischen Zwischenschicht ist, ein Vorsehen eines vertikalen Kanals eines Halbleitermaterials, der sich in einer vertikalen Richtung durch die Mehrzahl von dielektrischen Zwischenschichten und die Mehrzahl von Gate-Mustern erstreckt, und ein Vorsehen einer Gate-isolierenden Schicht zwischen jedem Gate-Muster und dem vertikalen Kanal auf, die das Gate-Muster von dem vertikalen Kanal isoliert, wobei der vertikale Kanal mit dem Substrat bei einer Kontaktregion, die eine halbleitende Region aufweist, in Kontakt ist.
  • Bei einem Ausführungsbeispiel weist die Kontaktregion eine obere Oberfläche des Substrats und einen unteren Abschnitt des vertikalen Kanals auf, und die obere Oberfläche des Substrats und mindestens Seitenwände des unteren Abschnitts des vertikalen Kanals weisen eine halbleitende Region auf.
  • Bei einem anderen Ausführungsbeispiel ist die Kontaktregion bei dem Anlegen einer Spannung, die eine Inversionsregion in der Kontaktregion erzeugt, leitfähig.
  • Bei einem anderen Ausführungsbeispiel weist die Halbleitervorrichtung einen Halbleiterspeicher auf, und ein oberstes Gate-Muster der Mehrzahl von Gate-Mustern weist ein oberes Auswahl-Gate eines oberen Auswahltransistors auf, ein unterstes Gate-Muster der Mehrzahl von Gate-Mustern weist ein unteres Auswahl-Gate eines unteren Auswahltransistors auf, verbleibende Gate-Muster der Mehrzahl von Gate-Mustern zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate weisen Steuerungs-Gates der Speicherzellentransistoren einer gemeinsamen Kette der Halbleitervorrich tungen auf, und das Verfahren weist ferner ein Vorsehen einer untersten dielektrischen Zwischenschicht der Mehrzahl von dielektrischen Zwischenschichten zwischen dem unteren Auswahl-Gate und dem Substrat auf, wobei die unterste dielektrische Zwischenschicht eine erste Dicke hat und wobei die dielektrischen Zwischenschichten zwischen den Steuerungs-Gates eine zweite Dicke haben, wobei die erste Dicke kleiner als die zweite Dicke ist, und wobei die erste Dicke derart ausgewählt ist, dass eine Spannung, die an das untere Auswahl-Gate angelegt ist, eine Inversionsschicht in der Kontaktregion erzeugt, die verursacht, dass die Kontaktregion leitet.
  • Bei einem anderen Ausführungsbeispiel weist die Gate-isolierende Schicht eine Ladungsspeicherungsschicht auf, und die Halbleitervorrichtung weist einen nicht flüchtigen Speicher auf.
  • Bei einem anderen Aspekt ist ein Verfahren zum Durchführen einer Löschungsoperation in einem Halbleiterspeicher geschaffen, wobei der Halbleiterspeicher ein Substrat eines Halbleitermaterials, das sich in einer horizontalen Richtung erstreckt, eine Mehrzahl von dielektrischen Zwischenschichten an dem Substrat, eine Mehrzahl von Gate-Mustern, wobei jedes Gate-Muster zwischen einer benachbarten unteren dielektrischen Zwischenschicht und einer benachbarten oberen dielektrischen Zwischenschicht ist, und einen vertikalen Kanal eines Halbleitermaterials, der sich in einer vertikalen Richtung durch die Mehrzahl von dielektrischen Zwischenschichten und die Mehrzahl von Gate-Mustern erstreckt, auf, wobei eine Gate-isolierende Schicht zwischen jedem Gate-Muster und dem vertikalen Kanal, die das Gate-Muster von dem vertikalen Kanal isoliert, ist, wobei der vertikale Kanal bei einer Kontaktregion, die ein Halbleitermaterial aufweist, in einem Kontakt mit dem Substrat ist, wobei ein oberstes Gate-Muster der Mehrzahl von Gate-Mustern ein oberes Auswahl-Gate eines oberen Auswahltransistors aufweist, ein unterstes Gate-Muster der Mehrzahl von Gate-Mustern ein unteres Auswahl-Gate eines unteren Auswahltransistors aufweist, verbleibende Gate-Muster der Mehrzahl von Gate-Mustern zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates von Speicherzellentransistoren einer gemeinsamen Kette der Halbleitervorrichtung aufweisen, Steuerungs-Gates von Speicherzellentransistoren, die eine gleiche Schicht, die in einer horizontalen Richtung der Halbleitervor richtung angeordnet ist, gemeinsam verwenden, verbunden sind, um Wortleitungen der Halbleitervorrichtung zu liefern, Speicherzellentransistoren einer gemeinsamen Kette der Halbleitervorrichtung durch den vertikalen Kanal miteinander in Reihe gekoppelt sind, oberste Gate-Muster, die eine gleiche Schicht der Vorrichtung, die in einer ersten horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden sind, um obere Auswahl-Gates der oberen Auswahl-Transistoren zu liefern, und obere Abschnitte von vertikalen Kanälen, die in einer zweiten horizontalen Richtung der Halbleitervorrichtung angeordnet sind, verbunden sind, um Bitleitungen der Halbleitervorrichtung zu liefern. Die Löschungsoperation weist ein Platzieren des unteren Auswahl-Gates und des oberen Auswahl-Gates der gemeinsamen Kette in einem Schwebezustand, ein Anlegen einer Masse oder einer positiven Spannung an die Wortleitungen und ein Anlegen einer positiven Löschungsspannung an das Halbleitersubstrat auf.
  • Bei einem Ausführungsbeispiel weist die Kontaktregion eine obere Oberfläche des Substrats und einen unteren Abschnitt des vertikalen Kanals auf, und die obere Oberfläche des Substrats und mindestens Seitenwände des unteren Abschnitts des vertikalen Kanals weisen eine halbleitende Region auf.
  • Bei einem anderen Ausführungsbeispiel ist die Kontaktregion bei dem Anlegen einer Spannung, die eine Inversionsregion in der Kontaktregion erzeugt, leitfähig.
  • Bei einem anderen Ausführungsbeispiel weist das Verfahren ferner ein Vorsehen einer untersten dielektrischen Zwischenschicht der Mehrzahl von dielektrischen Zwischenschichten zwischen dem unteren Auswahl-Gate und dem Substrat auf, wobei die unterste dielektrische Zwischenschicht eine erste Dicke hat, und wobei die dielektrischen Zwischenschichten zwischen den Steuerungs-Gates eine zweite Dicke haben, wobei die erste Dicke kleiner als die zweite Dicke ist, und wobei die erste Dicke derart ausgewählt ist, dass eine Spannung, die an das untere Auswahl-Gate angelegt ist, eine Inversionsschicht in der Kontaktregion erzeugt, die verursacht, dass die Kontaktregion leitet.
  • Bei einem anderen Aspekt ist ein Verfahren zum Durchführen einer Leseoperation an einem Halbleiterspeicher geschaffen, wobei der Halbleiterspeicher ein Substrat eines Halbleitermaterials, das sich in einer horizontalen Richtung erstreckt, eine Mehrzahl von dielektrischen Zwischenschichten an dem Substrat, eine Mehrzahl von Gate-Mustern, wobei jedes Gate-Muster zwischen einer benachbarten unteren dielektrischen Zwischenschicht und einer benachbarten oberen dielektrischen Zwischenschicht ist, einen vertikalen Kanal aus einem Halbleitermaterial, der sich in einer vertikalen Richtung durch die Mehrzahl von dielektrischen Zwischenschichten und die Mehrzahl von Gate-Muster erstreckt, eine Gate-isolierende Schicht zwischen jedem Gate-Muster und dem vertikalen Kanal, die das Gate-Muster von dem vertikalen Kanal isoliert, auf, wobei der vertikale Kanal bei einer Kontaktregion, die eine halbleitende Region aufweist, in einem Kontakt mit dem Substrat ist, wobei ein oberstes Gate-Muster der Mehrzahl von Gate-Muster ein oberes Auswahl-Gate eines oberen Auswahltransistors aufweist, ein unterstes Gate-Muster der Mehrzahl von Gate-Mustern ein unteres Auswahl-Gate eines unteren Auswahltransistors aufweist, verbleibende Gate-Muster der Mehrzahl von Gate-Muster zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates von Speicherzellentransistoren einer gemeinsamen Kette der Halbleitervorrichtung aufweisen, Steuerungs-Gates von Speicherzellentransistoren, die eine gleiche Schicht der Vorrichtung, die in einer horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden sind, um Wortleitungen der Halbleitervorrichtung zu liefern, Speicherzellentransistoren einer gemeinsamen Kette der Halbleitervorrichtung durch den vertikalen Kanal miteinander in Reihe gekoppelt sind, oberste Gate-Muster, die eine gleiche Schicht der Vorrichtung, die in einer ersten horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden sind, um obere Auswahl-Gates der oberen Auswahltranstostoren zu liefern, und obere Abschnitte von vertikalen Kanälen, die in einer zweiten horizontalen Richtung der Halbleitervorrichtung angeordnet sind, verbunden sind, um Bitleitungen der Halbleitervorrichtung zu liefern. Die Leseoperation weist ein Anlegen einer Massespannung an das Halbleitersubstrat, ein Anlegen einer Lesespannung an ein Steuerungs-Gate von nicht ausgewählten Speicherzellentransistoren der gemeinsamen Kette, ein Anlagen einer Lesespannung an Gates von ausgewählten oberen Auswahltransistoren der gemeinsamen Kette, ein Anlegen einer Kriteriumsspannung an Steuerungs-Gates von aus gewählten Speicherzellentransistoren der gemeinsamen Kette und ein Anlegen einer Lesespannung an das untere Auswahl-Gate des unteren Auswahltransistors der gemeinsamen Kette und von benachbarten Ketten auf, um dadurch eine leitfähige Inversionsschicht in einer oberen Region des Halbleitersubstrats und bei einer unteren Region von mindestens Seitenwänden des vertikalen Kanals in der Kontaktregion zu erzeugen, wobei die Inversionsschicht als eine leitfähige Leitung einer gemeinsamen Source für den Halbleiterspeicher während der Leseoperation in Betrieb ist.
  • Bei einem Ausführungsbeispiel weist die Kontaktregion die obere Region des Substrats und einen unteren Abschnitt des vertikalen Kanals auf, und die obere Oberfläche des Substrats und mindestens Seitenwände des unteren Abschnitts des vertikalen Kanals weisen eine halbleitende Region auf.
  • Bei einem anderen Ausführungsbeispiel weist das Verfahren ferner ein Vorsehen einer untersten dielektrischen Zwischenschicht der Mehrzahl von dielektrischen Zwischenschichten zwischen dem unteren Auswahl-Gate und dem Substrat auf, wobei die unterste dielektrische Zwischenschicht eine erste Dicke hat, und wobei die dielektrischen Zwischenschichten zwischen den Steuerungs-Gates eine zweite Dicke haben, wobei die erste Dicke kleiner als die zweite Dicke ist, und wobei die erste Dicke derart ausgewählt ist, dass eine Spannung, die an das untere Auswahl-Gate angelegt ist, eine Inversionsschicht in der Kontaktregion erzeugt, die verursacht, dass die Kontaktregion leitet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorhergehenden und andere Aufgaben, Merkmale und Vorteile der Ausführungsbeispiele der Erfindung sind aus der spezielleren Beschreibung von bevorzugten Ausführungsbeispielen der Erfindung, wie in den beigefügten Zeichnungen dargestellt ist, in denen sich gleiche Bezugszeichen auf die gleichen Teile durch die unterschiedlichen Ansichten hindurch beziehen, offensichtlich. Die Zeichnungen sind nicht notwendigerweise maßstabgerecht, wobei stattdessen ein Schwerpunkt auf das Darstellen der Prinzipien gelegt ist. Es zeigen:
  • 1 eine perspektivische schematische Ansicht eines Vertikalkanalspeichers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 2 eine Entwurfsdraufsicht eines Vertikalkanalspeichers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 3 eine perspektivische Querschnittsansicht eines Vertikalkanalspeichers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 4 und 5 eine Querschnittsansicht des Vertikalkanalspeichers von 3 entlang einer Schnittlinie I-I' von 2 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 6 eine perspektivische schematische Ansicht eines Vertikalkanalspeichers gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung;
  • 7A eine Entwurfsdraufsicht des Vertikalkanalspeichers von 6;
  • 7B eine perspektivische Querschnittsansicht des Vertikalkanalspeichers von 6;
  • 8 eine perspektivische schematische Ansicht eines Vertikalkanalspeichers, die ein Zugreifen auf eine einzelne Speicherzelle darstellt, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 9 eine perspektivische Ansicht eines Vertikalkanalspeichers, die einen Zugriff einer einzelnen Speicherzelle während einer Programmieroperation darstellt, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 10 eine perspektivische Ansicht eines Vertikalkanalspeichers, die eine Löschungsoperation darstellt, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 11 eine perspektivische Ansicht eines Vertikalkanalspeichers, die einen Zugriff einer einzelnen Speicherzelle während einer Leseoperation darstellt, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 12A–21A Querschnittsansichten entlang einer Schnittlinie I-I' von 2;
  • 12B–21B Querschnittsansichten entlang einer Schnittlinie II-II' von 2 eines Verfahrens zum Bilden eines Vertikalkanalspeichers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 22 und 23 perspektivische Nahansichten von Ausführungsbeispielen der Gate-isolierenden Schicht und einer Säule in den vertikalen Öffnungen gemäß Ausführungsbeispielen der vorliegenden Erfindung;
  • 24 und 25 Querschnittsansichten eines Verfahrens zum Bilden eines Vertikalkanalspeichers gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung;
  • 26–39 perspektivische Ansichten eines Verfahrens zum Bilden eines Vertikalkanalspeichers gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung;
  • 40A–42A Querschnittsansichten entlang einer Schnittlinie I-I' von 2;
  • 40B–42B Querschnittsansichten entlang einer Schnittlinie II-II' von 2 eines Verfahrens zum Bilden eines Vertikalkanalspeichers gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung.
  • 43 ein Blockdiagramm einer Speicherkarte, die eine Halbleitervorrichtung gemäß Ausführungsbeispielen der vorliegenden Erfindung aufweist; und
  • 44 ein Blockdiagramm eines Speichersystems, das beispielsweise ein Speichermodul des hierin beschriebenen Typs gemäß den Ausführungsbeispielen der vorliegenden Erfindung verwendet.
  • DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • Ausführungsbeispiele der vorliegenden Erfindung sind im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen, in denen bevorzugte Ausführungsbeispiele der Erfindung gezeigt sind, vollständiger beschrieben. Diese Erfindung kann jedoch in unterschiedlichen Formen ausgeführt sein und sollte nicht als auf die hierin dargelegten Ausführungsbeispiele begrenzt aufgefasst werden. Durch die Beschreibung hindurch beziehen sich gleiche Zahlen auf gleiche Elemente.
  • Es versteht sich von selbst, dass, obwohl die Terme erste(r, s), zweite(r, s) etc. hierin verwendet sind, um verschiedene Elemente zu beschreiben, diese Elemente durch diese Terme nicht begrenzt sein sollen. Diese Terme werden verwendet, um ein Element von einem anderen zu unterscheiden. Ein erstes Element könnte beispielsweise als ein zweites Element benannt werden, und ähnlicherweise könnte ein zweites Element als ein erstes Element benannt werden, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Wie hierin verwendet, umfasst der Term ”und/oder” eine und alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Gegenstände.
  • Es versteht sich von selbst, dass wenn auf ein Element als ”auf” bzw. ”an” oder ”verbunden” oder ”gekoppelt” mit einem anderen Element Bezug genommen ist, dasselbe direkt auf bzw. an dem anderen Element oder verbunden oder gekoppelt mit dem anderen Element sein kann, oder dazwischen liegende Elemente anwesend sein können. Wenn im Gegensatz dazu auf ein Element als ”direkt auf” bzw. ”an” oder ”direkt verbunden” oder ”direkt gekoppelt” mit einem anderen Element Bezug genommen ist, gibt es keine anwesenden dazwischen liegenden Elemente. Andere Wörter, die verwendet werden, um die Beziehung zwischen Elementen zu beschreiben, sollten auf eine ähnliche Weise interpretiert werden (wie zum Beispiel ”zwischen” gegenüber ”direkt zwischen”, ”angrenzend” gegenüber ”direkt angrenzend” etc.). Wenn hierin auf ein Element als ”über” einem anderen Element Bezug genommen ist, kann dasselbe über oder unter dem anderen Element sein und entweder mit dem anderen Element direkt gekoppelt sein oder dazwischen liegende Elemente können anwesend sein, oder die Elemente können durch eine Leerstelle oder eine Lücke voneinander beabstandet sein.
  • Die hierin verwendete Terminologie dient dem Zweck eines Beschreibens von speziellen Ausführungsbeispielen und soll nicht die Erfindung begrenzen. Wie hierin verwendet sollen die Singularformen ”eine(r, s)” und ”der, die, das” ebenso die Pluralformen umfassen, es sei denn, dass es der Zusammenhang klar anders angibt. Es versteht sich ferner von selbst, dass die Terme ”weist auf”, ”aufweisend”, ”umfasst” und/oder ”umfassend”, wenn dieselben hierin verwendet sind, die Anwesenheit von erwähnten Merkmalen ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, jedoch nicht die Anwesenheit oder Hinzufügung von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Gruppen derselben ausschließen.
  • 1 ist eine perspektivische schematische Ansicht eines Vertikalkanalspeichers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezug nehmend auf 1 weist bei diesem Beispiel ein dreidimensionaler Speicher 1000 eine Mehrzahl von Vertikalkanälen oder Säulen, die durch gestrichelte Linien PL dargestellt sind, auf. Die Säulen PL erstrecken sich in einer vertikalen Richtung, und Transistoren, die entlang einer gemeinsamen Säule PL gebildet sind, kombinieren sich, um eine Zellenkette CSTR zu bilden. Auf einen obersten Transistor einer Zellenkette CSTR wird als ein oberer Auswahltransistor Bezug genommen, und auf einen untersten Auswahltransistor einer Zellenkette wird als ein unterer Auswahltransistor Bezug genommen. Transistoren zwischen dem oberen Auswahltransistor und dem unteren Auswahltransistor einer Zellenkette CSTR weisen Speicherzellen-MC-Transistoren der Zellenkette CSTR auf.
  • Die oberen Enden der Säulen PL, die in einer ersten horizontalen Richtung angeordnet sind, sind miteinander entlang von Bitleitungen BL verbunden. Die unteren Enden der Säulen PL sind miteinander entlang einer Leitung einer gemeinsamen Source CSL verbunden. Die unteren Enden der Säulen sind ferner mit der Substratquelle (englisch: well) direkt verbunden.
  • Gates der oberen Auswahltransistoren, die entlang einer zweiten horizontalen Richtung angeordnet sind, sind entlang oberer Auswahlleitungen USL verbunden. Gates der unteren Auswahltransistoren sind miteinander entlang einer unteren Auswahlplatte LS_PT miteinander verbunden, um eine untere globale Auswahlleitung GLSL zu liefern. Gates der Speicherzellentransistoren MC, die eine gemeinsame vertikale Reihe gemeinsam verwenden, sind miteinander entlang von Wortleitungsplatten WL_PT verbunden, um globale Wortleitungen GWL zu liefern. Globale Wortleitungen GWL von unterschiedlichen Reihen sind unabhängig.
  • 2 ist eine Entwurfsdraufsicht eines Vertikalkanalspeichers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. In dieser Ansicht ist zu sehen, dass Gate-Isolatorfilme GI vorgesehen sein können, um die vertikalen Säulen PL entlang ihrer vertikalen Länge zu umgeben, um die vertikalen Säulen PL von den oberen Auswahlleitungen USL, den Wortleitungsplatten WL_PT und der unteren Auswahlplatte LS_PT zu isolieren. Es ist ferner in dieser Ansicht zu sehen, dass auf die Bitleitungen BL über Bitleitungskontakte BL_C zugegriffen wird, auf die Wortleitungsplatten WL_PT über Wortleitungskontakte WL_CT zugegriffen wird, auf die oberen Auswahlleitungen USL über obere Auswahlleitungskontakte USL_CT zugegriffen wird, und auf die Leitung der gemeinsamen Source CSL, die ebenfalls mit der Quelle (englisch: well) 100/QUELLE bei einer Sourceregion gekoppelt ist, über einen Source-Kontakt S_CT zugegriffen wird.
  • 3 ist eine perspektivische Querschnittsansicht eines Vertikalkanalspeichers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Bezugnehmend auf 3 ist bei diesem Ausführungsbeispiel ein Substrat 100 eines Halbleitermaterials vorge sehen. Bei verschiedenen Ausführungsbeispielen kann das Substrat 100 polykristallines- oder Einkristall-Halbleitermaterial in einer massiven oder einer SOI-Konfiguration aufweisen. Das Substrat 100 erstreckt sich in einer horizontalen Richtung. Eine untere Gate-Isolatorschicht 110 ist an dem Substrat 100. Eine Mehrzahl von dielektrischen Zwischenschichten 210 (Siehe 4) ist an der unteren Gate-Isolatorschicht 110 vorgesehen. Die Wortleitungsplatten WL_PT und die oberen Auswahlleitungen USL sind vorgesehen, wobei jede zwischen einer benachbarten unteren dielektrischen Zwischenschicht 211, 212, 213, 214, 215, ... und einer benachbarten oberen dielektrischen Zwischenschicht 211, 212, 213, 214, 215, ... ist. Die untere Auswahlplatte LS_PT ist zwischen der untersten dielektrischen Zwischenschicht 211 und dem unteren Gate-Isolator 110 vorgesehen.
  • Vertikale Säulen PL aus einem Halbleitermaterial erstrecken sich durch die Mehrzahl von dielektrischen Zwischenschichten 210 und die untere Auswahlplatte LS_PT, die Wortleitungsplatten WL_PT und die oberen Auswahlleitungen USL in einer vertikalen Richtung, derart, dass die vertikalen Säulen PL mindestens teilweise in einer horizontalen Richtung durch die untere Auswahlplatte LS_PT, die Wortleitungsplatten WL_PT und die oberen Auswahlleitungen USL umgeben sind. Die Wortleitungsplatten WL_PT umgeben oder umschließen beispielsweise jeweils den Umfang der Wände der vertikalen Säulen PL. Das Gleiche gilt für die unteren Auswahlplatten LS_PT und die oberen Auswahlleitungen USL. Die Gate-Isolatorfilme GI sind zwischen sowohl der unteren Auswahlplatte LS_PT, den Wortleitungsplatten WL_PT als auch den oberen Auswahlleitungen USL und den vertikalen Säulen PL vorgesehen. Es ist in dieser Ansicht ferner zu sehen, dass jede vertikale Säule PL eine Körperregion B entlang des größten Teils ihrer Länge und eine Drain-Region D bei einem obersten Abschnitt derselben in einem Kontakt mit der entsprechenden Bitleitung BL aufweist.
  • 4 und 5 sind Querschnittsansichten des Vertikalkanalspeichers von 3 entlang einer Schnittlinie I-I' von 2 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. In 4 ist zu sehen, dass eine Inversionsschicht I entlang der Wände oder äußeren Oberfläche der vertikalen Säulen PL erzeugt wird, wenn eine passende Wortleitungsspannung an die Wortleitungsplatten WL_PT angelegt ist. Es ist ferner zu sehen, dass die Dicke T1 der Wortleitungsplatten WL_PT allgemein größer als die Dicke T2 der dielektrischen Zwischenschichten 210 ist. Zur gleichen Zeit ist zu sehen, dass die Dicke T2 der dielektrischen Zwischenschichten 210 größer als die Dicke T3 der dielektrischen Kondensatorschicht CD ist. Damit ein Strom in einer vertikalen Richtung der Säulen PL fließt, sollten die Inversionsschichten I, die in den vertikalen Säulen PL erzeugt werden und durch die benachbarten Wortleitungsplatten WL_PT verursacht werden, überlappen. Diese Überlappung oder dieses Streufeld hat eine maximale Breite W oder eine Menge einer vertikalen Erstreckung in den angrenzenden vertikalen Säulen PL oberhalb eines Niveaus der obersten Oberfläche von oder unterhalb eines Niveaus der untersten Oberfläche der Wortleitungsplatte WL_PT.
  • Bezug nehmend auf 5 ist zu sehen, dass in jeder Säule PL ein Diffusionsregionseffekt durch ein Streufeld FF, das der unteren Auswahlplatte LS_PT, den Wortleitungsplatten WL_PT oder den oberen Auswahlleitungen USL entspringt, erzeugt werden kann, und nicht Source-/Drain-Diffusionsregionen für jeden der Speicherzellentransistoren verwendet sind. Die Erzeugung und der Betrieb eines Streufelds, wie es bei einem herkömmlichen planaren NICHT-UND-Speicher angewendet ist, ist in der Patentanmeldung der Vereinigten Staaten mit der Veröffentlichungsnummer 2007/0205445 , die hierin durch Bezugnahme in ihrer Gesamtheit aufgenommen ist, offenbart. Eine Bildung von Source-/Drain-Regionen in dem vertikalen Kanal eines vertikal ausgerichteten Speichers ist herausfordernd. Angesichts dessen kann die Streufeldkonfiguration ohne weiteres auf Verfahren und Konfigurationen der Ausführungsbeispiele der vorliegenden Erfindung angewandt sein.
  • 6 ist eine perspektivische Ansicht eines Vertikalkanalspeichers gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung. 7A ist eine Entwurfsdraufsicht des Vertikalkanalspeichers von 6. 7B ist eine perspektivische Querschnittsansicht des Vertikalkanalspeichers von 6. Bei diesem Ausführungsbeispiel ist zu sehen, dass der Source-Kontaktstöpsel S_CT aus einem Material gebildet sein kann, dass einen unterschiedlichen Dotierstoff-Typ als derselbe der Substratquelle 100 hat. Bei dem gezeigten Ausführungsbeispiel sind beispielsweise die Quelle 100 und die vertikalen Säulen PL aus einem halbleitenden Material gebildet, das ein p-Si eines ers ten p-Dotierstoff-Typs hat, während der Source-Kontaktstöpsel S_CT aus einem Halbleitermaterial gebildet ist, das ein n+ eines zweiten n-Dotierstoff-Typs hat.
  • 8 ist eine perspektivische schematische Ansicht eines Vertikalkanalspeichers, die ein Zugreifen einer einzelnen Speicherzelle gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt. Bei diesem Ausführungsbeispiel ist zu sehen, dass auf eine einzelne Speicherzelle MC1 in dem dreidimensionalen Array durch Anlegen von geeigneten Spannungspegeln an eine ausgewählte Wortleitung WL, eine ausgewählte Bitleitung BL einer unteren Auswahlleitung LSL und eine ausgewählte obere Auswahlleitung USL für Programmier- und Leseoperationen zugegriffen werden kann.
  • 9 ist eine perspektivische Ansicht eines Vertikalkanalspeichers, die einen Zugriff einer einzelnen Speicherzelle während einer Programmieroperation gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt. Bezugnehmend auf 9 und Tabelle 1 im Folgenden wird während einer Programmieroperation eine Programmierspannung VPGM an ausgewählte Wortleitungsplatten AUSGEWÄHLT WL_PT angelegt und eine Durchlassspannung VPASS wird an nicht ausgewählte Wortleitungsplatten NICHT AUSGEWÄHLT WL_PT angelegt. Eine Massespannung GND wird an ausgewählte Bitleitungen AUSGEWÄHLT (BL) angelegt, und eine Spannung Vcc wird an nicht ausgewählte Bitleitungen NICHT AUSGEWÄHLT (BL) angelegt. Eine Spannung Vcc wird an ausgewählte obere Auswahlleitungen USL angelegt, und eine Spannung GND wird an nicht ausgewählte obere Auswahlleitungen USL angelegt. Eine Spannung GND wird zusätzlich an die untere Auswahlleitung LSL angelegt, eine Spannung (–) wird an die Leitung einer gemeinsamen Source CSL angelegt, und eine Spannung GND wird an die Quelle 100 angelegt. Diese Operation verursacht, dass sich Elektronen in dem Kanal der so ausgewählten Speicherzelle MC1 ansammeln, die in Betrieb ist, um die ausgewählte Zelle MC1 zu programmieren. Der Betrieb einer selbst anhebenden Technologie, der beispielsweise in dem Patent der Vereinigten Staaten Nr. 5,473,563 , das hierin durch Bezugnahme aufgenommen ist, beschrieben ist, kann verwendet sein, um ein Programmieren von nicht ausgewählten Säulen zu sperren. Der selbst anhebende Betrieb verhindert, das ein Strom in nicht ausgewählte Säulen fließt. Tabelle 1
    Programmieren Löschen Lesen
    WL Ausgewählt VPGM GND OV
    Nicht ausgewählt VPASS GND Vread
    BL Ausgewählt GND F Vpchg
    Nicht ausgewählt Vcc F -
    USL Ausgewählt Vcc F Vread
    Nicht ausgewählt GND/Schwebend F GND
    LSL - GND/Schwebend F Vread
    CSL - - F GND
    Quelle - GND/Schwebend Positive VERS GND
  • 10 ist eine perspektivische Ansicht eines Vertikalkanalspeichers, die eine Löschungsoperation der vorliegenden Erfindung darstellt. Bezug nehmend auf 10 und die vorhergehende Tabelle 1 wird während einer Löschungsoperation eine Spannung GND an alle Wortleitungsplatten WL_PT innerhalb des ausgewählten Blocks angelegt, und eine Schwebe-(englisch: floating)Spannung F wird an alle Bitleitungen BL und alle oberen Auswahlleitungen USL angelegt. Eine Schwebespannung wird zusätzlich an die untere Auswahlleitung LSL und die Leitung einer gemeinsamen Source CSL angelegt. Eine positive Löschungsspannung VERS wird an die Quelle 100 angelegt. Diese Operation verursacht, dass Elektronen aus den Kanalregionen von allen Speicherzellen in dem Array entfernt werden, was wirkt, um die Speicherzellen des Array zu löschen. In diesem Fall ist es, da die positive Löschungsspannung VERS zu den vertikalen Säulen PL während der Löschungsoperation direkt befördert wird, möglich, die Speicherzellen durch Anlegen einer Massespannung GND an die Wortleitungen zu löschen. Da ferner eine positive Löschungsspannung verwendet werden kann, und da eine Spannung GND an die Wortleitungen WL angelegt werden kann, besteht kein Bedarf daran, eine negative Spannung für die Löschungsoperation zu erzeugen. Dies vereinfacht die Leitungsversorgungsschaltungsanordnung, die für die Vorrichtung erforderlich ist, und macht die resultierende Vorrichtung mit der Leistungsversorgungskonfiguration von herkömmlichen horizontal konfigurierten planaren NICHT-UND-Speichern kompatibel, was einen leichteren Ersatz von solchen herkömmlichen Vorrichtungen durch die gemäß den Ausführungsbeispielen der vorliegenden Erfindung konfigurierten Vorrichtungen erlaubt.
  • 11 ist eine perspektivische Ansicht eines Speichers mit einem vertikalen Kanal, die einen Zugriff einer einzelnen Speicherzelle während einer Leseoperation gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt. Bezug nehmend auf 11 und Tabelle 1 im Vorhergehenden wird während einer Leseoperation eine Kriteriumsspannung, um '1' und '0' zu unterscheiden, beispielsweise eine Massespannung GND oder 0 V, an ausgewählte Wortleitungsplatten AUSGEWÄHLT WL_PT angelegt, und eine Lesespannung VREAD wird an nicht ausgewählte Wortleitungsplatten NICHT AUSGEWÄHLT WL_PT angelegt. Eine Vorladungsspannung Vpchg wird an ausgewählte Bitleitungen AUSGEWÄHLT (BL) angelegt, um '1' und '0' zu unterscheiden, und eine Spannung GND wird an nicht ausgewählte Bitleitungen NICHT AUSGEWÄHLT (BL) angelegt. Eine Lesespannung VREAD wird an ausgewählte obere Auswahlleitungen USL angelegt, und eine Spannung GND wird an nicht ausgewählte obere Auswahlleitungen USL angelegt. Eine Lesespannung wird zusätzlich an die untere Auswahlleitung LSL angelegt, eine Spannung GND wird an die Leitung einer gemeinsamen Source CSL angelegt, und eine Spannung GND wird an die Quelle 100 angelegt.
  • Ein Anlegen der Lesespannung VREAD an die untere Auswahlleitung LSL verursacht, das vertikale Inversionsregionen 504B entlang der äußeren Wände der unteren Abschnitte der vertikalen Säulen PL, die aus halbleitendem Material gebildet sind, gebildet werden. Da ferner der untere Gate-Isolator 110 zwischen der unteren Auswahlleitung und der Quelle 100 relativ dünn ist, werden horizontale Inversionsregionen 504A ähnlicherweise entlang der obersten Abschnitte der Quelle, die aus halbleitendem Material gebildet sind, unterhalb des unteren Gate-Isolators 110 gebildet. Als ein Resultat der Anwesenheit der horizontalen und vertikalen Inversionsregionen 504A, 504B, die in dem halbleitenden Material entlang dem oberen Abschnitt der Quelle 100 und entlang der unteren und oberen Seitenabschnitte der vertikalen Säulen PL gebildet sind, werden die Source-Region S und die vertikalen Säulen PL elektrisch verbunden. Auf diese Art und Weise sind die horizontalen und vertikalen Inversionsregionen 504A, 504B in Betrieb, um eine Leitung einer gemeinsamen Source CSL für alle Säulen in dem Array während der Leseoperation zu liefern.
  • In 1 im Vorhergehenden geben die horizontal gestrichelten Linien, die mit der Source S verbunden sind, den Betrieb der horizontalen Inversionsregion 504A bei dem oberen Abschnitt der Quelle als ein Resultat des Anlegens der Lesespannung VREAD an die untere Auswahlplatte LS_PT an, und die vertikal gestrichelten Linien entlang der Säulen PL geben den Betrieb der vertikalen Inversionsregion 504B an Seitenwänden der vertikalen Säulen PL als ein Resultat des Anlegens der Lesespannung VREAD bei der unteren Auswahlplatte LS_PT, den Wortleitungsplatten WL_PT und den oberen Auswahlleitungen USL an.
  • In 6 im Vorhergehenden ist der Betrieb der Inversionsschicht als eine Mehrzahl von MOS-Transistoren ausgedrückt. Im Vergleich liefert die untere Auswahlplatte LS_PT die Funktion eines Gates, die untere Gate-Isolatorschicht liefert die Funktion eines Oxids, und das Substrat 100 liefert die Funktion einer Halbleiterregion. Auf diese Art und Weise ist die Bildung der Inversionsschicht in 6 als eine Mehrzahl von MOS-Transistoren ausgedrückt, deren Gates mit der unteren Auswahlplatte LS_PT gekoppelt sind. Wenn somit die Lesespannung VREAD an die untere Auswahlplatte LS_PT angelegt ist, wird die horizontale Inversionsregion 504A aktiviert.
  • Da die Spannungen, die an die verschiedenen Elemente während der Programmier-, Löschungs- und Lese-Operationen gemäß den Ausführungsbeispielen der vorliegenden Erfindung angelegt werden, ähnlich zu den Spannungen sind, die für die gleichen Operationen für herkömmliche horizontal angeordnete planare NICHT-UND-basierte Speicher angelegt werden, sind die Vorrichtungen des Ausführungsbeispiele der Erfindung mit den Leistungsversorgungen von herkömmlichen NICHT-UND-basierten Speichern kompatibel und können daher ohne weiteres als Ersatzvorrichtungen für Systeme, die die herkömmliche Vorrichtungen verwenden, dienen. Die Konfiguration und der Betrieb der Ausführungsbeispiele der vorliegenden Beschreibung stehen im Gegensatz zu anderen Konfigurationen, die in jüngster Zeit vorgeschlagen wurden, einschließlich derer, die in der Offenbarung der Patentanmeldung der Vereinigten Staaten Serien-Nr. 2007/0252201, in der Offenbarung von H. Tanaka et al. "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory", Symposium an VLSI Technology Digest of Technical Papers, S. 14–15 (2007) und in der Offenbarung von Fukuzumi et al, "Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory", IEDM Technical Digest, S. 449–452 (2007) vorgeschlagen sind, deren Inhalte hierin durch Bezugnahme aufgenommen sind. In jedem dieser Beispiele ist eine Leitung einer gemeinsamen Source in einer Diffusionsschicht, die in einer oberen Region des Substrats gebildet ist, als eine dotierte Region des Substrats vorgesehen. Aus diesem Grund ist ein p-n-Übergang zwischen der Diffusionsschicht einer gemeinsamen Source und dem darunterliegenden Substrat gebildet. Es ist daher schwierig, das Potenzial des vertikalen Kanals durch eine Elektrode zu steuern, und es ist notwendig, den negativen Spannungspegel an die Steuerungs-Gates anzulegen, um die Speicherzellen zu löschen. Ein solcher negativer Spannungspegel kann eine kompliziertere Vorrichtungsleistungsversorgungsschaltung erfordern, was den Vorrichtungsaufwand erhöht. Ein Anlegen eines negativen Spannungspegels ist ferner mit der Leistungsanordnung von herkömmlichen NICHT-UND-Speichern unvereinbar, was einen unkomplizierten Ersatz von herkömmlichen NICHT-UND-Vorrichtungen durch die vertikal ausgerichteten Kanalspeicher behindert. Wie im Vorhergehenden beschrieben ist, wurde, um die Probleme, die der Lochverarmung in den vertikalen Kanälen, die von der Leitung der gemeinsamen Source getrennt sind, zugeordnet sind, zu verhindern, eine Lochinjektion durch einen Betrieb eines Gate-hervorgerufenen Drain-Leckens (GIDL) vorgeschlagen, um das Potenzial der vertikalen Kanäle auf einem passenden Pegel beizubehalten. Eine Potenzialsteuerung eines vertikalen Kanals durch einen GIDL-Effekt ist jedoch verglichen mit einem direkten Körpervorspannen nicht unkompliziert oder kann instabil sein, da dieselbe ohne weiteres durch die Übergangsprofile beeinträchtigt sein kann, was in der Verschlechterung der Verteilung der gelöschten Vth resultieren kann. Es ist wahrscheinlich, dass der GIDL-Effekt eine Injektion von heißen Löchern in dem unteren Auswahltransistor oder einer Randzelle in den Ketten eines vertikalen Kanals aufnimmt, was Dauerzuverlässigkeitscharakteristika der resultierenden Vorrichtung vermindern kann.
  • 12A–21A sind Querschnittsansichten entlang einer Schnittlinie I-I' von 2, und 12B–21B sind Querschnittsansichten entlang einer Schnittlinie II-II' von 2 eines Verfahrens zum Bilden eines Vertikalkanalspeichers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezugnehmend auf 12A und 12B wird ein Substrat 100 vorbereitet. Bei einem Ausführungsbeispiel weist das Substrat 100 ein Einkristall-Halbleitermaterialsubstrat auf, das eine Keimschicht für eine spätere Bildung von vertikalen Einkristall-Säulen PL liefert. Bei anderen Ausführungsbeispielen kann das Substrat 100 ein polykristallines Halbleitermaterial aufweisen. Trennregionen 105 werden bei vorbestimmten Regionen des Substrats gemäß herkömmlicher Verfahren gebildet. Eine unterste dielektrische Zwischenschicht 110, auf die hierin ferner als ein unterer Gate-Isolator 110 Bezug genommen ist, wird an dem Substrat vorgesehen. Eine erste untere Gate-Schicht 120 wird an der untersten dielektrischen Zwischenschicht 110 gebildet, und eine zweite untere Gate-Schicht 130 wird an der ersten unteren Gate-Schicht 120 gebildet. Die untere Gate-Schicht 120, 130 kann optional als eine einzelne Gate-Schicht oder als mehrere Gate-Schichten, wie gezeigt ist, gebildet werden. Bei einem Fall, bei dem die untere Gate-Schicht 110 mehrere Gate-Schichten aufweist, kann die erste untere Gate-Schicht 120 eine Polysisliziumschicht aufweisen, und die zweite untere Gate-Schicht 130 kann eine Metallschicht aufweisen. Bei bestimmten Ausführungsbeispielen der vorliegenden Erfindung ist die unterste dielektrische Zwischenschicht 110 ausreichend dünn, derart, dass eine Inversionsschicht 504A, 504B (siehe 11 im Vorhergehenden) in dem darunterliegenden Halbleitermaterial des Substrats 100 erzeugt werden kann, wenn eine passende Spannung an die Gate-Schicht 120, 130 angelegt ist.
  • Bezug nehmend auf 13A und 13B werden die ersten und zweiten unteren Gate-Schichten 120, 130 in der Peripherieregion gemustert, um ein unteres Gate-Muster 125, 135 zu bilden. Source- und Drain-Regionen 140 können unter Verwendung des unteren Gate-Musters 125, 135 als eine Ionenimplantationsmaske gemäß herkömmlicher Herstellungstechniken in der Peripherieregion gebildet werden.
  • Bezug nehmend auf 14A und 14B werden eine dielektrische Zwischenschicht 150 und eine Ätzstopschicht 160 in der Peripherieregion aufeinanderfolgend gebildet. Das zweite untere Gate-Muster 135 wird dann unter Verwendung der Ätzstopschicht 160 als eine Ätzmaske in der Speicherzellenregion entfernt.
  • Bezug nehmend auf 15A und 15B werden mehrere abwechselnde dielektrische Zwischenschichten 210, die bei diesem Beispiel Schichten 211, 212, 213, 214, 215 und 216 aufweisen, und leitfähige Gate-Schichten 200, die bei diesem Beispiel Schichten 201, 202, 203, 204 und 205 aufweisen, an dem ersten unteren Gate-Muster 125 an der resultierenden Struktur gebildet. Bei verschiedenen Ausführungsbeispielen können die dielektrischen Zwischenschichten 210 ein Material aufweisen, das aus einer Gruppe ausgewählt ist, die aus einem Oxid, HDP-Oxid, CVD-Oxid, PVD-Oxid, BPSG, SOG, Mischungen derselben und anderen passenden Materialien besteht. Die Gate-Schichten 200 können ein Material aufweisen, das aus einer Gruppe ausgewählt ist, die aus Polysilicium, W, TaN, TiN, Metallsilizid, Mischungen derselben und anderen passenden Materialien besteht.
  • Bezug nehmend auf 16A und 16B werden die dielektrischen Zwischenschichten 210 und die leitfähigen Gate-Schichten 200 gemustert, um vertikale Öffnungen 220 in der Speicherzellenregion zu bilden. In der Peripherieregion werden die dielektrischen Zwischenschichten 210 und die leitfähigen Gate-Schichten 200 entfernt. Die unterste dielektrische Zwischenschicht wird ferner an einem unteren Ende der vertikalen Öffnungen 220 entfernt, was einen obersten Abschnitt des Substrats 100 in jeder Öffnung 220 freilegt.
  • Bezug nehmend auf 17A und 17B wird eine Gate-isolierende Schicht 230 an der resultierenden Struktur vorgesehen. Die Gate-isolierende Schicht 230 bedeckt eine unterste und innere Seitenwände der vertikalen Öffnungen 220 und ein oberes Ende der obersten dielektrischen Zwischenschicht 216 in der Speicherzellenregion und bedeckt optional die Ätzstopschicht 160 in der Peripherieregion.
  • 22 und 23 sind perspektivische Nahansichten von Ausführungsbeispielen der Gate-isolierenden Schicht und der Säule in den vertikalen Öffnungen 230. Bei einem Ausführungsbeispiel weist die Gate-isolierende Schicht 230 eine Ladungsspeicherungsschicht auf, derart, dass die Vorrichtung als ein nicht flüchtiger Speicher in Betrieb sein kann. Bei dem Beispiel von 22 und 23 weist die Gate-isolierende Schicht 230 eine aufeinanderfolgend gebildete blockierende isolierende Schicht 231, eine Ladungsspeicherungsschicht 232 und eine isolierende Tunnelschicht 233 auf. Gate-isolierende Schichten 230, die gemäß dieser Konfiguration gebildet werden, sind in den Patenten der Vereinigten Staaten Nm. 6,858,906 und 7,253,467 und in der Patentanmeldung der Vereinigten Staaten Veröffentlichungs-Nr. 2006/0180851 , deren Inhalte hierin durch Bezugnahme aufgenommen sind, beschrieben. Bei bestimmten Ausführungsbeispielen kann die Ladungsspeicherungsschicht 230 eine Ladungseinfangsschicht aufweisen. Bei verschiedenen Ausführungsbeispielen kann die Ladungseinfangsschicht SiN aufweisen. Andere passende Materialien für die Ladungseinfangsschicht können verwendet sein, beispielsweise Al2O3, HfAlOx, HfAlON, HfSiOx, HfSiON und mehrere Schichten derselben. Bei einem anderen Ausführungsbeispiel kann die Ladungsspeicherungsschicht 230 eine Floating-Gate-Schicht, die ein leitendes oder halbleitendes Material aufweist, aufweisen.
  • Zurückkehrend zu 17A und 17B wird eine Abstandshalterschicht 240 in den vertikalen Öffnungen 220 an der Gate-isolierenden Schicht 230 gebildet. Die Abstandshalterschicht 240 wird anisotrop geätzt, um einen mittleren Abschnitt der darunterliegenden Gate-isolierenden Schicht 230 an dem unteren Ende der Öffnungen 230 freizulegen. Die Abstandshalterschicht 240 ist in Betrieb, um die Gate-isolierende Schicht 230 entlang der Seitenwände der Öffnungen 220 während einer anschließenden Belichtung des darunterliegenden Substrats 100 während einer Säulenbildung zu schützen, was einen direkten Kontakt zwischen der Säule PL und dem Substrat 100 erlaubt. Die Abstandshalterschicht 240 wird vorzugsweise aus einem Halbleitermaterial, wie zum Beispiel Polysilicium, amorphes Silicium oder Einkristall-Silicium gebildet, derart, dass das Material mit der anschließend gebildeten Säule PL vereinbar ist. Auf diese Art und Weise muss die Abstandshalterschicht 240 nicht vor der Bildung der Säule PL entfernt werden, kann jedoch vielmehr verbleiben, um einen Abschnitt des Körpers der Säule PL zu bilden.
  • Bezug nehmend auf 18A und 18B wird der freigelegte mittlere Abschnitt der darunterliegenden Gate-isolierenden Schicht 230 an dem unteren Ende der Öffnungen 220 unter Verwendung der Abstandshalterschicht 140 als eine Ätzmaske entfernt, was das darunterliegende Substrat 100 freilegt. Säulen 300 werden dann in den Öffnungen 220 gebildet. Die Säulen 300 können aus einem Halbleitermaterial, wie zum Beispiel Polysilicium, amorphes Silicium oder Einkristall-Silicium, gebildet werden.
  • Bei einem Ausführungsbeispiel zum Bilden der Säulen 300 wird eine Polysilicium-Schicht oder eine erste Schicht eines amorphen Siliciums in den Öffnungen 220 in einem Kontakt mit den freigelegten oberen Abschnitten des Substrats 100 gebildet. Bei einem Ausführungsbeispiel kann die Polysilicium-Schicht oder die Schicht eines amorphen Siliciums durch ein Verfahren einer chemischen Dampfabscheidung (CVD; CVD = Chemical-Vapor Deposition) gebildet werden; Andere passende Verfahren zum Bilden der Polysilicium-Schicht oder einer Schicht eines amorphen Siliciums können jedoch angewendet werden. Bei einem Ausführungsbeispiel kann die Polysilicium-Schicht oder die Schicht des amorphen Siliciums auch in diesem Stadium mit Störstellen dotiert werden, beispielsweise mit n-Typ-Störstellen dotiert werden, derart, dass die resultierende Säule 300 eine passende Dotiercharakteristik hat. Eine Wärmebehandlung kann dann an der Polysilicium-Schicht oder Schicht eines amorphen Siliciums angewendet werden, um die Schicht in ein Einkristall-Silicium-Material umzuwandeln. Bei einem exemplarischen Ausführungsbeispiel kann die Wärmebehandlung die Form eines Verfahrens eines Laser-hervorgerufenen epitaxialen Aufwachsens (LEG; LEG = Laserinduced Epitaxial Growth) annehmen, um das Einkristall-Silicium-Material, wie es in der Technik bekannt ist, zu erhalten. Bei einem alternativen Ausführungsbeispiel können die Einkristall-Silicium-Säulen 300 in den Öffnungen 220 aus der freigelegten oberen Oberfläche des Substrats 100 unter Verwendung eines Verfahrens eines selektiven epitaxialen Aufwachsens (SEG; SEG = Selective Epitaxial Growth) aufgewachsen werden.
  • Bei einem Ausführungsbeispiel kann das Material, das zum Bilden der Säulen 300 verwendet wird, das gleiche Material wie dasselbe sein, das zum Bilden der Abstandshalterschichten 240 verwendet wird. Die Abstandshalterschichten 240 können bei anderen Ausführungsbeispielen vor einer Bildung der Säulen 300 entfernt werden. Die Säulen 300 können zusätzlich aus einem gleichen Dotierstoff-Typ wie derselbe des Substrats 100 sein.
  • Wieder Bezug nehmend auf 22 und 23 können die Säulen PL gebildet sein, um die Öffnungen 220 derart vollständig zu füllen, dass die Säulen PL fest sind, wie es bei dem Ausführungsbeispiel von 22 gezeigt ist. Die Säulen PL können alternativ als Säulen eines ”Makkaroni-Typs” gebildet sein, wodurch die Säulen hinsichtlich der Form hohl sind, wie es bei dem Ausführungsbeispiel von 23 gezeigt ist, das ein unteres Ende und Seitenwände 301A mit einer hohlen zentralen Region 301B oder alternativ eine zentrale Region 301B, die aus einem isolierenden Material gebildet ist, hat. Die Seitenwände können hinsichtlich der Form zylindrisch oder rechtwinklig sein und können die zentrale Region 301B vollständig umgeben oder können beabstandet sein und auf gegenüberliegenden Seiten der zentralen Region 301B liegen.
  • Die resultierenden Säulen 220, die aus einem halbleitenden Material gebildet sind, sind in einer Region eines Kontakts in einem direkten Kontakt mit der darunterliegenden Substrat-/Quellen-Region 100. Die Kontaktregion weist einen unteren Abschnitt der Säule 220 und einen oberen Abschnitt des Substrats 100 auf. Da dieselben in einem direkten Kontakt sind, ist kein Übergang eines Dioden-Typs zwischen der Säule 220 und dem Substrat 100 gebildet. Dies erlaubt, dass die horizontalen und vertikalen Inversionsregionen 504A, 504B während einer Leseoperation anwesend sind, wie es in 11 im Vorhergehenden gezeigt ist, derart, dass auf die einzelnen Speicherzellen zugegriffen werden kann.
  • Bezug nehmend auf 19A und 19B wird ein zusätzliches Mustern durchgeführt, derart, dass die leitfähigen Gate-Schichten 200, die Gate-Schichten 201, 202, 203, 204 und 205 aufweisen, gemustert werden, um erste bis vierte Wortleitungsplatten WL_PT und die obere Auswahlleitung USL zu bilden. Die Gate-Schichten 200 werden in einem Muster eines Stufentyps, wie in 3 gezeigt ist, gemustert, um einen vertikalen Zugriff auf die Mehrzahl von Gate-Schichten 200 zu liefern. Auf die Muster 205 einer oberen Auswahlleitung USL wird jeweils durch einen Kontaktstöpsel 260A zugegriffen. Bei diesem Ausführungsbeispiel ist ferner bei einer Randregion der Vorrichtung eine vertikale Öffnung gebildet, um das darunterliegende Substrat 100 durch Entfernen von Abschnitten der Platte der oberen Auswahlleitung USL, der Wortleitungsplatten WL_PT und der unteren Auswahlleitungsplatte LS_PT freizulegen. Eine Source-Region S wird dann an der obersten Oberfläche des freigelegten Substrats, wie gezeigt ist, gebildet. Der Kontaktstöpsel, der in einer Verbindung mit der darunterliegenden Source-Region S ist, wird dann mit einem leitfähigen Material gebildet, um die Öffnung zu füllen. Kontaktstöpsel 260C werden ähnlich in der Peripherieregion der Vorrichtung gebildet, um eine Verbindungsmöglichkeit mit den Source-/Drain-Regionen 140 der Peripherietransistoren zu liefern. Drain-Regionen D werden dann unter Verwendung von Standarddotierverfahren an den oberen Enden der Säule 300 gebildet. Dieses Verfahren resultiert in der Bildung des Source-Kontaktstöpsels S_CT des bei der Konfiguration von 2 und 3 im Vorhergehenden gezeigten Typs.
  • Der Source-Kontaktstöpsel S_CT kann alternativ zu der gleichen Zeit wie die vertikalen Säulen beispielsweise während der in 18A und 18B im Vorhergehenden gezeigten Schritte gebildet werden, die die Bildung von Säulen 300 beschreiben. Bei diesem alternativen Ausführungsbeispiel ist es nicht notwendig, Eckenabschnitte der Platte der oberen Auswahlleitung USL, der Wortleitungsplatten WL_PT und der Platte der unteren Auswahlleitung LS_PT zu entfernen, da die Säule zum Bilden des Source-Kontakts S_CT durch die Platten auf die gleiche Art und Weise wie die vertikalen Säulen 300 gebildet wird. Als ein Resultat wird der Source-Kontaktstöpsel S_CT des bei der Konfiguration von 7A und 7B gezeigten Typs gebildet.
  • Bezug nehmend auf 20A und 20B wird eine erste leitfähige Schicht 270 an und in Kontakt mit den Drain-Regionen D der Säulen 300 gebildet. Die erste leitfähige Schicht 270, die oberste dielektrische Zwischenschicht 216 und die oberste leitfähige Gate-Schicht 205 werden dann gemustert, um Muster 205' einer oberen Auswahlleitung USL zu bilden, die sich in der zweiten horizontalen Richtung erstrecken.
  • Bezug nehmend auf 21A und 21B wird die erste leitfähige Schicht 270 ferner gemustert, um Anschlussflächen 276 an den Drains der Säulen 300 zu liefern. Bei diesem Beispiel ist ein Kontaktstöpsel 260A in der Speicherzellenregion mit dem Kontaktstöpsel 260C in der Peripherieregion verbunden, um die obere Auswahlleitung USL mit einer zugeordneten Source-/Drain-Region 140 des Peripherietransistors in der Peripherieregion zu verbinden. Eine erste obere dielektrische Zwischenschicht 280 wird dann an der resultierenden Struktur gebildet, und Kontaktstöpsel 285 werden gebildet, um einen Kontakt mit den darunterliegenden leitfähigen Komponenten, in diesem Fall Anschlussflächen 276, die aus der ersten leitfähigen Schicht 270 gebildet sind, herzustellen. Eine zweite leitfähige Schicht wird an der ersten oberen dielektrischen Zwischenschicht 280 gebildet und gemustert, um leitfähige Leitungen 290 und Strukturen in einem Kontakt mit den darunterliegenden Kontaktstöpseln 285 zu bilden. In dem Speicherzellenbereich liefern leitfähige Leitungen, die mit den Drain-Regionen von vertikalen Säulen, die in der ersten horizontalen Richtung angeordnet sind, verbunden sind, Bitleitungen BL der Vorrichtung, wie in 3 gezeigt ist. Eine zweite obere dielektrische Zwischenschicht 292 wird dann an der resultierenden Struktur gebildet, und Kontaktstöpsel 294 werden gebildet, um einen Kontakt mit den darunterliegenden leitfähigen Komponenten, in diesem Fall einen Kontakt mit dem am meisten rechts liegenden Merkmal 290 seinerseits in Kontakt mit dem Source-Kontaktstöpsel 260 in Verbindung mit der darunterliegenden Source-Region S herzustellen. Eine dritte leitfähige Schicht wird dann an der zweiten oberen dielektrischen Zwischenschicht 292 gebildet und gemustert, um eine leitfähige Leitung 296 in einem Kontakt mit dem darunterliegenden Source-Kontaktstöpsel 260B zu bilden.
  • Bei dem vorhergehenden Ausführungsbeispiel haben der Gate-Isolator 110 der Transistoren in der Peripherieregion und der Gate-Isolator 110 der Speicherzellenregion die gleiche Dicke, da dieselben zu der gleichen Zeit gebildet werden. Eine simultane Bildung des Gate-Isolators 110 liefert ein effizienteres Herstellungsverfahren, wodurch der Herstellungsaufwand reduziert wird.
  • Bei dem vorhergehenden Ausführungsbeispiel werden die Source-/Drain-Region 140 der Peripherieregion-Transistoren und die Source-Region S der Speicherzellenregion der Vorrichtung zu unterschiedlichen Zeiten in dem Verfahren gebildet. Die Source-/Drain-Region 140 der Peripherieregion-Transistoren wird beispielsweise in Verbindung mit den Verfahrensschritten, die in 13A und 13B dargestellt sind, gebildet, während die Source-Region der Speicherzellenregion der Vorrichtung vor der Zeit der Bildung des Source-Kontaktstöpsels 260 in Verbindung mit den in 19A und 19B dargestellten Verfahrensschritten gebildet wird.
  • Bezug nehmend auf 24 kann bei einem anderen Ausführungsbeispiel die gemeinsame Source-Region S der Speicherzellenregion der Vorrichtung zu der gleichen Zeit wie die Source-/Drain-Region 140 der Peripherieregion-Transistoren gebildet werden. Zu der Zeit eines Musterns des Gate-Musters 125, 135 des Peripherietransistors können beispielsweise die Gate-Schichten ebenfalls in der Source-Region der Speicherzellenregion gebildet werden, derart, dass eine Source-Region S in der Speicherzellenregion unter Verwendung des unteren Gate-Musters 125, 135 in der Speicherzellenregion als eine Ionenimplantationsmaske gemäß herkömmlicher Herstellungsverfahren gebildet werden kann.
  • Bei dem vorhergehenden Ausführungsbeispiel sind ferner die Dicke der untersten dielektrischen Zwischenschicht 110 in der Speicherzellenregion, die die dielektrische Schicht zwischen dem untersten Gate-Muster 125, das die untere Auswahlplatte LS_PT bildet, und dem Substrat ist, und die Dicke des unteren Gate-Isolators 110 in der Peripherieregion, das heißt der isolierenden Schicht zwischen dem Gate-Muster 125, 135 und dem Substrat 100 in der Peripherieregion, gleich, da die Schicht 110 anfangs gebildet wird, um das Substrat 100 in sowohl der Peripherie als auch der Speicherzellenregion zu bedecken.
  • Bezug nehmend auf 25 können sich bei einem anderen Ausführungsbeispiel die Dicke der untersten dielektrischen Zwischenschicht 110' in der Speicherzellenregion, das heißt der dielektrischen Schicht zwischen dem untersten Gate-Muster 125, das die untere Auswahlplatte LS_PT bildet, und dem Substrat, und die Dicke des unteren Gate-Isolators 110 in der Peripherieregion, das heißt der isolierenden Schicht zwischen dem Gate-Muster 125, 135 und dem Substrat 100 in der Peripherieregion, unterscheiden. In diesem Fall können die Schichten 110', 110 zu unterschiedlichen Zeiten vor einer Bildung des ersten und des zweiten unteren Gate-Schichtmusters 125, 125 und 125' gebildet werden. Wo es gewünscht ist, können ferner die Schichten 110', 110 aus unterschiedlichen Materialien gebildet werden.
  • 26–39 sind perspektivische Ansichten eines Verfahrens zum Bilden eines Vertikalkanalspeichers gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezug nehmend auf 26 wird ein Substrat 100 vorbereitet. Bei einem Ausführungsbeispiel weist das Substrat 100 ein Einkristall-Halbleitermaterial-Substrat auf, das eine Keimschicht für eine spätere Bildung der vertikalen Einkristall-Säulen PL liefert. Bei anderen Ausführungsbeispielen weist das Substrat ein polykristallines Halbleitermaterial auf. Eine unterste dielektrische Zwischenschicht 110 ist an dem Substrat vorgesehen. Bei bestimmten Ausführungsbeispielen der vorliegenden Erfindung ist die unterste dielektrische Zwischenschicht 110 ausreichend dünn, derart, dass eine Inversionsschicht in dem darunterliegenden Halbleitermaterial des Substrats 100 erzeugt werden kann, wenn eine passende Spannung an eine resultierende unterste Gate-Schicht LS_PT angelegt wird (siehe 39 im Folgenden). Mehrere abwechselnde dielektrische Zwischenschichten 210, die bei diesem Beispiel Schichten 211, 212, 213, 214, 215 und 216 aufweisen, und mehrere Opferschichten SC, die bei diesem Fall Schichten SC1, SC2, SC3, SC4, SC5 und SC6 aufweisen, werden an der untersten dielektrischen Zwischenschicht 110 gebildet. Bei einem Ausführungsbeispiel haben die dielektrischen Zwischenschichten 210 und die Opferschichten SC eine Ätzselektivität hinsichtlich einander. Die dielektrischen Zwischenschichten 210 können beispielsweise Siliciumnitrid aufweisen, und die Opferschichten SC können Siliciumoxid aufweisen. Bei einem Aus führungsbeispiel werden die Opferschichten SC aus einem Material gebildet, das ohne weiteres durch ein Nassätzverfahren entfernt werden kann.
  • Bezug nehmend auf 27 werden Öffnungen 220 eines ersten Leitungstyps in einer vertikalen Richtung durch die dielektrischen Zwischenschichten 210, die Opferschichten SC und die unterste dielektrische Zwischenschicht 110 gebildet und in einer horizontalen Richtung, wie gezeigt ist, beabstandet. Die ersten Öffnungen 220 legen obere Abschnitte des darunterliegenden Substrats 100 frei und erstrecken sich in einer ersten Richtung einer horizontalen Erstreckung.
  • Bezug nehmend auf 28 wird eine Halbleiterauskleidungsschicht 300 an Seitenwänden und an einem unteren Ende der ersten Öffnungen 220 gebildet. Eine isolierende Schicht 310 wird dann vorgesehen, um den Rest der ersten Öffnungen 220 zu füllen. Die Halbleiterauskleidungsschicht wird die vertikalen Säulen PL für die resultierende Vorrichtung bilden und kann beispielsweise auf eine Art und Weise gebildet werden, die im Vorhergehenden im Zusammenhang mit 18A und 18B beschrieben ist. Bei dem vorliegenden Beispiel ist eine Säule eines ”Makkaroni-Typs” gezeigt. Bezug nehmend auf die Nahansicht von 23, die im Vorhergehenden beschrieben ist, weist die Säule eines ”Makkaroni-Typs” eine zylindrische Schale oder Wände aus einem Halbleitermaterial 301A auf, die einen isolierenden oder hohlen Kern 301B umgeben.
  • Bezug nehmend auf 29 werden eine Mehrzahl von zweiten Öffnungen 225, die sich in der ersten horizontalen Richtung erstrecken, zwischen benachbarten Halbleiterauskleidungen 300 gebildet. Bei einem Ausführungsbeispiel legen die zweiten Öffnungen 225 die unterste dielektrische Zwischenschicht 110 frei. Diese Prozedur lässt einen Zugriff auf eine Region zu, in der die Steuerungs-Gates und Floating-Gates der resultierenden Gate-isolierenden Schicht 230 (siehe 31 im Folgenden) des Speichers entlang von Seitenwänden der resultierenden Halbleiterauskleidungsschichten 300 gebildet werden, die schließlich die vertikalen Säulen der Vorrichtung aufweisen.
  • Bezug nehmend auf 30 werden die Opferschichtmuster SC, die beispielsweise SC1, SC2, SC3, SC4, SC5 und SC6 aufweisen, durch ein Nassätzverfahren ent fernt. Bei einem Fall, bei dem die unterste dielektrische Zwischenschicht 110 aus einem gleichen Material wie die Opferschichtmuster SC gebildet wird, werden freigelegten Abschnitte der untersten dielektrischen Zwischenschicht 110 ähnlicherweise entfernt. Bei einem Beispiel, bei dem die Opferschichtmuster SC aus Siliciumnitrid gebildet werden, kann das Ätzmittel des Nassätzverfahrens eine HF-Lösung aufweisen. Resultierende konkave Öffnungen 226 erstrecken sich von der zweiten Öffnung 225 in der zweiten horizontalen Richtung einer Erstreckung und liegen angrenzend zu den Wänden der Silicium-Halbleiterauskleidungen 300, um äußere Seitenwände derselben freizulegen.
  • Bezug nehmend auf 31 ist eine Gate-isolierende Schicht 230 an der resultierenden Struktur vorgesehen. Die Gate-isolierende Schicht 230 bedeckt Innenwände der konkaven Öffnungen 226, was das Bedecken der freigelegten äußeren Seitenwände der Halbleiterauskleidungen 300 umfasst. Wie im Vorhergehenden im Zusammenhang mit 10 und 22 und 23 beschrieben ist, kann bei bestimmten Ausführungsbeispielen die Gate-isolierende Schicht 230 eine Ladungsspeicherungsschicht aufweisen, derart, dass die Vorrichtung als ein nicht flüchtiger Speicher in Betrieb sein kann. Bei einigen Ausführungsbeispielen weist die Gate-isolierende Schicht 230 eine Tunneloxidschicht 231, eine Ladungseinfangschicht 232 und eine blockierende isolierende Schicht 233, die in der zweiten Öffnung 225 und auf unteren, Seiten- und oberen Wänden der konkaven Öffnungen 226 aufeinanderfolgend gebildet werden, auf. Bei einem Ausführungsbeispiel kann die Tunneloxidschicht 231 unter Verwendung eines thermischen Oxidationsverfahrens gebildet werden, das dieselbe gegenüber einer Verschlechterung über der Zeit widerstandsfähiger macht, was zu einer verbesserten Vorrichtungs-Zuverlässigkeit und -Dauer führt.
  • Bei verschiedenen Ausführungsbeispielen kann die Ladungseinfangschicht eine Floating-Gate-Struktur sein, die beispielsweise ein Polysilicium-Material aufweist, oder dieselbe kann eine ONO-(Oxid-Nitrid-Oxid-)Struktur aufweisen. Eine Floating-Gate-Ladungseinfangschicht 232 ist gemäß dem vorliegenden Ausführungsbeispiel möglich, da ein Zugriff auf die konkaven Öffnungen 226 gewonnen wird. Die blockierende Oxidschicht 233 kann beispielsweise Siliciumoxid oder eine andere geeignete Oxidschicht mit einem hohen k aufweisen.
  • Bezug nehmend auf 32 wird eine leitfähige Gate-Schicht 200', die aus einem leitfähigen Material gebildet ist, vorgesehen, um die zweiten Öffnungen 225 einschließlich der konkaven Öffnungen 226 zu füllen. Bei einem Ausführungsbeispiel weist das leitfähige Material ein Wolframsilicid auf.
  • Bezug nehmend auf 33 werden die zentralen Abschnitte der leitfähigen Gate-Schicht 200' geätzt, was dritte Öffnungen 225' bildet, die Abschnitte der leitfähigen Gate-Schicht 200' in Gate-Muster 200'', die Gate-Muster 201', 202', 203', 204', 205' und 206' aufweisen, trennen. Das unterste Gate-Muster 201' wird eine untere Auswahlplatte LS_PT für die Vorrichtung werden, während Gate-Muster 202', 203', 204' und 205' Wortleitungsplatten WL_PT für die Vorrichtung werden. Das oberste Gate-Muster 206' wird ein oberes Auswahl-Gate für die Vorrichtung werden. Als ein Resultat dieses Verarbeitungsschrittes kann das unterste Gate-Muster 201' intakt verbleiben oder teilweise geätzt werden, wie es bei einem Fall gezeigt ist, bei dem die untere Auswahlplatte LS_PT als eine Auswahlplatte für alle vertikalen Säulen in dem Array in Betrieb ist. Bei einem Ausführungsbeispiel, bei dem die Gate-isolierende Schicht 230 eine Ladungseinfangschicht aufweist, ist dieser Verarbeitungsschritt ferner in Betrieb, um die Ladungseinfangschicht in einzelne Ladungseinfangschicht-Muster zu trennen.
  • Bezug nehmend auf 34 werden die dritten Öffnungen 225' mit einem isolierenden Material gefüllt, um ein Isolationsmuster 180 zu bilden.
  • Bezug nehmend auf 35 werden die Halbleiterauskleidungen 300 und zugeordnete isolierende Schichten 310 gemustert und geätzt, um vierte Öffnungen 227 zu bilden, die die Auskleidungen 300 in der ersten horizontalen Richtung in unabhängige vertikale Säulen 300' trennen. Die vierten Öffnungen 227 werden dann mit einem isolierenden Material gefüllt, um die vertikalen Säulen 300' in der ersten horizontalen Richtung elektrisch zu isolieren.
  • Bezug nehmend auf 36 werden Drain-Regionen D an den oberen Enden der Säulen 300' unter Verwendung von Standarddotierverfahren gebildet. Erste leitfähige Muster 270 können dann gebildet und gemustert werden, um einen elektrischen Kontakt mit den Drain-Regionen D der oberen Enden von Säulen 300', die in einer zweiten horizontalen Richtung einer Erstreckung der Vorrichtung angeordnet sind, herzustellen.
  • Bezugnehmend auf 37 ist ein alternatives Ausführungsbeispiel gezeigt. bei diesem Ausführungsbeispiel sind die Säulen 300'' feste Halbleitersäulen PL und nicht die Makkaroni-Säulen 300' eines Schalentyps von 36. Bei diesem Ausführungsbeispiel stellen ferner vertikale Kontaktstöpsel 285 in einer vertikalen Richtung mit Drain-Regionen D an den oberen Enden der Säulen 300'' einen Kontakt her. Die vertikalen Kontaktstöpsel 285 werden durch eine dielektrische Zwischenschicht (nicht gezeigt) gebildet. Die ersten leitfähigen Muster 290 werden dann gebildet und gemustert, um mit den Drain-Regionen D der oberen Enden von Säulen 300', die in der zweiten horizontalen Richtung einer Erstreckung der Vorrichtung angeordnet sind, herzustellen.
  • Bezug nehmend auf 38 und 39 ist zu sehen, dass das unterste Gate-Muster 201' eine untere Auswahlplatte LS_PT für die resultierende Vorrichtung liefert, während Gate-Muster 202', 203', 204' und 205' Wortleitungsplatten WL_PT liefern, die mit globalen Wortleitungen GWL für die Vorrichtung verbunden sind. Die Wortleitungsplatten WL_PT erstrecken sich in der ersten Richtung einer horizontalen Erstreckung der Vorrichtung. Die obersten Gate-Muster 206' liefern eine Mehrzahl von oberen Auswahl-Gates, wobei jedes Auswahl-Gate mit einer unabhängigen oberen Auswahlleitung USL für die Vorrichtung verbunden ist. Die leitfähigen Muster 270, 290, die sich in der zweiten Richtung einer horizontalen Richtung der Vorrichtung erstrecken, liefern für die resultierende Vorrichtung Bitleitungen BL, wobei jede Bitleitung durch Bitleitungskontakte BL_CT mit den Drain-Regionen von entsprechenden vertikalen Säulen PL verbunden ist.
  • Angesichts von 39 ist zu sehen, dass die vertikalen Säulen PL jeweils eine Körperregion B entlang eines größten Teils ihrer Länge und eine Drain-Region D bei dem obersten Abschnitt aufweisen. Der Übergang zwischen der halbleitenden Körper region B und der dotierten Drain-Region D verhält sich wie ein Dioden-Übergang. Es ist ferner in dieser Ansicht zu sehen, dass unterste Abschnitte der Säulen PL mit dem darunterliegenden Substrat oder der Quelle 100 direkt verbunden sind. Die untersten Abschnitte der Säulen PL verhalten sich daher an ihrem Schnitt mit dem Substrat nicht als ein Dioden-Übergang sondern vielmehr als ein direkter, resistiver Kontakt. Speicherzellen MC sind entlang der vertikalen Säulen positioniert, wobei auf jede Speicherzelle MC durch eine zugeordnete Wortleitungsplatte WL_PT, die mit einer zugeordneten globalen Wortleitung WL gekoppelt ist, und eine zugeordnete Bitleitung BL zugegriffen wird.
  • 40A–42A sind Querschnittsansichten entlang einer Schnittlinie I-I' von 2, und 40B–42B sind Querschnittsansichten entlang einer Schnittlinie II-II' von 2 eines Verfahrens zum Bilden eines Vertikalkanalspeichers gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezug nehmend auf 40A und 40B kann bei dem vorliegenden Ausführungsbeispiel die obere Auswahlleitung USL anfangs gemustert werden, um einzelne Leitungen 205 zu bilden, die sich in der zweiten horizontalen Richtung einer Erstreckung erstrecken, wie es in 40A und 40B gezeigt ist, und nicht anfangs als eine kontinuierliche Platte (siehe beispielsweise die oberste Gate-Schicht 205 von 15A und 15B) gebildet werden, die später während der Verarbeitungsschritte, die im Zusammenhang mit 20A und 20B gezeigt und beschrieben sind, gemustert wird.
  • Bezug nehmend auf 41A und 41B können die vertikalen Öffnungen 220 dann wie gezeigt gebildet werden, um durch die zentralen Abschnitte der Leitungen 205 gemäß den im Vorhergehenden im Zusammenhang mit 16A und 16B beschriebenen Verarbeitungsschritten zu gehen.
  • Bezug nehmend auf 42A und 42B können Verarbeitungsschritte durchgeführt werden, um die resultierende Vorrichtung beispielsweise gemäß der Art und Weise, die im Vorhergehenden im Zusammenhang mit 17A, B–21A, B beschrieben ist, fertigzustellen.
  • 43 ist ein Blockdiagramm einer Speicherkarte, die eine Halbleitervorrichtung gemäß den Ausführungsbeispielen der vorliegenden Erfindung aufweist. Die Speicherkarte 1200 weist eine Speichersteuerung 1220, die Befehls- und Adress-Signale C/A erzeugt, und ein Speichermodul 1210, beispielsweise einen Flash-Speicher 1210, der eine oder eine Mehrzahl von Flash-Speichern aufweist, auf. Die Speichersteuerung 1220 weist eine Host-Schnittstelle 1223, die Befehls- und Adress-Signale zu und von einem Host sendet und empfängt, eine Steuerung 1224 und eine Speicherschnittstelle 1225, die ihrerseits die Befehls- und Adress-Signale zu und von dem Speichermodul 1210 sendet und empfangt, auf. Die Host-Schnittstelle 1223, die Steuerung 1224 und die Speicherschnittstelle 1225 kommunizieren über einen gemeinsamen Bus mit dem Steuerungsspeicher 1221 und dem Prozessor 1222.
  • Das Speichermodul 1210 empfängt die Befehls- und Adress-Signale C/A von der Speichersteuerung 1220 und speichert ansprechend darauf Daten DATA I/O in mindestens einem der Speicher in dem Speichermodul 1210 und gewinnt dieselben aus demselben wieder. Jeder Speicher weist eine Mehrzahl von adressierbaren Speicherzellen und einen Decodierer auf, der die Befehls- und Adress-Signale empfängt und der ein Reihensignal und ein Spaltensignal zum Zugreifen auf mindestens eine der adressierbaren Speicherzellen während Programmier- und Leseoperationen erzeugt.
  • Jede der Komponenten der Speicherkarte 1200, die die Speichersteuerung 1220, die Elektronik 1221, 1222, 1223, 1224 und 1225, die in der Speicherstreuerung 1220 umfasst ist, und das Speichermodul 1210 aufweisen, kann vertikal ausgerichtete Speicher des hierin offenbarten Typs verwenden.
  • 44 ist ein Blockdiagramm eines Speichersystems 1300, das beispielsweise ein Speichermodul 1310 des hierin beschriebenen Typs verwendet. Das Speichersystem 1300 weist einen Prozessor 1330, einen Zufallszugriffsspeicher 1340, eine Benutzerschnittstelle 1350 und ein Modem 1320, die über einen gemeinsamen Bus 1360 kommunizieren, auf. die Vorrichtungen an dem Bus 1360 senden über den Bus 1360 Signale zu und empfangen Signale von der Speicherkarte 1310. Jede der Komponenten des Speichersystems 1300, einschließlich des Prozessors 1330, des Zufallszugriffsspeichers 1340, der Benutzerschnittstelle 1350 und des Modems 1320 zusammen mit der Speicherkarte 1310, kann vertikal ausgerichtete Speicher des hierin offenbarten Typs verwenden. Das Speichersystem 1300 kann eine Anwendung bei einer Zahl von elektronischen Anwendungen, beispielsweise bei denselben, die bei elektronischen Verbrauchervorrichtungen, wie zum Beispiel Festkörperplatten (SSD; SSD = Solid State Disk), Kamerabildsensoren (CIS; CIS = Camera Image Sensor) und Computeranwendungs-Chipsätzen, vorgefunden werden, finden.
  • Die Speichersysteme und Speicher, die hierin offenbart sind, können in einem einer Zahl von Vorrichtungspakettypen verpackt sein, die Kugelgitter-Arrays (BGA; BGA = Ball Grid Array), Chipmaßstabpakete (CSP; CSP = Chip Scale Package), Kunststoffchipträger mit Anschlüssen (PLCC: PLCC = Plastic Leaded Chip Carrier), ein doppelreihiges Kunststoffpaket (PDIP; PDIP = Plastic Dual In-line Package), ein Mehrchippaket (MCP; MCP = Multi-Chip Package), ein Wafer-Ebenen-hergestelltes Paket (WFP; WFP = Wafer-level Fabricated Package) und ein Wafer-Ebenen-verarbeitetes Stoffpaket (WSP; WSP = Wafer-level processed Stock Package) aufweisen, jedoch nicht darauf begrenzt sind.
  • Obwohl die vorhergehenden Beispiele lediglich vier Speicherzellentransistoren MC in jedem vertikalen Kanal zum Zweck einer deutlichen Darstellung der Ausführungsbeispiele der vorliegenden Erfindung darstellen, sind Ausführungsbeispiele der vorliegenden Erfindung nicht derart begrenzt und können so wenig wie einen Speicherzellentransistor in jedem vertikalen Kanal aufweisen und so viele Speicherzellentransistoren in einem vertikalen Kanal aufweisen, wie es für die Anwendung gewünscht ist, beispielsweise zwei, vier, acht, sechzehn oder zweiunddreißig Speicherzellentransistoren in jedem vertikalen Kanal.
  • Obwohl Ausführungsbeispiele der Erfindung unter Bezugnahme auf bevorzugte Ausführungsbeispiele derselben besonders gezeigt und beschrieben wurden, versteht es sich für Fachleute von selbst, dass verschiedene Änderungen an der Form und Details hierin vorgenommen werden können, ohne von dem Geist und dem Schutzbereich der Erfindung, wie er durch die beigefügten Ansprüche definiert ist, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - KR 10-2008-0054707 [0001]
    • - US 2007/0205445 [0067]
    • - US 5473563 [0070]
    • - US 6858906 [0084]
    • - US 7253467 [0084]
    • - US 2006/0180851 [0084]
  • Zitierte Nicht-Patentliteratur
    • - H. Tanaka et al. ”Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory”, Symposium an VLSI Technology Digest of Technical Papers, S. 14–15 (2007) [0076]
    • - ”Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory”, IEDM Technical Digest, S. 449–452 (2007) [0076]

Claims (26)

  1. Halbleitervorrichtung mit: einem Substrat (100) aus einem Halbleitermaterial, das sich in einer horizontalen Richtung erstreckt; einer Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) an dem Substrat (100); einer Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206'), wobei jedes Gate-Muster (201', 202', 203', 204', 205', 206') zwischen einer benachbarten unteren dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) und einer benachbarten oberen dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) ist; und einem vertikalen Kanal aus einem Halbleitermaterial, der sich in einer vertikalen Richtung durch die Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) und die Mehrzahl (200'') von Gate-Mustern (200'') erstreckt, wobei eine Gate-isolierende Schicht (230) zwischen jedem Gate-Muster (201', 202', 203', 204', 205', 206') und dem vertikalen Kanal ist, die das Gate-Muster (201', 202', 203', 204', 205', 206') von dem vertikalen Kanal isoliert, wobei der vertikale Kanal bei einer Kontaktregion, die eine halbleitende Region aufweist, in einem Kontakt mit dem Substrat (100) ist.
  2. Halbleitervorrichtung nach Anspruch 1, bei der die Kontaktregion eine obere Oberfläche des Substrats (100) und einen unteren Abschnitt des vertikalen Kanals aufweist, und bei der die obere Oberfläche des Substrats (100) und mindestens Seitenwände des unteren Abschnitts des vertikalen Kanals eine halbleitende Region aufweisen.
  3. Halbleitervorrichtung nach Anspruch 1, bei der die Kontaktregion bei einem Anlegen einer Spannung (VREAD), die eine Inversionsregion (504A, 504B) in der Kontaktregion erzeugt, leitfähig ist.
  4. Halbleitervorrichtung nach Anspruch 1, bei der die Halbleitervorrichtung einen Halbleiterspeicher aufweist, und bei der ein oberstes Gate-Muster (206') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein oberes Auswahl-Gate eines oberen Auswahltransistors aufweist; ein unterstes Gate-Muster (201) der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein unteres Auswahl-Gate eines unteren Auswahltransistors aufweist; verbleibende Gate-Muster (202', 203', 204', 205') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates von Speicherzellentransistoren (MC) einer gemeinsamen Kette der Halbleitervorrichtung aufweisen; und mit ferner: einer untersten dielektrischen Zwischenschicht (110; 230) der Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) zwischen dem unteren Auswahl-Gate und dem Substrat (100), wobei die unterste dielektrische Zwischenschicht (110; 230) eine erste Dicke (T3) hat, und wobei die dielektri schen Zwischenschichten (211, 212, 213, 214, 215, 216) zwischen den Steuerungs-Gates eine zweite Dicke (T2) haben, wobei die erste Dicke (T3) kleiner als die zweite Dicke (T2) ist; und wobei die erste Dicke (T3) ausgewählt ist, derart, dass eine Spannung (VREAD), die an das untere Auswahl-Gate angelegt ist, eine Inversionsschicht (504A, 504B) in der Kontaktregion erzeugt, die verursacht, dass die Kontaktregion leitet.
  5. Halbleitervorrichtung nach Anspruch 1, bei der das Halbleitermaterial des vertikalen Kanals aus einer Gruppe ausgewählt ist, die aus einem Einkristall-Halbleitermaterial und einem polykristallinen Halbleitermaterial besteht.
  6. Halbleitervorrichtung nach Anspruch 1, bei der das Halbleitermaterial des Substrats (100) aus einer Gruppe ausgewählt ist, die aus einem Einkristall-Halbleitermaterial und einem polykristallinen Halbleitermaterial besteht.
  7. Halbleitervorrichtung nach Anspruch 1, bei der die Gate-isolierende Schicht (230) eine Ladungsspeicherungsschicht (232) aufweist, und bei der die Halbleitervorrichtung einen nicht flüchtigen Speicher aufweist.
  8. Halbleitervorrichtung nach Anspruch 1, bei der ein oberstes Gate-Muster (206') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein oberes Auswahl-Gate eines oberen Auswahltransistors aufweist; ein unterstes Gate-Muster (201') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein unteres Auswahl-Gate eines unteren Auswahltransistors aufweist; verbleibende Gate-Muster (202', 203', 204', 205') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates von Speicherzellentransistoren (MC) einer gemeinsamen Kette der Halbleitervorrichtung aufweisen; Steuerungs-Gates von Speicherzellentransistoren (MC), die eine gleiche Schicht der Vorrichtung, die in einer horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden sind, um Wortleitungen (WL) der Halbleitervorrichtung zu liefern; Speicherzellentransistoren (MC) einer gemeinsamen Kette der Halbleitervorrichtung durch den vertikalen Kanal miteinander in Reihe gekoppelt sind; oberste Gate-Muster (206'), die eine gleiche Schicht der Vorrichtung, die in einer ersten horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden sind, um obere Auswahl-Gates von oberen Auswahltransistoren zu liefern; obere Abschnitte von vertikalen Kanälen, die in einer zweiten horizontalen Richtung der Halbleitervorrichtung angeordnet sind, verbunden sind, um Bitleitungen (BL) der Halbleitervorrichtung zu liefern; und die Halbleitervorrichtung einen Halbleiterspeicher aufweist.
  9. Speichersystem (1300) mit: einer Speichersteuerung (1312), die Befehls- und Adress-Signale erzeugt; und einem Speichermodul (1310), das eine Mehrzahl von Speichern (1311) aufweist, wobei das Speichermodul (1310) die Befehls- und Adress-Signale empfängt und ansprechend darauf Daten in mindestens einem der Speicher (1311) speichert und aus demselben wiedergewinnt, wobei jeder Speicher (1311) folgende Merkmale aufweist: ein Substrat (100) aus einem Halbleitermaterial, das sich in einer horizontalen Richtung erstreckt; eine Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) an dem Substrat (100); eine Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206'), wobei jedes Gate-Muster (201', 202', 203', 204', 205', 206') zwischen einer benachbarten unteren dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) und einer benachbarten oberen dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) ist; und einen vertikalen Kanal aus einem Halbleitermaterial, der sich in einer vertikalen Richtung durch die Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) und die Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') erstreckt, wobei eine Gate-isolierende Schicht (230) zwischen jedem Gate-Muster (201', 202', 203', 204', 205', 206') und dem vertikalen Kanal ist, die das Gate-Muster (201', 202', 203', 204', 205', 206') von dem vertikalen Kanal isoliert, wobei der vertikale Kanal bei einer Kontaktregion, die eine halbleitende Region aufweist, in einem Kontakt mit dem Substrat (100) ist.
  10. Speichersystem nach Anspruch 9, bei dem die Kontaktregion eine obere Oberfläche des Substrats (100) und einen unteren Abschnitt des vertikalen Kanals auf weist, und bei dem die obere Oberfläche des Substrats (100) und mindestens Seitenwände des unteren Abschnitts des vertikalen Kanals eine halbleitende Region aufweisen.
  11. Speichersystem nach Anspruch 9, bei dem die Kontaktregion bei einem Anlegen einer Spannung (VREAD), die eine Inversionsregion (504A, 504B) in der Kontaktregion erzeugt, leitfähig ist.
  12. Speichersystem nach Anspruch 9, bei dem ein oberstes Gate-Muster (206') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein oberes Auswahl-Gate eines oberen Auswahltransistors aufweist; ein unterstes Gate-Muster (201') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein unteres Auswahl-Gate eines unteren Auswahltransistors aufweist; und verbleibende Gate-Muster (202', 203', 204', 205') der Mehrzahl (200'') von Gate-Muster (201', 202', 203', 204', 205', 206') zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates von Speicherzellentransistoren (MC) einer gemeinsamen Kette der Halbleitervorrichtung aufweisen; und ferner mit: einer Gate-isolierenden Schicht (110; 230) zwischen dem unteren Auswahl-Gate und dem Substrat (100), wobei die Gate-isolierende Schicht (110; 230) eine erste Dicke (T3) hat, und wobei die dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) zwischen den Steuerungs-Gates eine zweite Dicke (T2) haben, wobei die erste Dicke (T3) kleiner als die zweite Dicke (T2) ist; und wobei die erste Dicke (T3) derart ausgewählt ist, dass eine Spannung (VREAD), die an das untere Auswahl-Gate angelegt ist, eine Inversionsschicht (504A, 504B) in der Kontaktregion erzeugt, die verursacht, dass die Kontaktregion leitet.
  13. Speichersystem nach Anspruch 9, bei dem die Gate-isolierende Schicht (230) eine Ladungsspeicherungsschicht (232) aufweist, und bei dem der Speicher einen nicht flüchtigen Speicher aufweist.
  14. Speichersystem nach Anspruch 9, bei dem ein oberstes Gate-Muster (206') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein oberes Auswahl-Gate eines oberen Auswahltransistors aufweist; ein unterstes Gate-Muster (201') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein unteres Auswahl-Gate eines unteren Auswahltransistors aufweist; verbleibende Gate-Muster (202', 203', 204', 205') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates von Speicherzellentransistoren (MC) einer gemeinsamen Kette der Halbleitervorrichtung aufweisen; Steuerungs-Gate von Speicherzellentransistoren (MC), die eine gleiche Schicht der Vorrichtung, die in einer horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden sind, um Wortleitungen (WL) der Halbleitervorrichtung zu liefern; Speicherzellentransistoren (MC) einer gemeinsamen Kette der Halbleitervorrichtung durch den vertikalen Kanal miteinander in Reihe gekoppelt sind; oberste Gate-Muster (206'), die eine gleiche Schicht der Vorrichtung, die in einer ersten horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden sind, um obere Auswahl-Gates von oberen Auswahltransistoren zu liefern; und obere Abschnitte von vertikalen Kanälen, die in einer zweiten horizontalen Richtung der Halbleitervorrichtung angeordnet sind, verbunden sind, um Bitleitungen (BL) der Halbleitervorrichtung zu liefern.
  15. Verfahren zum Herstellen einer Halbleitervorrichtung, mit folgenden Schritten: Bereitstellen eines Substrats (100) aus einem Halbleitermaterial, das sich in einer horizontalen Richtung erstreckt; Vorsehen einer Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) an dem Substrat (100); Vorsehen einer Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206'), wobei jedes Gate-Muster (201', 202', 203', 204', 205', 206') zwischen einer benachbarten unteren dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) und einer benachbarten oberen dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) ist; Vorsehen eines vertikalen Kanals aus einem Halbleitermaterial, der sich in einer vertikalen Richtung durch die Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) und die Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') erstreckt; und Vorsehen einer Gate-isolierenden Schicht (230) zwischen jedem Gate-Muster (201', 202', 203', 204', 205', 206') und dem vertikalen Kanal, die das Gate-Muster (201', 202', 203', 204', 205', 206') von dem vertikalen Kanal isoliert, wobei der vertikale Kanal bei einer Kontaktregion, die eine halbleitende Region aufweist, in einem Kontakt mit dem Substrat (100) ist.
  16. Verfahren nach Anspruch 15, bei dem die Kontaktregion eine obere Oberfläche des Substrats (100) und einen unteren Abschnitt des vertikalen Kanals aufweist, und bei dem die obere Oberfläche des Substrats (100) und mindestens Seitenwände des unteren Abschnitts des vertikalen Kanals eine halbleitende Region aufweisen.
  17. Verfahren nach Anspruch 15, bei dem die Kontaktregion bei dem Anlegen einer Spannung (VREAD), die eine Inversionsregion (504A, 504B) in der Kontaktregion erzeugt, leitfähig wird.
  18. Verfahren nach Anspruch 15, bei dem die Halbleitervorrichtung einen Halbleiterspeicher aufweist, und bei dem ein oberstes Gate-Muster (206') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205, 206') ein oberes Auswahl-Gate eines oberen Auswahltransistors aufweist; ein unterstes Gate-Muster (201') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein unteres Auswahl-Gate eines unteren Auswahltransistors aufweist; verbleibende Gate-Muster (202', 203', 204', 205') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates von Speicherzellentransistoren (MC) einer gemeinsamen Kette der Halbleitervorrichtung aufweisen; und mit ferner folgenden Schritten: Vorsehen einer untersten dielektrischen Zwischenschicht (110; 230) der Mehrzahl (200'') von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) zwischen dem unteren Auswahl-Gate und dem Substrat (100), wobei die unterste dielektrische Zwischenschicht (211) eine erste Dicke (T3) hat, und wobei die dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) zwischen den Steuerungs-Gates eine zweite Dicke (T2) haben, wobei die erste Dicke (T3) kleiner als die zweite Dicke (T2) ist; und wobei die erste Dicke (T3) derart ausgewählt ist, dass eine Spannung (VREAD), die an ein unteres Auswahl-Gate angelegt wird, eine Inversionsschicht (504A, 504B) in der Kontaktregion erzeugt, die verursacht, dass die Kontaktregion leitet.
  19. Verfahren nach Anspruch 15, bei dem die Gate-isolierende Schicht (230) eine Ladungsspeicherungsschicht (232) aufweist, und bei dem die Halbleitervorrichtung einen nicht flüchtigen Speicher aufweist.
  20. Verfahren zum Durchführen einer Löschungsoperation an einem Halbleiterspeicher, wobei der Halbleiterspeicher folgende Merkmale aufweist: ein Substrat (100) aus einem Halbleitermaterial, das sich in einer horizontalen Richtung erstreckt; eine Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215) an dem Substrat (100); eine Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206'), wobei jedes Gate-Muster (201', 202', 203', 204', 205', 206') zwischen einer benachbarten unteren dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) und einer benachbarten oberen dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) ist; und einem vertikalen Kanal aus einem Halbleitermaterial, der sich in einer vertikalen Richtung durch die Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) und die Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') erstreckt, wobei eine Gate-isolierende Schicht (230) zwischen jedem Gate-Muster (201', 202', 203', 204', 205', 206') und dem vertikalen Kanal ist, die das Gate-Muster (201', 202', 203', 204', 205', 206') von dem vertikalen Kanal isoliert, wobei der vertikale Kanal bei einer Kontaktregion, die ein Halbleitermaterial aufweist, in einem Kontakt mit dem Substrat (100) ist, wobei ein oberstes Gate-Muster (206') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein oberes Auswahl-Gate eines oberen Auswahltransistors aufweist; ein unterstes Gate-Muster (201') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein unteres Auswahl-Gate eines unteren Auswahltransistors ausweist, verbleibende Gate-Muster (202', 203', 204', 205') der Mehrzahl (200'') von Gate-Muster (201', 202', 203', 204', 205', 206') zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates von Speicherzellentransistoren (MC) einer gemeinsamen Kette der Halbleitervorrichtung aufweisen; Steuerungs-Gates von Speicherzellentransistoren (MC), die eine gleiche Schicht der Vorrichtung, die in einer horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden sind, um Wortleitungen (WL) der Halbleitervorrichtung zu liefern; Speicherzellentransistoren (MC) einer gemeinsamen Kette der Halbleitervorrichtung durch den vertikalen Kanal miteinander in Reihe gekoppelt sind; oberste Gate-Muster (206'), die eine gleiche Schicht der Vorrichtung, die in einer ersten horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden sind, um obere Auswahl-Gates von oberen Auswahltransistoren zu liefern; und obere Abschnitte von vertikalen Kanälen, die in einer zweiten horizontalen Richtung der Halbleitervorrichtung angeordnet sind, verbunden sind, um Bitleitungen (BL) der Halbleitervorrichtung zu liefern; die Löschungsoperation folgende Schritte aufweist: Platzieren des unteren Auswahl-Gates und des oberen Auswahl-Gates der gemeinsamen Kette in einen Schwebezustand; Anlegen einer Masse-(GND) oder positiven Spannung an die Wortleitungen (WL); und Anlegen einer positiven Löschungsspannung (VERS) an das Halbleitersubstrat (100).
  21. Verfahren nach Anspruch 20, bei dem die Kontaktregion eine obere Oberfläche des Substrats (100) und einen unteren Abschnitt des vertikalen Kanals aufweist, und bei dem die obere Oberfläche des Substrats (100) und mindestens Seitenwände des unteren Abschnitts des vertikalen Kanals eine halbleitende Region aufweisen.
  22. Verfahren nach Anspruch 20, bei dem die Kontaktregion bei dem Anlegen einer Spannung (VREAD), die eine Inversionsregion (504A, 504B) in der Kontaktregion erzeugt, leitfähig ist.
  23. Verfahren nach Anspruch 20, mit ferner folgenden Schritten: Vorsehen einer untersten dielektrischen Zwischenschicht (110; 230) der Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) zwischen dem unteren Auswahl-Gate und dem Substrat (100), wobei die unterste dielektrische Zwischenschicht (110; 230) eine erste Dicke (T3) hat, und wobei die dielektrischen Zwischenschichten (211, 212, 213, 214, 215) zwischen den Steuerungs-Gates eine zweite Dicke (T2) haben, wobei die erste Dicke (T3) kleiner als die zweite Dicke (T2) ist; und wobei die erste Dicke (T3) derart ausgewählt ist, dass eine Spannung (VREAD), die an das untere Auswahl-Gate angelegt wird, eine Inversionsschicht (504A, 504B) in der Kontaktregion erzeugt, die verursacht, dass die Kontaktregion leitet.
  24. Verfahren zum Durchführen einer Leseoperation an einem Halbleiterspeicher, wobei der Halbleiterspeicher folgende Merkmale aufweist: ein Substrat (100) aus einem Halbleitermaterial, das sich in einer horizontalen Richtung erstreckt; eine Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) an dem Substrat (100); eine Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206'), wobei jedes Gate-Muster (201', 202', 203', 204', 205', 206') zwischen einer benachbarten unteren dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) und einer benachbarten oberen dielektrischen Zwischenschicht (211, 212, 213, 214, 215, 216) ist; einen vertikalen Kanal aus einem Halbleitermaterial, der sich in einer vertikalen Richtung durch die Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) und die Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') erstreckt, wobei eine Gate-isolierende Schicht (230) zwischen jedem Gate-Muster (201', 202', 203', 204', 205', 206') und dem vertikalen Kanal ist, die das Gate-Muster (201', 202', 203', 204', 205', 206') von dem vertikalen Kanal isoliert, wobei der vertikale Kanal bei einer Kontaktregion, die eine halbleitende Region aufweist, in einem Kontakt mit dem Substrat (100) ist; wobei ein oberstes Gate-Muster (206') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein oberes Auswahl-Gate eines oberen Auswahltransistors aufweist; ein unterstes Gate-Muster (201') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') ein unteres Auswahl-Gate eines unteren Auswahltransistors aufweist; verbleibende Gate-Muster (202', 203', 204', 205') der Mehrzahl (200'') von Gate-Mustern (201', 202', 203', 204', 205', 206') zwischen dem oberen Auswahl-Gate und dem unteren Auswahl-Gate Steuerungs-Gates von Speicherzellentransistoren (MC) einer gemeinsamen Kette der Halbleitervorrichtung aufweisen; Steuerungs-Gates von Speicherzellentransistoren (MC), die eine gleiche Schicht der Vorrichtung, die in einer horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden sind, um Wortleitungen (WL) der Halbleitervorrichtung zu liefern; Speicherzelltransistoren einer gemeinsamen Kette der Halbleitervorrichtung durch den vertikalen Kanal miteinander in Reihe gekoppelt sind; oberste Gate-Muster (206'), die eine gleiche Schicht der Vorrichtung, die in einer ersten horizontalen Richtung der Halbleitervorrichtung angeordnet ist, gemeinsam verwenden, verbunden sind, um obere Auswahl-Gates von oberen Auswahltransistoren zu liefern; und obere Abschnitte von vertikalen Kanälen, die in einer zweiten horizontalen Richtung der Halbleitervorrichtung angeordnet sind, verbunden sind, um Bitleitungen (BL) der Halbleitervorrichtung zu liefern; wobei die Leseoperation folgende Schritte aufweist: Anlegen einer Massespannung (GND) an das Halbleitersubstrat (100); Anlegen einer Lesespannung (VREAD) an Steuerungs-Gates von nicht ausgewählten Speicherzellentransistoren (MC) der gemeinsamen Kette; Anlegen einer Lesespannung (VREAD) an Gates von ausgewählten oberen Auswahltransistoren der gemeinsamen Kette; Anlegen einer Kriteriumsspannung an Steuerungs-Gates von ausgewählten Speicherzellentransistoren (MC) der gemeinsamen Kette; und Anlegen einer Lesespannung (VREAD) an das untere Auswahl-Gate des unteren Auswahltransistors der gemeinsamen Kette und von benachbarten Ketten, um dadurch eine leitfähige Inversionsschicht (504A, 504B) bei einer oberen Region des Halbleitersubstrats (100) und bei einer unteren Region von mindestens Seitenwänden des vertikalen Kanals in der Kontaktregion zu erzeugen, wobei die Inversionsschicht (504A, 504B) als eine leitfähige Leitung einer gemeinsamen Source für den Halbleiterspeicher während der Leseoperation in Betrieb ist.
  25. Verfahren nach Anspruch 24, bei dem die Kontaktregion die obere Region des Substrats (100) und einen unteren Abschnitt des vertikalen Kanals aufweist, und bei dem die obere Oberfläche des Substrats (100) und mindestens Seitenwände des unteren Abschnitts des vertikalen Kanals eine halbleitende Region aufweisen.
  26. Verfahren nach Anspruch 24, mit ferner folgendem Schritt: Vorsehen einer untersten dielektrischen Zwischenschicht (110; 230) der Mehrzahl (210) von dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) zwischen dem unteren Auswahl-Gate und dem Substrat (100), wobei die unterste dielektrische Zwischenschicht (110; 230) eine erste Dicke (T3) hat, und wobei die dielektrischen Zwischenschichten (211, 212, 213, 214, 215, 216) zwischen den Steuerungs-Gates eine zweite Dicke (T2) haben, wobei die erste Dicke (T3) kleiner als die zweite Dicke (T2) ist; und wobei die erste Dicke (T3) derart ausgewählt ist, dass eine Spannung (VREAD), die an das untere Auswahl-Gate angelegt ist, eine Inversionsschicht (504A, 504B) in der Kontaktregion erzeugt, die verursacht, dass die Kontaktregion leitet.
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