DE102007037490A1 - Gestapelte Schaltungen - Google Patents

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DE102007037490A1
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Franz Dr. Kreupl
Josef Dr. Willer
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Qimonda AG
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Qimonda Flash GmbH
Qimonda AG
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Abstract

Eine integrierte Schaltung kann eine erste integrierte Schaltungsschicht umfassen, die mindestens eine erstes Transistorkanalgebiet umfaßt und eine Waferbondgrenzfläche aufweist. Die integrierte Schaltung kann weiterhin mindestens eine zweite integrierte Schaltungsschicht umfassen, die mindestens ein zweites Transistorkanalgebiet umfaßt und an der Waferbondgrenzfläche der ersten integrierten Schaltungsschicht angeordnet ist.

Description

  • Erfindungsgebiet
  • Die vorliegende Beschreibung betrifft mehrschichtige integrierte Schaltungen und gestapelte Schaltungen.
  • Kurze Beschreibung der Zeichnungen
  • Einzelheiten von einer oder mehreren Implementierungen sind in den beiliegenden beispielhaften Zeichnungen und der beispielhaften Beschreibung unten dargelegt. Weitere Merkmale ergeben sich aus der Beschreibung und den Zeichnungen und aus den Ansprüchen.
  • 1 zeigt eine beispielhafte mehrschichtige integrierte Schaltung;
  • 2 zeigt eine weitere beispielhafte mehrschichtige integrierte Schaltung;
  • 3 zeigt noch eine weitere beispielhafte mehrschichtige integrierte Schaltung;
  • 4 bis 6 zeigen schematische Flußdiagramme, die beispielhafte Verfahren zum Herstellen einer integrierten Schaltung darstellen.
  • 7A bis 7H zeigen ein beispielhaftes Verfahren zum Herstellen einer integrierten Schaltung;
  • 8A bis 8D zeigen beispielhafte Aspekte eines weiteren Verfahrens zum Herstellen einer integrierten Schaltung;
  • 9A bis 9B zeigen weitere beispielhafte Aspekte eines Verfahrens zum Herstellen einer integrierten Schaltung;
  • 10A bis 12B zeigen schematische Querschnitte von beispielhaften integrierten Schaltungen;
  • 13 zeigt einen schematischen Querschnitt einer beispielhaften gestapelten CMOS-SRAM-Zelle; und
  • 14 zeigt ein Schemadiagramm eines beispielhaften merhrschichtigen Speichersystems.
  • Ausführliche Beschreibung
  • 1 zeigt eine Schnittansicht einer ein beispielhaftes mehrschichtiges Speicherbauelement bildenden beispielhaften integrierten Schaltung 10. Die integrierte Schaltung 10 umfaßt eine erste integrierte Schaltungsschicht 12 mit einer Waferbondoberfläche oder Waferbondgrenzfläche 14. Bei einem Aspekt kann die Waferbondgrenzfläche 14 eine Oberfläche der ersten integrierten Schaltungsschicht 12 bilden. Bei einem Aspekt ist die Waferbondgrenzfläche 14 im wesentlichen planar. Bei dem gezeigten Beispiel wird die Waferbondgrenzfläche 14 durch ein erstes, in der ersten integrierten Schaltungsschicht 12 enthaltenes Zwischenschichtdielektrikum 16 gebildet, das heißt, die Waferbondgrenzfläche 14 kann eine Oberfläche des ersten Zwischenschichtdielektrikums 16 bilden. Das erste Zwischenschichtdielektrikum 16 kann dielektrisches Material wie etwa ein Oxid- oder eine Nitridmaterial umfassen, als Beispiel. Insbesondere kann Siliziumoxid oder Siliziumnitrid für das erste Zwischenschichtdielektrikum 16 angewendet werden, als Beispiel. Bei einem Aspekt kann die Waferbondgrenzfläche 14 des ersten Zwischenschichtdielektrikums 16 durch chemisch-mechanisches Polieren (CMP) hergestellt oder vorbereitet werden, wie unten beispielhaft ausführlicher beschrieben.
  • Bei einem Aspekt kann die erste integrierte Schaltungsschicht 12 ein Halbleitersubstrat 18 wie etwa ein Siliziumsubstrat umfassen, das zumindest teilweise kristallin sein kann. Das Halbleitersubstrat 18 kann mindestens Teil eines Halbleiterwafers umfassen. Bei einem Beispiel kann das Halbleitersubstrat 18 Volumenhalbleitermaterial umfassen. Bei einem weiteren Beispiel kann das Halbleitersubstrat 18 eine Halbleiterschicht umfassen, die auf einem Trägersubstrat wie etwa einem zumindest teilweise isolierenden Material oder einem dielektrischen Substrat angeordnet sein kann. Insbesondere kann in einem bestimmten Beispiel eine SOI-Schicht (silicon an insulator – Silizium auf Isolator) für das Halbleitersubstrat 18 angewendet werden.
  • Bei einem Aspekt kann die erste integrierte Schaltungsschicht 12 und insbesondere das Halbleitersubstrat 18 Halbleitermaterial von IC-Qualität oder Transistorqualität umfassen, wie etwa qualitativ hochwertiges Silizium, als Beispiel, das heißt, die Kristallqualität des Halbleitermaterials kann für das Aufnehmen eines Kanalgebiets, d. h. des Körpers eines Halbleiterfeldeffekttransistors wie etwa eines MOS-Transistors, vorbereitet werden oder geeignet sein. Insbesondere kann das Halbleitersubstrat 18 mindestens ein erstes Transistorkanalgebiet 20a umfassen.
  • Bei dem Beispiel von 1 umfaßt die erste integrierte Schaltungsschicht 12, insbesondere das Halbleitersubstrat 18, mehrere Transistorkanalgebiete 20a, 20b, 20c, usw., die jeweils den Körper eines Feldeffekttransistors bilden. Jedes Transistorkanalgebiet wird von einer Gatestruktur eines Feldeffekttransistors gesteuert. Einige der Transistoren können als Flash-Speicherzellen ausgebildet sein, wohingegen die Gatestruktur ein Floating-Gate oder eine Ladungseinfangschicht umfassen kann, wie unten beispielhaft ausführlicher gezeigt. Gemäß dem in 1 gezeigten Beispiel können einige der Transistoren in Reihe angeordnet und/oder geschaltet sein, um eine Zellenkette zu bilden, wobei die Gatestruktur jedes Transistors der Zellenkette elektrisch mit einer Wortleitung 22a, 22b verbunden ist. Bei einem Beispiel kann die Zellenkette mindestens einen Teil eines NAND-Speichers bilden. Bei diesem Beispiel können die Source- und/oder Drainkontakte anderer Transistoren elektrisch mit Source- und/oder Gatekontakten der Zellenkette verbunden sein, und ihre Gatestrukturen können elektrisch mit einer Kettenauswahlleitung 22c oder einer Masseauswahlleitung 22d verbunden sein, als Beispiel. Die Wortleitungen 22a, 22b und die Auswahlleitungen 22c, 22d, in der ersten integrierten Schaltungsschicht 12 enthalten, können zumindest teilweise in dem ersten Zwischenschichtdielektrikum 16 eingebettet oder davon bedeckt sein.
  • Wie in dem Beispiel von 1 gezeigt, kann die integrierte Schaltung 10 eine an der Waferbondgrenzfläche 14 der ersten integrierten Schaltungsschicht 12 angeordnete zweite integrierte Schaltungsschicht 24 umfassen. Dementsprechend kann die Waferbondgrenzfläche 14 eine Oberfläche der zweiten integrierten Schaltungsschicht 24 bilden, und sie kann eine Grenzfläche in der integrierten Schaltung bilden, die erste integrierte Schaltungsschicht 12 und die zweite integrierte Schaltungsschicht 24 trennend und verbindend. In dem gezeigten Beispiel umfaßt die zweite integrierte Schaltungsschicht 24 eine dielektrische Bondschicht 26, die direkt an der Waferbondgrenzfläche 14 angeordnet und über Waferbonden daran gebondet ist. Die dielektrische Bondschicht 26 kann dielektrisches Material wie etwa Siliziumoxid umfassen, als Beispiel. Die dielektrische Bondschicht 26 umfaßt eine Operationsschichtträgeroberfläche oder Operationsschichtträgergrenzfläche 28, die der Waferbondgrenzfläche 14 im wesentlichen gegenüberliegen kann. Eine in der zweiten integrierten Schaltungsschicht 24' enthaltene Operationsschicht 30 ist beispielsweise an der Operationsschichtträgeroberfläche 28 angeordnet und umfaßt kristallines Halbleitermaterial.
  • Bei einem Aspekt kann die zweite integrierte Schaltungsschicht 24, insbesondere die Operationsschicht 30, Halbleitermaterial von IC-Qualität oder Transistorqualität umfassen, wie etwa qualitativ hochwertiges Silizium, als Beispiel, das heißt, die Kristallqualität des Halbleitermaterials kann für das Aufnehmen eines Kanalgebiets, d. h. des Körpers eines Halbleiterfeldeffekttransistors wie etwa eines MOS-Transistors, vorbereitet werden oder geeignet sein. Insbesondere kann die Operationsschicht 30 mindestens ein zweites Transistorkanalgebiet 32a umfassen, das den Körper eines Feldeffekttransistors bildet, als Beispiel. Bei einem Aspekt kann die Operationsschicht einkristallines Halbleiterwafermaterial umfassen, das auf eine Länge von mindestens etwa 1 μm oder mindestens etwa 5 μm oder mindestens etwa 10 μm oder sogar mehr als etwa 20 μm oder etwa 100 μm im wesentlichen von Korngrenzen frei sein kann, als Beispiel. Bei einem Beispiel kann die Dicke der Operationsschicht zwischen etwa 10 nm und etwa 300 nm liegen, insbesondere bei etwa 100 nm. Dennoch ist die Dicke der Operationsschicht 30 nicht auf diese Dicke beschränkt, und sie kann bei einigen Beispielen sogar kleiner als 10 nm oder größer als 300 nm sein.
  • Analog zu der ersten integrierten Schaltungsschicht 12 kann die zweite integrierte Schaltungsschicht 24, insbesondere die Operationsschicht 30, mehrere Transistorkanalgebiete 32a, 32b, 32c, usw., umfassen, die jeweils den Körper eines Feldeffekttransistors bilden. Jedes Transistorkanalgebiet wird von einer Gatestruktur eines Feldeffekttransistors gesteuert. Einige der Transistoren können analog zu den in der ersten integrierten Schaltungsschicht 12 ausgebildeten Transistoren als Flash-Speicherzellen ausgebildet sein. Zudem können einige der Transistoren in Reihe angeordnet und/oder geschaltet sein, um eine Zellenkette einer NAND-Speicherstruktur zu bilden, als Beispiel, wobei die Gatestruktur jedes Transistors der Zellenkette analog zu der ersten integrierten Schaltungsschicht elektrisch mit einer Wortleitung 34a, 34b verbunden ist. Bei diesem Beispiel können die Source- und/oder Drainkontakte von anderen Transistoren elektrisch mit Source- und/oder Gatekontakten der Zellenkette verbunden sein, und ihre Gatestrukturen können elektrisch mit einer Kettenauswahlleitung 34c oder einer Masseauswahlleitung 34d verbunden sein, als Beispiel. Die Wortleitungen 34a, 34b und die Auswahlleitungen 34c, 34d, die in der zweiten integrierten Schaltungsschicht 24 enthalten sind, können zumindest teilweise in einem zweiten Zwischenschichtdielektrikum 36 eingebettet sein.
  • Bei dem in 1 gezeigten Beispiel ist eine Verdrahtungsschicht 38 bei der zweiten integrierten Schaltungsschicht 24 angeordnet, wo Bitleitungen 40 und Masseleitungen 42 bereitgestellt sein können. Die integrierte Schaltung 10 umfaßt weiterhin elektrische Zwischenschichtverbindungen 44 zum Bereitstellen elektrischer Verbindungen zwischen elektrischen Kontakten und Komponenten in den verschiedenen Schaltungsschichten und/oder zum Bereitstellen elektrischer Verbindungen zu Bitleitungen 40 und Masseleitungen 42, als Beispiel.
  • Bei einem weiteren, in den Figuren nicht gezeigten Beispiel können drei oder mehr gebondete Schaltungsschichten bereitgestellt werden. In diesem Fall kann die Oberfläche 45 des zweiten Zwischenschichtdielektrikums 36 als eine weitere Waferbondoberfläche oder Waferbondgrenzfläche bereitgestellt sein, und eine dritte integrierte Schaltungsschicht kann an diese zusätzliche Waferbondgrenzfläche wafergebondet sein. Die dritte und jede weitere integrierte Schaltungsschicht kann so strukturiert sein, wie beispielhaft für die obige zweite integrierte Schaltungsschicht 24 beschrieben. Dennoch ist die integrierte Schaltung 10 nicht auf eine ausgerichtete Anordnung elektronischer Komponenten wie etwa Transistoren in der ersten und zweiten integrierten Schaltungsschicht beschränkt. Statt dessen kann bei einem weiteren Beispiel die Anordnung von Transistoren in der zweiten integrierten Schaltungsschicht 24 von der Anordnung von Transistoren in der ersten integrierten Schaltungsschicht 12 unabhängig sein.
  • Zudem ist die integrierte Schaltung 10 nicht auf die gleiche Art von Transistoren oder die gleiche Art von Schaltungsanordnung oder Schaltungsanordnungsarchitektur in verschiedenen integrierten Schaltungsschichten beschränkt. Dementsprechend können bei einem Beispiel nichtflüchtige Speicherzellen wie etwa Flash-Speicherzellen, als Beispiel, in der einen Schicht mit einer Steuerschaltungsanordnung in der anderen Schicht kombiniert sein, als Beispiel. Bei einem weiteren Beispiel können Transistoren vom p-Typ in einer Schicht mit Transistoren vom n-Typ in der anderen Schicht kombiniert werden. Zudem können verschiedene Arten von Speichern oder Speicherarchitekturen innerhalb der gleichen Schicht oder in verschiedenen Schichten kombiniert sein. Dementsprechend können NAND- oder NOR-Speicherstrukturen mit Überkreuzungspunktarrays kombiniert sein, als Beispiel. Bei einem weiteren Beispiel kann eine NOR-Flash-Speicherstruktur mit einem NROM-Zellenarray kombiniert sein. Kombinationen aus verschiedenen aktiven Komponenten sind von besonderem Interesse beispielsweise für System-in-Package-Konzepte. Dementsprechend kann bei einem Beispiel ein DRAM-Array oder ein Pseudo-SRAM in einer Schicht mit einem nichtflüchtigen Speicher in der anderen Schicht kombiniert werden. Mehrere elektrische Zwischenschichtverbindungen können bereitgestellt werden, um eine schnelle und effiziente Übertragung elektrischer Signale zwischen elektronischen Komponenten unterschiedlicher Ebenen zu gestatten.
  • 2 und 3 zeigen weitere beispielhafte integrierte Schaltungen 10 ähnlich der in Verbindung mit 1 oben beschriebenen integrierten Schaltung 10. Dementsprechend wird auf analoge Komponenten mit den gleichen Zahlen Bezug genommen, und für eine ausführliche Beschreibung wird auf die obige jeweilige Beschreibung von 1 Bezug genommen.
  • Bei dem Beispiel von 2 ist die Operationsschicht 30 zumindest teilweise dotiert, um eine vergrabene Mulde auszubilden, wie etwa die in 2 gezeigte vergrabene n-Mulde 46, als Beispiel. Die Ausbildung mindestens einer vergrabenen Mulde kann eine effizientere Steuerung des Programmierens von Flash-Speicherzellen gestatten, als Beispiel, wie unten ausführlicher beschrieben. Bei dem Beispiel von 3 kann eine zusätzliche stromleitende Körperplatte 48 zwischen den aktiven Komponenten der ersten und zweiten Schicht angeordnet sein. Diese zusätzliche Körperplatte kann elektrisch mit einem abstimmbaren elektrischen Potential verbunden sein und kann dadurch eine verbesserte Steuerung eines Löschprozesses für Speicherzellen in der zweiten Schicht gestatten, als Beispiel. Die Körperplatte 48 kann stromleitendes Material wie etwa poly-Si oder einen anderen Halbleiter, WSi, CoSi oder andere Silizide, Ti oder W oder ein anderes geeignetes feuerfestes Metall umfassen, als Beispiel.
  • Dementsprechend kann bei einem Beispiel eine integrierte Schaltung 10 folgendes umfassen:
    • – eine erste integrierte Schaltungsschicht 12, die mindestens ein erstes Transistorkanalgebiet 20a, d. h. einen ersten Halbleitertransistorkörper, umfaßt und eine Waferbondgrenzfläche 14 aufweist; und
    • – mindestens eine zweite integrierte Schaltungsschicht 24, die mindestens ein zweites Transistorkanalgebiet 32a, d. h. einen zweiten Halbleitertransistorkörper, umfaßt und an der Waferbondgrenzfläche 14 der ersten integrierten Schaltungsschicht 12 angeordnet ist. Insbesondere ist die zweite integrierte Schaltungsschicht über die Waferbondgrenzfläche an die erste integrierte Schaltungsschicht wafergebondet. Bei einem Aspekt kann die zweite integrierte Schaltungsschicht im wesentlichen parallel zu der ersten integrierten Schaltungsschicht verlaufen.
  • Bei einer beispielhaften integrierten Schaltung kann die erste integrierte Schaltungsschicht 12 ein erstes Zwischenschichtdielektrikum 16 umfassen, das mindestens einen Teil in der Waferbondgrenzfläche 14 bildet.
  • Bei einer weiteren beispielhaften integrierten Schaltung 10 kann die zweite integrierte Schaltungsschicht 24 folgendes umfassen:
    • – eine dielektrische Bondschicht 26, die an der Waferbondgrenzfläche 14 angeordnet ist und eine Operationsschichtträgeroberfläche 28 aufweist; und
    • – eine Operationsschicht 30, die an der Operationsschichtträgeroberfläche angeordnet ist und das mindestens eine zweite Transistorkanalgebiet 32a umfaßt.
  • Bei einer beispielhaften integrierten Schaltung kann mindestens eine der ersten und zweiten integrierten Schaltungsschicht eine oder mehrere nichtflüchtige Speicherzellen umfassen. Insbesondere kann mindestens eine der ersten und zweiten integrierten Schaltungsschicht eine oder mehrere Flash-Speicherzellen umfassen. Beispielsweise kann mindestens eine der ersten und zweiten integrierten Schaltungsschicht eine oder mehrere NAND-Flash-Speicherschaltungen umfassen. Bei einem weiteren Beispiel umfaßt mindestens eine der ersten und zweiten integrierten Schaltungsschicht eine DRAM-Speicherschaltung. Bei noch einem weiteren Beispiel kann mindestens eine der ersten und zweiten integrierten Schaltungsschicht einen Kondensator umfassen.
  • Eine beispielhafte integrierte Schaltung kann mehrere Zwischenschichtverbindungen umfassen, die eine in der ersten integrierten Schaltungsschicht enthaltene erste integrierte Schaltung und eine in der zweiten integrierten Schaltungsschicht enthaltene zweite integrierte Schaltung elektrisch verbinden.
  • Bei einer beispielhaften integrierten Schaltung sind das erste und zweite Transistorkanalgebiet bezüglich Richtungen parallel zu der Waferbondgrenzfläche im wesentlichen aufeinander ausgerichtet, wie beispielhaft in 1 und 2 oben und 10 bis 12 unten gezeigt.
  • Bei einem Aspekt kann ein Verfahren zum Herstellen einer integrierten Schaltung das Versehen einer integrierten Schaltungsschicht mit einer Waferbondgrenzfläche umfassen, was als ein Schritt ST1 implementiert werden kann, beispielhaft in 4 gezeigt. Das Verfahren kann weiterhin das Vorbereiten einer kristallinen Halbleiterschicht umfassen, was beispielhaft als Schritt ST2 implementiert werden kann (4). Zudem kann das Verfahren das direkte oder indirekte Bonden der vorbereiteten kristallinen Halbleiterschicht an die Waferbondgrenzfläche durch Waferbonden umfassen, als Beispiel, was als Schritt ST3 implementiert werden kann, in 4 gezeigt, als Beispiel.
  • Gemäß einer in 5 gezeigten weiteren beispielhaften Implementierung können ein Schritt ST1' des Versehens einer integrierten Schaltungsschicht mit einer Waferbondgrenzfläche, ein Schritt ST2' des Vorbereitens einer kristallinen Halbleiterschicht und ein Schritt ST3' des Bondens der vorbereiteten kristallinen Halbleiterschicht an die Waferbondgrenzfläche zumindest teilweise wiederholt werden, um eine mehrschichtige integrierte Schaltung zu erzielen.
  • 6 zeigt noch eine weitere beispielhafte Implementierung eines Verfahrens zum Herstellen einer integrierten Schaltung. Gemäß diesem Beispiel kann das Verfahren einen Schritt ST11 des Bereitstellens eines ersten Wafers von IC-Qualität umfassen. Bei einem weiteren beispielhaften Schritt ST12 kann ein erster CMOS-Prozeß auf den im Schritt ST11 bereitgestellten Wafer von IC-Qualität angewendet werden. Bei einem Beispiel kann der Schritt ST12 das Herstellen einer ersten Ebene aus NAND-Ketten umfassen. Zudem kann bei einem beispielhaften Schritt ST13 eine Waferbondgrenzfläche bereitgestellt werden durch Abscheiden eines Zwischenschichtdielektrikums und Planarisieren des Zwischenschichtdielektrikums, um die Waferbondgrenzfläche als eine im wesentlichen planare Oberfläche bereitzustellen, als Beispiel. Zudem kann das Verfahren weiterhin einen Schritt ST20 des Bereitstellens eines weiteren Wafers von IC-Qualität umfassen, wobei der weitere Wafer von IC-Qualität zumindest teilweise die kristalline Halbleiterschicht umfassen kann. Bei noch einem weiteren beispielhaften Schritt ST31 kann der weitere Wafer von IC-Qualität an die Waferbondgrenzfläche wafergebondet werden. Schritt ST31 kann weiterhin das Spalten des weiteren Wafers von IC-Qualität umfassen, um eine dünne kristalline Halbleiterschicht bereitzustellen, die direkt oder indirekt an die Waferbondgrenzfläche gebondet ist. In diesem Zusammenhang bedeutet "direkt", daß die kristalline Halbleiterschicht direkt an oder neben der Waferbondgrenzfläche angeordnet sein kann, während "indirekt" bedeutet, daß eine zusätzliche Bondschicht, wie etwa eine Dielektrikumsschicht, als Beispiel, zwischen der Waferbondgrenzfläche und dem kristallinen Halbleitermaterial angeordnet sein kann. Bei einem weiteren beispielhaften Schritt ST32 kann ein weiterer CMOS-Prozeß auf die kristalline Halbleiterschicht angewendet werden. Insbesondere kann eine weitere Ebene von NAND-Ketten mit einem CMOS-Prozeß im Schritt ST32 hergestellt werden, als Beispiel. Bei einem Aspekt können die Schritte ST13, ST20, ST31 und ST32 einmal oder mehrmals wiederholt werden, um eine mehrschichtige integrierte Schaltung zu erhalten. Bei noch einem weiteren beispielhaften Schritt ST33 können Kontakte und/oder Verdrahtung in einer oder mehreren Metallschichten hergestellt werden, wie beispielhaft in 6 gezeigt.
  • Bei einem Aspekt kann ein Verfahren zum Herstellen einer integrierten Schaltung das Versehen einer ersten integrierten Schaltungsschicht 12 mit einer Waferbondgrenzfläche 14 umfassen, wie beispielhaft in 7A gezeigt. Die erste integrierte Schaltungsschicht 12 kann auf einer Waferebene bereitgestellt werden, das heißt, die integrierte Schaltungsschicht 12 kann eine Halbleiterschaltungsanordnung umfassen, die ein Transistorkanalgebiet 20 umfaßt, als Beispiel, auf einem ersten Wafer von IC-Qualität hergestellt, wie etwa einem Si-Wafer oder einem SOI-Wafer, als Beispiel. Insbesondere kann eine erste Ebene aus NAND-Ketten oder nichtflüchtigen Speicherzellen auf dem ersten Wafer hergestellt werden, als Beispiel.
  • Wie in 7A gezeigt, ist die Elektronikschaltungsanordnung von dem Zwischenschichtdielektrikum 16 (ILD) bedeckt oder teilweise darin eingebettet. Dementsprechend kann das Bereitstellen der ersten integrier ten Schaltungsschicht 12 das Bedecken eines verarbeiteten Halbleitersubstrats mit dem Zwischenschichtdielektrikum 16, wie etwa als SiO2, umfassen, als Beispiel. Zudem kann das Bereitstellen der ersten integrierten Schaltungsschicht 12 das Planarisieren einer Oberfläche des Zwischenschichtdielektrikums 16 umfassen, um die Waferbondgrenzfläche 14 als eine im wesentlichen planare Oberfläche bereitzustellen. Das Planarisieren des Zwischenschichtdielektrikums 16 kann beispielsweise chemisch-mechanisches Polieren umfassen. Bei einem Aspekt kann die Einwölbung der Waferbondgrenzfläche nach dem Planarisieren unter 5 nm oder sogar unter 1 nm pro 10 μm seitlicher Erstreckung liegen. Weitere beispielhafte Schritte des Planarisierens werden in Verbindung mit 8 unten ausführlicher erläutert.
  • Ein Verfahren zum Herstellen einer integrierten Schaltung kann weiterhin das Vorbereiten einer kristallinen Halbleiterschicht umfassen. Bei einem Aspekt kann das Vorbereiten der kristallinen Halbleiterschicht das Versehen der kristallinen Halbleiterschicht mit einer im wesentlichen planaren Oberfläche umfassen.
  • Bei einem weiteren, beispielhaft in 7B gezeigten Aspekt umfaßt das Vorbereiten der kristallinen Halbleiterschicht 50 das Anordnen einer dielektrischen Bondschicht 26 an der kristallinen Halbleiterschicht 50. Insbesondere kann ein zweiter Halbleiterwafer als Ausgangsmaterial zum Vorbereiten der kristallinen Halbleiterschicht 50 angewendet werden. Noch weiter kann ein Verfahren zum Herstellen einer integrierten Schaltung das Bonden der vorbereiteten kristallinen Halbleiterschicht an die Waferbondgrenzfläche umfassen. Gemäß dem in 7B gezeigten Beispiel kann die so vorbereitete kristalline Halbleiterschicht 50 an die erste integrierte Schaltungsschicht 12 gebondet werden, indem die dielektrische Bondschicht 26 an die Waferbondgrenzfläche 14 gebondet wird, wie in 7C gezeigt, als Beispiel, d. h., das Bonden der vorbereiteten kristallinen Halbleiterschicht an die Waferbondgrenzfläche kann das Bonden der dielektrischen Bondschicht an die Waferbondgrenzefläche der ersten integrierten Schaltungsschicht umfassen.
  • Das Vorbereiten der kristallinen Halbleiterschicht kann weiterhin das Implantieren einer Versprödungszone 52 in die kristalline Halbleiterschicht 50 umfassen, z. B. durch H-Implantierung. Das Verfahren kann weiterhin das Ablösen oder Spalten eines Teils der kristallinen Halbleiterschicht 50 bei der Versprödungszone 52 nach dem Bonden der vorbereiteten kristallinen Halbleiterschicht 50 an die Waferbondgrenzfläche 14 umfassen. Bei einem Beispiel kann das Spalten gemäß einem als "Smart Cut" bezeichneten Verfahren erfolgen. Der verbleibende Teil der kristallinen Halbleiterschicht 50 kann mindestens einen Teil der oben beschriebenen Operationsschicht 30 bilden, wie beispielhaft in 7D gezeigt. Bei einem Aspekt kann die Operationsschicht ein kristallines Halbleitermaterial umfassen, das auf eine Länge von mindestens etwa 1 μm oder mindestens etwa 5 μm oder mindestens etwa 10 μm oder sogar mehr als etwa 20 μm oder etwa 100 μm, als Beispiel, in mindestens einer Richtung parallel zur Waferbondgrenzfläche 14 oder sogar in jeder Richtung innerhalb einer Ebene parallel zu der Waferbondgrenzfläche 14 im wesentlichen monokristallin ist.
  • Bei einem weiteren Beispiel kann das Verfahren weiterhin das Anwenden eines CMOS-Prozesses auf die gebondete kristalline Halbleiterschicht oder die Operationsschicht 30 umfassen. Beispielhafte CMOS-Prozesse sind schematisch in 7E bis 7H gezeigt, wo Querschnitte der Schaltung von 7A bis 7D um 90° gedreht gezeigt sind, d. h., die Schnittebene verläuft senkrecht zur Längserstreckung der Zellenketten. Deshalb gehören die gezeigten Transistorkanalgebiete 20 zu verschiedenen Zellenketten, und die Zellenketten sind voneinander durch flache Grabenisolationen 54 (STI) getrennt. Die 7E und 7F zeigen beispielhafte Schnittansichten einer integrierten Schaltung bei einem Prozeßschritt analog zu 7D, wo in dem Beispiel von 7E ein Floating-Gate NAND in der ersten integrierten Schaltungsschicht verarbeitet worden ist, während 7F ein Beispiel mit einem ladungseinfangenden NAND zeigt.
  • Bei den Beispielen der 7G und 7H ist ein jeweiliger CMOS-Prozeß analog oder ähnlich oder sogar im wesentlichen identisch zu dem in der ersten integrierten Schaltungsschicht 12 auch auf die jeweilige Operationsschicht 30 angewendet worden, wodurch eine analoge Schaltungsanordnung in der ersten und zweiten integrierten Schaltungsschicht entsteht, als Beispiel. Insbesondere umfaßt bei diesen gezeigten Beispielen das Anwenden des CMOS-Prozesses das Strukturieren der kristallinen Halbleiterschicht, d. h. der Operationsschicht 30, um getrennte aktive Bereiche auszubilden, die voneinander durch dielektrisches Füllmaterial 56 elektrisch isoliert sind. Insbesondere umfaßt jeder aktive Bereich mindestens einen Transistorkörper. Dementsprechend bilden bei diesen Beispielen in den zweiten integrierten Schaltungsschichten 12 die aktiven Bereiche im wesentlichen Streifen, und das dielektrische Füllmaterial 56 in der zweiten Schicht nimmt die Position der STI in der ersten Schicht an. Dementsprechend kann bei einer beispielhaften integrierten Schaltung die zweite integrierte Schaltungsschicht 24, insbesondere die Operationsschicht 30, eine strukturierte kristalline Halbleiterschicht 50 mit mehreren Isolationsgräben, beispielhaft mit dem dielektrischen Füllmaterial 56 gefüllt, darin ausgebildet umfassen.
  • Auf die Operationsschicht 30 anzuwendende zusätzliche Beispiele von CMOS-Prozessen werden unter Bezugnahme auf die 10 bis 12 unten beschrieben.
  • Die 8A bis 8D zeigen ein weiteres Beispiel des Planarisierens des Zwischenschichtdielektrikums. Gemäß diesem Beispiel kann die erste integrierte Schaltungsschicht 12 mit einer Hartmaskenschicht 58 und einer Ätzstopschicht 60, angeordnet auf der Wortleitung 22 und/oder den Auswahlleitungen, versehen sein, als Beispiel. Bei einem besonderen Beispiel kann die Ätzstopschicht 60 Al2O3 und/oder Kohlenstoff umfassen. Die Hartmaskenschicht 58 kann Nitrid umfassen, als Beispiel, während das Zwischenschichtdielektrikummaterial im wesentlichen SiO2 umfassen oder daraus bestehen kann, als Beispiel.
  • Gemäß dem gezeigten Beispiel umfaßt das Planarisieren des Zwischenschichtdielektrikums das chemisch-mechanische Polieren des ersten Zwischenschichtdielektrikums 16 herunter zur Ätzstopschicht 60, insbesondere in der integrierten Schaltungsschicht vorgesehen, in dem Zwischenschichtdielektrikum, wie in 8A gezeigt. Zudem zeigt 8B einen Schritt des Entfernens der Ätzstopschicht 60. Danach kann das Verfahren das chemisch-mechanische Polieren des Zwischenschichtdielektrikums umfassen, um es herunter bis zur Hartmaskenschicht 58, insbesondere in der integrierten Schaltungsschicht vorgesehen, in dem ersten Zwischenschichtdielektrikum 16 zu entfernen, wie in 8C gezeigt. Gemäß einem weiteren beispielhaften, in 8D gezeigten Schritt kann das Verfahren das Abscheiden einer gleichförmigen Oxidschicht 62 wie etwa TEOS umfassen, als Beispiel.
  • In einem in den Figuren nicht gezeigten Beispiel kann das Verfahren weiterhin einen zusätzlichen Oxid-CMP-Schritt ohne ein CMP-Stopmaterial umfassen. In einigen Fällen kann dies die Glattheit noch weiter verbessern. Bei einem noch weiteren Beispiel kann das Verfahren das Anwenden einer Oberflächenbehandlung umfassen, um für das Waferbonden vorzubereiten.
  • 9 zeigt ein weiteres Beispiel des Vorbereitens der kristallinen Halbleiterschicht 50. Gemäß diesem Beispiel umfaßt das Verfahren das Implantieren mindestens einer Spezies von Dotierstoff 64 in die kristalline Halbleiterschicht 50 und das Tempern der kristallinen Halbleiterschicht 50 zum Ausbilden mindestens einer ersten vergrabenen dotierten Mulde (9A). Phosphor (P) kann für die n-Dotierung von Silizium verwendet werden, als Beispiel, wodurch eine n-Mulde entsteht. Zudem kann, wie in 9B gezeigt, eine beispielhafte H-Implantierung zu der Ausbildung der Versprödungszone 52 führen, wie oben bereits erwähnt, als Beispiel. Die Implantierung von H kann zu einer größeren Tiefe in die kristalline Halbleiterschicht 50 durchgeführt werden als die Implantierung des Dotierstoffs 64 (9B).
  • 10A bis 12B zeigen weitere Beispiele des Herstellens integrierter Schaltungen und insbesondere des Anwendens eines CMOS-Prozesses auf die kristalline Halbleiterschicht, d. h. die Operationsschicht 30. Gemäß diesen Beispielen wird die kristalline Halbleiterschicht, d. h. die Operationsschicht 30, nicht vollständig in separate Halbleiterstreifen strukturiert. Statt dessen wird sie nur bis zu einer gewissen Tiefe derart geätzt, daß eine gemeinsame längere dotierte Mulde an der dielektrischen Bondschicht 26 zurückbleibt. Insbesondere kann bei einem Beispiel eine längere p-Mulde 65 über einer n-Mulde 66 vorgesehen werden, wie beispielhaft in 10A bis 12B gezeigt. Die beispielhafte n-Mulde 66 kann durch eine p-Implantierung erzielt werden, wie in Verbindung mit 9 oben beschrieben.
  • Dementsprechend kann bei einer beispielhaften integrierten Schaltung die zweite integrierte Schaltungsschicht eine p-dotierte Mulde und eine n-dotierte Mulde umfassen, die beide im wesentlichen parallel zu der Waferbondgrenzfläche verlaufen und zusammen einen p-n-Übergang in der Richtung im wesentlichen senkrecht zu der Waferbondgrenzfläche bilden.
  • Bei einer weiteren beispielhaften integrierten Schaltung sind die n-dotierte Mulde und die p-dotierte Mulde elektrisch mit Spannungsanlegungskontakten zum Anlegen einer Elektronenbeschleunigungsspannung verbunden. Dies kann von besonderem Interesse für Flash-Speicher sein, wo die Programmiereffizienz in einem Beispiel verbessert werden kann.
  • Gemäß den Beispielen von 11A und 11B kann das Anwenden eines CMOS-Prozesses weiterhin das Ausbilden von Wortleitungen 68 der zweiten Schicht umfassen. Bei dem besonderen Beispiel von 11A kann im Fall eines Floating-Gate-Bauelements das Ausbilden von Wortleitungen der zweiten Schicht einen oder mehrere der Schritte des Entfernens einer Hartmaske, Abscheidens eines koppelnden Dielektrikums, Abscheidens eines Steuergates als Wortleitung 68 und Strukturieren von Wortleitungsstapeln umfassen. Bei dem Beispiel von 11B kann im Fall einer Ladungseinfangungseinrichtung das Ausbilden von Wortleitungen der zweiten Schicht einen oder mehrere der Schritte des Entfernens einer Hartmaske, Abscheidens eines Steuergates als Wortleitung und Strukturierens von Wortleitungsstapeln umfassen. Zudem kann das Anwenden eines CMOS-Prozesses weiterhin einen oder mehrere der Schritte des Isolationsfüllens, Planarisierens und Kontaktierens von Bitleitungen und Metallverdrahtung umfassen.
  • Bei weiteren Beispielen kann das Bereitstellen einer Waferbondgrenzfläche, das Vorbereiten einer kristallinen Halbleiterschicht und das Bonden der vorbereiteten kristallinen Halbleiterschicht an die Waferbondgrenzfläche auf analoge Weise wiederholt werden, um eine oder mehrere zusätzliche integrierte Schaltungsschichten bereitzustellen.
  • In 12A–12B ist eine beispielhafte Programmiertechnik für NAND-Zellen auf einer Waferebene gezeigt. Gemäß dieser Technik kann ein beispielhaftes Verfahren zum Herstellen einer integrierten Schaltung wie hierin beschrieben das Bereitstellen elektrischer Verbindungen 70 sowohl zu der vergrabenen n-Mulde 66 als auch der p-Mulde 65 umfassen. Ein beispielhaftes Verfahren zum Programmieren einer Speicherzelle kann das Anlegen einer elektrischen Spannung an die elektrischen Verbindungen 70 umfassen, um Substratheißelektronen in die Speicherungsschicht in Verbindung mit einem modifizierten Blockierverfahren zu injizieren, um die Programmeffizienz heraufzusetzen. Insbesondere können gemäß diesem Verfahren Elektronen in dem durch die Kombination aus n-Mulde und p-Mulde ausgebildeten vorgespannten n-p-Übergang beschleunigt werden. Die Elektronen erreichen ein höheres Potential über diesen n-p-Übergang hinweg, was zu einer erhöhten Tunnelungswahrscheinlichkeit in Richtung der Speicherungsschicht führt. Dies kann sowohl für Floating-Gate-Zellen (12A) als auch für ladungseinfangende Zellen (12B) angewendet werden.
  • Dementsprechend kann bei einem beispielhaften Aspekt das Programmieren eine Substratheißelektroneninjektion in Speicherzellen wie etwa Flash-Speicherzellen für gestapelte Ebenen verwenden. Insbesondere kann eine n- p-Übergangskonfiguration das Implantieren des zweiten Substrats oder Wafers ausnutzen, d. h. der kristallinen Halbleiterschicht 50 vor der Waferbondprozedur. Ein durch eine der elektrischen Verbindungen 70 ausgebildeter Substratkontakt kann die vergrabene n-Mulde 66 mit der gebondeten Ebene verbinden. Somit kann ein Potential, das gegenüber der p-Mulde negativ ist, angelegt werden, um die heißen Träger zu erzeugen.
  • Bei einem Aspekt ist, wie bereits oben erläutert, die integrierte Schaltung 10 nicht auf ein NAND-Speicherbauelement beschränkt. Sie ist noch nicht einmal auf einen nichtflüchtigen Speicher beschränkt. Statt dessen kann gemäß einem bestimmten Aspekt die beschriebene gestapelte integrierte Schaltung beispielsweise als ein SRAM-Bauelement bereitgestellt werden. 13 zeigt eine beispielhafte gestapelte 6-Transistor-SRAM-Zelle. Insbesondere kann für recht große Speicherzellen wie etwas SRAMs das Stapeln wie hierin beschrieben angewendet werden. Bei der beispielhaften zweischichtigen integrierten Schaltung von 13 sind analoge Komponenten wie in den oben beschriebenen Beispielen mit der gleichen Zahl versehen. Dementsprechend gilt gleichermaßen die oben erfolgte detaillierte Beschreibung in bezug auf diese Komponenten.
  • Gemäß noch einem weiteren Aspekt und beispielhaft kann ein Multimediasystem mindestens ein mehrschichtiges Speicherungsgebiet umfassen, wie etwas das beispielhaft in 14 gezeigte integrierte mehrschichtige Speichersystem 72. Bei einem Beispiel kann das mehrschichtige Speicherungsgebiet mehrere Speicherungsstellen wie etwa die oben beispielhaft beschriebenen Speicherzellen aufweisen, die in zwei oder mehr zumindest teilweise kristallinen Halbleiterspeicherungsschichten wie etwa den oben beschriebenen integrierten Schaltungsschichten angeordnet sind, als Beispiel. Diese Speicherungsschichten sind durch eine Waferbondgrenzfläche getrennt, wobei mindestens einige der Speicherungsstellen von unterschiedlichen Speicherungsschichten über elektrische Zwischenverbindungen, die die Waferbondgrenzfläche durchdringen, elektrisch miteinander verbunden sind.
  • Bei einem Aspekt kann dieses Multimediasystem hohe Datentransferaten aufweisen, d. h. eine hohe Lese- und Schreibgeschwindigkeit in dem Speicherungsgebiet. Insbesondere kann die resultierende hohe Speicherungsdichte zusammen mit einer möglichen großen Anzahl von recht kurzen Zwischenverbindungsleitungen einen großen Datendurchsatz gestatten, der für mit einem Multimediasystem durchgeführte anspruchsvolle Aufgaben benötigt wird.
  • Bei einem beispielhaften Multimediasystem umfaßt das mindestens eine mehrschichtige Speicherungsgebiet:
    • – eine erste integrierte Schaltungsschicht, die mindestens ein erstes Transistorkanalgebiet umfaßt und eine Waferbondgrenzfläche aufweist; und
    • – mindestens eine zweite integrierte Schaltungsschicht, die mindestens ein zweites Transistorkanalgebiet umfaßt und an der Waferbondgrenzfläche der ersten integrierten Schaltungsschicht angeordnet ist.
  • Bei besonderen Beispielen kann das beschriebene Multimediasystem als ein Computer (tragbarer Computer, Laptop), Mobiltelefon, Smart-Phone, PDA, USB-Laufwerk, Kamera (Digitalkamera), Camcorder, MP3-Player, tragbares elektronisches Produkt wie etwa ein tragbarer Audio- und Videoplayer, ein Mobiltelefon, ein USB-Speicher oder Festkörper-Disks für PC implementiert sein, als Beispiel. Jede Art von Verbraucherelektronikeinrichtung wie etwa ein Fernseher, ein Radio oder irgendeine Haushaltselektronikeinrichtung, als Beispiel, oder irgendeine Art von Speicherungs einrichtung, wie etwa eine Chipkarte oder eine Speicherkarte, als Beispiel, kann wie hierin beschrieben implementiert werden.
  • Gemäß dem in 14 gezeigten Beispiel kann ein integriertes mehrschichtiges Speichersystem 72 als ein integriertes Hybridsystem implementiert werden. Insbesondere können sowohl Speicherungsstellen als auch Steuerschaltungsanordnung oder Logikschaltungsanordnung 73 integral implementiert werden, wobei bei einem Beispiel mehrere oder sogar alle der integral implementierten Schaltungen als eine gestapelte oder mehrschichtige integrierte Schaltung implementiert werden, wie hierin beschrieben. Das beispielhafte integrierte mehrschichtige Speichersystem 72 von 14 umfaßt mehrere Speicherungssektoren 74, 76, die nichtflüchtige Speicherarrays wie etwa mehrschichtige NAND-Flash-Speicherarrays umfassen können, als Beispiel. Adressdecodierer 78a, 78b, 80a, 80b und Seitenpuffer 82, 84 können für jedes der Speicherarrays vorgesehen sein. Bei einem Beispiel können ein separater Adressdecodierer und/oder ein separater Seitendecodierer für jede Schaltungsschicht der Speicherarrays vorgesehen sein. Die Logikschaltungsanordnung 73 kann eine CPU 86, eine Cache 88, wie etwa ein mehrschichtiges SRAM, und andere Komponenten wie etwa Ladepumpen, E/A-Einrichtungen und Kontaktpads umfassen, als Beispiel.
  • Bei einem Aspekt kann ein Herstellungsverfahren Mehrebenen-NAND-Speicher und insbesondere die Verwendung von Laminaten aus einkristallinen Si der höchsten Qualität betreffen, um über der unteren Transistorebene gestapelte zusätzliche Transistorkörper zu erhalten.
  • Bei einem Aspekt kann ein Konzept eines Mehrebenen-NAND-Speichers mehrere waferbasierte Si-Einkristall- Substrate verwenden, die gestapelt sind, um integrierte Schaltungen zu erhalten. Bei einem Aspekt weisen die Schaltungen vertikal zu stapelnde Transistoren auf, werden aber nur in einem Halbleiterwaferherstellungsprozeß hergestellt, d. h., im wesentlichen der gleiche oder ein analoger Prozeßfluß kann bei der Verarbeitung von Elektronikkomponenten wie etwa einer Speicherzelle oder Zellenketten, als Beispiel, in der ersten und zweiten integrierten Schaltungsschicht angewendet werden. Insbesondere kann ein beispielhaftes Verfahren zur Herstellung von Mehrebenen-NAND-Speichern mit Transistoren auf der Basis von einkristallinen Halbleitermaterial der höchsten Qualität angewendet werden, wobei die Transistoren in verschiedenen Ebenen einer einzelnen Schaltungsanordnung gestapelt sind.
  • Dementsprechend können gemäß einem bestimmten Aspekt ladungseinfangende NAND-Speicher als mehrschichtige NAND-Kettenarrays vom gestapelten Typ bereitgestellt werden, die eine monolithische Integration aufweisen. In der beschriebenen Technologie können die aktiven Si-Schichten mit minimalen Prozessen gestapelt und simultan mit den unteren Zellenarrays und den peripheren Schaltungen zusammengeschaltet werden, als Beispiel. Außerdem kann es die elektrischen Charakteristiken verbessern durch Reduzieren der kapazitiven und resistiven Belastung, ohne daß der Zellenstrom reduziert wird.
  • Bei einem Aspekt kann in einem gestapelten NAND-Array eine erste Kettenebene direkt auf einem Siliziumsubstrat hergestellt werden, und ein oder mehrere Ebenen können durch Waferbonden hergestellt werden. Bei einem besonderen Beispiel kann jede der zusätzlichen Kettenebenen auch auf oder über einer individuellen Platte wie etwa Körperplatten montiert werden, als Beispiel. Dies kann gestatten, daß die zweite, dritte usw. Kettenebene auf die gleiche Weise wie die erste Ebene unabhängig von den anderen Ebenen programmiert und gelöscht wird.
  • Bei einem beispielhaften doppelt gestapelten NAND-Flash-Speicher können Zellenketten der oberen Schichten über den Zellenketten der unteren Schichten, bereits auf dem Si-Volumensubstrat ausgebildet, gestapelt werden, als Beispiel. Die Zellenketten können beispielsweise TANOS-(TaN-Al2O3-Nitrid-Oxid-Silizium)- oder SONGS-(Silizium-Oxid-Nitrid-Oxid-Silizium)-Strukturen aufweisen. Um die gleichen elektrischen Charakteristiken der Zellenketten in beiden Schichten zu erzielen, können auf den ILD-Schichten qualitativ hochwertige SOI-ähnliche einkristalline Si-Schichten ausgebildet werden. Die Bitleitungskontakte und die gemeinsamen Sourceleitungen können beispielsweise simultan auf beiden Schichten der Zellenkette strukturiert werden, indem Schichten vertikal durch Si-Schichten der oberen Ebene zu der unteren aktiven Schicht geätzt werden. Die Bitleitungslöcher werden sequentiell mit dem N-dotierten Poly-Si und W gefüllt, als Beispiel. Deshalb werden beide der Zellenketten durch ein einzelnes Kontaktloch mit der gleichen Bitleitung verbunden. Die x-Decodierer der oberen und unteren Zellenarrays können separat an den anderen Enden des Arrays ausgelegt werden. Bei einem Beispiel werden nur vier zusätzliche Photoschichten verwendet, um die Dichte der NAND-Zelle durch Stapeln von Zellenarrays auf dem ILD zu verdoppeln.
  • Der Ausdruck ladungseinfangende Speicherung sollte nicht ausschließlich als Nitridspeicherung verstanden werden, sondern als eine beliebige Speicherung oder ein Ladungshalteprinzip angesehen werden, das Ladungsträger selbst in einem ungleichförmigen Material halten kann. Dies könnte eine Materialkombination aus einem ein- oder mehrschichtigen Dielektrikum mit eingebetteten Metallclustern oder Grenzflächenfallen zwischen bestimmten Schichten sein. Es könnte sich dabei um jede Art von Dielektrikum handeln, das Haltestellen für Ladungsträger aufweist. Es könnten auch Nanopunkte oder Nanokristalle sein.
  • Eine Reihe von Beispielen und Implementierungen sind beschrieben worden. Andere Beispiele und Implementierungen können insbesondere ein oder mehrere der obigen Merkmale umfassen. Dennoch versteht sich, daß verschiedene Modifikationen vorgenommen werden können.
  • Beispielsweise sind weder das erste noch irgendein anderes der angewendeten Zwischenschichtdielektrika auf die explizit beschriebenen und am meisten angeführten Materialien beschränkt. Statt dessen oder zusätzlich können ein beliebiges anderes dielektrisches oder Isolationsmaterial oder Kombinationen davon für das Zwischenschichtdielektrikum angewendet werden, als Beispiel. Zudem sind auch die beschriebenen Halbleiterschichten nicht auf das explizit erwähnte Material beschränkt. Statt dessen kann das beschriebene Konzept des Stapelns integrierter Schaltungen mit einem beliebigen anderen Halbleitermaterial angewendet werden.
  • Außerdem sind die integrierten Schaltungsschichten und die Transistorkörper nicht beschränkt, um in den explizit gezeigten und beschriebenen NAND- oder SRAM-Schaltungen angewendet oder implementiert zu werden. Statt dessen können beliebige andere flüchtige oder nichtflüchtige Speicherschaltungen sowie andere Verarbeitungs- oder Steuerschaltungen oder jede andere Elektronikschaltung auf die hierin beschriebene Weise implementiert werden. Dementsprechend fallen auch diese Variationen in die folgenden Ansprüche.

Claims (26)

  1. Integrierte Schaltung, umfassend: – eine erste integrierte Schaltungsschicht, die mindestens ein erstes Transistorkanalgebiet umfaßt und eine Waferbondgrenzfläche aufweist; und – mindestens eine zweite integrierte Schaltungsschicht, die mindestens ein zweites Transistorkanalgebiet umfaßt und an der Waferbondgrenzfläche der ersten integrierten Schaltungsschicht angeordnet ist.
  2. Integrierte Schaltung nach Anspruch 1, wobei die erste integrierte Schaltungsschicht ein erstes Zwischenschichtdielektrikum umfaßt, das zumindest einen Teil der Waferbondgrenzfläche bildet.
  3. Integrierte Schaltung nach Anspruch 1 oder 2, wobei die zweite integrierte Schaltungsschicht folgendes umfaßt: – eine dielektrische Bondschicht, die an der Waferbondgrenzfläche angeordnet ist und eine Operationsschichtträgeroberfläche aufweist; und – eine Operationsschicht, die an der Operationsschichtträgeroberfläche angeordnet ist und das mindestens ein zweites Transistorkanalgebiet umfaßt.
  4. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei das erste und zweite Transistorkanalgebiet bezüglich Richtungen parallel zu der Waferbondgrenzfläche im wesentlichen aufeinander ausgerichtet sind.
  5. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die zweite integrierte Schaltungsschicht eine p-dotierte Mulde und eine n-dotierte Mulde umfaßt, die beide im wesentlichen parallel zu der Waferbondgrenzfläche verlaufen und zusammen einen p-n-Übergang in der Richtung im wesentlichen senkrecht zu der Waferbondgrenzfläche bilden.
  6. Integrierte Schaltung nach Anspruch 5, wobei die n-dotiert Mulde und die p-dotierte Mulde elektrisch mit Spannungsanlegungskontakten verbunden sind.
  7. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die zweite integrierte Schaltungsschicht eine kristalline Halbleiterschicht mit mehreren darin ausgebildeten Isolationsgräben umfaßt.
  8. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei mindestens eine der ersten und zweiten integrierten Schaltungsschicht eine oder mehrere nichtflüchtige Speicherzellen umfaßt.
  9. Integrierte Schaltung nach Anspruch 8, wobei mindestens eine der ersten und zweiten integrierten Schaltungsschicht eine oder mehrere NAND-Flash-Speicherschaltungen umfaßt.
  10. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, umfassend mindestens eine SRAM-Zelle, die mehrere Transistoren umfaßt, von denen einer das erste Transistorkanalgebiet umfaßt und der andere das zweite Transistorkanalgebiet umfaßt.
  11. Mehrschichtiger NAND-Flash-Speicher, umfassend: – eine erste integrierte Schaltungsschicht, die mindestens eine erste NAND-Flash-Zellenkette umfaßt und eine Waferbondgrenzfläche aufweist; und – mindestens eine zweite integrierte Schaltungsschicht, die mindestens eine zweite NAND-Flash-Zellenkette umfaßt und an die Waferbondgrenzfläche der ersten integrierten Schaltungsschicht wafergebondet ist.
  12. Mehrschichtiger NAND-Flash-Speicher nach Anspruch 11, wobei die erste und die zweite NAND-Flash-Zellenkette zueinander in Richtungen parallel zu der Waferbondgrenzfläche ausgerichtet sind.
  13. Mehrschichtiger NAND-Flash-Speicher nach Anspruch 11 oder 12, weiterhin umfassend mehrere Zwischenschichtverbindungen, die eine gleichzeitige elektrische Verbindung zu der ersten und zweiten NAND-Flash-Zellenkette bereitstellen.
  14. Multimediasystem, umfassend mindestens ein mehrschichtiges Speicherungsgebiet mit mehreren Speicherungsstellen, in zwei oder mehr zumindest teilweise kristallinen Halbleiterspeicherungsschichten angeordnet, durch eine Waferbondgrenzfläche getrennt, wobei mindestens einige der Speicherungsstellen von verschiedenen Speicherungsschichten miteinander über elektrische Zwischenverbindungen, die die Waferbondgrenzfläche durchdringen, elektrisch verbunden sind.
  15. Multimediasystem nach Anspruch 14, wobei das mindestens eine mehrschichtige Speicherungsgebiet folgendes umfaßt: – eine erste integrierte Schaltungsschicht, die mindestens ein erstes Transistorkanalgebiet umfaßt und eine Waferbondgrenzfläche aufweist; und – mindestens eine zweite integrierte Schaltungsschicht, die mindestens ein zweites Transistorkanalgebiet umfaßt und an der Waferbondgrenzfläche der ersten integrierten Schaltungs schicht angeordnet ist.
  16. Verfahren zum Herstellen einer integrierten Schaltung, wobei das Verfahren folgendes umfaßt: – Bereitstellen einer ersten integrierten Schaltungsschicht mit einer Waferbondgrenzfläche; – Vorbereiten einer kristallinen Halbleiterschicht; und – Bonden der vorbereiteten kristallinen Halbleiterschicht an die Waferbondgrenzfläche.
  17. Verfahren nach Anspruch 16, wobei das Bereitstellen der ersten integrierten Schaltungsschicht folgendes umfaßt: – Bedecken eines bearbeiteten Halbleitersubstrats mit einem Zwischenschichtdielektrikum; und – Planarisieren einer Oberfläche des Zwischenschichtdielektrikums, um die Waferbondgrenzfläche als eine im wesentlichen planare Oberfläche bereitzustellen.
  18. Verfahren nach Anspruch 17, wobei das Planarisieren des Zwischenschichtdielektrikums folgendes umfaßt: – chemisch-mechanisches Polieren des Zwischenschichtdielektrikums herunter bis zu einer in der integrierten Schaltungsschicht bereitgestellten Ätzstoffschicht; – Entfernen der Ätzstoffschicht; – chemisch-mechanisches Polieren des Zwischenschichtdielektrikums herunter zu einer in der integrierten Schaltungsschicht bereitgestellten Hartmaskenschicht; und – Abscheiden einer gleichförmigen Oxidschicht.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Vorbereiten der kristallinen Halbleiterschicht das Versehen der kristallinen Halbleiterschicht mit einer im wesentlichen planaren Oberfläche umfaßt.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei das Vorbereiten der kristallinen Halbleiterschicht das Anordnen einer dielektrischen Bondschicht an der kristallinen Halbleiterschicht umfaßt und wobei die vorbereitete kristalline Halbleiterschicht durch Bonden der dielektrischen Bondschicht an die Waferbondgrenzfläche an die erste integrierte Schaltungsschicht gebondet wird.
  21. Verfahren nach einem der Ansprüche 16 bis 20, wobei das Vorbereiten der kristallinen Halbleiterschicht das Implantieren einer Versprödungszone in die kristalline Halbleiterschicht umfaßt und wobei das Verfahren weiterhin das Ablösen eines Teils der kristallinen Halbleiterschicht bei der Versprödungszone nach dem Bonden der vorbereiteten kristallinen Halbleiterschicht an die Waferbondgrenzfläche umfaßt.
  22. Verfahren nach einem der Ansprüche 16 bis 21, wobei das Vorbereiten der kristallinen Halbleiterschicht folgendes umfaßt: – Implantieren mindestens einer Spezies von Dotierstoff in die kristalline Halbleiterschicht; und – Tempern der kristallinen Halbleiterschicht zum Ausbilden mindestens einer ersten vergrabenen dotierten Mulde.
  23. Verfahren nach einem der Ansprüche 16 bis 22, weiterhin umfassend das Anwenden eines CMOS-Prozesses auf die gebondete kristalline Halbleiterschicht.
  24. Verfahren nach Anspruch 23, wobei das Anwenden eines CMOS-Prozesses das Strukturieren der kristallinen Halbleiterschicht zum Ausbilden getrennter aktiver Bereiche umfaßt, die voneinander durch dielektisches Füllmaterial elektrisch isoliert sind.
  25. Verfahren nach Anspruch 23, wobei das Anwenden eines CMOS-Prozesses das Strukturieren der kristallinen Halbleiterschicht zum Ausbilden aktiver Bereiche mit einer gemeinsamen längeren dotierten Mulde umfaßt.
  26. Verfahren nach einem der Ansprüche 23 bis 25, umfassend im wesentlichen den gleichen CMOS-Prozeßfluß zur Herstellung von Transistorstrukturen in der ersten integrierten Schaltungsschicht und in der gebondeten kristallinen Halbleiterschicht.
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