DE102006048587A1 - Speicherarray und Verfahren zum Herstellen eines Speicherarrays - Google Patents

Speicherarray und Verfahren zum Herstellen eines Speicherarrays Download PDF

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Abstract

In einer Ausführungsform der Erfindung wird ein Speicherarray bereitgestellt mit einer Mehrzahl von Speicherzellenstrings aufweisend einen ersten Speicherzellenstring, einen zweiten Speicherzellenstring, einen dritten Speicherzellenstring und einen vierten Speicherzellenstring, wobei jeder Speicherzellenstring aufweist eine Mehrzahl von seriell-gekoppelten Speicherzellen mit einer ersten Speicherzelle und einer letzten Speicherzelle. Das Speicherarray weist ferner eine erste Bitleitung und eine erste Verbindungsstruktur auf, wobei die erste Verbindungsstruktur mit der ersten Bitleitung und mit jedem Speicherzellenstring gekoppelt ist. Die erste Verbindungsstruktur weist ein jeweiliges erstes Stringeingang-Auswählgate, ein zweites Stringeingang-Auswählgate, ein drittes Stringeingang-Auswählgate und ein viertes Stringeingang-Auswählgate auf, wobei jedes Stringeingang-Auswählgate einen ersten Anschluss aufweist, der mit der ersten Bitleitung gekoppelt ist und einen zweiten Anschluss, der mit einem jeweiligen Speicherzellenstring der Speicherzellenstrings gekoppelt ist.

Description

  • Die Erfindung betrifft Speichereinrichtungen und insbesondere eine Speicherarray-Architektur mit einer Leiterbahn-Struktur und ein Verfahren zum Herstellen derselben.
  • Speicherarrays sind in vielen elektronischen Einrichtungen weit verbreitet, sowohl als einzelne separate Vorrichtungen, als Peripherieeinrichtungen oder in eingebetteter Form, und ihr Einsatzbereich wird weiter in neue Anwendungsgebiete hinein expandieren. Nicht-flüchtige Speichertechnologien wie beispielsweise Flash-Speicher, magnetoresistive Vielfachzugriffsspeicher (Magnetoresistive Random Access Memory, MRAM) und Phasenänderungsspeicher (Phase Change Memory, PCM) sind viel versprechende Technologien, da die Haltezeit von Daten in diesen Speichertypen selbst ohne verfügbare Energieversorgung erhebliche Vorteile mit sich bringt, insbesondere bei mobilen Anwendungen.
  • Ein Faktor, der die weitere Anwendung von Speichereinrichtungen beeinflusst, ist jedoch in der beschränkten Speicherdichte einer Speichereinrichtung zu sehen. Insbesondere ist die Anzahl von Speicherzellen oder genauer die Anzahl von Bits, die eine Speichereinrichtung speichern kann, beschränkt. Diese Beschränkung ist zurückzuführen auf die Größe der Speicherzellen sowie darauf, wie viele Speicherzellen miteinander verbunden werden. In vielen Speicherzellen benötigt die Verbindungsstruktur zum Verbinden der Speicherzellen eine große Fläche, die, wenn über die gesamte Fläche des Speicherarrays betrachtet, einen signifikanten Anteil des Speicherarrays einnehmen kann.
  • Somit besteht ein Bedarf an einer verbesserten Bitleitungs-Verbindungsstruktur, die hinsichtlich des Platzbedarfs effizienter ist.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird ein Speicherarray bereitgestellt, das eine Mehrzahl von Speicherzellenstrings aufweist mit einem ersten Speicherzellenstring, einem zweiten Speicherzellenstring, einem dritten Speicherzellenstring und einem vierten Speicherzellenstring, wobei jeder Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings eine Mehrzahl von seriell-gekoppelten Speicherzellen aufweist, aufweisend eine erste Speicherzelle und eine letzte Speicherzelle, eine erste Bitleitung und eine erste Verbindung, die mit der ersten Bitleitung und mit jedem Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings gekoppelt ist, wobei die erste Verbindung ein jeweiliges erstes Stringausgang-Auswählgate, ein zweites Stringeingang-Auswählgate, ein drittes Stringeingang-Auswählgate und ein viertes Stringeingang-Auswählgate aufweist, wobei jedes Stringeingang-Auswählgate einen ersten Anschluss aufweist, welcher mit der ersten Bitleitung gekoppelt ist und einen zweiten Anschluss, der mit einem Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings bzw. des vierten Speicherzellenstrings gekoppelt ist.
  • Bei einem Verfahren zum Herstellen eines Speicherarrays werden ein erster Speicherzellenstring, ein zweiter Speicherzellenstring, ein dritter Speicherzellenstring und ein vierter Speicherzellenstring gebildet, wobei jeder Speicherzellenstring eine Mehrzahl von seriell-gekoppelten Speicherzellen aufweist mit einer ersten Speicherzelle und einer zweiten Speicherzelle. Ferner wird eine erste Bitleitung gebildet, die eingerichtet ist zum Bereitstellen einer Spannung an die Speicherzellen in jedem Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings, und es wird eine erste Verbindung gebildet, die eingerichtet ist zum Bereitstellen einer elektrischen Verbindung zwischen der ersten Bitleitung und jedem Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings, wobei ein erstes Stringeingang-Auswählgate, ein zweites Stringeingang-Auswählgate, ein drittes Stringeingang-Auswählgate und ein viertes Stringeingang-Auswählgate gebildet werden, wobei jedes der Stringeingang-Auswählgates zwischen die erste Bitleitung und einen jeweiligen Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings gekoppelt wird.
  • Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Gemäß einer Ausgestaltung der Erfindung weisen zwei Stringeingang-Auswählgates des ersten Stringeingang-Auswählgates, des zweiten Stringeingang-Auswählgates, des dritten Stringeingang-Auswählgates und des vierten Stringeingang-Auswählgates eine Durchgangsverbindung auf und die restlichen zwei Stringeingang-Auswählgates des ersten Stringeingang-Auswählgates, des zweiten Stringeingang-Auswählgates, des dritten Stringeingang-Auswählgates und des vierten Stringeingang-Auswählgates weisen einen Schalter auf.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass das erste Stringeingang-Auswählgate zwischen die erste Bitleitung und die erste Speicherzelle in dem ersten Speicherzellenstring geschaltet ist, das zweite Stringeingang-Auswählgate zwischen die erste Bitleitung und die erste Speicherzelle in dem zweiten Speicherzellenstring geschaltet ist, das dritte Stringeingang-Auswählgate zwischen die erste Bitleitung und die erste Speicherzelle in dem dritten Speicherzellenstring geschaltet ist und das vierte Stringeingang-Auswählgate zwischen die erste Bitleitung und die erste Speicherzelle in dem vierten Speicherzellenstring geschaltet ist.
  • Gemäß einer anderen Ausgestaltung der Erfindung weisen entweder (i) das zweite Stringeingang-Auswählgate und das dritte Stringeingang-Auswählgate eine Durchgangsverbindung auf und das erste Stringeingang-Auswählgate und das vierte Stringeingang-Auswählgate einen Schalter, oder (ii) das zweite Stringeingang-Auswählgate und das dritte Stringeingang-Auswählgate einen Schalter auf und das erste Stringeingang-Auswählgate und das vierte Stringeingang-Auswählgate Durchgangsverbindungen.
  • Gemäß noch einem anderen Ausführungsbeispiel der Erfindung sind der erste Speicherzellenstring und der dritte Speicherzellenstring von seriell-gekoppelten Speicherzellen im Wesentlichen entlang einer ersten longitudinalen Achse angeordnet und der zweite Speicherzellenstring und der vierte Speicherzellenstring sind im Wesentlichen entlang einer zweiten longitudinalen Achse angeordnet. Die erste Bitleitung ist zwischen der ersten longitudinalen Achse und der zweiten longitudinalen Achse angeordnet.
  • Die Speicherzellen, die in dem Speicherzellenstring, dem zweiten Speicherzellenstring, dem dritten Speicherzellenstring enthalten sind, können nicht-flüchtige Speicherzellen sein.
  • Gemäß noch einer Weiterbildung der Erfindung ist es vorgesehen, dass die letzte Speicherzelle in dem ersten Speicherzellenstring und die letzte Speicherzelle in dem zweiten Speicherzellenstring mit einer ersten gemeinsamen Source/Drainleitung gekoppelt und dass die letzte Speicherzelle in dem dritten Speicherzellenstring und die letzte Speicherzelle in dem vierten Speicherzellenstring mit einer zweiten gemeinsamen Source/Drainleitung gekoppelt sind.
  • Gemäß dieser Weiterbildung der Erfindung kann es vorgesehen sein, dass ein erstes Stringausgang-Auswählgate zwischen die letzte Speicherzelle in dem ersten Speicherzellenstring und der ersten gemeinsamen Source/Drainleitung geschaltet ist, dass ein zweites Stringausgang-Auswählgate zwischen die letzte Speicherzelle in dem zweiten Speicherzellenstring und die ersten gemeinsame Source/Drainleitung gekoppelt ist, dass ein drittes Stringausgang-Auswählgate zwischen die letzte Speicherzelle in dem dritten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung geschaltet ist und dass ein viertes Stringausgang-Auswählgate zwischen die letzte Speicherzelle in dem vierten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung geschaltet ist.
  • Weiterhin kann ein fünfter Speicherzellenstring vorgesehen sein mit einem String von seriell-gekoppelten Speicherzellen mit einer ersten Speicherzelle und einer letzten Speicherzelle. Ferner kann in dem Speicherarray ein sechster Speicherzellenstring vorgesehen sein mit einem String von seriell-gekoppelten Speicherzellen mit einer ersten Speicherzelle und einer letzten Speicherzelle. Weiterhin ist gemäß einer Ausgestaltung der Erfindung eine zweite Bitleitung vorgesehen. Eine ebenfalls vorgesehene zweite Verbindung ist zwischen die zweite Bitleitung und jeden Speicherzellenstring des fünften Speicherzellenstrings und des sechsten Speicherzellenstrings gekoppelt, wobei die zweite Verbindung ein fünftes Stringeingang-Auswählgate aufweist, welches zwischen die zweite Bitleitung und dem fünften Speicherzellenstring geschaltet ist sowie ein sechstes Stringeingang-Auswählgate, das zwischen die zweite Bitleitung und den sechsten Speicherzellenstring geschaltet ist.
  • Ein Stringeingang-Auswählgate des fünften Stringeingang-Auswählgates und des sechsten Stringeingang-Auswählgates weist eine Durchgangsverbindung auf und das andere Stingeingang-Auswählgate des fünften Stringeingang-Auswählgates und des sechsten Stringeingang-Auswählgates weist einen Schalter auf.
  • Die Speicherzellen in dem ersten Speicherzellenstring, dem zweiten Speicherzellenstring, dem dritten Speicherzellenstring, dem vierten Speicherzellenstring, dem fünften Speicherzellenstring und dem sechsten Speicherzellenstring weisen nicht-flüchtige Speicherzellen auf.
  • Die letzte Speicherzelle in dem fünften Speicherzellenstring kann gekoppelt sein mit der ersten gemeinsamen Source/Drainleitung und die letzte Speicherzelle in dem sechsten Speicherzellenstring kann gekoppelt sein mit der zweiten gemeinsamen Source/Drainleitung.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist das Speicherarray ein fünftes Stringausgang-Auswählgate auf, das zwischen die letzte Speicherzelle in dem fünften Speicherzellenstring und die erste gemeinsame Source/Drainleitung geschaltet ist, sowie ein sechstes Stringausgang-Auswählgate, das zwischen die letzte Speicherzelle in dem sechsten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung geschaltet ist.
  • Weiterhin kann das Speicherarray einen fünften Speicherzellenstring mit einer Mehrzahl von seriell-gekoppelten Speicherzellen aufweisen mit einer ersten Speicherzelle und einer letzten Speicherzelle. Das Speicherarray kann ferner eine zweite Bitleitung sowie eine zweite Verbindung aufweisen, wobei die zweite Verbindung zwischen die zweite Bitleitung und jeden Speicherzellenstring des zweiten Speicherzellenstrings und des fünften Speicherzellenstrings gekoppelt ist, und wobei die zweite Verbindung ein zweites Stringausgang-Auswählgate aufweist, das zwischen den zweiten Speicherzellenstring und die zweite Bitleitung gekoppelt ist sowie ein fünftes Stringausgang-Auswählgate, das zwischen den fünften Speicherzellenstring und die zweite Bitleitung gekoppelt ist.
  • Weiterhin kann das Speicherarray einen sechsten Speicherzellenstring mit einer Mehrzahl von seriell-gekoppelten Speicherzellen aufweisen mit einer ersten Speicherzelle und einer letzten Speicherzelle. Weiterhin ist gemäß dieser Ausgestaltung der Erfindung eine dritte Verbindung vorgesehen, die zwischen die zweite Bitleitung und jeden Speicherzellenstring des vierten Speicherzellenstrings und des sechsten Speicherzellenstrings gekoppelt ist, wobei die dritte Verbindung aufweist ein viertes Stringausgang-Auswählgate, das zwischen den vierten Speicherzellenstring und die zweite Bitleitung gekoppelt ist und ein sechstes Stringausgang-Auswählgate, das zwischen den sechsten Speicherzellenstring und die zweite Bitleitung gekoppelt ist.
  • Ein Stringausgang-Auswählgate des vierten Stringausgang-Auswählgate und des sechsten Stringausgang-Auswählgate weist eine Durchgangsverbindung auf und das andere Stringausgang-Auswählgate des vierten Stringausgang-Auswählgates und des sechsten Stringausgang-Auswählgates weist einen Schalter auf.
  • Die Speicherzellen, die in dem ersten Speicherzellenstring, dem zweiten Speicherzellenstring, dem dritten Speicherzellenstring, dem vierten Speicherzellenstring, dem fünften Speicherzellenstring und dem sechsten Speicherzellenstring enthalten sind, weisen gemäß einer Ausgestaltung der Erfindung nicht-flüchtige Speicherzellen auf.
  • Das Speicherarray kann ferner eine dritte Bitleitung aufweisen sowie eine vierte Verbindung, die mit dritten Bitleitung und mit jedem Speicherzellenstring des fünften Speicherzellenstrings und des sechsten Speicherzellenstrings gekoppelt ist. Die vierte Verbindung weist ein fünftes Stringeingang-Auswählgate auf, das zwischen den fünften Speicherzellenstring und die dritte Bitleitung gekoppelt ist und ein sechstes Stringeingang-Auswählgate, das zwischen den sechsten Speicherzellenstring und die dritte Bitleitung gekoppelt ist.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass ein Stringeingang-Auswählgate des fünften Stringeingang-Auswählgates und des sechsten Stringeingang-Auswählgates eine Durchgangsverbindung aufweist und das andere Stringeingang-Auswählgate des fünften Stringeingang-Auswählgates und des sechsten Stringeingang-Auswählgates einen Schalter aufweist.
  • Die Speicherzellen, die in dem ersten Speicherzellenstring, dem Speicherzellenstring, dem dritten Speicherzellenstring, dem vierten Speicherzellenstring, dem fünften Speicherzellenstring und dem sechsten Speicherzellenstring enthalten sind, können nicht-flüchtige Speicherzellen sein.
  • Im Folgenden werden beispielhafte Ausgestaltungen des oben beschriebenen Verfahrens zum Herstellen eines Speicherarrays erläutert.
  • Gemäß einer Ausgestaltung der Erfindung werden beim Ausbilden der ersten Verbindung zwei Stringeingang-Auswählgates des ersten Stringeingang-Auswählgates, des zweiten Stringeingang-Auswählgates, des dritten Stringeingang-Auswählgates und des vierten Stringeingang-Auswählgates als Schalter ausgebildet und die anderen zwei Stringeingang-Auswählgates des ersten Stringeingang-Auswählgates, des zweiten Stringeingang-Auswählgates, des dritten Stringeingang-Auswählgates und des vierten Stringeingang-Auswählgates werden als Durchgangsverbindungen ausgebildet.
  • Gemäß einer anderen Ausführungsform der Erfindung werden der erste Speicherzellenstring und der dritte Speicherzellenstring im Wesentlichen ausgerichtet entlang einer ersten longitudinalen Achse ausgebildet und der zweite Speicherzellenstring und der vierte Speicherzellenstring werden im Wesentlichen entlang einer zweiten longitudinalen Achse ausgerichtet ausgebildet. Die erste Bitleitung wird ausgebildet zwischen der ersten longitudinalen Achse und der zweiten longitudinalen Achse.
  • Gemäß einem weiteren Ausführungsbeispiel der Erfindung werden beim Herstellen des ersten Stringeingang-Auswählgates, des zweiten Stringeingang-Auswählgates, des dritten Stringeingang-Auswählgates und des vierten Stringeingang-Auswählgates Feldeffekttransistoren hergestellt, wobei jeder Feldeffekttransistor einen ersten Anschluss aufweist, der mit der ersten Bitleitung gekoppelt ist und einen zweiten Anschluss, der mit einem jeweiligen Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings gekoppelt ist sowie einen Gate-Anschluss, der eingerichtet ist zum Steuern der Leitfähigkeit eines jeweiligen Feldeffekttransistors zwischen dem jeweiligen ersten Anschluss und dem jeweiligen zweiten Anschluss.
  • Die Speicherzellen, die in dem ersten Speicherzellenstring, dem zweiten Speicherzellenstring, dem dritten Speicherzellenstring und dem vierten Speicherzellenstring enthalten ist, können als nicht-flüchtige Speicherzellen ausgebildet werden.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist das Verfahren ein Ausbilden einer ersten gemeinsamen Source/Drainleitung auf, die mit jeder letzten Speicherzelle in dem ersten Speicherzellenstring und dem zweiten Speicherzellenstring gekoppelt ist sowie ein Ausbilden einer zweiten gemeinsamen Source/Drainleitung, die mit jeder letzten Speicherzelle in dem dritten Speicherzellenstring und dem vierten Speicherzellenstring gekoppelt ist.
  • Gemäß einer weiteren Ausgestaltung des Verfahrens ist es vorgesehen, ein erstes Stringausgang-Auswählgate auszubilden, welches zwischen die letzte Speicherzelle in dem ersten Speicherzellenstring und die erste gemeinsame Source/Drainleitung gekoppelt ist. Weiterhin wird gemäß dieser Ausgestaltung der Erfindung ein zweites Stringausgang-Auswählgate ausgebildet, das zwischen die letzte Speicherzelle in dem zweiten Speicherzellenstring und die erste gemeinsame Source/Drainleitung gekoppelt ist. Weiterhin wird ein drittes Stringausgang-Auswählgate ausgebildet, das zwischen die letzte Speicherzelle in dem dritten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung gekoppelt ist. Ferner wird ein viertes Stringausgang-Auswählgate ausgebildet, das zwischen die letzte Speicherzelle in dem vierten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung geschaltet ist.
  • Weiterhin kann ein fünfter Speicherzellenstring mit einer Mehrzahl von seriell-gekoppelten Speicherzellen mit einer ersten Speicherzelle und einer letzten Speicherzellen ausgebildet werden sowie eine zweite Bitleitung, die eingerichtet ist zum Bereitstellen einer Spannung für die Speicherzellen in jedem Speicherzellenstring des zweiten Speicherzellenstrings und des fünften Speicherzellenstrings. Ferner kann das Verfahren ein Ausbilden einer zweiten Verbindung aufweisen, die eingerichtet ist zum Bereitstellen einer elektrischen Verbindung zwischen der zweiten Bitleitung und jedem Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings, wobei das Ausbilden der zweiten Verbindung aufweisen kann: Herstellen eines zweiten Stringausgang-Auswählgates, das zwischen die zweite Bitleitung und die letzte Speicherzelle in dem zweiten Speicherzellenstring geschaltet ist und Herstellen eines fünften Stringausgang-Auswählgates, das zwischen die zweite Bitleitung und die letzte Speicherzelle in dem fünften Speicherzellenstring geschaltet ist. Das Verfahren kann ferner aufweisen ein Herstellen von einem Stringausgang-Auswählgate des zweiten Stringausgang-Auswählgates und des fünften Stringausgang-Auswählgates als einen Schalter und ein Herstellen des anderen Stringausgang-Auswählgates des zweiten Stringausgang-Auswählgates und des fünften Stringausgang-Auswählgates als eine Durchgangsverbindung.
  • Der erste Speicherzellenstring und der dritte Speicherzellenstring können ausgebildet werden derart, dass sie im Wesentlichen ausgerichtet sind entlang einer ersten longitudinalen Achse und der zweite Speicherzellenstring und der vierte Speicherzellenstring können ausgebildet werden derart, dass sie im Wesentlichen ausgerichtet sind entlang einer zweiten longitudinalen Achse. Der fünfte Speicherzellenstring kann ausgebildet werden derart, dass er im Wesentlichen ausgerichtet ist entlang einer dritten longitudinalen Achse. Die erste Bitleitung kann ausgebildet werden zwischen der ersten longitudinalen Achse und der zweiten longitudinalen Achse und die zweite Bitleitung kann ausgebildet werden zwischen der zweiten longitudinalen Achse und der dritte longitudinalen Achse.
  • Weiterhin kann das Herstellen des zweiten Stringausgang-Auswählgates und des fünften Stringausgang-Auswählgates aufweisen ein Herstellen von Feldeffekttransistoren, wobei jeder Feldeffekttransistor einen ersten Anschluss aufweist, der mit der ersten Bitleitung gekoppelt ist, einen zweiten Anschluss, der mit einem jeweiligen Speicherzellenstring des zweiten Speicherzellenstrings und des fünften Speicherzellenstrings gekoppelt ist und einen Gate-Anschluss, der eingerichtet ist zum Steuern der Leitfähigkeit des Bereichs des Feldeffekttransistors zwischen dem ersten Anschluss und dem zweiten Anschluss.
  • Die Speicherzellen, die in dem ersten Speicherzellenstring, dem zweiten Speicherzellenstring, dem dritten Speicherzellenstring, dem vierten Speicherzellenstring und dem fünften Speicherzellenstring enthalten sind, können als nicht-flüchtige Speicherzellen ausgebildet werden.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
  • Es zeigen
  • 1 einen Teil eines Speicherarrays mit einer Verbindungsstruktur gemäß einem Ausführungsbeispiel der Erfindung;
  • 2 eine schematische Darstellung eines Gemeinsame-Source-Speicherarrays mit einer Verbindungsstruktur gemäß einem Ausführungsbeispiel der Erfindung;
  • 3 eine schematische Darstellung eines Virtuelle-Masse-Speicherarrays mit einer Verbindungsstruktur gemäß einem Ausführungsbeispiel der Erfindung;
  • 4 ein Verfahren zum Herstellen eines Speicherarrays mit einer Verbindungsstruktur gemäß einem Ausführungsbeispiel der Erfindung;
  • 5 einen beispielhaften Prozess zum Herstellen des Speicherarrays gemäß einem Ausführungsbeispiel der Erfindung in einer Gemeinsame-Source/Drainleitungs-Konfiguration;
  • 6 einen beispielhaften Prozess zum Herstellen eines Speicherarrays gemäß einem Ausführungsbeispiel der Erfindung in einer Virtuelle-Masse-Konfiguration;
  • 7 eine Querschnittsansicht eines Transistors, angewendet in einer Verbindungsstruktur gemäß einem Ausführungsbeispiel der Erfindung;
  • 8A eine Draufsicht auf ein Gemeinsame-Source/Drainleitungs-Speicherarray-Teil gemäß 2;
  • 8B bis 8H eine erste Querschnittsansicht eines Gemeinsame-Source/Drainleitungs-Speicherarray-Teils in unterschiedlichen Herstellungszuständen gemäß einem Ausführungsbeispiel der Erfindung;
  • 8L bis 8K eine zweite Querschnittsansicht eines Gemeinsame-Source/Drainleitungs-Speicherarrays-Teils in unterschiedlichen Herstellungszuständen gemäß einem Ausführungsbeispiel der Erfindung;
  • 9A eine Draufsicht auf ein Virtuell-Masse-Speicherarray-Teil gemäß 3;
  • 9B bis 9S eine erste Querschnittsansicht eines Virtuelle-Masse-Speicherarray-Bereichs in unterschiedlichen Herstellungszuständen gemäß einem Ausführungsbeispiel der Erfindung; und
  • 9T bis 9V eine zweite Querschnittsansicht eines Virtuelle-Masse-Speicherarray-Bereichs in unterschiedlichen Herstellungszuständen gemäß einem Ausführungsbeispiel der Erfindung.
  • Aus Gründen der Klarheit werden ähnliche oder gleiche Elemente im Rahmen dieser Beschreibung soweit sinnvoll mit identischen Bezugszeichen versehen.
  • 1 zeigt einen Bereich eines Speicherarrays mit einer Bitleitungs-Verbindungsstruktur gemäß einem Ausführungsbeispiel der Erfindung.
  • Der Speicherarraybereich 100 weist eine Mehrzahl von Speicherzellenstrings auf mit einem ersten Speicherzellenstring 100a, einem zweiten Speicherzellenstring 100b, einem dritten Speicherzellenstring 100c und einem vierten Speicherzellenstring 100d, wobei jeder Speicherzellenstring eine Mehrzahl von seriell-gekoppelten (Source-zu-Drain) Speicherzellen, wie in der NAND-Konfiguration gezeigt. Jeder Speicherzellenstring der Mehrzahl von Speicherzellenstrings weist eine erste Speicherzelle (M1) und eine letzte Speicherzelle (Mn) auf und es können eine beliebige Anzahl von Speicherzellen innerhalb eines Speicherzellenstrings vorgesehen sein, beispielsweise 8, 16, 32 Speicherzellen und jede Speicherzelle der Mehrzahl von Speicherzellen M1–Mn kann ein einzelnes Bit oder mehrere Bit Daten speichern. In einem Ausführungsbeispiel der Erfindung sind die Speicherzellen M1–Mn nicht-flüchtige Speicherzellen, beispielsweise Flash-Speicherzellen, magnetoresistive Vielfachzugriffspeicher-Speicherzellen (Magnetoresistive Random Access Memory, MRAM), Phasenänderungsspeicher-Speicherzellen (Phase Change Memory, PCM) und andere nicht-flüchtige Speicherstrukturen, wie sie an sich bekannt sind. Im Rahmen dieser unterschiedlichen Arten von Speichertechnologien kann der Aufbau der Speicherzellen variieren. Beispielsweise können bei Flash-Speichern die Speicherzellen eine Floating-Gate-Struktur aufweisen oder eine Ladungsfänger-Struktur (charge trapping), einen planaren Kanal oder einen Recessed-Kanal aufweisen oder sie können eine Fin-Feldeffekttransistor-Speicherzelle aufweisen. Es ist für den Fachmann ersichtlich, dass die Erfindung nicht beschränkt ist auf eine Speicherzelle eines bestimmten Aufbaus und unterschiedliche Arten von Speichern können gemäß alternativen Ausführungsformen der Erfindung verwendet werden.
  • Wie gezeigt sind der erste Speicherzellenstring 100a und der zweite Speicherzellenstring 100b mit einer ersten Gruppe von Wortleitungen WLA1–WLAn gekoppelt und der dritte Speicherzellenstring 100c und der vierte Speicherzellenstring 100d sind mit einer zweiten Gruppe von Wortleitungen WLB1–WLBn gekoppelt. Ferner ist in 1 dargestellt, dass der erste Speicherzellenstring 100a und der dritte Speicherzellenstring 100c im Wesentlichen ausgerichtet sind entlang einer ersten longitudinalen Achse und dass der zweite Speicherzellenstring 100b und der vierte Speicherzellenstring 100d im Wesentlichen ausgerichtet sind entlang einer zweiten longitudinalen Achse. In einem alternativen Ausführungsbeispiel der Erfindung sind der erste Speicherzellenstring 100a und der dritte Speicherzellenstring 100c ausgerichtet entlang einer ersten Zickzack-Struktur und der zweite Speicherzellenstring 100b und der vierte Speicherzellenstring 100d sind ausgerichtet entlang einer zweiten Zickzack-Struktur, wobei die erste Zickzack-Struktur und die zweite Zickzack-Struktur einander nicht kreuzen, in einem Ausführungsbeispiel der Erfindung im Wesentlichen parallel zueinander verlaufen. Es ist anzumerken, dass die Erfindung nicht beschränkt ist auf die oben beschriebenen Strukturen. Jede andere Struktur kann im Rahmen der Erfindung verwendet werden.
  • Ferner ist in dem Speicherarray-Bereich 100 eine Bitleitung 120 enthalten, die derart eingerichtet ist bzw. die derart betreibbar ist, dass eine Bitleitungsspannung und/oder ein Bitleitungsstrom jedem Speicherzellenstring des ersten Speicherzellenstrings 100a, des zweiten Speicherzellenstrings 100b, des dritten Speicherzellenstrings 100c und des vierten Speicherzellenstrings 100d bereitgestellt werden/wird. Wie gezeigt ist die Bitleitung 120 zwischen der zuvor beschriebenen ersten longitudinalen Achse und der zweiten longitudinalen Achse angeordnet, eine Konfiguration, die es ermöglicht, einen Bitleitungskontakt herzustellen mit jedem Speicherzellenstring des ersten Speicherzellenstrings 100a, des zweiten Speicherzellenstrings 100b, des dritten Speicherzellenstrings 100c und des vierten Speicherzellenstrings 100d.
  • Gemäß einem Ausführungsbeispiel der Erfindung ist die Bitleitung 120 ausgebildet aus unterschiedlichen Niedrig-Widerstand-Materialien wie beispielsweise Wolfram, Aluminium oder dergleichen. Weiter beispielhaft kann die Bitleitung 50 nm breit sein (in horizontaler Dimension, wie dargestellt) oder kleiner als mit der verwendeten Prozesstechnologie ermöglicht.
  • Der Speicherarray-Bereich 100 weist ferner eine Verbindungsstruktur (im Folgenden auch bezeichnet als Verbindung oder als Bitleitungs-Verbindungsstruktur oder Bitleitungs-Verbindung) 130 auf, die eingerichtet oder derart betreibbar ist, dass die Bitleitungsspannung und/oder der Bitleitungsstrom an jeden Speicherzellenstring des ersten Speicherzellenstrings 100a, des zweiten Speicherzellenstrings 100b, des dritten Speicherzellenstrings 100c und des vierten Speicherzellenstrings 100d verteilt werden können/kann. Die Bitleitungs-Verbindungsstruktur 130 weist ein erstes String-Auswählgate 132a, ein zweites String-Auswählgate 134a, ein drittes String-Auswählgate 136a und ein viertes String-Auswählgate 138a auf, wie dargestellt, mittels welchen die Bitleitungsspannung jedem Speicherzellenstring des ersten Speicherzellenstrings 100a, des zweiten Speicherzellenstrings 100b, des dritten Speicherzellenstrings 100c und des vierten Speicherzellenstrings 100d bereitgestellt wird. Um die Erläuterung von Ausführungsbeispielen der Erfindung zu vereinfachen, werden die Auswählgates im Folgenden auch bezeichnet als „Eingangs"-Auswählgates, da sie betrieben werden zum Durchlassen von Strom (wie mittels Pfeilen angezeigt) zu ihrem jeweiligen Speicherzellenstring 100a bis 100d. In anderen Ausführungsformen der Erfindung, die im Folgenden dargestellt sind, enthält die Bitleitungs-Verbindungsstruktur 130 „Ausgangs"-Auswählgates, welche den Strom, der durch den jeweiligen Ausgang-Auswählgate entsprechenden Speicherzellenstring hindurch geführt wurde, empfängt. Die Bitleitungs-Verbindungsstruktur 130 ist nur zwischen den Speicherzellenstrings 100a, 100b, 100c und 100d angeordnet und mit diesen gekoppelt. Keine anderen peripheren Einheiten bis auf die jeweilige Bitleitung und die Komponenten, die mit der Bitleitung gekoppelt sind, sind mit der Bitleitungs-Verbindungsstruktur 130 gekoppelt. In anderen Worten stellt die Bitleitungs-Verbindungsstruktur 130 eine lokale Verteilung von der Bitleitungsspannung und/oder des Bitleitungsstroms, welche mittels der Bitleitung 120 bereitgestellt werden/wird zu einem Speicherzellenstring oder einer Mehrzahl von gekoppelten Speicherzellenstrings 100a, 100b, 100c und 100d.
  • Jedes Eingang-Auswählgate weist einen ersten Anschluss auf, der mit der Bitleitung gekoppelt ist und einen zweiten Anschluss, der mit einem jeweiligen Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings gekoppelt ist. In den dargestellten Ausführungsbeispielen ist jedes Stringeingang-Auswählgate der Stringeingang-Auswählgates gekoppelt mit der ersten Speicherzelle des jeweiligen Speicherzellenstrings; beispielsweise ist das erste Stringeingang-Auswählgate 132 gekoppelt mit der ersten Speicherzelle M1 des ersten Speicherzellenstrings 100a usw. für das zweite Stringeingang-Auswählgate, das dritte Stringeingang-Auswählgate und das vierte Stringeingang-Auswählgate. Weiter beispielhaft ist jedes Stringeingang-Auswählgate der Stringeingang-Auswählgates 132a, 134a, 136a und 138a Transistoren, bei denen der jeweilige erste Anschluss (Source/Drain) mit der Bitleitung gekoppelt ist, der jeweilige zweite Anschluss (Source/Drain) mit einem Speicherzellenstring der Speicherzellenstrings gekoppelt ist und der jeweilige Steueranschluss (Gate) gekoppelt ist zum Empfangen eines Steuersignals 132c, 134c, 136c und 138c, wobei das Steuersignal dazu dient, den Leitfähigkeitszustand eines oder mehrerer Stringeingang-Auswählgates der Stringeingang-Auswählgates zu steuern.
  • In einem spezifischen Ausführungsbeispiel der Erfindung sind zwei Stringeingang-Auswählgates der Stringeingang-Auswählgates als Durchgangsverbindungen eingerichtet, und die anderen verbleibenden zwei Stringeingang-Auswählgates als Schalter. In dem dargestellten Ausführungsbeispiel der Erfindung sind das zweite Stringeingang-Auswählgate 134a und das dritte Stringeingang-Auswählgate 136a als Durchgangsverbindungen eingerichtet, so dass ein Verbindungspfad 133 ausgebildet ist und das erste Stringeingang-Auswählgate 132a und das vierte Stringeingang-Auswählgate 138a sind als Schalter eingerichtet, deren Schaltzustand mittels der Signale 132c bzw. 138c gesteuert wird. Der Durchgangsverbindungs-Zustand kann auf unterschiedliche Weise erreicht werden, beispielsweise mittels eines vorwärts-vorgespannten Transistors oder mittels einer leitfähigen Verbindung wie beispielsweise einem leitfähigen Via, einem Nanodraht oder ein anderen physikalischen Verbindungsstruktur. Wenn die Durchgangsverbindung als Transistor realisiert ist, so kann die Durchgangsverbindung erreicht werden, indem ein Steuersignal bereitgestellt wird, das ausreichend ist, um den Transistor vorwärts-vorzuspannen, oder indem der Transistor derart eingerichtet ist, dass er als Durchlasselement wirkt (beispielsweise als Normal-An-Transistor, auch bezeichnet als Dauerhaft-An-Transistor). Ein Fachmann wird erkennen, dass die Art der Struktur, die verwendet wird zum Erreichen der Durchgangsverbindung abhängig von den verwendeten Prozesstechnologien variieren kann.
  • Die oben beschriebene Durchgangsverbindungs-Anordnung ist beispielhaft und andere Anordnungen können in einer alternativen Ausführungsform der Erfindung verwendet werden. Beispielsweise können das erste Stringeingang-Auswählgate 132a und das vierte Stringeingang-Auswählgate 138a als Durchgangsverbindungen eingerichtet sein und das zweite Stringeingang-Auswählgate 134a und das dritte Stringeingang-Auswählgate 136a können als Schalter eingerichtet sein. Ferner können zwei Stringeingang-Auswählgates entlang der Achse des aktiven Bereichs eingerichtet sein als Auswählgates, beispielsweise das erste Stringeingang-Auswählgate 132a und das dritte Stringeingang-Auswählgate 136a oder das zweite Stringeingang-Auswählgate 134a und das vierte Stringeingang-Auswählgate 138a. Weiterhin kann das Stringeingang-Auswählgate an jedem Ende der jeweiligen Speicherzellenstrings eingerichtet sein als Durchgangsverbindung, beispielsweise das erste Stringeingang-Auswählgate 132a und das zweite Stringeingang-Auswählgate 134a oder das dritte Stringeingang-Auswählgate 136a und das vierte Stringeingang-Auswählgate 138a. Es ist lediglich erforderlich, dass mindestens ein Stringeingang-Auswählgate und das Stringausgang-Auswählgate, das dem jeweiligen Speicherzellenstring entspricht, als Schalter wirkt zum Steuern des Betriebs des entsprechenden Speicherzellenstrings.
  • Der Speicherarray-Bereich 100 weist ferner ein Auswählgate 132b, 134b, 136b und 138b auf, wobei jedes Auswählgate als ein „Ausgangs"-Auswählgate bezeichnet wird, da jedes dieser Auswählgates betrieben wird derart und eingerichtet ist derart, dass es den durch den jeweils gekoppelten Speicherzellenstring durchgeführte Strom empfängt. Wie dargestellt weist jedes Stringausgang-Auswählgate auf einen jeweiligen ersten Anschluss (Source/Drain), der mit der letzten Speicherzelle in dem jeweiligen Speicherzellenstring gekoppelt ist, einen jeweiligen zweiten Anschluss (Source/Drain), der mit einer anderen Spannung 140a, 140b, 140c und 140d gekoppelt ist, und einen jeweiligen Steueranschluss (gate) zum Steuern des Leitfähigkeits-Zustands des jeweiligen Stringausgang-Auswählgates. Spezifische Ausführungsbeispiele hinsichtlich der Verschaltung der Stringausgang-Auswählgates werden im Folgenden näher erläutert.
  • Während des Betriebs werden/wird eine Bitleitungsspannung und/oder ein Bitleitungsstrom der Bitleitung 120 zugeführt, und darüber der Bitleitungs-Verbindungsstruktur 130. Es sei angenommen, dass der Verbindungsstruktur-Pfad 133 bereitgestellt wird und es sei ferner angenommen, dass der erste Speicherzellenstring 100a gelesen oder beschrieben werden soll. In diesem Fall wird das erste Stringeingang-Auswählgate 132a angeschaltet (derart gesteuert, dass es in einem Leitfähig-Zustand ist) und dass erste Stringausgang-Auswählgate 132b wird angeschaltet, womit ein Strompfad für den ersten Speicherzellenstring 100a bereitgestellt wird. Die anderen Speicherzellenstrings 100b, 100c und 100d werden abgeschaltet, in dem die zugehörigen Stringausgang-Auswählgates 134b, 136b und 138b sowie das Stringeingang-Auswählgate 138a abgeschaltet werden. Es ist zu erkennen, dass jeder Speicherzellenstring der Speicherzellenstrings 100a bis 100d individuell aktiviert werden kann mittels eines ähnlichen Prozesses und mittels des Verbindungsstruktur-Pfads 133, oder alternativ mit dem Verbindungsstruktur-Pfad 133, der zwischen dem ersten Stringeingang-Auswählgate 132 und dem vierten Stringeingang-Auswählgate 138a ausgebildet ist, wie oben beschrieben.
  • Ausgang-Auswählgate-Spannungen 140a, 140b, 140c und 140d können mittels unterschiedlicher Anordnungen bereitgestellt werden, abhängig von der gewünschten Speichereinrichtungs-Architektur.
  • Beispielsweise kann eine Gemeinsame-Source/Drainleitung-Architektur verwendet werden, wobei die Ausgang-Auswählgate-Spannungen 140a und 140b mittels einer ersten gemeinsamen Sourceleitung bereitgestellt werden und die Ausgang-Auswählgate-Spannungen 140c und 140d mittels einer zweiten gemeinsamen Sourceleitung bereitgestellt werden. Alternativ können zusätzliche Bitleitungs-Verbindungsstrukturen verwendet werden zum Zuführen der Ausgang-Auswählgate-Spannungen. Jedes der Ausführungsbeispiele wird im Folgenden näher erläutert.
  • 2 zeigt eine schematische Darstellung eines Gemeinsame-Sourceleitung-Speicherarrays mit einer Bitleitungs-Verbindungsstruktur gemäß einem Ausführungsbeispiel der Erfindung, wobei zuvor beschriebene Merkmale die Bezugszeichen beibehalten. Wie dargestellt sind das erste Stringausgang-Auswählgate 132b und das zweite Stringausgang-Auswählgate 134b mit einer ersten gemeinsamen Sourceleitung 210a gekoppelt und das dritte Stringausgang-Auswählgate 136b und das vierte Stringausgang-Auswählgate 138b sind mit einer zweiten gemeinsamen Sourceleitung 210b gekoppelt. Mittels der Stringausgang-Auswählgates 132b und 134b ist die jeweils letzte Speicherzelle in dem jeweiligen Speicherzellenstring des ersten Speicherzellenstrings 100a und des zweiten Speicherzellenstrings 100b gekoppelt mit der ersten gemeinsamen Sourceleitung und entsprechend stellen die Stringausgang-Auswählgates 136b und 138b eine Kopplung zwischen der letzten Speicherzelle eines jeden Speicherzellenstrings des dritten Speicherzellenstrings 100c und des vierten Speicherzellenstrings 100d mit der zweiten gemeinsamen Sourceleitung 210b bereit.
  • Die gemeinsame Sourceleitungs-Konfiguration enthält ferner eine zweite Bitleitungs-Verbindungsstruktur 130b, die mit einer zweiten Bitleitung 120b gekoppelt ist sowie mit einem fünften Speicherzellenstring 100e, einem sechsten Speicherzellenstring 100f, einem siebten Speicherzellenstring 100g und einem achten Speicherzellenstring 100h, mittels Stringeingang-Auswählgates 132e, 134e, 136e bzw. 138e. Stringausgang-Auswählgates 132f, 134f, 136f und 138f dienen zum Vervollständigen des Schaltkreises zwischen der zweiten Bitleitung 120b und entweder der ersten gemeinsamen Sourceleitung 210a (für den fünften Speicherzellenstring 100e und dem siebten Speicherzellenstring 100g) oder der zweiten gemeinsamen Sourceleitung 210b (für den sechsten Speicherzellenstring 100f und dem achten Speicherzellenstring 100h).
  • In einer spezifischen Ausführungsform der Erfindung ist die oben zuvor beschriebene Durchgangsverbindungs-Anordnung, die in der ersten Bitleitungs-Verbindungsstruktur 130a angewendet ist, welche die gleiche Struktur hat wie die Bitleitungs-Verbindungsstruktur 130 des in 1 dargestellten Ausführungsbeispiels wiederholt vorgesehen in der zweiten Bitleitungs-Verbindungsstruktur 130b. Insbesondere weisen zwei Stringeingang-Auswählgates der vier Stringeingang-Auswählgates Durchgangsverbindungen auf, so dass ein Verbindungspfad 133b ausgebildet wird und die verbleibenden zwei Stringeingang-Auswählgates der vier Stringeingang-Auswählgates werden als Schalter betrieben, wie im Zusammenhang mit der ersten Verbindungsstruktur 130a beschrieben. Weiter sind gemäß diesem Ausführungsbeispiel der Erfindung entweder das fünfte Stringeingang-Auswählgate 132e oder das sechste Stringeingang-Auswählgate 136e als Durchgangsverbindung ausgebildet und entsprechend sind entweder das siebte Stringeingang-Auswählgate 134e oder das achte Stringeingang-Auswählgate 138e als Durchgangsverbindung ausgebildet. In einer alternativen Ausführungsform der Erfindung sind die erste Verbindungsstruktur 130a und die zweite Verbindungsstruktur 130b unterschiedlich eingerichtet; beispielsweise setzt die erste Verbindungsstruktur 130a das erste Stringeingang-Auswählgate und das vierte Stringeingang-Auswählgate als Durchgangsverbindungen ein, wohingegen die zweite Verbindungsstruktur 130b das sechste Stringeingang-Auswählgate 134e und das siebte Stringeingang-Auswählgate als Durchgangsverbindungen implementiert hat. Weiterhin kann eine Verbindungsstruktur der Mehrzahl von Verbindungsstrukturen überhaupt keine Durchgangsverbindung vorsehen.
  • Ein Fachmann erkennt, dass der Speicherarray-Bereich wiederholt vorgesehen sein kann. Beispielsweise können eine zusätzliche Bitleitung und vier Speicherzellenstrings miteinander gekoppelt werden mittels einer zusätzlichen Bitleitungs-Verbindungsstruktur, die zwischen die erste gemeinsame Sourceleitung 110a und die zweite gemeinsame Sourceleitung 110b eingefügt werden kann. Ferner kann der dargestellte Speicherarray-Bereich wiederholt nebeneinander angeordnet sein.
  • 3 zeigt eine schematische Darstellung eines Virtuelle-Masse-Speicherarrays mit einer Bitleitungs-Verbindungsstruktur gemäß einem Ausführungsbeispiel der Erfindung, wobei zuvor beschriebene und identifizierte Merkmale mit denselben Bezugszeichen versehen sind. In diesem Ausführungsbeispiel der Erfindung sind die Ausgang-Auswählgate-Spannungen 140a bis 140d bereitgestellt mittels zusätzlicher Bitleitungs-Verbindungsstrukturen, so dass ein Vorspannen des gewünschten Speicherzellenstrings ermöglicht ist.
  • Wie dargestellt weist der Speicherarray-Bereich zusätzlich zu der Ausführungsform von 1 eine erste Bitleitungs-Verbindungsstruktur 130a, eine zweite Bitleitungs-Verbindungsstruktur 130b, eine dritte Bitleitungs-Verbindungsstruktur 130c sowie eine vierte Bitleitungs-Verbindungsstruktur 130d auf und einen fünften Speicherzellenstring 100e, einen sechsten Speicherzellenstring 100f, einen siebten Speicherzellenstring 100g und einen achten Speicherzellenstring 100h. Die erste Bitleitungs-Verbindungsstruktur 130a weist die Stringeingang-Auswählgates 132a, 134a, 136a und 138a auf, wie zuvor beschrieben. Die zweite Bitleitungs-Verbindungsstruktur 130b weist ein zweites Stringausgang-Auswählgate 134b, ein fünftes Stringausgang-Auswählgate 132f und zwei zusätzliche Stringausgang-Auswählgates 134y und 132z auf, die mit Speicherzellenstrings gekoppelt sind, die oberhalb der Figur verlaufen.
  • Die dritte Bitleitungs-Verbindungsstruktur 130c weist Stringausgang-Auswählgates auf, insbesondere das vierte Stringausgang-Auswählgate 138b, das sechste Stringausgang-Auswählgate 136f und zwei zusätzliche Stringausgang-Auswählgates 138y und 136z, die mit Speicherzellenstrings gekoppelt sind, die unterhalb der Figur verlaufen. Die vierte Bitleitungs-Verbindungsstruktur 130d weist Stringeingang-Auswählgates auf, insbesondere das fünfte Stringeingang-Auswählgate 132e, das sechste Stringeingang-Auswählgate 134e, ein siebtes Stringeingang-Auswählgate 136e und ein achtes Stringeingang-Auswählgate 138e.
  • Bezug nehmend auf den Betrieb der zweiten Bitleitungs-Verbindungsstruktur 130b wird das darin enthaltene zweite Stringausgang-Auswählgate 134b mittels der zweiten Bitleitung 120b vorgespannt. Insbesondere wenn ein Aktivieren des zweiten Speicherzellenstrings 100b gewünscht ist, wird das zweite Stringausgang-Auswählgate 134b ein-vorgespannt mittels des Steuersignals 134d, womit die Spannung und/oder der Strom, der auf der zweiten Bitleitung 120b vorhanden ist, der letzten Speicherzelle innerhalb des zweiten Speicherzellenstrings 100b zugeführt wird. Gleichzeitig wird eine erste Bitleitungsspannung an die erste Bitleitung 120a angelegt, welche erste Bitleitungsspannung der ersten Speicherzelle in dem zweiten Speicherzellenstring 100b mittels des Stringeingang-Auswählgates 134a zugeführt wird, welches in der dargestellten Ausführungsform eingerichtet ist als Durchgangsverbindung. Auf diese Weise können Spannungen von zwei Bitleitungen an einen Speicherzellenstring angelegt werden.
  • Um einen problemlosen Betrieb zu ermöglichen werden benachbarte Speicherzellenstrings entlang der ersten Bitleitung 120a und der zweiten Bitleitung 120 deaktiviert. In einem solchen Prozess werden die Stringeingang-Auswählgates 132a und 138a ausgeschaltet, das Stringausgang-Auswählgate 136b wird ausgeschaltet, das Stringausgang-Auswählgate 132z in der zweiten Verbindungsstruktur 130b wird ausgeschaltet und die Stringeingang-Auswählgates 136f und 138y in der dritten Verbindungsstruktur 130c werden ausgeschaltet.
  • Die zweite Verbindungsstruktur weist ferner ein fünftes Stringausgang-Auswählgate 132f auf, das zwischen die letzte Speicherzelle in dem fünften Speicherzellenstring 100e und die zweite Bitleitung 120b geschaltet ist. Das fünfte Stringausgang-Auswählgate 132f ist in dem dargestellten Ausführungsbeispiel der Erfindung als Durchgangsverbindung eingerichtet, obwohl in einer alternativen Ausführungsform das fünfte Stringausgang-Auswählgate 132f auch als Schalter eingerichtet sein kann.
  • Der Betrieb des fünften Speicherzellenstrings 100e wird erreicht mittels Zuführens einer ersten Spannung zu der dritten Bitleitung 120c, wobei die erste Spannung der ersten Speicherzelle in dem fünften Speicherzellenstring 100e mittels der vierten Bitleitungs-Verbindungsstruktur 130d mittels des Stringeingang-Auswählgates 132e zugeführt wird. Eine zweite Spannung wird der letzten Speicherzelle in dem fünften Speicherzellenstring 100e mittels der zweiten Bitleitungs-Verbindungsstruktur 130b mittels des Stringausgang-Auswählgates 132f zugeführt. Benachbarte Speicherzellenstrings, die entlang der zweiten Bitleitung 120b und der dritten Bitleitung 120c gekoppelt sind, werden ausgeschaltet, insbesondere wird der zweite Speicherzellenstring 100b deaktiviert mittels Ausschaltens seines Stringausgang-Auswählgates 134b, der sechste Speicherzellenstring 100f wird deaktiviert mittels Ausschaltens seines Stringausgang-Auswählgates 136f, der siebte Speicherzellenstring 100g wird deaktiviert mittels Ausschaltens seines Stringausgang-Auswählgates 134f, der neunte Speicherzellenstring 100h wird deaktiviert mittels Ausschaltens seines Stringeingang-Auswählgates 138e. Ferner werden die Stringausgang-Auswählgates 132z und 138y ausgeschaltet um zu verhindern, dass ihre zugehörigen Speicherzellen leitfähig werden. Die Speicherzellenstrings, die die Stringausgang-Auswählgates 134y und 136z aufweisen, haben schaltbare Auswählgates, welche ausgeschaltet sind um zu verhindern, dass diese Speicherzellenstrings leitfähig sind.
  • In einem Ausführungsbeispiel der Erfindung ist jede Bitleitungs-Verbindungsstruktur der Bitleitungs-Verbindungsstrukturen 130a bis 130d versehen mit einem Verbindungsstruktur-Pfad 133a bis 133d, die ausgebildet sind mittels zwei Durchgangsverbindungen innerhalb der Bitleitungs-Verbindungsstruktur 130a bis 130d. Jede der oben beschriebenen Durchgangsverbindungs-Anordnungen kann eingesetzt werden. Das zweite Stringeingang-Auswählgate und das dritte Stringeingang-Auswählgate können verwendet werden, wie in dem dargestellten Ausführungsbeispiel gezeigt. Alternativ können das erste Stringeingang-Auswählgate und das vierte Stringeingang-Auswählgate als Durchgangsverbindungen verwendet werden. Ferner können das erste Stringeingang-Auswählgate und das dritte Stringeingang-Auswählgate oder das zweite Stringeingang-Auswählgate und das vierte Stringeingang-Auswählgate verwendet werden, beispielsweise, wenn die erste Bitleitungs-Verbindungsstruktur 130a derart angeordnet ist und die zweite Verbindungsstruktur 130b die gleiche Durchgangsverbindungs-Anordnung aufweist. Weiterhin können das erste Stringeingang-Auswählgate und das zweite Stringeingang-Auswählgate oder das dritte Stringeingang-Auswählgate und das vierte Stringeingang-Auswählgate als Durchgangsverbindungen eingerichtet sein. Es ist lediglich erforderlich, dass das Stringeingang-Auswählgate und das Stringausgang-Auswählgate, das demselben Speicherzellenstring zugehörig ist (134a und 134b zugehörig zu dem zweiten Speicherzellenstring 100b) nicht beide als Durchgangsverbindungen eingerichtet sind, da dies ein Steuern des Aktivierens des Speicherzellenstrings verhindern würde.
  • 4 zeigt ein Verfahren zum Herstellen eines Speicherarrays mit einer Bitleitungs-Verbindungsstruktur gemäß einem Ausführungsbeispiel der Erfindung. Das Verfahren weist einen Prozess 410 auf zum Ausbilden eines ersten Speicherzellenstrings, eines zweiten Speicherzellenstrings, eines dritten Speicherzellenstrings und eines vierten Speicherzellenstrings, wobei jeder Speicherzellenstring eine Mehrzahl von seriell-gekoppelten Speicherzellen aufweist mit einer ersten Speicherzelle und einer letzten Speicherzelle. Der Prozess des Bildens der seriell-gekoppelten Speicherzellen hängt ab von dem Typ und der Struktur der Speicherzelle. In einem spezifischen Ausführungsbeispiel der Erfindung werden diese Prozesse implementiert im Rahmen des Herstellens von Flash-Typ-Speicherzellen, Ausführungsbeispiele hierfür werden im Folgenden näher erläutert. Die Speicherzellenstrings können ferner hergestellt werden in MRAM, PCM oder anderen Speicherzellen-Technologien.
  • Dann, in 420, wird eine erste Bitleitung ausgebildet, die eingerichtet ist oder betreibbar ist zum Bereitstellen einer Spannung an die Speicherzellen in jedem Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings. In alternativen Ausführungsbeispielen der Erfindung kann das Ausbilden der Bitleitung im Rahmen des Herstellens des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings durchgeführt werden. In diesem Fall wird Prozess 420 ausgelassen.
  • In 430 wird eine erste Bitleitungs-Verbindungsstruktur ausgebildet, wobei die Verbindungsstruktur eingerichtet ist oder betreibbar ist zum Bereitstellen einer elektrischen Verbindung zwischen der ersten Bitleitung und jedem Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings. In einem spezifischen Ausführungsbeispiel dieses Prozesses werden das erste Stringeingang-Auswählgate, das zweite Stringeingang-Auswählgate, das dritte Stringeingang-Auswählgate und das vierte Stringeingang-Auswählgate hergestellt, wobei jedes Stringeingang-Auswählgate zwischen die erste Bitleitung und einem jeweiligen Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings geschaltet wird. Ein beispielhafter Prozess für 430 weist ferner den Prozess des Einrichtens von zwei Stringeingang-Auswählgates des ersten Stringeingang-Auswählgates, des zweiten Stringeingang-Auswählgates, des dritten Stringeingang-Auswählgates und des vierten Stringeingang-Auswählgates als Schalter auf und das Einrichten der restlichen zwei Stringeingang-Auswählgates des ersten Stringeingang-Auswählgates, des zweiten Stringeingang Auswählgates, des dritten Stringeingang-Auswählgates und des vierten Stringeingang-Auswählgates als Durchgangsverbindung.
  • Jeder dieser Prozesse wird im Folgenden näher erläutert.
  • In einem spezifischen Ausführungsbeispiel der Erfindung wird der Prozess 410 des Ausbildens von mindestens dem ersten Speicherzellenstring, dem zweiten Speicherzellenstring, dem dritten Speicherzellenstring und dem vierten Speicherzellenstring derart durchgeführt, dass zwei der Speicherzellenstrings der Speicherzellenstrings (beispielsweise der erste Speicherzellenstring 100a und der dritte Speicherzellenstring 100c) im Wesentlichen entlang einer ersten longitudinalen Achse ausgerichtet werden und derart, dass zwei andere Speicherzellenstrings (beispielsweise der zweite Speicherzellenstring 100b und der vierte Speicherzellenstring 100d) ebenfalls im Wesentlichen entlang einer zweiten longitudinalen Achse ausgerichtet werden. Ferner wird die Operation 420 des Ausbildens einer Bitleitung durchgeführt derart, dass die Bitleitung zwischen der ersten longitudinalen Achse und der zweiten longitudinalen Achse ausgebildet wird. Diese Konfiguration ermöglicht es, dass die Bitleitung die Bitleitungs-Verbindungsstruktur kontaktiert, ohne dass sie interferiert mit oder stört die Steuerleitungen oder den aktiven Bereich, der entlang des Speicherzellenstrings angeordnet ist. In einem Ausführungsbeispiel der Erfindung sind die erste longitudinale Achse und die zweite longitudinale Achse im Wesentlichen parallel zueinander.
  • In einem weiteren spezifischen Ausführungsbeispiel der Erfindung weist die Operation des Herstellens des ersten Stringeingang-Auswählgates, des zweiten Stringeingang-Auswählgates, des dritten Stringeingang-Auswählgates und des vierten Stringeingang-Auswählgates auf das Herstellen von Feldeffekttransistoren für jedes der Stringeingang-Auswählgates. In diesem Ausführungsbeispiel der Erfindung weist jeder Auswählgate-Feldeffekttransistor einen jeweiligen ersten Anschluss (beispielsweise einen ersten Source/Drain-Anschluss) auf, der mit der ersten Bitleitung gekoppelt ist, einen jeweiligen zweiten Anschluss (beispielsweise einen zweiten Source/Drain-Anschluss), der mit einem jeweiligen Speicherzellenstrings des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings bzw. des vierten Speicherzellenstrings gekoppelt ist, sowie einen jeweiligen Gate-Anschluss, der eingerichtet bzw. betreibbar ist zum Steuern der Leitfähigkeit des Feldeffekttransistors zwischen dem ersten Anschluss und dem zweiten Anschluss. Nachfolgend werden die aktiven Bereiche zwischen dem ersten Anschluss und dem zweiten Anschluss von zwei Stringeingang-Auswählgates des ersten Stringeingang-Auswählgates, des zweiten Stringeingang-Auswählgates, des dritten Stringeingang-Auswählgates und des vierten Stringeingang-Auswählgates implantiert, so dass diese Transistoren leitfähig gemacht werden. Ein Ausführungsbeispiel dieses Prozesses wird im Folgenden näher beschrieben.
  • 5 beschreibt einen beispielhaften Prozess zum Herstellen des Speicherarrays gemäß der Erfindung in einer Gemeinsame-Sourceleitung-Konfiguration. Diese Operationen können enthalten sein in jedem der oben beschriebenen Prozesse 410–430 oder können in anderen Ausführungsformen der Erfindung separat durchgeführt werden.
  • In 510 wird eine erste gemeinsame Source/Drainleitung (beispielsweise 210a) ausgebildet, die gekoppelt wird mit jeder der letzten Speicherzellen Mn in dem ersten Speicherzellenstring und dem zweiten Speicherzellenstring (beispielsweise 100a und 100b).
  • In 520 wird eine zweite gemeinsame Source/Drainleitung ausgebildet, welche gekoppelt wird mit jeder der letzten Speicherzellen Mn in dem dritten Speicherzellenstring und dem vierten Speicherzellenstring, beispielsweise 100c und 100d.
  • In 530 werden die folgenden Strukturen ausgebildet:
  • (i) ein erstes Stringausgang-Auswählgate (beispielsweise 132b), welche zwischen die letzte Zelle in dem ersten Speicherzellenstring und die erste gemeinsame Source/Drainleitung geschaltet wird,
    • (ii) ein zweites Stringausgang-Auswählgate (beispielsweise 134b), das zwischen die letzte Speicherzelle in dem zweiten Speicherzellenstring und die erste gemeinsame Source/Drainleitung geschaltet wird,
    • (iii) ein drittes Stringausgang-Auswählgate (beispielsweise 136b), das zwischen die letzte Speicherzelle in dem dritten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung geschaltet wird, und
    • (iv) ein viertes Stringausgang-Auswählgate (beispielsweise 138b), das zwischen die letzte Speicherzelle in dem vierten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung geschaltet wird.
  • Die resultierende Struktur ist so, wie in 1 gezeigt.
  • 6 zeigt einen beispielhaften Prozess zum Herstellen des Speicherarrays gemäß einem Ausführungsbeispiel der Erfindung in einer Virtuelle-Masse-Konfiguration.
  • Diese Operationen können in jedem der zuvor beschriebenen Prozesse 410 bis 430 enthalten sein oder sie können in anderen Ausführungsformen der Erfindung als separate Operationen durchgeführt werden.
  • In 610 wird ein fünfter Speicherzellenstring (beispielsweise 100e) ausgebildet, wobei der fünfte Speicherzellenstring eine Mehrzahl von seriell-gekoppelten Speicherzellen aufweist mit einer ersten Speicherzelle und einer letzten Speicherzelle.
  • In 620 wird eine zweite Bitleitung (beispielsweise 120b) ausgebildet, die eingerichtet und betreibbar ist zum Bereitstellen einer Spannung für die Speicherzellen in jedem Speicherzellenstring des zweiten Speicherzellenstrings und des fünften Speicherzellenstrings.
  • In 630 wird eine zweite Bitleitungs-Verbindungsstruktur (beispielsweise 130b) ausgebildet, wobei die Bitleitungs-Verbindungsstruktur (beispielsweise 130b) eingerichtet ist und betreibbar ist zum Bereitstellen einer elektrischen Verbindung zwischen der zweiten Bitleitung (beispielsweise 120b) und dem zweiten Speicherzellenstring und dem fünften Speicherzellenstring (100b und 100e). In einem Ausführungsbeispiel dieses Prozesses werden ein zweites Stringausgang-Auswählgate (beispielsweise 134b) und ein fünftes Stringausgang-Auswählgate (beispielsweise 132f) hergestellt, wobei das zweite Stringausgang-Auswählgate (beispielsweise 134d) zwischen die zweite Bitleitung (beispielsweise 120b) und die letzte Speicherzelle in dem zweiten Speicherzellenstring (beispielsweise 100b) gekoppelt wird und das fünfte Stringausgang-Auswählgate (beispielsweise 132f) zwischen die zweite Bitleitung (beispielsweise 120b) und die letzte Speicherzelle in dem fünften Speicherzellenstring (beispielsweise 100e) gekoppelt wird. Prozess 630 kann weiterhin enthalten ein Konfigurieren eines Stringausgang-Auswählgates des zweiten Stringausgang-Auswählgates und des fünften Stringausgang-Auswählgates (beispielsweise 134b und 132f) derart, dass sie als Schalter eingerichtet sind und das andere Stringausgang-Auswählgate des zweiten Stringausgang-Auswählgates und des fünften Stringausgang-Auswählgates (beispielsweise 134b und 132f) derart, dass es als Durchgangsverbindung wirkt.
  • In einem weiteren Ausführungsbeispiel der Erfindung weist die Operation des Herstellens des ersten Stringeingang-Auswählgates, des zweiten Stringeingang-Auswählgates, des dritten Stringeingang-Auswählgates und des vierten Stringeingang-Auswählgates (beispielsweise 130a, 130b, 130c und 130d) auf ein Herstellen von Feldeffekttransistoren für jedes der Stringeingang-Auswählgates (beispielsweise 130a, 130b, 130c, 130d). In diesem Ausführungsbeispiel weist jeder Auswählgate-Feldeffekttransistor einen jeweiligen ersten Anschluss (beispielsweise einen ersten Source/Drain-Anschluss) auf, der mit der ersten Bitleitung (beispielsweise 120a) gekoppelt ist, einen jeweiligen zweiten Anschluss (beispielsweise einen zweiten Source/Drain-Anschluss), der mit einem jeweiligen Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings oder des vierten Speicherzellenstrings (beispielsweise 100a, 100b, 100c und 100d) und einen jeweiligen Gate-Anschluss, der eingerichtet ist und betreibbar ist zum Steuern der Leitfähigkeit der jeweiligen Speicherzelle zwischen dem jeweiligen ersten Anschluss und dem jeweiligen zweiten Anschluss. Anschließend wird der Gate-Anschluss von zwei Stringeingang-Auswählgates des ersten Stringeingang-Auswählgates, des zweiten Stringeingang-Auswählgates, des dritten Stringeingang-Auswählgates und des vierten Stringeingang-Auswählgates (beispielsweise 130a, 130b, 130c und 130d) implantiert, so dass diese Transistoren leitfähig werden.
  • Ein Beispiel für diesen Prozess wird im Folgenden näher erläutert.
  • In einem spezifischen Ausführungsbeispiel der Erfindung weist die zuvor beschriebene Operation des Herstellens des zweitens Stringausgang-Auswählgates und des fünften Stringausgang-Auswählgates (beispielsweise 134b und 132f) den Prozess des Herstellens von Feldeffekttransistoren für jedes Stringausgang-Auswählgate des zweiten Stringausgang-Auswählgates und des fünften Stringausgang-Auswählgates (beispielsweise 134b und 132f) auf, wobei jeder Feldeffekttransistor einen jeweiligen ersten Anschluss (beispielsweise einen ersten Source/Drain-Anschluss) aufweist, der mit der ersten Bitleitung gekoppelt ist, einen jeweiligen zweiten Anschluss (beispielsweise einen zweiten Source/Drain-Anschluss), der mit einem jeweiligen Speicherzellenstring des zweiten Speicherzellenstrings oder des fünften Speicherzellenstrings gekoppelt ist (beispielsweise 100b und 100e) und einen jeweiligen Gate-Anschluss, der eingerichtet ist und betreibbar ist zum Steuern der Leitfähigkeit des Feldeffekttransistors zwischen dem jeweiligen ersten Anschluss und dem jeweiligen zweiten Anschluss.
  • In einem Ausführungsbeispiel der Erfindung wird die Operation 610 des Ausbildens eines fünften Speicherzellenstrings durchgeführt derart, dass der fünfte Speicherzellenstring entlang einer dritten longitudinalen Achse verläuft (der erste Speicherzellenstring und der dritte Speicherzellenstring verlaufen im Wesentlichen ausgerichtet entlang einer ersten longitudinalen Achse und der zweite Speicherzellenstring und der vierte Speicherzellenstring verlaufen im Wesentlichen ausgerichtet entlang einer zweiten longitudinalen Achse). Ferner wird die Operation 620 des Ausbildens einer zweiten Bitleitung derart durchgeführt, dass die zweite Bitleitung zwischen der zweiten longitudinalen Achse und der dritten longitudinalen Achse ausgebildet wird. In einem Ausführungsbeispiel der Erfindung sind die erste longitudinale Achse, die zweite longitudinale Achse und die dritte longitudinale Achse im Wesentlichen parallel zueinander.
  • 7 zeigt eine Querschnittsansicht einer Transistoranordnung 700 mit einer Steuerleitung 710, die entlang dem Gate-Stapel einer jeden Speicherzelle innerhalb des dargestellten Speicherzellenstrings 730 angeordnet ist. Die Transistoranordnung 700 kann eine Mehrzahl von seriell-Source-zu-Drain-gekoppelten Speicherzellen 740 aufweisen, die in, auf oder über einem Träger 760 ausgebildet sind. Der Träger 760 kann ein Substrat sein wie beispielsweise ein Halbleitersubstrat. Das Halbleitersubstrat kann gebildet sein aus einem Silizium-Bulk-Substrat, obwohl in einer alternativen Ausführungsform der Erfindung das Halbleitersubstrat ein Silizium-auf-Isolator (SOI)-Substrat sein kann. Jedes andere geeignete Halbleitermaterial wie beispielsweise ein Verbundhalbleiter-Material (beispielsweise ein IV-IV-Verbundhalbleiter-Material (beispielsweise SiGe), ein III-V-Verbundhalbleiter-Material (beispielsweise GaAs), ein II-VI-Verbundhalbleiter-Material) kann in einer alternativen Ausführungsform der Erfindung eingesetzt werden. Jede der Speicherzellen 740 kann eine Ladungsspeicher-Speicherzelle sein wie beispielsweise eine Ladungsfänger-Speicherzelle (Charge Trapping-Speicherzelle) oder eine Floating-Gate-Speicherzelle. In dem Fall einer Floating-Gate-Speicherzelle 740 weist diese einen ersten Source/Drain-Bereich 746 und einen zweiten Source/Drain-Bereich 748 auf. Ein aktiver Bereich 750 ist vorgesehen zwischen dem ersten Source/Drain-Bereich 746 und dem zweiten Source/Drain-Bereich 748. Ferner ist eine Tunnel-Dielektrikumschicht 752, beispielsweise hergestellt aus einem Oxid wie beispielsweise Siliziumoxid, angeordnet auf oder über dem aktiven Bereich 750. In einem Ausführungsbeispiel der Erfindung ist ein Floating-Gate-Bereich 754 angeordnet auf oder über der Tunneloxidschicht 752, wobei der Floating-Gate-Bereich 754 hergestellt ist aus einem elektrisch leitfähigen Material wie beispielsweise Polysilizium. In einem Ausführungsbeispiel der Erfindung ist ein Steuergate-Dielektrikum-Bereich 744 angeordnet auf oder über dem Floating-Gate-Bereich 754, wobei der Steuergate-Dielektrikum-Bereich 744 aus einer dielektrischen Schicht hergestellt ist, beispielsweise hergestellt aus einem Oxid wie beispielsweise Siliziumoxid oder Aluminiumoxid. Ein Steuergate-Bereich ist auf oder über dem Steuergate-Dielektrikum-Bereich 744 angeordnet, wobei der Steuergate-Bereich hergestellt ist aus einem elektrisch leitfähigen Material wie beispielsweise Polysilizium und mit einer Wortleitung 742 verbunden ist. Im Betrieb kann ein Kanal in dem aktiven Bereich 750 ausgebildet werden, womit ein Stromfluss zwischen dem ersten Source/Drain-Bereich 746 und dem zweiten Source/Drain-Bereich 748 in Antwort auf das Anliegen einer geeigneten Gate-Spannung, Source-Spannung und Drain-Spannung und einer an die Steuerleitung 710 angelegten Spannung ermöglicht wird. Eine Spannungsdifferenz wird angelegt zwischen die Steuerleitung 710 und eine der Wortleitungen, beispielsweise 742, wobei die angelegte Spannungsdifferenz eine niedrige effektive Barrierendicke erzeugt innerhalb der Dielektrikumschicht 744 der Speicherzelle 740. Die Reduktion in der effektiven Barriere der dielektrischen Schicht 744 ermöglicht die Verwendung niedrigerer Programmier- und Lösch-Spannungen.
  • Ein Hindernis, das bei der Anwendung der Steuerleitung 710 zum Erniedrigen der Programmier- und Lösch-Spannung in Betracht zu ziehen ist, ist darin zu sehen, dass die Steuerleitung den Zugriff des NAND-Speicherzellenstrings auf eine Bitleitung behindern kann, die normalerweise positioniert ist an der Stelle, an der die Steuerleitung 710 implementiert ist. Die geringe Fläche der Bitleitungs-Verbindungsstruktur ermöglicht es, dass sie zwischen benachbarten Steuerleitungen positioniert wird, so dass eine schaltbare Verbindung zwischen einer gemeinsamen Bitleitung und zwei benachbarten NAND-Speicherzellenstrings bereitgestellt wird.
  • 8 zeigt eine Draufsicht auf einen Gemeinsame-Source-Speicherarray-Bereich gemäß 2 und gemäß einem Ausführungsbeispiel der Erfindung, wobei zuvor beschriebene Merkmale mit denselben Bezugszeichen versehen werden. Die Bitleitungs-Verbindungsstruktur 130a ist mit dem dritten Speicherzellenstring 100c und dem vierten Speicherzellenstring 100d gekoppelt. Auf den aktiven Bereichen des dritten Speicherzellenstrings 100c und des vierten Speicherzellenstrings 100d sind Steuerleitungen C/L 710 angeordnet, die im Wesentlichen den aktiven Bereichen der Speicherzellenstrings folgen, wie in 7 dargestellt. In dieser Ausführungsform stellen die Steuerleitungen 710 Kopplungen bereit zu den Wortleitungen innerhalb jeder der Speicherzellen, wobei die Spannungsdifferenz zwischen der Steuerleitung 710 und der Wortleitung innerhalb einer bestimmten Speicherzelle eine reduzierte effektive Barriere der dielektrischen Schicht der Speicherzelle zwischen dem Floating-Gate der Speicherzelle und der Wortleitung bereitstellt, so dass eine niedrigere Betriebs-Programmier- und -Löschspannung bereitgestellt werden. Die erste Bitleitungs-Verbindungsstruktur 130a weist Stringeingang-Auswählgates 132a, 134a, 136a, 138a und einen Kontakt 120a für die erste Bitleitung 120 (nicht dargestellt) auf, welche sich im Wesentlichen parallel (über, unter oder koplanar mit) dem dritten Speicherzellenstring 100c und dem vierten Speicherzellenstring 100d verläuft. Der dritte Speicherzellenstring 100c und der vierte Speicherzellenstring 100d sind mit Stringausgang-Auswählgates 136b und 138b gekoppelt, welche gekoppelt sind mit der zweiten gemeinsamen Source/Drainleitung 210b. Der erste Speicherzellenstring und der zweite Speicherzellenstring sind außerhalb der Figur über der ersten Bitleitungs-Verbindungsstruktur 130a angeordnet.
  • Stringeingang-Auswählgate-Steuersignale 132c, 134c, 136c und 138c werden bereitgestellt zum Steuern der Stringeingang-Auswählgates 132a, 134a, 136a und 138a und Stringausgang-Auswählgates-Steuersignale 136d und 138d stellen Steuersignale bereit für die Stringausgang-Auswählgates 136b und 138b und 136f und 138f. In einem Ausführungsbeispiel der Erfindung sind zwei Stringeingang-Auswählgates der Stringeingang-Auswählgates, beispielsweise das zweite Stringeingang-Auswählgate 134a und das dritte Stringeingang-Auswählgate 134a und 136a eingerichtet als Durchgangsverbindungen (entweder mittels Vorspannbedingungen oder mittels der entsprechenden physikalischen Struktur) und die verbleibenden zwei Stringeingang-Auswählgates, beispielsweise das erste Stringeingang-Auswählgate 132a und das vierte Stringeingang-Auswählgate 138a sind als Schalter eingerichtet. In einer Ausführungsform der Erfindung ist jedes der Stringeingang-Auswählgates 132a bis 138a ausgebildet als Feldeffekttransistoren, wobei zwei Stringeingang-Auswählgates implantiert sind derart, dass sie als Durchgangsverbindungen ausgestaltet sind. Ein Ausführungsbeispiel dieses Prozesses wird im Folgenden näher beschrieben. Die zweite Bitleitungs-Verbindungsstruktur 130b weist Stringeingang-Auswählgates 132e, 134e, 136e und 138e sowie einen Kontakt 120b für die zweite Bitleitung auf.
  • In einem spezifischen Ausführungsbeispiel der Erfindung sind die Stringeingang-Auswählgates 132e, 134e, 136e und 138e eingerichtet in der gleichen Weise wie die Stringeingang-Auswählgates der ersten Bitleitungs-Verbindungsstruktur 130a. In einer alternativen Ausführungsform der Erfindung kann das Verschaltungsschema unterschiedlich sein, beispielsweise kann die erste Bitleitungs-Verbindungsstruktur 130a das erste Stringeingang-Auswählgate und das vierte Stringeingang-Auswählgate als Durchgangsverbindungen einsetzen und die zweite Bitleitungs-Verbindungsstruktur 130b das zweite Stringeingang-Auswählgate und das dritte Stringeingang-Auswählgate als Durchgangsverbindungen.
  • In einem spezifischen Ausführungsbeispiel der Erfindung sind die aktiven Bereiche, die die Speicherzellenstrings 100c und 100d bilden, 50 nm breit und voneinander in einem Abstand von 50 nm angeordnet und voneinander getrennt. In einigen Ausführungsformen ist die Gatelänge der Auswählgates größer aufgrund ihrer höheren Betriebsspannung im Vergleich zu den Speicherzellen. Die Größe der Zellenfläche für jede der Auswählgates, den Bitleitungskontakt und den Sourceleitungskontakt kann in der Größenordnung von 4F2 liegen.
  • Querschnittsansichten AA und BB in dem Speicherarray-Bereich in verschiedenen Herstellungszuständen sind in den 8B bis 8H und den 8I bis 8K dargestellt und werden im Folgenden näher beschrieben.
  • Wie in 8A dargestellt, ist es gemäß einem Ausführungsbeispiel der Erfindung nicht erforderlich, dass die Auswähltransistoren einen isolierten Floating-Gate-Bereich aufweisen. Der Floating-Gate-Bereich und der Steuergate-Bereich können miteinander elektrisch verbunden sein.
  • Die 8B bis 8H zeigen Querschnittsansichten AA (wie in 8A angezeigt) des Gemeinsame-Source-Speicherarray-Bereichs in verschiedenen Herstellungszuständen gemäß einem Ausführungsbeispiel der Erfindung. Die Ansicht ist eine Querschnittsansicht in der Stromflussrichtung durch die Speicherzellen, wobei der Querschnitt genommen wurde durch die Steuerleitung C/L 710, die neben einer Bitleitung 120 ausgebildet ist, und es sind vier Auswählgates, beispielsweise Stringeingang-Auswählgates 132a, 134a, 136a und 138a gezeigt. 8B bis 8H zeigen Querschnittsansichten von vier Speicherzellen 132, 134, 136, 138 zum besseren Darstellen eines Ausführungsbeispiels der Erfindung, obwohl die Querschnittsansichten von nur zwei Speicherzellen in der Ansicht AA gezeigt würden, wie sie in 8A dargestellt ist. Die dargestellte Speicherzellen-Struktur ist eine Flash-Floating-Gate-Architektur, jedoch können Speicherzellen unterschiedlicher Technologien und/oder Architekturen stattdessen verwendet werden, wie oben beschrieben. In dem beschriebenen Ausführungsbeispiel weisen die vier Auswählgates, beispielsweise Stringeingang-Auswählgates 132a, 134a, 136a und 138a die gleiche Struktur auf wie die Speicherzellen in den Speicherzellenstrings 100a, 100b, 100d, obwohl die vier Auswählgates als Durchgangsverbindungen (beispielsweise als Normal-an-Feldeffekttransistor) oder als Schalter eingerichtet sind, wie oben beschrieben. Daher werden in den 8B bis 8H dieselben Bezugszeichen verwendet für die Elemente der vier Auswählgates, beispielsweise der Stringeingang-Auswählgates 132a, 134a, 136a und 138a, wie für die Transistoranordnung 700 in 7.
  • Zu Beginn werden die Gate-Stapel der Auswählgates 132a, 134a, 136a und 138a gleichzeitig mit den Gate-Stapeln der Speicherzellen ausgebildet. Während dieses Prozesses werden die aktiven Bereiche 750 der Auswählgates, welche als Durchgangsverbindungen ausgebildet werden sollen (beispielsweise 134a und 136a) in den Träger 760 implantiert mit einem Material, welches die aktiven Bereiche 750 im Wesentlichen leitfähig macht. Gemäß einem Ausführungsbeispiel der Erfindung wird Arsen als Implantier-Material verwendet, obwohl andere Materialien in alternativen Ausführungsformen der Erfindung verwendet werden können. Das Arsen-Implant wird durchgeführt zu Beginn des so genannten Schwellenspannungs-Implants (Vt-Implant) der aktiven Bereiche der auszubildenden Transistoren. In einer alternativen Ausführungsform der Erfindung kann ein Antimon-Implant verwendet werden anstelle des Arsen-Implants.
  • In einem Ausführungsbeispiel der Erfindung werden die Gate-Stapel ausgebildet mittels Abscheidens einer Tunnel-Dielektrikumschicht 752, beispielsweise hergestellt aus einem Oxid wie beispielsweise Siliziumoxid auf oder über zumindest einem Teil der, beispielsweise auf oder über der gesamten, Hauptprozessierungsoberfläche des Trägers 760. Dann wird eine elektrisch leitfähige Schicht, aus welcher der Floating-Gate-Bereich 754 ausgebildet wird, beispielsweise hergestellt aus Polysilizium, abgeschieden auf oder über zumindest einem Teil der, beispielsweise auf oder über der gesamten, Tunnel-Dielektrikumschicht 752. Dann wird eine zusätzliche Dielektrikumschicht, beispielsweise hergestellt aus einem Oxid wie beispielsweise Siliziumoxid oder Aluminiumoxid, aus welcher der Steuergate-Dielektrikum-Bereich 744 ausgebildet wird, abgeschieden auf oder über zumindest einem Teil der, beispielsweise auf oder über der gesamten, elektrisch leitfähigen Schicht. Dann wird eine zusätzliche elektrisch leitfähige Schicht, aus der die Steuergate-Bereiche 742 und die Wortleitungen ausgebildet werden, beispielsweise hergestellt aus Polysilizium, abgeschieden auf oder über zumindest einem Teil der, beispielsweise auf oder über der gesamten, zusätzlichen Dielektrikumschicht. Dann wird eine Siliziumoxidschicht 802 auf den Steuergate-Bereichen 742 abgeschieden. In einem nachfolgenden Prozess werden die Gate-Stapel ausgebildet mittels Strukturierens der elektrisch leitfähigen Schicht, der zusätzlichen Dielektrikumschicht und der zusätzlichen elektrisch leitfähigen Schicht. Dies wird durchgeführt unter Verwendung eines lithographischen Prozesses und eines entsprechenden Ätzprozesses. Dann wird Seitenwand-Siliziumoxid abgeschieden. Dann werden unter Verwendung eines anisotropen Ätzprozesses wie beispielsweise einem reaktiven Ionenätzen (RIE) Gate-Stapel-Seitenwandspacer ausgebildet mittels anisotropen Ätzens des Siliziumoxids zwischen den Gate-Stapeln. Auf diese Weise werden die Gate-Stapel vollständig in Oxid eingekapselt. Dann wird eine Nitridschicht (beispielsweise Siliziumnitrid) 804 auf der strukturierten eingekapselten Struktur des Gate-Stapels abgeschieden. Ferner wird eine Schicht 806 aus elektrisch leitfähigem Material (dotiert oder undotiert) wie beispielsweise Polysilizium auf der Nitridschicht 804 sowie in den Gräben zwischen den Gate-Stapeln abgeschieden. Die Schicht 806 aus elektrisch leitfähigem Material wird dann planarisiert, beispielsweise mittels eines chemisch mechanischen Polierverfahrens (chemical mechanical polishing, CMP) mit Stopp auf der oberen Oberfläche der Nitridschicht 804 über den Gate-Stapeln. 8B zeigt die resultierende Struktur 808.
  • Dann werden die Bitleitungs-Verbindungsstrukturen 130a bis 130d unter Verwendung eines lithographischen Prozesses ausgebildet, der im Folgenden näher erläutert wird. Eine Hartmaskenschicht, beispielsweise hergestellt aus Siliziumoxid oder Kohlenstoff, wird auf oder über der oberen Oberfläche der Struktur 808 aus 8B abgeschieden. Dann wird eine Photoresistschicht auf oder über der Hartmaskenschicht abgeschieden. Die Photoresistschicht wird belichtet und entwickelt, womit die Photoresistschicht strukturiert wird. Auf diese Weise werden Bereiche der Hartmaskenschicht freigelegt. Es ist zu bemerken, dass der Bereich der Hartmaskenschicht über dem Bereich der Schicht 806 aus elektrisch leitfähigem Material, der zwischen den Auswählgates 132a und 138a angeordnet ist, nicht freigelegt wird und somit auch nicht entfernt wird. Das Strukturieren der Photoresistschicht wird derart durchgeführt, dass die Bereiche der Hartmaskenschicht über dem Bereich der Photoresistschicht, die zwischen den anderen Auswählgates angeordnet sind (beispielsweise zwischen den Auswählgates 134a und 132a und zwischen den Auswählgates 138a und 136a) freigelegt werden. Dann werden die freigelegten Bereiche der Hartmaskenschicht geätzt, womit jene Bereiche der Schicht 806 aus elektrisch leitfähigem Material freigelegt werden, die zwischen den geätzten Bereichen der Hartmaske (beispielsweise zwischen den Auswählgates 134a und 132a) angeordnet sind. Dann werden die freigelegten Bereiche 806 aus elektrisch leitfähigem Material (beispielsweise hergestellt aus Polysilizum) entfernt, beispielsweise unter Verwendung eines Nassätzprozesses oder unter Verwendung eines Trockenätzprozesses. Dann werden nur die Bereiche der Schicht 806 aus elektrisch leitfähigem Material zwischen den Auswählgates 132a und 138a nicht entfernt. 8C zeigt die resultierende Struktur 810.
  • Dann wird eine Dielektrikumschicht 812, beispielsweise hergestellt aus einem Oxid, beispielsweise Siliziumoxid, auf oder über der Struktur 810 aus 8C abgeschieden. Die Dielektrikumschicht 812 wird teilweise beispielsweise unter Verwendung eines CMP-Prozesses mit Stopp auf der oberen Oberfläche der Nitridschicht 804 über den Gate-Stapeln entfernt. 8D zeigt die resultierende Struktur 814.
  • Dann werden die freigelegten verbleibenden Bereiche der Schicht 806 aus elektrisch leitfähigem Material zwischen den Auswählgates 132a und 138a, welche anschaulich als eine Opferschicht dienen (beispielsweise Opfer-Polysiliziumschicht) entfernt, beispielsweise unter Verwendung eines Nassätzprozesses oder eines Trockenätzprozesses, womit ein Graben 816 ausgebildet wird. Dann wird der Boden des Grabens 816, welcher gebildet wird von einem Teil der Tunnel-Dielektrikumschicht 752 und der Nitridschicht 804, entfernt mittels eines Spacerätzens, womit ein Verbindungs-Bereich 818 des Trägers 760 zwischen dem zweiten Source/Drain-Bereich 748 des Auswählgates 132a und dem ersten Source/Drain-Bereich 746 des Auswählgates 138a freigelegt wird. Zusätzlich wird Arsen oder ein anderes ähnliches Dotiermaterial in den Boden des Verbindungsbereichs 818 implantiert, so dass ein leitfähiger Übergang mit dem Source/Drain-Bereich des benachbarten Auswählgates (beispielsweise 132a und 138a) gekoppelt wird. Das Implantieren der Dotieratome wie beispielsweise Arsen wird durchgeführt mit einer Dotierkonzentration in einem Bereich von ungefähr 1019 cm cm–3. Die resultierende Struktur 820 ist in 8E dargestellt.
  • Dann wird Polysilizium 822 in dem Graben 816 abgeschieden, beispielsweise mittels eines dotierten in-situ-Abscheideverfahrens aus der Gasphase (chemical vapor deposition, CVD), und dann wird die Polysiliziumschicht 822 mittels CMP planarisiert, so dass die Polysiliziumschicht 822 eben ist mit der Nitridschicht 804 der Stapel-Strukturen. Die resultierende Struktur 824 ist in 8F dargestellt.
  • Dann wird die Dielektrikumschicht 812, beispielsweise hergestellt aus einem Oxid, beispielsweise Siliziumoxid, der Struktur 824 aus 8F mittels eines Nassätzprozesses entfernt. Ferner wird die Nitridschicht 804 mittels eines Nassätzprozesses entfernt bis auf die Bereiche, die sich zwischen der Polysiliziumschicht 822 und den Auswählgates 132a und 138a befinden. Die Nitridschicht und die Oxidschicht 812, die benachbart sind zu den Durchgangsverbindungs-Auswählgates (beispielsweise 134a und 136a) werden somit geätzt, womit ein Verbindungs-Pfosten 822 ausgebildet wird, an welchen die Bitleitung in der Ansicht BB kontaktiert wird, wie im Folgenden näher erläutert wird. Die resultierende Struktur 826 ist in 8G gezeigt.
  • Dann werden die Oxidschichten, d.h. die freigelegten Bereiche der Siliziumoxidschicht 802 und die freigelegten Bereiche der Tunnel-Dielektrikumschicht 752, entfernt mittels eines Nassätzprozesses, gefolgt von einem Oxidationsprozess des Gate-Stapels, womit eine „frische" qualitativ hochwertige Oxidschicht 828 ausgebildet wird, welche die Gate-Stapel einkapselt und die freigelegte Oberfläche des Trägers 760 und der Polysiliziumschicht 822 bedeckt. Die obere Oberfläche des Verbindungs-Pfostens 822 ist von der Steuerleitung C/L 710 mittels der Oxidschicht 828 isoliert. Die Steuerleitung C/L 710, welche den Gatebereich einer jeden Speicherzelle in dem NAND-Speicherzellenstring koppelt, wird abgeschieden, planarisiert, maskiert und geätzt, so dass die NAND-Speicherzellenstrings ausgebildet werden derart, dass sie mit den Auswählgates der Bitleitungs-Verbindungsstruktur 130 koppeln. Dann wird die Photoresistschicht, die für das vorangegangene Maskieren und Ätzen verwendet wurde, entfernt. Die resultierende Struktur 830 ist in 8H gezeigt.
  • 8I bis 8K zeigen Querschnittsansichten BB (wie in 8A gezeigt) des Gemeinsame-Source/Drain-Speicherarray-Bereichs in unterschiedlichen Herstellungszuständen gemäß einem Ausführungsbeispiel der Erfindung.
  • Wie in 8A gezeigt ist die Ansicht genommen entlang des Bitleitungskontakts 120a, welcher zwischen benachbarten Steuerleitungen 710 (und möglicherweise davon vertikal beabstandet) ausgebildet wird. 8I bis 8K zeigen Querschnittsansichten von vier Auswählgates 132a, 134a, 136a und 138a, um das Ausführungsbeispiel der Erfindung klarer zu erläutern, obwohl in Ansicht BB in 8A die Querschnittsansichten von nur zwei Auswählgates gezeigt sind. Die erläuterte Zellenstruktur ist eine Flash-Floating-Gate-Architektur, jedoch können Auswählgates aus unterschiedlichen Technologien und/oder Architekturen stattdessen verwendet werden, wie oben beschrieben wurde.
  • Der Prozess beginnt nach dem Herstellungszeitpunkt, wie er in 8H dargestellt ist und fährt fort mit dem Abscheiden der Oxidschicht 832, beispielsweise einer Siliziumoxidschicht, wobei dann die Oxidschicht 832 mittels eines CMP-Prozesses planarisiert wird. 8I zeigt die resultierende Struktur 834.
  • Nachfolgend wird die Oxidschicht 832 geätzt, so dass ein Graben gebildet wird, indem die Bitleitungs-Verbindungsstruktur 120a ausgebildet wird in Kontakt mit dem Verbindungs-Pfosten 822. In einer spezifischen Ausführungsform der Erfindung wird Wolfram als das Material zum Ausbilden des Bitleitungskontakts 120a verwendet, obwohl andere Materialien in alternativen Ausführungsformen der Erfindung verwendet werden können, beispielsweise dotiertes Polysilizium. Die resultierende Struktur 836 ist in 8J gezeigt.
  • Dann wird eine Bitleitung (beispielsweise 120) in Kontakt mit dem Bitleitungskontakt 120a ausgebildet, das Bitleitungsmetall wird strukturiert und geätzt zu seiner endgültigen Form. In einem Ausführungsbeispiel der Erfindung wird die Bitleitung 120 aus Aluminium gebildet, obwohl andere Materialien in anderen Ausführungsformen der Erfindung verwendet werden können. Die resultierende Struktur 138 ist in 8K gezeigt.
  • 9A zeigt eine Draufsicht auf einen Virtuelle-Masse-Speicherarray-Bereich gemäß 3 und gemäß einem Ausführungsbeispiel der Erfindung, wobei zuvor beschriebene Merkmale mit denselben Bezugszeichen versehen werden.
  • Über den aktiven Bereichen des dritten Speicherzellenstrings 100c und des vierten Speicherzellenstrings 100d sind Steuerleitungen C/L 710 angeordnet, welche im Wesentlichen den aktiven Bereichen der Speicherzellenstrings folgen, wie in 7 gezeigt. In diesem Ausführungsbeispiel der Erfindung stellen die Steuerleitungen 710 eine Kopplung zu den Wortleitungen innerhalb einer jeden Speicherzelle bereit, wobei die Spannungsdifferenzen zwischen der Steuerleitung 710 und der Wortleitung innerhalb einer bestimmten Speicherzelle eine reduzierte effektive Dicke für die Dielektrikumschicht der Speicherzelle zwischen dem Floating-Gate der Speicherzelle und der Wortleitung bereit, so dass eine niedrigere Betriebs-Programmier- und Lösch-Spannung ermöglicht ist. Die erste Bitleitungs-Verbindungsstruktur 130a weist Stringeingang-Auswählgates 132a, 134a, 136a und 138a sowie einen Kontakt 120a für die erste Bitleitung 120 (nicht gezeigt) auf, welche im Wesentlichen parallel (über, unter oder koplanar mit) dem dritten Speicherzellenstring 100c und dem vierten Speicherzellenstring 100d verläuft. Der dritte Speicherzellenstring 100c und der vierte Speicherzellenstring 100d sind mit den Stringausgang-Auswählgates 136b und 138b gekoppelt. Die dritte Verbindungsstruktur 130c ist dargestellt als eine Brücke zwischen dem vierten Speicherzellenstring 100d und dem sechsten Speicherzellenstring 100f, womit für jeden Speicherzellenstring (von der Bitleitung 120b) eine Bitleitungs-Spannung bereitgestellt wird an den Stringausgang-Auswählgates für den vierten Speicherzellenstring 100d und den sechsten Speicherzellenstring 100f, wenn diese aktiviert sind. Dieses Muster wird wiederholt, so dass ein Array von Speicherzellen ausgebildet wird, wie es hier dargestellt und beschrieben ist.
  • In einem Ausführungsbeispiel der Erfindung sind die aktiven Bereiche, welche die Speicherzellenstrings 100c, 100d, 100f und 100h bilden, 50 nm breit und voneinander in einem Abstand von 50 nm angeordnet und voneinander getrennt. Die Größe der Zellenfläche für die Auswählgates, den Bitleitungskontakt und den Sourceleitungskontakt kann bis zu 4F2 klein sein.
  • Querschnittsansichten AA und BB des Speicherarray-Bereichs in verschiedenen Herstellungszuständen sind in den 9B bis 9S und 9T bis 9V im Folgenden näher erläutert.
  • Die 9B bis 9S zeigen die Querschnittsansicht AA (wie in 9A gezeigt) des Virtuelle-Masse-Speicherarray-Bereichs in unterschiedlichen Herstellungszuständen gemäß einem Ausführungsbeispiel der Erfindung.
  • Wie in 9A gezeigt, ist die Ansicht genommen entlang der Steuerleitung 710, welche zwischen benachbarten Bitleitungskontakten ausgebildet ist (und möglicherweise davon vertikal verschoben). Die 9B bis 9H zeigen Querschnittsansichten der Speicherzellen des Speicherzellenstrings. Die 9B bis 9R zeigen Querschnittsansichten der Speicherzellen (9B bis 9H) und von vier Auswählgates 132a, 134a, 136a und 138a (9I bis 9R), so dass das Ausführungsbeispiel der Erfindung klarer erläutert wird, obwohl in Ansicht BB, wie in 9A angedeutet, die Querschnittsansichten von nur zwei Auswählgates gezeigt sind. Die beschriebene Zellenstruktur ist eine Flash-Recessed-Gate-Architektur. Wie oben beschrieben wurde, können Speicherzellen anderer Technologien und/oder Architekturen stattdessen verwendet werden.
  • Zu Beginn wird, nachdem die Shallow-Trench-Isolationen (STI) in dem Träger 760 ausgebildet worden sind, die Hartmaskenschicht, die zum Ausbilden der Shallow-Trench-Isolationen verwendet wurde, entfernt, beispielsweise mittels Nassätzens oder mittels Trockenätzens. Dann wird eine Oxidschicht 902, beispielsweise hergestellt aus Siliziumoxid, auf der oberen Oberfläche des Trägers 760 abgeschieden. Die resultierende Struktur 904 ist in 9B gezeigt.
  • Dann werden Gräben 906 für die Auswählgates 132a, 134a, 136a und 138a gebildet durch die Oxidschicht 902 hindurch, wobei die Gräben durch die Oxidschicht 902 hindurch in den Träger 760 hinein sich erstreckend ausgebildet werden. Die Gräben 906 weisen eine gekrümmte Boden-Oberfläche auf. Um die Gräben 906 auszubilden wird ein lithographischer Prozess durchgeführt mit einem Ausbilden einer Hartmaskenschicht auf oder über der oberen Oberfläche der Oxidschicht 902, einem Ausbilden einer Photoresistschicht auf oder über der Hartmaskenschicht, einem Belichten der Photoresistschicht mit Licht gemäß der Struktur der auszubildenden Speicherzellen (beispielsweise Speichertransistoren). Die Photoresistschicht wird dann strukturiert und die auf diese Weise freigelegten Bereiche der Hartmaskenschicht werden geätzt, womit Bereiche der oberen Oberfläche der Oxidschicht 902 freigelegt werden, in denen die Gräben ausgebildet werden sollen. Dann wird die Photoresistschicht entfernt (beispielsweise gestripped) und die Oxidschicht 902 und die Bereiche des Trägers 760 (beispielsweise hergestellt aus Silizium), geätzt unter Verwendung der Hartmaskenschicht als Ätzmaske. Die resultierende Struktur 908 ist in 9C gezeigt.
  • Dann werden die freigelegten Bereiche der Trägerabschnitte des Grabens 906 oxidiert, womit U-förmige Oxidschichten 910 an den Seitenwänden und dem Boden der Gräben 906 ausgebildet werden. Dann wird eine Nitridschicht abgeschieden, gefolgt von einem Oxidationsprozess, so dass eine Oxid-Nitrid-Oxid-Schicht 912 ausgebildet wird (im Folgenden auch bezeichnet als Nitrid/Oxid-Spacer 912) an den Seitenwänden der Gräben 906. Dann wird ein anisotroper Ätzprozess durchgeführt, beispielsweise mittels reaktiven Ionenätzens (RIE), womit Nitrid/Oxid-Spacer 912 an den Seitenwänden der Gräben 906 gebildet werden. Die resultierende Struktur 914 ist in 9D gezeigt.
  • Dann werden die Gräben 906 gefüllt und möglicherweise überfüllt mit elektrisch leitfähigem Material wie beispielsweise Polysilizium. Das überfüllende Material wird entfernt unter Verwendung von beispielsweise CMP. Anschließend wird das elektrisch leitfähige Material in den Gräben wieder teilweise entfernt unter Verwendung eines Vertiefungs-Ätzprozesses, womit eine elektrisch leitfähige Materialschicht 916 in dem unteren Bereich der Gräben 906 gebildet wird. Die resultierende Struktur 918 ist in 9E gezeigt.
  • In einem nachfolgenden Prozess wird gemäß einem Ausführungsbeispiel der Erfindung das Top-Oxid entfernt, beispielsweise mittels eines Nassätzprozesses. Dann werden die Nitrid/Oxid-Spacer 912 teilweise entfernt mittels beispielsweise eines Nassätzprozesses mit Stopp auf der Ebene der oberen Oberfläche der elektrisch leitfähigen Materialschicht 916. Dann wird die elektrisch leitfähige Materialschicht 916 in den Gräben vollständig entfernt. Auf diese Weise werden verkürzte Nitrid-Spacer 920 in den Gräben 906 ausgebildet, wobei die verkürzten Nitrid-Spacer 920 sich erstrecken bis zu der Höhe der entfernten elektrisch leitfähigen Materialschicht. Die resultierende Struktur 922 ist in 9F gezeigt.
  • Dann wird in einem Ausführungsbeispiel der Erfindung eine Top-Dielektrikumschicht abgeschieden (beispielsweise Aluminiumoxid, Al2O3). In einem Ausführungsbeispiel der Erfindung werden die Gräben 906 wieder gefüllt und möglicherweise überfüllt mit einem elektrisch leitfähigen Material wie beispielsweise Polysilizium. Ferner wird ein Vertiefungsätzen des elektrisch leitfähigen Materials durchgeführt derart, dass das elektrisch leitfähige Material in den Gräben 906 teilweise entfernt wird, womit eine zusätzliche elektrisch leitfähige Materialschicht 924 ausgebildet wird. Dann werden die verbleibenden Bereiche der Gräben 906 gefüllt und möglicherweise überfüllt mit Wolframsilizid. Das über die Gräben 906 überstehende Wolframsilizid wird entfernt, beispielsweise mittels CMP, womit Wolframsilizid-Schichten 926 in den Gräben 906 gebildet werden. Andere elektrisch leitfähige Materialien und andere Silizide können in alternativen Ausführungsformen der Erfindung verwendet werden. Die resultierende Struktur 928 ist in 9G gezeigt.
  • Dann wird die Oxidschicht 902 gemäß der gewünschten Struktur der auszubildenden Transistoren geätzt mit Stopp auf der oberen Oberfläche des Trägers 760. In einem nachfolgenden Prozess werden die freigelegten Bereiche des Trägers 760 mit n-Typ Dotieratomen implantiert (für n-Typ Speicherzellen) (n+-Implant) obwohl in einer alternativen Ausführungsform der Erfindung, in welcher die Speicherzellen als p-Typ Speicherzellen ausgebildet werden sollen, die freigelegten Bereiche des Trägers 760 mit p- Typ Dotieratomen implantiert werden (p+-Implant). Die Implantation wird durchgeführt unter Verwendung der verbleibenden Bereiche der Oxidschicht 902 als Implantationsmaske. Auf diese Weise werden Source/Drain-Bereiche 930 der Speicherzellen der Speicherzellenstrings ausgebildet. Die resultierende Struktur 932 ist in 9H gezeigt.
  • Bezug nehmend nun auf 9I werden zum Ausbilden der vier Auswählgates 132a, 134a, 136a und 138a, nachdem die Gräben in der gleichen Weise wie unter Bezugnahme auf 9C und 9D beschrieben, aufweisend ein Oxidieren der freiliegenden Bereiche des Siliziummaterials des Trägers 760 und des Ausbildens der Nitrid-Spacer 912, die Gräben 906 gefüllt und möglicherweise überfüllt mit elektrisch leitfähigem Material wie beispielsweise Polysilizium. Das überschüssige Polysilizium, anders ausgedrückt das überstehende Polysilizium wird mittels eines CMP-Prozesses entfernt. Dann wird ein Vertiefungs-Polysiliziumätzen durchgeführt, gefolgt von einem Ausbilden einer Vertiefungs-Gate-Struktur (Recessed-Gate-Struktur) unter Verwendung eines lithographischen Prozesses. Dann wird das verbleibende elektrisch leitfähige Material wie beispielsweise Polysilizium vollständig entfernt, beispielsweise geätzt. Dann wird das für das lithographische Ausbilden der Recessed-Gate-Struktur verwendete Photoresist entfernt (gestripped). Dann wird eine Top-Oxidschicht (beispielsweise aus Nitrid) geätzt, beispielsweise mittels Nassätzens. Die resultierende Struktur 934 ist in 9I gezeigt.
  • Ferner werden die Nitrid/Oxid-Spacer 912 entfernt, beispielsweise mittels Nassätzens. Die resultierende Struktur 936 ist in 9J gezeigt.
  • Dann wird ein lithographischer Prozess zum Ausbilden der Normal-ein-Auswählgates (beispielsweise 134a und 136a) durchgeführt (in anderen Worten werden die Durchgangsverbindungen ausgebildet), beispielsweise mittels Bedeckens der Gräben 906, die über denjenigen Auswählgates angeordnet sind, welche als Schalter ausgebildet werden sollen, mit Photoresist. Die freigelegten Bodenbereiche der Gräben 906 derjenigen auszubildenden Auswählgates, die als Durchgangsverbindungen ausgebildet werden sollen (beispielsweise 134a und 136a), werden einer Implantation von Dotieratomen wie beispielsweise Arsen unterzogen. Jedoch können andere Materialien in alternativen Ausführungsformen für das Implant verwendet werden. Somit werden implantierte Bereich 938 in den Bodenbereichen der Gräben 906 der als Durchgangsverbindungen auszubildenden Auswählgates (beispielsweise 134a und 136a) unterhalb der Boden-Oxidschicht 910 ausgebildet. Die resultierende Struktur 940 ist in 9K gezeigt.
  • Dann werden gemäß einem Ausführungsbeispiel der Erfindung die Gräben 906 erneut gefüllt und möglicherweise überfüllt mit einem elektrisch leitfähigen Material wie beispielsweise Polysilizium. Ferner wird ein Vertiefungsätzen des elektrisch leitfähigen Materials durchgeführt derart, dass das elektrisch leitfähige Material teilweise in den Gräben 906 entfernt wird, womit eine zusätzliche elektrisch leitfähige Materialschicht 944 ausgebildet wird. Dann werden die verbleibenden Bereiche der Gräben 906 gefüllt und möglicherweise überfüllt mit Wolframsilizid. Das über die Gräben überstehende Wolframsilizid wird entfernt, beispielsweise mittels CMP-Prozesses, womit Wolframsilizidschichten 946 in den Gräben 906 ausgebildet werden. Andere elektrisch leitfähige Materialien und andere Silizide können in alternativen Ausführungsformen der Erfindung verwendet werden. Die resultierende Struktur 948 ist in 9L gezeigt.
  • Dann wird die von der Oxidschicht 902 gebildete Hartmaske entfernt gemäß der gewünschten Struktur der auszubildenden Transistoren, mit Stopp auf der oberen Oberfläche des Trägers 760. In einem nachfolgenden Prozess werden die freigelegten Bereiche des Trägers 760 implantiert mit n-Typ Dotieratomen (für n-Typ Auswählgates) (n+-Implant) obwohl in einer alternativen Ausführungsform der Erfindung, in der die Auswählgates als p-Typ Auswählgates ausgebildet werden sollen, die freigelegten Bereiche des Trägers 760 mit p-Typ Dotieratomen implantiert werden (p+-Implant). Das Implantieren wird durchgeführt unter Verwendung der verbleibenden Bereiche der Oxidschicht 902 als Implantationsmaske. Auf diese Weise werden Source/Drain-Bereiche 950 der Auswählgates 132a, 134a, 136a und 138a gebildet. Die resultierende Struktur 952 ist in 9M dargestellt.
  • Dann wird eine Oxidschicht 954, beispielsweise hergestellt aus Siliziumoxid, auf oder über der Struktur 952 aus 9M abgeschieden. Ferner wird eine Nitridschicht 956, beispielsweise hergestellt aus Siliziumnitrid, auf oder über der Oxidschicht 954 abgeschieden. Die resultierende Struktur 958 ist in 9N gezeigt.
  • Ferner wird elektrisch leitfähiges Material wie beispielsweise Polysilizium auf oder über der Struktur 958 aus 9N abgeschieden. Das elektrisch leitfähige Material wird dann teilweise wieder entfernt, so dass die Struktur mittels CMP mit Stopp auf der oberen Oberfläche der Nitridschicht 956 planarisiert wird, womit eine elektrisch leitfähige Materialschicht 960 gebildet wird. Die resultierende Struktur 962 ist in 9O dargestellt.
  • Dann wird die Bitleitungs-Verbindungsstruktur ausgebildet unter Verwendung eines lithographischen Prozesses, welcher im Folgenden näher erläutert wird.
  • Eine Hartmaskenschicht, beispielsweise hergestellt aus Siliziumoxid oder Kohlenstoff, wird auf die obere Oberfläche der Struktur 962 aus 9O abgeschieden. Dann wird eine Photoresistschicht auf die Hartmaskenschicht abgeschieden. Die Photoresistschicht wird belichtet und entwickelt, womit die Photoresistschicht strukturiert wird. Auf diese Weise werden Bereiche der Hartmaskenschicht freigelegt. Es ist anzumerken, dass die Bereiche der Hartmaskenschicht über dem Abschnitt der Schicht 960 aus elektrisch leitfähigem Material, der angeordnet ist zwischen den Auswählgates 132a und 138a nicht freigelegt wird und somit nicht entfernt wird. Das Strukturieren der Photoresistschicht wird durchgeführt derart, dass die Bereiche der Hartmaskenschicht über dem Bereich der Schicht 960 aus elektrisch leitfähigem Material, die angeordnet sind zwischen den anderen Auswählgates (beispielsweise zwischen den Auswählgates 134a und 132a und zwischen den Auswählgates 138a und 136a) freigelegt werden. Dann werden die freigelegten Bereiche der Hartmaskenschicht geätzt, womit diejenigen Bereiche der Schicht 960 aus elektrisch leitfähigem Material freigelegt werden, die unterhalb der geätzten Bereiche der Hartmaske angeordnet sind. Dann werden die freigelegten Bereiche der Schicht 960 aus elektrisch leitfähigem Material (beispielsweise hergestellt aus Polysilizium) entfernt, beispielsweise unter Verwendung eines Nassätzprozesses. Somit werden nur die Bereiche der Schicht 960 aus elektrisch leitfähigem Material zwischen den Auswählgates 132a und 138a nicht entfernt. 9P zeigt die resultierende Struktur 964.
  • Dann wird eine Dielektrikumschicht 966, beispielsweise hergestellt aus einem Oxid, beispielsweise Siliziumoxid, auf oder über der Struktur 964 aus 9P abgeschieden. Die Dielektrikumschicht 966 wird teilweise entfernt beispielsweise unter Verwendung eines CMP-Prozesses mit Stopp auf der oberen Oberfläche der Nitridschicht 956 über dem Gate-Stapeln. 9Q zeigt die resultierende Struktur 968.
  • Dann werden die freigelegten verbleibenden Bereiche der Schicht 960 aus elektrisch leitfähigem Material zwischen den Auswählgates 132a und 138a, welche anschaulich als eine Opferschicht dient (beispielsweise Opfer-Polysilizium-Schicht) entfernt, beispielsweise unter Verwendung eines Nassätzprozesses oder eines Trockenätzprozesses, womit ein Graben 970 gebildet wird. dann wird der Boden des Grabens 970, welcher gebildet wird von einem Teil der Tunnel-Dielektrikumschicht 954 und der Nitridschicht 956 mittels eines Spacer-Ätzens entfernt, womit ein Verbindungsbereich 972 des Trägers 760 zwischen dem zweiten Source/Drain-Bereich 950 des Auswählgates 132a und der erste Source/Drain-Bereich 950 des Auswählgates 138a freigelegt wird. Zusätzlich wird Arsen oder ein anderes ähnliches Material in den Boden des Verbindungsbereichs 972 implantiert, so dass ein leitfähiger Bereich den Source/Drain-Bereich der benachbarten Auswählgates (beispielsweise 132a und 138a) koppelt. Das Implantieren der Dotieratome wie beispielsweise Arsen wird durchgeführt mit einer Dotierkonzentration in einem Bereich 1019 cm–3 bis 1020 cm–3. Die resultierende Struktur 974 ist in 9R gezeigt.
  • Dann wird Polysilizium 976 in dem Graben 970 abgeschieden, beispielsweise mittels eines dotierten in-situ-Abscheideverfahrens aus der Gasphase (chemical vapor deposition, CVD), wobei die Polysiliziumschicht 976 anschließend planarisiert wird mittels eines CMP-Prozesses auf eine Ebene mit der Nitridschicht 956 der Stapel-Strukturen. Die resultierende Struktur 978 ist in 9S gezeigt.
  • Die 9T bis 9V zeigen die Querschnittsansicht BB (wie in 9A gezeigt) des Gemeinsame-Source/Drain-Speicherarray-Bereichs in unterschiedlichen Herstellungszuständen gemäß einem Ausführungsbeispiel der Erfindung.
  • Wie in 9A dargestellt, ist die Ansicht genommen entlang des Bitleitungskontakts 120A, welcher zwischen benachbarten Steuerleitungen 710 ausgebildet ist (und möglicherweise davon vertikal verschoben). Die 9T bis 9V zeigen Querschnittsansichten von vier Auswählgates 132a, 134x, 136a und 138a, um das Ausführungsbeispiel der Erfindung deutlicher zu erläutern, obwohl in der Ansicht BB in 9A die Querschnittsansichten von nur zwei Auswählgates dargestellt sind. Die beschriebene Zellstruktur ist eine Flash-Floating-Gate-Architektur, jedoch können stattdessen, wie oben beschrieben, Auswählgates aus anderen Technologien und/oder mit anderen Architekturen verwendet werden.
  • Der Prozess beginnt in dem Herstellungszustand, wie er in 9S gezeigt ist und wird fortgeführt mit dem Abscheiden der Oxidschicht 980, beispielsweise einer Siliziumoxidschicht, wobei die Oxidschicht dann mittels eines CMP-Prozesses planarisiert wird. 9T zeigt die resultierende Struktur 982.
  • Anschließend wird die Oxidschicht 980 geätzt, so dass ein Graben gebildet wird, indem die Bitleitungs-Verbindungsstruktur 120a gebildet wird in Kontakt mit dem Verbindungs-Pfosten 976. In einem Ausführungsbeispiel der Erfindung wird Wolfram als das Material zum Ausbilden des Bitleitungskontakts 120a verwendet, obwohl andere Materialien in alternativen Ausführungsformen der Erfindung verwendet werden können. Die resultierende Struktur 984 ist in 9U gezeigt.
  • Dann wird eine Bitleitung (beispielsweise 120) ausgebildet in Kontakt mit dem Bitleitungskontakt 120a, das Bitleitungsmetall wird strukturiert und geätzt zu seiner endgültigen Form. In einem Ausführungsbeispiel der Erfindung wird die Bitleitung 120 aus Aluminium ausgebildet, obwohl andere Metalle in anderen Ausführungsformen der Erfindung verwendet werden können. Die resultierende Struktur 968 ist in 9V gezeigt.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird eine Bitleitungs-Verbindungsstruktur bereitgestellt, die eingerichtet ist und betreibbar ist zum Bereitstellen von Bitleitungsspannungen an jeden beliebigen Speicherzellenstring der Mehrzahl von Speicherzellenstrings. Ferner wird die Fläche der Bitleitungs-Verbindungsstruktur einzigartig klein und ihre Implementierung über einer kleineren Fläche der Speicherzelle ermöglicht eine erhöhte Speicherdichte der Speichereinrichtung.
  • In den Ausführungsbeispielen der Erfindung können die Hartmaskenschicht(en) hergestellt sein aus Siliziumoxid, Siliziumnitrid oder Kohlenstoff. Jedes andere geeignete Material kann in alternativen Ausführungsformen der Erfindung verwendet werden. Ferner kann in einer anderen alternativen Ausführungsform der Erfindung eine andere Maskenschicht, beispielsweise hergestellt aus Photoresistmaterial anstelle der Hartmaskenschicht(en) verwendet werden, wenn dies geeignet erscheint.
  • Wie für einen Fachmann ersichtlich können die beschriebenen Prozesse implementiert sein in Hardware, Software, Firmware oder einer Kombination dieser Implementierungen, wie gewünscht. Zusätzlich können einige oder alle der beschriebenen Prozesse implementiert werden als computerlesbarer Instruktionscode, der auf einem computerlesbaren Speichermedium gespeichert ist (entfernbare Platte, flüchtiger Speicher oder nicht-flüchtiger Speicher, eingebettete Prozessoren, etc.), wobei der Instruktionscode eingerichtet ist zum Programmieren eines Computers oder einer anderen programmierbaren Einrichtung zum Ausführen der gewünschten Funktionen.

Claims (31)

  1. Speicherarray, • mit einer Mehrzahl von Speicherzellenstrings mit einem ersten Speicherzellenstring, einem zweiten Speicherzellenstring, einem dritten Speicherzellenstring und einem vierten Speicherzellenstring, wobei jeder Speicherzellenstring eine Mehrzahl von seriell-gekoppelten Speicherzellen aufweist mit einer ersten Speicherzelle und einer letzten Speicherzelle; • mit einer ersten Bitleitung; und • mit einer ersten Verbindungsstruktur, die mit der ersten Bitleitung und mit jedem Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings gekoppelt ist, wobei die erste Verbindungsstruktur ein zugehöriges erstes Stringeingang-Auswählgate, ein zweites Stringeingang-Auswählgate, ein drittes Stringeingang-Auswählgate und ein viertes Stringeingang-Auswählgate aufweist, wobei jedes Stringeingang-Auswählgate einen ersten Anschluss aufweist, der mit der ersten Bitleitung gekoppelt ist, und einen zweiten Anschluss, der mit einem jeweiligen Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings oder des vierten Speicherzellenstrings gekoppelt ist.
  2. Speicherarray gemäß Anspruch 1, wobei zwei Stringeingang-Auswählgates der vier Stringeingang-Auswählgates eine Durchgangsverbindung aufweisen und die anderen zwei Stringeingang-Auswählgates der vier Stringeingang-Auswählgates einen Schalter aufweisen.
  3. Speicherarray gemäß Anspruch 1 oder 2, • wobei das erste Stringeingang-Auswählgate zwischen die erste Bitleitung und die erste Speicherzelle in dem ersten Speicherzellenstring geschaltet ist; • wobei das zweite Stringeingang-Auswählgate zwischen die erste Bitleitung und die erste Speicherzelle in dem zweiten Speicherzellenstring geschaltet ist; • wobei das dritte Stringeingang-Auswählgate zwischen die erste Bitleitung und die erste Speicherzelle in dem dritten Speicherzellenstring geschaltet ist; und • wobei das vierte Stringeingang-Auswählgate zwischen die erste Bitleitung und die erste Speicherzelle in dem vierten Speicherzellenstring gekoppelt ist.
  4. Speicherarray gemäß Anspruch 3, wobei entweder (i) das zweite Stringeingang-Auswählgate und das dritte Stringeingang-Auswählgate eine Durchgangsverbindung aufweisen und das erste Stringeingang-Auswählgate und das vierte Stringeingang-Auswählgate einen Schalter aufweisen, oder (ii) das zweite Stringeingang-Auswählgate und das dritte Stringeingang-Auswählgate einen Schalter aufweisen und das erste Stringeingang-Auswählgate und das vierte Stringeingang-Auswählgate eine Durchgangsverbindung aufweisen.
  5. Speicherarray gemäß einem der Ansprüche 1 bis 4, • wobei der erste Speicherzellenstring und der dritte Speicherzellenstring von seriell-gekoppelten Speicherzellen im Wesentlichen ausgerichtet sind entlang einer ersten longitudinalen Achse, • wobei der zweite Speicherzellenstring und der vierte Speicherzellenstring im Wesentlichen ausgerichtet sind entlang einer zweiten longitudinalen Achse; und • wobei die erste Bitleitung zwischen der ersten longitudinalen Achse und der zweiten longitudinalen Achse angeordnet ist.
  6. Speicherarray gemäß einem der Ansprüche 1 bis 5, wobei die in den Speicherzellenstrings von seriellgekoppelten Speicherzellen enthaltenen Speicherzellen nicht-flüchtige Speicherzellen aufweisen.
  7. Speicherarray gemäß einem der Ansprüche 1 bis 6, • wobei die letzte Speicherzelle in dem ersten Speicherzellenstring und die letzte Speicherzelle in dem zweiten Speicherzellenstring gekoppelt sind mit einer ersten gemeinsamen Source/Drainleitung; und • wobei die letzte Speicherzelle in dem dritten Speicherzellenstring und die letzte Speicherzelle in dem vierten Speicherzellenstring gekoppelt sind mit einer zweiten gemeinsamen Source/Drainleitung.
  8. Speicherarray gemäß Anspruch 7, • wobei ein erstes Stringausgang-Auswählgate zwischen die letzte Speicherzelle in dem ersten Speicherzellenstring und die erste gemeinsame Source/Drainleitung geschaltet ist; • wobei ein zweites Stringausgang-Auswählgate zwischen die letzte Speicherzelle in dem zweiten Speicherzellenstring und die erste gemeinsame Source/Drainleitung geschaltet ist; • wobei ein drittes Stringausgang-Auswählgate zwischen die letzte Speicherzelle in dem dritten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung gekoppelt ist; und • wobei ein viertes Stringausgang-Auswählgate zwischen die letzte Speicherzelle in dem vierten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung geschaltet ist.
  9. Speicherarray gemäß Anspruch 8, • mit einem fünften Speicherzellenstring, der seriellgekoppelte Speicherzellen aufweist mit einer ersten Speicherzelle und einer letzten Speicherzelle; • mit einem sechsten Speicherzellenstring, der seriellgekoppelte Speicherzellen aufweist mit einer ersten Speicherzelle und einer letzten Speicherzelle; • mit einer zweiten Bitleitung; und • mit einer zweiten Verbindungsstruktur, die mit der zweiten Bitleitung und mit dem fünften Speicherzellenstring und mit dem sechsten Speicherzellenstring gekoppelt ist, wobei die zweite Verbindungsstruktur ein fünftes Stringeingang-Auswählgate aufweist, das zwischen die zweite Bitleitung und den fünften Speicherzellenstring geschaltet ist und ein sechstes Stringeingang-Auswählgate aufweist, das zwischen die zweite Bitleitung und den sechsten Speicherzellenstring geschaltet ist.
  10. Speicherarray gemäß Anspruch 9, wobei das fünfte Stringeingang-Auswählgate oder das sechste Stringeingang-Auswählgate eine Durchgangsverbindung aufweist und das andere Stringeingang-Auswählgate des fünften Stringeingang-Auswählgates oder des sechsten Stringeingang-Auswählgates einen Schalter aufweist.
  11. Speicherarray gemäß Anspruch 7, wobei die in den Speicherzellenstrings enthaltenen Speicherzellen nicht-flüchtige Speicherzellen aufweisen.
  12. Speicherarray gemäß einem der Ansprüche 7 bis 11, wobei die letzte Speicherzelle in dem fünften Speicherzellenstring gekoppelt ist mit der ersten gemeinsamen Source/Drainleitung und wobei die letzte Speicherzelle in dem sechsten Speicherzellenstring gekoppelt ist mit der zweiten gemeinsamen Source/Drainleitung.
  13. Speicherarray gemäß Anspruch 12, • mit einem fünften Stringausgang-Auswählgate, das zwischen die letzte Speicherzelle in dem fünften Speicherzellenstring und die erste gemeinsame Source/Drainleitung geschaltet ist; und • mit einem sechsten Stringausgang-Auswählgate, das zwischen die letzte Speicherzelle in dem sechsten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung geschaltet ist.
  14. Speicherarray gemäß einem der Ansprüche 1 bis 13, • mit einem fünften Speicherzellenstring, der eine Mehrzahl von seriell-gekoppelten Speicherzellen aufweist mit einer ersten Speicherzelle und einer letzten Speicherzelle; • mit einer zweiten Bitleitung; und • mit einer zweiten Verbindungsstruktur, die mit der zweiten Bitleitung und mit dem zweiten Speicherzellenstring und mit dem fünften Speicherzellenstring gekoppelt ist, wobei die zweite Verbindungsstruktur ein zweites Stringausgang-Auswählgate aufweist, das zwischen den zweiten Speicherzellenstring und die zweite Bitleitung geschaltet ist, und ein fünftes Stringausgang-Auswählgate, das zwischen den fünften Speicherzellenstring und die zweite Bitleitung geschaltet ist.
  15. Speicherarray gemäß Anspruch 14, • mit einem sechsten Speicherzellenstring mit einer Mehrzahl von seriell-gekoppelten Speicherzellen mit einer ersten Speicherzelle und einer letzten Speicherzelle; und • mit einer dritten Verbindungsstruktur, die mit der zweiten Bitleitung und mit dem vierten Speicherzellenstring und mit dem sechsten Speicherzellenstring gekoppelt ist, wobei die dritte Verbindungsstruktur aufweist ein viertes Stringausgang-Auswählgate, das zwischen den vierten Speicherzellenstring und die zweite Bitleitung geschaltet ist, und ein sechstes Stringausgang-Auswählgate, das zwischen den sechsten Speicherzellenstring und die zweite Bitleitung geschaltet ist.
  16. Speicherarray gemäß Anspruch 15, wobei das vierte Stringausgang-Auswählgate oder das sechste Stringausgang-Auswählgate eine Durchgangsverbindung aufweist und das andere Stringausgang-Auswählgate des vierten Stringausgang-Auswählgates oder des sechsten Stringausgang-Auswählgates einen Schalter aufweist.
  17. Speicherarray gemäß Anspruch 15 oder 16, wobei die in den Speicherzellenstrings enthaltenen Speicherzellen nicht-flüchtige Speicherzellen aufweisen.
  18. Speicherarray gemäß einem der Ansprüche 15 bis 17, • mit einer dritten Bitleitung; und • mit einer vierten Verbindungsstruktur, die mit der dritten Bitleitung und mit dem fünften Speicherzellenstring und mit dem sechsten Speicherzellenstring gekoppelt ist, wobei die vierte Verbindungsstruktur ein fünftes Stringeingang-Auswählgate aufweist, das zwischen den fünften Speicherzellenstring und die dritte Bitleitung geschaltet ist, sowie ein sechstes Stringeingang-Auswählgate, das zwischen den sechsten Speicherzellenstring und die dritte Bitleitung geschaltet ist.
  19. Speicherarray gemäß Anspruch 18, wobei das fünfte Stringeingang-Auswählgate oder das sechste Stringeingang-Auswählgate eine Durchgangsverbindung aufweist und wobei das andere Stringeingang-Auswählgate des fünften Stringeingang-Auswählgates oder des sechsten Stringeingang-Auswählgates einen Schalter aufweist.
  20. Speicherarray gemäß Anspruch 19, wobei die in den Speicherzellenstrings enthaltenen Speicherzellen nicht-flüchtige Speicherzellen aufweisen.
  21. Verfahren zum Herstellen eines Speicherarrays, • bei dem ein erster Speicherzellenstring, ein zweiter Speicherzellenstring, ein dritter Speicherzellenstring und ein vierter Speicherzellenstring ausgebildet werden, wobei jeder Speicherzellenstring eine Mehrzahl von seriell-gekoppelten Speicherzellen aufweist mit einer ersten Speicherzelle und einer letzten Speicherzelle; • bei dem eine erste Bitleitung gebildet wird, die eingerichtet ist zum Bereitstellen einer Spannung für die Speicherzellen in dem ersten Speicherzellenstring, in dem zweiten Speicherzellenstring, in dem dritten Speicherzellenstring und in dem vierten Speicherzellenstring; und • bei dem eine vierte Verbindungsstruktur gebildet wird, die eingerichtet ist zum Bereitstellen einer elektrischen Verbindung zwischen der ersten Bitleitung und jedem Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings, aufweisend ein Herstellen eines ersten Stringeingang-Auswählgates, eines zweiten Stringeingang-Auswählgates, eines dritten Stringeingang-Auswählgates sowie eines vierten Stringeingang-Auswählgates, wobei jedes Stringeingang- Auswählgate der jeweiligen Stringeingang-Auswählgates zwischen die erste Bitleitung und einen zugehörigen Speicherzellenstring des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings geschaltet ist.
  22. Verfahren gemäß Anspruch 21, wobei bei dem Ausbilden der ersten Verbindungsstruktur zwei Stringeingang-Auswählgates eingerichtet werden als Schalter und die anderen zwei der Stringeingang-Auswählgates eingerichtet werden als Durchgangsverbindungen.
  23. Verfahren gemäß Anspruch 21 oder 22, • wobei der erste Speicherzellenstring und der dritte Speicherzellenstring derart gebildet werden, dass sie im Wesentlichen entlang einer ersten longitudinalen Achse ausgerichtet werden, • wobei der zweite Speicherzellenstring und der vierte Speicherzellenstring derart gebildet werden, dass sie im Wesentlichen entlang einer zweiten longitudinalen Achse ausgerichtet werden; und • wobei die erste Bitleitung gebildet wird zwischen der ersten longitudinalen Achse und der zweiten longitudinalen Achse.
  24. Verfahren gemäß einem der Ansprüche 21 bis 23, • wobei das Herstellen der Stringeingang-Auswählgates aufweist ein Herstellen von Feldeffekttransistoren, wobei jeder Feldeffekttransistor einen jeweiligen ersten Anschluss aufweist, der mit der ersten Bitleitung gekoppelt ist, einen jeweiligen zweiten Anschluss, der mit einem zugehörigen Speicherzellenstring gekoppelt ist und einen jeweiligen Gate-Anschluss, der eingerichtet ist zum Steuern der Leitfähigkeit des Feldeffekttransistors zwischen dem jeweiligen ersten Anschluss und dem jeweiligen zweiten Anschluss; und • wobei das Herstellen von zwei Stringeingang-Auswählgates der Stringeingang-Auswählgates aufweist ein Implantieren eines aktiven Bereichs zwischen dem jeweiligen ersten Anschluss und dem jeweiligen zweiten Anschluss von zwei der Feldeffekttransistoren derart, dass die aktiven Bereiche leitfähig werden.
  25. Verfahren gemäß einem der Ansprüche 21 bis 24, wobei die in den Speicherzellenstrings enthaltenen Speicherzellen nicht-flüchtige Speicherzellen aufweisen.
  26. Verfahren gemäß einem der Ansprüche 21 bis 25, • wobei eine erste gemeinsame Source/Drainleitung gebildet wird, gekoppelt mit der letzten Speicherzelle des ersten Speicherzellenstrings und der letzten Speicherzelle des zweiten Speicherzellenstrings; und • wobei eine zweite gemeinsame Source/Drainleitung gebildet wird, gekoppelt mit der letzten Speicherzelle in dem dritten Speicherzellenstring und mit der letzten Speicherzelle in dem vierten Speicherzellenstring.
  27. Verfahren gemäß Anspruch 26, • wobei ein erstes Stringausgang-Auswählgate gebildet wird, geschaltet zwischen die letzte Speicherzelle in dem ersten Speicherzellenstring und die erste gemeinsame Source/Drainleitung; • wobei ein zweites Stringausgang-Auswählgate gebildet wird, geschaltet zwischen die letzte Speicherzelle in dem zweiten Speicherzellenstring und die erste gemeinsame Source/Drainleitung; • wobei ein drittes Stringausgang-Auswählgate gebildet wird, geschaltet zwischen die letzte Speicherzelle in dem dritten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung; und • wobei ein viertes Stringausgang-Auswählgate gebildet wird, geschaltet zwischen die letzte Speicherzelle in dem vierten Speicherzellenstring und die zweite gemeinsame Source/Drainleitung.
  28. Verfahren gemäß einem der Ansprüche 21 bis 27, • wobei ein fünfter Speicherzellenstring gebildet wird mit einer Mehrzahl von seriell-gekoppelten Speicherzellen mit einer ersten Speicherzelle und einer letzten Speicherzelle; • wobei eine zweite Bitleitung gebildet wird, die eingerichtet ist zum Bereitstellen einer Spannung für die Speicherzellen in dem zweiten Speicherzellenstring und in dem fünften Speicherzellenstring; und • wobei eine zweite Verbindungsstruktur gebildet wird, die eingerichtet ist zum Bereitstellen einer elektrischen Verbindung zwischen der zweiten Bitleitung und einer jeden des ersten Speicherzellenstrings, des zweiten Speicherzellenstrings, des dritten Speicherzellenstrings und des vierten Speicherzellenstrings, wobei das Bilden der zweiten Verbindungsstruktur aufweist: • Herstellen eines zweiten Stringausgang-Auswählgates, geschaltet zwischen die zweite Bitleitung und die letzte Speicherzelle in dem zweiten Speicherzellenstring; und • Herstellen eines fünften Stringausgang-Auswählgates, geschaltet zwischen die zweite Bitleitung und die letzte Speicherzelle in dem fünften Speicherzellenstring; und • wobei das zweite Stringausgang-Auswählgate oder das fünfte Stringausgang-Auswählgate hergestellt wird als Schalter und das andere des zweiten Stringausgang-Auswählgates oder des fünften Stringausgang-Auswählgates hergestellt wird als Durchgangsverbindung.
  29. Verfahren gemäß Anspruch 28, • wobei der erste Speicherzellenstring und der dritte Speicherzellenstring derart gebildet werden, dass sie im Wesentlichen entlang einer ersten longitudinalen Achse ausgerichtet werden; • wobei der zweite Speicherzellenstring und der vierte Speicherzellenstring derart gebildet werden, dass sie im Wesentlichen entlang einer zweiten longitudinalen Achse ausgerichtet werden; und • wobei der fünfte Speicherzellenstring derart gebildet wird, dass er im Wesentlichen entlang einer dritten longitudinalen Achse ausgerichtet wird; und • wobei die erste Bitleitung zwischen der ersten longitudinalen Achse und der zweiten longitudinalen Achse gebildet wird; und • wobei die zweite Bitleitung zwischen der zweiten longitudinalen Achse und der dritten longitudinalen Achse gebildet wird.
  30. Verfahren gemäß Anspruch 28 oder 29, wobei das Herstellen des zweiten Stringausgang-Auswählgates und des fünften Stringausgang-Auswählgates aufweist ein Herstellen von Feldeffekttransistoren, wobei jeder Feldeffekttransistor einen jeweiligen ersten Anschluss aufweist, der mit der ersten Bitleitung gekoppelt ist, einen jeweiligen zweiten Anschluss, der mit dem fünften Speicherzellenstring oder mit dem sechsten Speicherzellenstring gekoppelt ist, und einen Gate-Anschluss, der eingerichtet ist zum Steuern der Leitfähigkeit des Feldeffekttransistors zwischen dem jeweiligen ersten Anschluss und dem jeweiligen zweiten Anschluss.
  31. Verfahren gemäß einem der Ansprüche 21 bis 30, wobei die in den Speicherzellenstrings enthaltenen Speicherzellen nicht-flüchtige Speicherzellen aufweisen.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4817617B2 (ja) * 2004-06-14 2011-11-16 株式会社東芝 不揮発性半導体記憶装置
US7879718B2 (en) * 2006-12-27 2011-02-01 Spansion Llc Local interconnect having increased misalignment tolerance
KR100932369B1 (ko) * 2007-06-28 2009-12-16 주식회사 하이닉스반도체 불휘발성 메모리 장치
US8107276B2 (en) * 2009-12-04 2012-01-31 International Business Machines Corporation Resistive memory devices having a not-and (NAND) structure
US20130105881A1 (en) * 2011-10-28 2013-05-02 James K. Kai Self-Aligned Planar Flash Memory And Methods Of Fabrication
US9287167B2 (en) * 2012-10-05 2016-03-15 Samsung Electronics Co., Ltd. Vertical type memory device
US9129861B2 (en) 2012-10-05 2015-09-08 Samsung Electronics Co., Ltd. Memory device
CN108417560B (zh) * 2012-10-05 2021-11-09 三星电子株式会社 半导体器件及其制造方法
KR102031187B1 (ko) 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
US20150137237A1 (en) * 2013-11-21 2015-05-21 Globalfoundries Inc. Undoped epitaxial layer for junction isolation in a fin field effect transistor (finfet) device
US8953380B1 (en) * 2013-12-02 2015-02-10 Cypress Semiconductor Corporation Systems, methods, and apparatus for memory cells with common source lines
US9324724B1 (en) * 2015-09-21 2016-04-26 United Microelectronics Corporation Method of fabricating a memory structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528537A (en) * 1993-03-31 1996-06-18 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memories with a cell structure suitable for a high speed operation and a low power supply voltage
US5698879A (en) * 1994-08-19 1997-12-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US6046938A (en) * 1998-07-15 2000-04-04 United Semiconductor Corp. Structure of a flash memory
EP0991124A2 (de) * 1998-09-30 2000-04-05 Siemens Aktiengesellschaft DRAM-Speichermatrix mit vier Zellen pro Bitleitungskontakt

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528537A (en) * 1993-03-31 1996-06-18 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memories with a cell structure suitable for a high speed operation and a low power supply voltage
US5698879A (en) * 1994-08-19 1997-12-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US6046938A (en) * 1998-07-15 2000-04-04 United Semiconductor Corp. Structure of a flash memory
EP0991124A2 (de) * 1998-09-30 2000-04-05 Siemens Aktiengesellschaft DRAM-Speichermatrix mit vier Zellen pro Bitleitungskontakt

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