DE102005045371B4

DE102005045371B4 - Halbleiterspeicher, die Herstellung davon und Verfahren zum Betreiben des Halbleiterspeichers

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Publication number: DE102005045371B4
Application number: DE102005045371A
Authority: DE
Inventors: Franz Dr. Hofmann; Michael Dr. Specht; Wolfgang Dr. Rösner
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-07-29
Filing date: 2005-09-22
Publication date: 2010-04-15
Anticipated expiration: 2025-09-23
Also published as: US20070023808A1; DE102005045371A1; US7528425B2; CN1905197A

Abstract

Halbleiterspeicher, der eine Vielzahl von Speicherzellen (21-1, 21-2) aufweist, wobei der Halbleiterspeicher ein Substrat (1), mindestens eine Wortleitung (5-1) und eine erste (15-1) und eine zweite Leitung (16-1) aufweist, wobei jede Speicherzelle der Vielzahl von Speicherzellen (21-1) umfasst:
einen ersten Dotierungsbereich (6), der in dem Substrat (1) angeordnet ist;
einen zweiten Dotierungsbereich (7), der in dem Substrat (1) angeordnet ist;
einen Kanalbereich (22), der in dem Substrat (1) zwischen dem ersten Dotierungsbereich (6) und dem zweiten Dotierungsbereich (7) angeordnet ist;
einen ladungsträgerspeichernden Schichtstapel (2), der auf dem Substrat (1) angeordnet ist, wobei der ladungsträgerspeichernde Schichtstapel (2) den Kanalbereich (22), einen Abschnitt des ersten Dotierungsbereichs (6) und einen Abschnitt des zweiten Dotierungsbereichs (7) bedeckt;
eine strukturierte, leitfähige Schicht (3), die auf dem ladungsträgerspeichernden Schichtstapel (2) angeordnet ist, wobei die leitfähige Schicht (3) elektrisch schwebend ist;
eine dielektrische Schicht (4), die auf einer oberen Oberfläche der...

Description

Die vorliegende Erfindung betrifft im Allgemeinen Halbleiterspeicher-Vorrichtungen und insbesondere Flash-Speicher, gemäß der Oberbegriffe der Ansprüche 1 und 49. Derartige Halbleiterspeicher, sowie Verfahren zum Betreiben von Halbleiterspeichern sind bekannt aus US 5 739 569 A . Auch die US 6 872 614 B2 , sowie US 6 903 407 B1 und US 2004/0233724 A1 , zeigen Halbleiterspeicher, sowie Verfahren zum Betreiben von Halbleiterspeichern.
Auf dem Gebiet der hochdichten, nichtflüchtigen Datenspeicherung ist die NAND-Array-Architektur, die auf der Floating Gate Technologie basiert, ein wichtiger Faktor, insbesondere aufgrund der Einfachheit des Herstellungsprozesses, der geringen Kosten pro Bit, speziell bei Anwendung von mehrstufigen Speichertechniken und einer guten Skalierbarkeit des Prozesses für Vorrichtungen, die eine kleinste Strukturgröße (minimal feature size) F von über 50 nm aufweisen. Jedoch sind bei Vorrichtungen, die eine kleinste Strukturgröße F von unter 50 nm aufweisen, aufgrund der zunehmenden Interaktion zwischen den Floating Gates der benachbarten Speicherzellen, der herabgesetzten Steuerbarkeit des Gates des Floating-Gate-Transistors, des Durchgreifens während des Lesens und Programmierens sowie aufgrund der niedrigen Lesespannungen bedeutende Schwierigkeiten bezüglich des Herstellungsprozesses zu erwarten. Eine Alternative zur Floating-Gate-Technologie ist die NROM-Technologie, die eine Fähigkeit zur digitalen Datenspeicherung von zwei Bits/Zelle bereitstellt, und die 3F²/Bit-Virtual-Ground-Architektur. Jedoch ist die Skalier barkeit unter einer kleinsten Strukturgröße F von 50 nm dieser Technik aufgrund der Anwesenheit von hohen elektrischen Feldern zwischen Quelle und Senke während des Betriebs fraglich. Eine Erweiterung der digitalen Datenspeicherungskapazität für zwei Bits/Zelle bis vier Bits/Zelle durch Bereitstellen von vier verschiedenen Zuständen an jeder der pn-Verbindungsstellen ist aufgrund des ”zweiten Bit-Effekts” schwierig, der sich auf ein Nebensprechen des zweiten Bits bezieht. Ferner ist die Skalierbarkeit des NROM-Transistors begrenzt, wenn die ONO-(Oxid-Nitrid-Oxid) ladungsträgerspeichernde Schicht eine große effektive Oxiddicke (EOT) aufweist.
Es werden ein Speicher, ein Prozess zur Herstellung eines solchen Speichers und ein Verfahren zum Betreiben eines solchen Speichers gewünscht, wobei der Speicher die Funktionalität einer NROM-Zelle aufweist und wobei die Ausmaße einer Speicherzelle des Speichers auf eine kleinste Strukturgröße F von unter 50 nm verkleinert werden können.
Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 und dem Verfahren gemäß Patentanspruch 49 gelöst.
Kurzdarstellung der Erfindung
Eine Ausführungsform stellt einen Halbleiterspeicher bereit, der eine Vielzahl von Speicherzellen aufweist. Der Halbleiterspeicher weist ein Substrat, mindestens eine Wortleitung und eine erste und eine zweite Leitung auf. Die erste und die zweite Leitung weisen eine Funktionalität von jeweils einer ersten und einer zweiten Bitleitung des Halbleiterspeichers auf. Jede Speicherzelle der Vielzahl von Speicherzellen weist einen ersten Dotierungsbe reich auf, der in dem Substrat angeordnet ist, und einen zweiten Dotierungsbereich, der in dem Substrat angeordnet ist. Ein Kanalbereich ist in dem Substrat zwischen dem ersten Dotierungsbereich und dem zweiten Dotierungsbereich angeordnet. Der erste Dotierungsbereich und der zweite Dotierungsbereich bilden jeweils eine Quelle und eine Senke eines Transistors des Halbleiterspeichers. Der erste Dotierungsbereich kann die Quelle und der zweite Dotierungsbereich die Senke des Transistors sein. Alternativ kann der erste Dotierungsbe reich die Senke des Transistors sein und der zweite Dotierungsbereich kann die Quelle des Transistors sein. Ein ladungsträgerspeichernder Schichtstapel ist auf dem Substrat angeordnet, wobei der ladungsträgerspeichernde Schichtstapel den Kanalbereich, einen Abschnitt des ersten Dotierungsbereichs und einen Abschnitt des zweiten Dotierungsbereichs bedeckt. Eine leitfähige Schicht ist auf dem ladungsträgerspeichernden Schichtstapel angeordnet, wobei die leitfähige Schicht elektrisch schwebend ist. Die leitfähige Schicht kann ein Floating Gate sein. Eine dielektrische Schicht ist auf einer oberen Oberfläche der leitfähigen Schicht und an Seitenwänden der leitfähigen Schicht angeordnet. Die erste Leitung erstreckt sich entlang einer ersten Richtung und ist mit dem ersten Dotierungsbereich verbunden. Die zweite Leitung erstreckt sich entlang der ersten Richtung und ist mit dem zweiten Dotierungsbereich verbunden. Die mindestens eine Wortleitung erstreckt sich entlang einer zweiten Richtung und ist auf der dielektrischen Schicht angeordnet. Die Wortleitung ist ein Steuer-Gate der Speicherzelle.
In einer anderen Ausführungsform ist der ladungsträgerspeichernde Schichtstapel als eine kontinuierliche Schicht ausgebildet, die sich seitlich über die Speicherzelle hinaus bis zu mindestens zwei weiteren Speicherzellen des Halbleiterspeichers erstreckt. Die leitfähige Schicht ist auf einem Abschnitt des ladungsträgerspeichernden Schichtstapels angeordnet, wobei der Abschnitt des ladungsträgerspeichernden Schichtstapels den Kanalbereich, den Abschnitt des ersten Dotierungsbereichs und den Abschnitt des zweiten Dotierungsbereichs bedeckt. Die dielektrische Schicht ist auf der oberen Oberfläche und an den Seitenwänden der leitfähigen Schicht und auf anderen Abschnitten des ladungsträgerspeichernden Schichtstapels angeordnet, wobei die anderen Abschnitte des ladungsträgerspeichernden Schichtstapels zwischen den leitfähigen Schichten zueinander benachbarter Speicherzellen positioniert sind.
In einer anderen Ausführungsform erstreckt sich die dielektrische Schicht in Aussparungen zwischen den leitfähigen Schichten zueinander benachbarter Speicherzellen.
In einer anderen Ausführungsform erstreckt sich die Wortleitung in die Aussparungen und bedeckt die dielektrische Schicht in den Aussparungen.
In einer anderen Ausführungsform ist der ladungsträgerspeichernde Schichtstapel zwischen der Wortleitung und dem Substrat bereitgestellt. Der ladungsträgerspeichernde Schichtstapel steht mit dem Substrat und der leitfähigen Schicht und mit Abschnitten der leitfähigen Schicht in Kontakt, die zwischen leitfähigen Schichten zueinander benachbarter Speicherzellen positioniert sind.
Die leitfähige Schicht kann ein n-dotiertes Polysilizium, ein p-dotiertes Polysilizium und ein Metall umfassen. Das Metall umfasst mindestens ein Metall aus der Gruppe aus Al, Co, Cr, Fe, In, Ir, Hf, Mg, Mo, Mn, Ni, Pd, Pt, La, Os, Nb, Rh, Re, Ru, Sn, Ta, Ti, V, W, Y und Zr.
Die Wortleitung kann ein n-dotiertes Polysilizium, ein p-dotiertes Polysilizium oder ein Metall umfassen. Das Metall umfasst mindestens ein Metall aus der Gruppe aus Al, Co, Cr, Fe, In, Ir, Hf, Mg, Mo, Mn, Ni, Pd, Pt, La, Os, Nb, Rh, Re, Ru, Sn, Ta, Ti, V, W, Y und Zr.
Der ladungsträgerspeichernde Schichtstapel kann ein Material umfassen, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat. Der ladungsträgerspeichernde Schichtstapel kann ein Material umfassen, das eine dielektrische Konstante von mindestens 3,9 aufweist.
In einer anderen Ausführungsform weist der ladungsträgerspeichernde Schichtstapel eine erste dielektrische Schicht, die auf dem Substrat angeordnet ist, eine zweite dielektrische Schicht, die auf der ersten dielektrischen Schicht angeordnet ist, und eine dritte dielektrische Schicht auf, die auf der zweiten dielektrischen Schicht angeordnet ist.
In einer anderen Ausführungsform umfassen die erste und die dritte dielektrische Schicht des ladungsträgerspeichernden Schichtstapels jeweils ein Material, das ausgewählt ist aus der Gruppe aus Siliziumoxid und Hafniumsilikat. Die zweite dielektrische Schicht des ladungsträgerspeichernden Schichtstapels umfasst ein Material, das ausgewählt ist aus der Gruppe aus Siliziumnitrid, Hafniumoxid und Aluminiumoxid.
In einer anderen Ausführungsform umfassen die erste, die zweite und die dritte dielektrische Schicht des ladungsträgerspeichernden Schichtstapels jeweils ein Material, das eine dielektrische Konstante von mindestens 3,9 aufweist.
In einer anderen Ausführungsform weist die dielektrische Schicht des ladungsträgerspeichernden Schichtstapels eine Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm auf. Die zweite dielektrische Schicht des ladungsträgerspeichernden Schichtstapels weist eine Stärke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm auf. Die dritte die lektrische Schicht des ladungsträgerspeichernden Schichtstapels weist eine Stärke zwischen 5 nm und 7 nm, vorzugsweise von 6 nm auf.
In einer anderen Ausführungsform umfasst die dielektrische Schicht ein Material, das ausgewählt ist aus der Gruppe aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat.
In einer anderen Ausführungsform umfasst die dielektrische Schicht ein Material, das eine dielektrische Konstante von mindestens 3,9 aufweist.
In einer anderen Ausführungsform weist der Halbleiterspeicher ferner Gräben auf, die mit Grabenisolationsfüllungen gefüllt sind, wobei die Gräben in dem Substrat angeordnet sind und den ladungsträgerspeichernden Schichtstapel seitlich begrenzen. Die Gräben trennen Kanalbereiche der Speicherzellen.
In einer anderen Ausführungsform ist die dielektrische auf der oberen Oberfläche, an den Seitenwänden der leitfähigen Schicht und auf den Grabenisolationsfüllungen angeordnet. Die dielektrische Schicht erstreckt sich in Aussparungen zwischen den leitfähigen Schichten der zueinander benachbarten Speicherzellen. Die Wortleitung erstreckt sich in die Aussparungen und ist auf der dielektrischen Schicht in den Aussparungen angeordnet. Die dielektrische Schicht ist zwischen der Wortleitung und den Grabenisolationsfüllungen bereitgestellt und die dielektrische Schicht steht mit der Wortleitung und der Grabenisolationsfüllung und der leitfähigen Schicht in Kontakt.
In einer anderen Ausführungsform weist die dielektrische Schicht einen Abschnitt auf, der auf der oberen Oberfläche der leitfähigen Schicht angeordnet ist, und weitere Abschnitte, die an den Seitenwänden der leitfähigen Schicht angeordnet sind, wobei der Abschnitt, der auf der oberen Oberfläche der leitfähigen Schicht angeordnet ist, eine größere Schichtdicke aufweist als die weiteren Abschnitte, die an den Seitenwänden der leitfähigen Schicht angeordnet sind.
Der Abschnitt, der auf der oberen Oberfläche der leitfähigen Schicht angeordnet ist, kann eine mindestens zehn Mal größere Schichtdicke aufweisen als die weiteren Abschnitte, die an den Seitenwänden der leitfähigen Schicht angeordnet sind.
Der Abschnitt der dielektrischen Schicht, der auf der oberen Oberfläche der leitfähigen Schicht angeordnet ist, kann eine thermische Oxidschicht aufweisen. Die weiteren Abschnitte der dielektrischen Schicht, die an den Seitenwänden der leitfähigen Schicht angeordnet sind, können eine natürliche Oxidschicht (native Oxide) aufweisen.
In einer anderen Ausführungsform weist die dielektrische Schicht eine erste dielektrische Schicht, die mit der leitfähigen Schicht in Kontakt steht, eine zweite dielektrische Schicht, die auf der ersten dielektrischen Schicht der dielektrischen Schicht angeordnet ist, und eine dritte dielektrische Schicht auf, die auf der zweiten dielektrischen Schicht der dielektrischen Schicht angeordnet ist.
Die erste, die zweite und die dritte dielektrische Schicht der dielektrischen Schicht können jeweils ein Material umfassen, das ausgewählt ist aus der Gruppe bestehend aus Silizi umoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat.
In einer anderen Ausführungsform können die erste, die zweite und die dritte dielektrische Schicht der dielektrischen Schicht jeweils ein Material umfassen, das eine dielektrische Konstante von mindestens 3,9 aufweist.
In einer anderen Ausführungsform weist die erste dielektrische Schicht der dielektrischen Schicht eine Schichtdicke zwischen 3 nm und 5 nm, vorzugsweise von 4 nm auf. Die zweite dielektrische Schicht der dielektrischen Schicht weist eine Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm auf. Die dritte dielektrische Schicht der dielektrischen Schicht weist eine Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm auf.
In einer anderen Ausführungsform weist die erste dielektrische Schicht einen Abschnitt auf, der auf der oberen Oberfläche der leitfähigen Schicht angeordnet ist, und weitere Abschnitte, die an den Seitenwänden der leitfähigen Schicht angeordnet sind, wobei der Abschnitt auf der oberen Oberfläche der leitfähigen Schicht eine größere Schichtdicke aufweist als die weiteren Abschnitte, die an den Seitenwänden der leitfähigen Schicht angeordnet sind.
Der Abschnitt der ersten dielektrischen Schicht der dielektrischen Schicht, der auf der oberen Oberfläche der leitfähigen Schicht angeordnet ist, kann eine thermische Oxidschicht sein. Die weiteren Abschnitte der ersten dielektrischen Schicht, die an den Seitenwänden der leitfähigen Schicht angeordnet sind, können natürliche Oxidschichten sein. Der Abschnitt der ersten dielektrischen Schicht, der auf der oberen Oberfläche der leitfähigen Schicht angeordnet ist, kann eine mindestens zehn Mal größere Schichtdicke aufweisen als die weiteren Abschnitte der ersten dielektrischen Schicht, die an den Seitenwänden der leitfähigen Schicht angeordnet sind.
Die weiteren Abschnitte der ersten dielektrischen Schicht, die an den Seitenwänden der leitfähigen Schicht angeordnet sind, können eine Schichtdicke von unter 2 nm, vorzugsweise von 1 nm aufweisen. Die zweite dielektrische Schicht kann eine Schichtdicke von unter 2 nm, vorzugsweise von 1 nm aufweisen.
In einer anderen Ausführungsform weist die zweite dielektrische Schicht des ladungsträgerspeichernden Schichtstapels einen ersten Teilbereich und einen zweiten Teilbereich auf, wobei ein Abschnitt der dritten dielektrischen Schicht zwischen dem ersten Teilbereich und dem zweiten Teilbereich der zweiten dielektrischen Schicht angeordnet ist.
In einer anderen Ausführungsform ist die erste Leitung ein linienförmiges erstes Dotierungsgebiet in dem Substrat, wobei sich das erste Dotierungsgebiet entlang einer ersten Richtung erstreckt und den ersten Dotierungsbereich aufweist. Die zweite Leitung ist ein linienförmiges zweites Dotierungsgebiet in dem Substrat, wobei sich das zweite Dotierungsgebiet entlang der ersten Richtung erstreckt und den zweiten Dotierungsbereich aufweist.
In einer anderen Ausführungsform weist der Halbleiterspeicher ferner eine erste und eine zweite Metallleitung auf, wobei sich die erste und die zweite Metallleitung entlang der ersten Richtung erstrecken und von einer oberen Oberfläche des Substrats beabstandet angeordnet sind. Der Halbleiterspeicher weist ferner mindestens vier leitfähige Zapfen auf, wobei ein erster leitfähiger Zapfen die erste Leitung mit der ersten Metallleitung verbindet und ein zweiter leitfähiger Zapfen die erste Leitung mit der ersten Metallleitung verbindet, wobei mindestens drei Wortleitungen zwischen dem ersten und dem zweiten leitfähigen Zapfen angeordnet sind. Der Halbleiterspeicher weist ferner einen dritten leitfähigen Zapfen auf, der die zweite Leitung mit der zweiten Metallleitung verbindet, und einen vierten leitfähigen Zapfen, der die zweite Leitung mit der zweiten Metallleitung verbindet, wobei mindestens drei Wortleitungen zwischen dem dritten und dem vierten leitfähigen Zapfen angeordnet sind.
In einer anderen Ausführungsform weist der Halbleiterspeicher ferner eine weitere Speicherzelle auf, die mit der zweiten Leitung, der Wortleitung und einer dritten Leitung verbunden ist, wobei sich die dritte Leitung entlang der zweiten Richtung erstreckt. Die dritte Leitung kann eine dritte Bitleitung des Halbleiterspeichers sein.
In einer weiteren Ausführungsform weist der Halbleiterspeicher ferner eine erste Verdrahtungsschicht und eine zweite Verdrahtungsschicht auf, wobei die erste Verdrahtungsschicht beabstandet von der oberen Oberfläche des Substrats angeordnet ist, wobei die zweite Verdrahtungsschicht zwischen der ersten Verdrahtungsschicht und der oberen Oberfläche des Substrats angeordnet ist, wobei die erste Leitung in der ersten Verdrahtungsschicht angeordnet ist und wobei die zweite Leitung in der zweiten Verdrahtungsschicht angeordnet ist.
In einer anderen Ausführungsform weist der Halbleiterspeicher ferner einen ersten leitfähigen Zapfen auf, wobei der erste leitfähige Zapfen die erste Leitung mit dem ersten Dotierungsbereich verbindet. Der Halbleiterspeicher weist ferner einen zweiten leitfähigen Zapfen auf, wobei der zweite leitfähige Zapfen die zweite Leitung mit dem zweiten Dotierungsbereich verbindet.
In einer anderen Ausführungsform weist der Halbleiterspeicher ferner eine weitere Speicherzelle, eine dritte Leitung und eine vierte Leitung auf, wobei sich die dritte Leitung und die vierte Leitung entlang der ersten Richtung erstrecken, wobei die weitere Speicherzelle mit der Wortleitung und mit der dritten und vierten Leitung verbunden ist. Die dritte Leitung kann eine dritte Bitleitung des Halbleiterspeichers sein und die vierte Leitung kann eine vierte Bitleitung des Halbleiterspeichers sein.
Ein weiterer Aspekt der vorliegenden Erfindung stellt ein Verfahren zum Bilden eines Halbleiterspeichers bereit. Das Verfahren umfasst das Bereitstellen eines Substrats und das Bilden mindestens einer Speicherzelle, wobei das Bilden der mindestens einen Speicherzelle das Bilden eines ersten Dotierungsbereichs und das Bilden eines zweiten Dotierungsbereichs in dem Substrat aufweist, wobei der erste und der zweite Dotierungsbereich durch einen Kanalbereich voneinander getrennt sind. Das Verfahren weist ferner das Bilden eines ladungsträgerspeichernden Schichtstapels auf dem Substrat auf, wobei der ladungsträgerspeichernde Schichtstapel mindestens einen Abschnitt des ersten Dotierungsbereichs, mindestens einen Abschnitt des zweiten Dotierungsbereichs und mindestens einen Abschnitt des Kanalbereichs bedeckt. Das Verfahren weist ferner das Bilden einer strukturierten leitfähigen Schicht auf dem ladungsträgerspeichernden Schichtstapel auf. Das Verfahren weist ferner das Bilden einer dielektrischen Schicht auf einer oberen Oberfläche der leitfähigen Schicht und an Seitenwänden der leitfähigen Schicht, das Bilden einer ersten Leitung entlang einer ersten Richtung, wobei die erste Leitung mit dem ersten Dotierungsbereich verbunden wird, und das Bilden einer zweiten Leitung entlang der ersten Richtung auf, wobei die zweite Leitung mit dem zweiten Dotierungsbereich verbunden wird. Das Verfahren weist ferner das Bilden einer Wortleitung entlang einer zweiten Richtung auf, wobei ein Abschnitt der Wortleitung auf der dielektrischen Schicht angeordnet wird.
In einer anderen Ausführungsform weist das Bilden der dielektrischen Schicht das Bilden der dielektrischen Schicht auf Abschnitten des ladungsträgerspeichernden Schichtstapels auf, wobei die Abschnitte zwischen den leitfähigen Schichten zueinander benachbarter Speicherzellen angeordnet sind. In einer anderen Ausführungsform weist das Bilden der dielektrischen Schicht das Abscheiden der dielektrischen Schicht in Aussparungen zwischen den leitfähigen Schichten der zueinander benachbarten Speicherzellen auf.
In einer anderen Ausführungsform weist das Bilden der Wortleitung das Bilden der Wortleitung auf, die sich in die Aussparungen erstreckt und die dielektrische Schicht in den Aussparungen bedeckt.
In einer anderen Ausführungsform umfasst die leitfähige Schicht ein n-dotiertes Polysilizium, ein p-dotiertes Polysilizium oder ein Metall. Das Metall kann ausgewählt sein aus der Gruppe aus Al, Co, Cr, Fe, In, Ir, Hf, Mg, Mo, Mn, Ni, Pd, Pt, La, Os, Nb, Rh, Re, Ru, Sn, Ta, Ti, V, W, Y und Zr.
In einer anderen Ausführungsform umfasst die Wortleitung ein n-dotiertes Polysilizium, ein p-dotiertes Polysilizium oder ein Metall. Das Metall kann ausgewählt sein aus der Gruppe aus Al, Co, Cr, Fe, In, Ir, Hf, Mg, Mo, Mn, Ni, Pd, Pt, La, Os, Nb, Rh, Re, Ru, Sn, Ta, Ti, V, W, Y und Zr.
In einer anderen Ausführungsform umfasst der ladungsträgerspeichernde Schichtstapel ein Material, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat.
In einer anderen Ausführungsform wird ein ladungsträgerspeichernder Schichtstapel gebildet, der ein Material umfasst, das eine dielektrische Konstante von mindestens 3,9 aufweist.
In einer anderen Ausführungsform weist das Bilden des ladungsträgerspeichernden Schichtstapels das Bilden einer ersten dielektrischen Schicht auf dem Substrat, das Bilden einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht und das Bilden einer dritten dielektrischen Schicht auf der zweiten dielektrischen Schicht auf.
In einer anderen Ausführungsform umfassen die erste und die dritte dielektrische Schicht des ladungsträgerspeichernden Schichtstapels jeweils ein Material, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid und Hafniumsilikat, und die zweite dielektrische Schicht des ladungsträgerspeichernden Schichtstapels umfasst ein Material, das ausgewählt ist aus der Gruppe bestehend aus Siliziumnitrid, Hafniumoxid und Aluminiumoxid.
In einer anderen Ausführungsform umfassen die erste, die zweite und die dritte dielektrische Schicht jeweils ein Material, das eine dielektrische Konstante von mindestens 3,9 aufweist.
In einer anderen Ausführungsform weist das Bilden der ersten dielektrischen Schicht des ladungsträgerspeichernden Schichtstapels das Bilden der ersten dielektrischen Schicht mit einer Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm auf. In einer anderen Ausführungsform weist das Bilden der zweiten dielektrischen Schicht des ladungsträgerspeichernden Schichtstapels das Bilden der zweiten dielektrischen Schicht mit einer Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm auf.
In einer anderen Ausführungsform weist das Bilden der dritten dielektrischen Schicht des ladungsträgerspeichernden Schichtstapels das Bilden der dritten dielektrischen Schicht mit einer Schichtdicke zwischen 5 nm und 7 nm, vorzugsweise von 6 nm auf.
In einer anderen Ausführungsform weist das Bilden der dielektrischen Schicht das Bilden der dielektrischen Schicht mit einem Material auf, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat.
In einer anderen Ausführungsform weist das Bilden der dielektrischen Schicht das Bilden der dielektrischen Schicht mit einem Material auf, das eine dielektrische Konstante von mindestens 3,9 aufweist.
In einer anderen Ausführungsform weist das Verfahren ferner das Bilden von Gräben in dem Substrat und dem ladungsträgerspeichernden Schichtstapel zwischen den Kanalbereichen der zueinander benachbarten Speicherzellen und das Füllen der Gräben mit einer Grabenisolationsfüllung auf.
In einer anderen Ausführungsform weist das Bilden der dielektrischen Schicht das Bilden der dielektrischen Schicht auf der oberen Oberfläche und an den Seitenwänden der leitfähigen Schicht und auf den Grabenisolationsfüllungen auf.
In einer anderen Ausführungsform weist das Bilden der dielektrischen Schicht das Abscheiden der dielektrischen Schicht in Aussparungen zwischen den leitfähigen Schichten zueinander benachbarter Speicherzellen auf.
In einer anderen Ausführungsform wird eine Wortleitung gebildet, die sich in die Aussparungen erstreckt und die dielektrische Schicht in den Aussparungen bedeckt.
In einer anderen Ausführungsform weist das Bilden der dielektrischen Schicht das Bilden eines Abschnitts der dielektrischen Schicht auf der oberen Oberfläche der leitfähigen Schicht, wobei der Abschnitt eine erste Schichtdicke aufweist, und das Bilden weiterer Abschnitte der dielektrischen Schicht an den Seitenwänden der leitfähigen Schicht auf, wobei die weiteren Abschnitte eine zweite Schichtdicke aufweisen, wobei die erste Schichtdicke größer ist als die zweite Schichtdicke.
In einer anderen Ausführungsform ist die erste Schichtdicke mindestens zehn Mal größer ist als die zweite Schichtdicke.
In einer anderen Ausführungsform weist der Abschnitt der dielektrischen Schicht auf der oberen Oberfläche der leitfähigen Schicht eine thermische Oxidschicht auf. Die weiteren Abschnitte der dielektrischen Schicht an den Seitenwänden der leitfähigen Schicht sind natürliche Oxidschichten.
In einer anderen Ausführungsform weist das Bilden der dielektrischen Schicht das Bilden einer ersten dielektrischen Schicht auf der leitfähigen Schicht, das Bilden einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht und das Bilden einer dritten dielektrischen Schicht auf der zweiten dielektrischen Schicht auf.
In einer anderen Ausführungsform umfassen die erste, die zweite und die dritte dielektrische Schicht der dielektrischen Schicht jeweils ein Material, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat.
In einer anderen Ausführungsform umfassen die erste, die zweite und die dritte dielektrische Schicht der dielektrischen Schicht jeweils ein Material, das eine dielektrische Konstante von mindestens 3,9 aufweist.
In einer anderen Ausführungsform weist das Bilden der ersten dielektrischen Schicht der dielektrischen Schicht das Bilden der ersten dielektrischen Schicht mit einer Schichtdicke zwischen 3 nm und 5 nm, vorzugsweise von 4 nm auf. Das Bilden der zweiten dielektrischen Schicht der dielektrischen Schicht weist das Bilden der zweiten dielektrischen Schicht mit einer Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm auf. Das Bilden der dritten dielektrischen Schicht der dielektrischen Schicht weist das Bilden der dritten die lektrischen Schicht mit einer Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm auf.
In einer anderen Ausführungsform weist das Bilden der ersten dielektrischen Schicht der dielektrischen Schicht auf der leitfähigen Schicht das Bilden eines Abschnitts der ersten dielektrischen Schicht auf der oberen Oberfläche der leitfähigen Schicht, wobei der Abschnitt eine erste Schichtdicke aufweist, und das Bilden weiterer Abschnitte der ersten dielektrischen Schicht an den Seitenwänden der leitfähigen Schicht auf, wobei die weiteren Abschnitte eine zweite Schichtdicke aufweisen. Die erste Schichtdicke ist größer als die zweite Schichtdicke.
In einer anderen Ausführungsform ist der Abschnitt der ersten dielektrischen Schicht auf der oberen Oberfläche der leitfähigen Schicht eine thermische Oxidschicht.
In einer anderen Ausführungsform weisen die weiteren Abschnitte der ersten dielektrischen Schicht an den Seitenwänden der leitfähigen Schicht natürliche Oxidschichten auf.
In einer anderen Ausführungsform ist die erste Schichtdicke des Abschnitts der ersten dielektrischen Schicht auf der oberen Oberfläche der leitfähigen Schicht mindestens zehn Mal größer als die zweite Schichtdicke der weiteren, an den Seitenwänden der leitfähigen Schicht angeordneten Abschnitte der ersten dielektrischen Schicht.
In einer anderen Ausführungsform weisen die weiteren Abschnitte der dielektrischen Schicht an den Seitenwänden der leitfähigen Schicht eine Schichtdicke unter 2 nm, vorzugswei se von 1 nm auf, und die zweite dielektrische Schicht weist eine Schichtdicke unter 2 nm, vorzugsweise von 1 nm auf.
In einer anderen Ausführungsform weist das Bilden des ladungsträgerspeichernden Schichtstapels das Bilden der zweiten dielektrischen Schicht, um einen ersten Teilbereich und einen zweiten Teilbereich der zweiten dielektrischen Schicht zu erhalten, und das Bilden der dritten dielektrischen Schicht des ladungsträgerspeichernden Schichtstapels das Füllen einer Aussparung auf, die zwischen dem ersten Teilbereich und dem zweiten Teilbereich der zweiten dielektrischen Schicht angeordnet ist.
In einer anderen Ausführungsform weist das Bilden der ersten Leitung das Dotieren eines ersten Gebiets in dem Substrat, wobei sich das erste Gebiet entlang einer ersten Richtung erstreckt, und das Bilden der zweiten Leitung das Dotieren eines zweiten Gebiets in dem Substrat auf, wobei sich das zweite Gebiet entlang der ersten Richtung erstreckt.
In einer anderen Ausführungsform weist das Bilden der ersten Leitung das Bilden des ersten Dotierungsbereichs in dem Substrat und das Bilden der zweiten Leitung das Bilden des zweiten Dotierungsbereichs in dem Substrat auf.
In einer anderen Ausführungsform weist das Verfahren ferner das Bilden mehrerer Wortleitungen, die sich entlang der zweiten Richtung erstrecken, und das Bilden einer ersten und einer zweiten Metallleitung über einer oberen Oberfläche des Substrats auf, wobei sich die erste und die zweite Metallleitung entlang der ersten Richtung erstrecken. Das Verfahren weist ferner das Bilden eines ersten leitfähigen Zapfens, wobei der erste leitfähige Zapfen die erste Leitung mit der ersten Metallleitung verbindet, und das Bilden eines zweiten leitfähigen Zapfens auf, wobei der zweite leitfähige Zapfen die erste Leitung mit der ersten Metallleitung verbindet und wobei mindestens drei Wortleitungen zwischen dem ersten leitfähigen Zapfen und dem zweiten leitfähigen Zapfen angeordnet sind. Das Verfahren weist ferner das Bilden eines dritten leitfähigen Zapfens, wobei der dritte leitfähige Zapfen die zweite Leitung mit der zweiten Metallleitung verbindet, und das Bilden eines vierten leitfähigen Zapfens auf, wobei der vierte leitfähige Zapfen die zweite Leitung mit der zweiten Metallleitung verbindet und wobei mindestens drei Wortleitungen zwischen dem dritten leitfähigen Zapfen und dem vierten leitfähigen Zapfen angeordnet sind.
In einer anderen Ausführungsform wird die erste Leitung in einer ersten Verdrahtungsschicht des Halbleiterspeichers gebildet, die über einer oberen Oberfläche des Substrats angeordnet ist, und die zweite Leitung wird in einer zweiten Verdrahtungsschicht des Halbleiterspeichers gebildet, die zwischen der oberen Fläche des Substrats und der ersten Verdrahtungsschicht angeordnet ist.
In einer anderen Ausführungsform weist das Verfahren ferner das Bilden eines ersten leitfähigen Zapfens, wobei der erste leitfähige Zapfen mit der ersten Leitung und dem ersten Dotierungsbereich verbunden wird, und das Bilden eines zweiten leitfähigen Zapfens auf, wobei der zweite leitfähige Zapfen mit der zweiten Leitung und dem zweiten Dotierungsbereich verbunden wird.
In einer anderen Ausführungsform weist das Bilden der ersten Leitung und das Bilden der zweiten Leitung das Entfernen eines Abschnitts der leitfähigen Schicht, so dass ein Bereich auf dem ladungsträgerspeichernden Schichtstapel freigelegt wird, wobei sich der Bereich des ladungsträgerspeichernden Schichtstapels entlang einer ersten Richtung erstreckt, und das Dotieren des Substrats auf, wobei die leitfähige Schicht verhindert, dass Dotierstoffe in das Substrat in Gebiete eindringen, die von der leitfähigen Schicht bedeckt sind. Das Bilden der dielektrischen Schicht weist das thermische Oxidieren einer Fläche der leitfähigen Schicht auf. Das Bilden der Wortleitung weist das Abscheiden einer Polysiliziumschicht auf dem freigelegten Bereich des ladungsträgerspeichernden Schichtstapels und auf der dielektrischen Schicht und das Ätzen der Polysiliziumschicht, der dielektrischen Schicht und der leitfähigen Schicht entlang einer zweiten Richtung auf.
Ein anderer Aspekt der vorliegenden Erfindung stellt ein Verfahren zum Betreiben eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung bereit. Das Verfahren weist das Bereitstellen eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung, wobei der Halbleiterspeicher mindestens eine Speicherzelle aufweist, und das Betreiben der Speicherzelle und das Programmieren der Speicherzelle auf, wobei das Programmieren das Programmieren eines ersten Bits aufweist. Das Programmieren des ersten Bits weist das Anlegen einer ersten Programmierspannung an den zweiten Dotierungsbereich und das Anlegen einer zweiten Programmierspannung an die Wortleitung und das Erden des ersten Dotierungsbereichs auf, wodurch eine Injektion heißer Elektronen in einen ersten Ladungsspeicherbereich des ladungsträgerspeichernden Schichtstapels bewirkt wird, wobei der erste Ladungsspeicherbereich in der Nähe des zweiten Dotierungsbereichs angeordnet ist, und wodurch das erste Bit in dem ersten Ladungsspeicherbereich programmiert wird.
Das Verfahren weist ferner das Programmieren eines zweiten Bits auf, wobei das Programmieren des zweiten Bits das Anlegen einer dritten Programmierspannung an den ersten Dotierungsbereich und das Anlegen einer vierten Programmierspannung an die Wortleitung und das Erden des zweiten Dotierungsbereichs aufweist, wodurch eine Injektion heißer Elektronen in einen zweiten Ladungsspeicherbereich des ladungsträgerspeichernden Schichtstapels bewirkt wird, wobei der zweite Ladungsspeicherbereich in der Nähe des ersten Dotierungsbereichs angeordnet ist, wodurch das zweite Bit in dem zweiten Ladungsspeicherbereich programmiert wird.
In einer anderen Ausführungsform weist das Betreiben des Halbleiterspeichers das Löschen des ersten Bits auf, wobei das Löschen des ersten Bits das Anlegen einer ersten Löschspannung an die Wortleitung und das Anlegen einer zweiten Löschspannung an den zweiten Dotierungsbereich aufweist, wodurch eine Injektion heißer Löcher in den ersten Ladungsspeicherbereich bewirkt wird und wodurch das erste Bit gelöscht wird.
In einer anderen Ausführungsform weist das Betreiben des Halbleiterspeichers das Löschen des zweiten Bits auf, wobei das Löschen des zweiten Bits das Anlegen einer dritten Löschspannung an die Wortleitung und das Anlegen einer vierten Löschspannung an den ersten Dotierungsbereich aufweist, wodurch eine Injektion heißer Löcher in den zweiten Ladungsspeicherbereich bewirkt wird und wodurch das zweite Bit gelöscht wird.
In einer anderen Ausführungsform weist das Betreiben des Halbleiterspeichers das Lesen der Speicherzelle auf, wobei das Auslesen des ersten Bits der Speicherzelle das Anlegen einer ersten Lesespannung an den ersten Dotierungsbereich und das Anlegen einer zweiten Lesespannung an die Wortleitung und das Erden des zweiten Dotierungsbereichs, nachfolgend das Abtasten eines ersten Stroms zwischen dem zweiten Dotierungsbereich und dem ersten Dotierungsbereich, das Bestimmen, ob der erste Strom niedriger ist als ein erster Schwellenstrom, das Ausgeben eines einem programmierten ersten Bit zugeordneten Signals, wenn der erste Strom niedriger ist als der erste Schwellenstrom, und das Ausgeben eines einem gelöschten ersten Bit zugeordneten Signals aufweist, wenn der erste Strom höher als der erste Schwellenstrom ist.
Das Auslesen des zweiten Bits der Speicherzelle weist das Anlegen einer dritten Lesespannung an den zweiten Dotierungsbereich und das Anlegen einer vierten Lesespannung an die Wortleitung und das Erden des ersten Dotierungsbereichs, nachfolgend das Abtasten eines zweiten Stroms zwischen dem ersten Dotierungsbereich und dem zweiten Dotierungsbereich, das Bestimmen, ob der zweite Strom niedriger ist als ein zweiter Schwellenstrom, das Ausgeben eines einem programmierten zweiten Bit zugeordneten Signals, wenn der zweite Strom niedriger ist als der zweite Schwellenstrom, und das Ausgeben eines einem gelöschten zweiten Bit zugeordneten Signals auf, wenn der zweite Strom höher als der zweite Schwellenstrom ist.
In einer anderen Ausführungsform stellt die vorliegende Erfindung ein Verfahren zum Betreiben eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung bereit. Das Verfahren weist das Bereitstellen eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung auf, wobei der Halbleiterspeicher mindestens eine Speicherzelle aufweist. Das Betreiben der Speicherzelle weist das Programmieren der Spei cherzelle auf, wobei das Programmieren das Anlegen einer ersten Programmierspannung an den zweiten Dotierungsbereich und das Anlegen einer zweiten Programmierspannung an die Wortleitung und das Erden des ersten Dotierungsbereichs aufweist, wodurch die Injektion von heißen Löchern in einen ersten Ladungsspeicherbereich des ladungsträgerspeichernden Schichtstapels bewirkt wird, wobei der erste Ladungsspeicherbereich in der Nähe des zweiten Dotierungsbereichs angeordnet ist, wodurch das erste Bit in dem ersten Ladungsspeicherbereich programmiert wird. Das Programmieren eines zweiten Bits weist das Anlegen einer dritten Programmierspannung an den ersten Dotierungsbereich und das Anlegen einer vierten Programmierspannung an die Wortleitung und das Erden des zweiten Dotierungsbereichs auf, wodurch eine Injektion von heißen Löchern in einen zweiten Ladungsspeicherbereich des ladungsträgerspeichernden Schichtstapels bewirkt wird, wobei der zweite Ladungsspeicherbereich in der Nähe des ersten Dotierungsbereichs angeordnet ist, wodurch das zweite Bit in dem zweiten Ladungsspeicherbereich programmiert wird.
In einer anderen Ausführungsform weist das Betreiben der Speicherzelle das Löschen des ersten Bits auf, wobei das Löschen des ersten Bits das Anlegen einer ersten Löschspannung an die Wortleitung aufweist, wodurch Fowler-Nordheim-Tunneln von Elektronen in den ersten Ladungsspeicherbereich bewirkt wird und wodurch das erste Bit gelöscht wird.
In einer anderen Ausführungsform weist das Betreiben der Speicherzelle das Löschen des zweiten Bits auf, wobei das Löschen des zweiten Bits das Anlegen einer zweiten Löschspannung an die Wortleitung aufweist, wodurch Fowler-Nordheim-Tunneln von Elektronen in den zweiten Ladungsspeicherbereich bewirkt wird und wodurch das zweite Bit gelöscht wird.
In einer anderen Ausführungsform weist das Betreiben der Speicherzelle das Lesen der Speicherzelle auf, wobei das Lesen des ersten Bits der Speicherzelle das Anlegen einer ersten Lesespannung an den zweiten Dotierungsbereich und das Anlegen einer zweiten Lesespannung an die Wortleitung, nachfolgend das Abtasten eines ersten Stroms zwischen dem ersten Dotierungsbereich und dem zweiten Dotierungsbereich, das Bestimmen, ob der erste Strom niedriger ist als ein erster Schwellenstrom, das Ausgeben eines einem programmierten ersten Bit zugeordneten Signals, wenn der erste Strom niedriger ist als der erste Schwellenstrom, und das Ausgeben eines einem gelöschten ersten Bit entsprechenden Signals aufweist, wenn der erste Strom höher ist als der erste Schwellenstrom. Das Lesen des zweiten Bits der Speicherzelle weist das Anlegen einer dritten Lesespannung an den ersten Dotierungsbereich und das Anlegen einer vierten Lesespannung an die Wortleitung, nachfolgend das Abtasten eines zweiten Stroms zwischen dem zweiten Dotierungsbereich und dem ersten Dotierungsbereich, das Bestimmen, ob der zweite Strom niedriger ist als ein zweiter Schwellenstrom, das Ausgeben eines einem programmierten zweiten Bit zugeordneten Signals, wenn der zweite Strom niedriger als der zweite Schwellenstrom ist, und das Ausgeben eines einem gelöschten zweiten Bit zugeordneten Signals auf, wenn der zweite Strom höher als der zweite Schwellenstrom ist.
In einer anderen Ausführungsform stellt die vorliegende Erfindung ein Verfahren zum Betreiben eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung bereit. Das Verfahren weist das Bereitstellen eines Halbleiterspeichers gemäß einer Ausführungsform der vorliegenden Erfindung auf, wobei der Halbleiterspeicher mindestens eine Speicherzelle auf weist. Das Betreiben der Speicherzelle weist das Programmieren der Speicherzelle auf, wobei das Programmieren das Programmieren eines ersten Bits aufweist, das das Anlegen einer ersten Spannung zur Programmierung des ladungsträgerspeichernden Schichtstapels an den zweiten Dotierungsbereich und das Anlegen einer zweiten Programmierspannung des ladungsträgerspeichernden Schichtstapels an die Wortleitung und das Erden des ersten Dotierungsbereichs aufweist, wodurch eine Injektion heißer Elektronen in einen ersten Ladungsspeicherbereich des ladungsträgerspeichernden Schichtstapels bewirkt wird, wobei der erste Ladungsspeicherbereich in der Nähe des zweiten Dotierungsbereichs angeordnet ist, wodurch das erste Bit in dem ersten Ladungsspeicherbereich programmiert wird.
Das Programmieren eines zweiten Bits weist das Anlegen einer dritten Spannung zur Programmierung des ladungsträgerspeichernden Schichtstapels an den ersten Dotierungsbereich und das Anlegen einer vierten Spannung zur Programmierung des ladungsträgerspeichernden Schichtstapels an die Wortleitung und das Erden des zweiten Dotierungsbereichs auf, wodurch eine Injektion heißer Elektronen in einen zweiten Ladungsspeicherbereich des ladungsträgerspeichernden Schichtstapels bewirkt wird, wobei der zweite Ladungsspeicherbereich in der Nähe des ersten Dotierungsbereichs angeordnet ist, wodurch das zweite Bit in dem zweiten Ladungsspeicherbereich programmiert wird.
Das Programmieren eines dritten Bits weist das Anlegen einer Spannung zur Programmierung der leitfähigen Schicht an die Wortleitung auf, wodurch Fowler-Nordheim-Tunneln der Elektronen aus der Wortleitung in die leitfähige Schicht bewirkt wird und wodurch das dritte Bit in der leitfähigen Schicht programmiert wird.
In einer anderen Ausführungsform weist das Betreiben des Halbleiterspeichers das Löschen des ersten Bits auf, wobei das Löschen des ersten Bits das Anlegen einer ersten Spannung zur Löschung des ladungsträgerspeichernden Schichtstapels an die Wortleitung und das Anlegen einer zweiten Spannung zur Löschung des ladungsträgerspeichernden Schichtstapels an den zweiten Dotierungsbereich aufweist, wodurch eine Injektion heißer Löcher in den ersten Ladungsspeicherbereich bewirkt wird und wodurch das erste Bit gelöscht wird.
In einer anderen Ausführungsform weist das Betreiben des Halbleiterspeichers das Löschen des zweiten Bits auf, wobei das Löschen des zweiten Bits das Anlegen einer dritten Spannung zur Löschung des ladungsträgerspeichernden Schichtstapels an die Wortleitung und einer vierten Spannung zur Löschung des ladungsträgerspeichernden Schichtstapels an den ersten Dotierungsbereich aufweist, wodurch eine Injektion heißer Löcher in den zweiten Ladungsspeicherbereich bewirkt wird und wodurch das zweite Bit gelöscht wird.
In einer anderen Ausführungsform weist das Betreiben des Halbleiterspeichers das Löschen des dritten Bits auf. Das Löschen des dritten Bits weist das Anlegen einer ersten Spannung zur Löschung der leitfähigen Schicht an die Wortleitung auf. In einer anderen Ausführungsform weist das Löschen des dritten Bits das Anlegen einer zweiten Spannung zur Löschung der leitfähigen Schicht an das Substrat auf.
In einer anderen Ausführungsform weist das Betreiben des Halbleiterspeichers das Lesen der Speicherzelle auf. Das Lesen der Speicherzelle weist das Anlegen einer ersten Lesespannung an den ersten Dotierungsbereich und das Anlegen einer zweiten Lesespannung an die Wortleitung, nachfolgend das Abtasten eines ersten Stroms zwischen dem zweiten Dotierungsbereich und dem ersten Dotierungsbereich, das Anlegen einer dritten Lesespannung an den ersten Dotierungsbereich und das Anlegen einer vierten Lesespannung an die Wortleitung, nachfolgend das Abtasten eines zweiten Stroms zwischen dem zweiten Dotierungsbereich und dem ersten Dotierungsbereich, das Anlegen einer fünften Lesespannung an den ersten Dotierungsbereich und das Anlegen einer sechsten Lesespannung an die Wortleitung, nachfolgend das Abtasten eines dritten Stroms zwischen dem zweiten Dotierungsbereich und dem ersten Dotierungsbereich, das Anlegen einer siebten Lesespannung an den ersten Dotierungsbereich und das Anlegen einer achten Lesespannung an die Wortleitung, und nachfolgend das Abtasten eines vierten Stroms zwischen dem zweiten Dotierungsbereich und dem ersten Dotierungsbereich auf. Das Verfahren weist ferner das Bestimmen, ob der erste Strom niedriger ist als ein erster Schwellenstrom, das Bestimmen, ob der zweite Strom niedriger ist als ein zweiter Schwellenstrom, das Bestimmen, ob der dritte Strom niedriger ist als ein dritter Schwellenstrom, und das Bestimmen auf, ob der vierte Strom niedriger ist als ein vierter Schwellenstrom. Das Verfahren weist ferner das Ausgeben eines Signals, das anzeigt, dass das erste Bit gelöscht ist und dass das dritte Bit programmiert ist, auf, wenn der erste Strom höher ist als der erste Schwellenstrom. Wenn der zweite Strom höher ist als der zweite Schwellenstrom und wenn der erste Strom niedriger ist als der erste Schwellenstrom, wird ein Signal ausgegeben, das anzeigt, dass das erste Bit programmiert ist und dass das dritte Bit programmiert ist. Wenn der zweite Strom niedriger ist als der zweite Schwellenstrom und wenn der dritte Strom höher ist als der dritte Schwellenstrom, wird ein Signal ausgegeben, das anzeigt, dass das erste Bit gelöscht ist und dass das dritte Bit gelöscht ist. Wenn der vierte Strom höher ist als der vierte Schwellenstrom und wenn der dritte Strom niedriger ist als der dritte Schwellenstrom, wird ein Signal ausgegeben, das anzeigt, dass das erste Bit programmiert ist und dass das dritte Bit gelöscht ist.
Kurzbeschreibung der Zeichnungen
1 zeigt eine Querschnittsansicht entlang einer ersten Ebene der Speicherzelle gemäß einer Ausführungsform der Erfindung.
2 zeigt eine Querschnittsansicht der in 1 dargestellten Speicherzelle entlang einer zweiten Ebene.
3 zeigt eine Querschnittsansicht eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung entlang einer ersten Ebene in einer Stufe des Herstellungsprozesses.
4 stellt eine Draufsicht des Halbleiterspeichers in der in 3 dargestellten Stufe des Herstellungsprozesses dar.
5 zeigt eine Querschnittsansicht des Halbleiterspeichers aus 3 in einer anderen Stufe des Herstellungsprozesses entlang der ersten Ebene.
6 zeigt eine Querschnittsansicht des Halbleiterspeichers aus 5 entlang der ersten Ebene in einem anderen Schritt des Herstellungsprozesses.
7 zeigt eine Draufsicht des Halbleiterspeichers in der Stufe des Herstellungsprozesses, die in 6 dargestellt ist.
8 zeigt schematisch die Anordnung einer Speicherzelle gemäß einer Ausführungsform der Erfindung bezüglich einer ersten Leitung und einer zweiten Leitung.
9 zeigt eine Querschnittsansicht entlang einer ersten Ebene einer Speicherzelle gemäß einer Ausführungsform der Erfindung.
10 zeigt eine Querschnittsansicht einer Speicherzelle entlang einer ersten Ebene gemäß einer Ausführungsform der Erfindung.
11 stellt eine Querschnittsansicht entlang einer zweiten Ebene der Speicherzelle aus 10 dar.
12 zeigt schematisch ein Verdrahtungslayout eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung.
13 zeigt schematisch die Verbindung einer ersten eingebetteten Bitleitung des Halbleiterspeichers mit einer ersten Metallleitung gemäß einer Ausführungsform der Erfindung.
14 zeigt schematisch die Verbindung einer zweiten eingebetteten Bitleitung des Halbleiterspeichers aus 13 mit einer zweiten Metallleitung gemäß einer Ausführungsform der Erfindung.
15 zeigt schematisch ein Verdrahtungslayout eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung.
16 ist ein Schaubild, das den Stromverlauf zwischen Quelle und Senke für verschiedene logische Zustände einer Speicherzelle gemäß einer Ausführungsform der Erfindung in Abhängigkeit von einer Spannung grafisch darstellt, die auf die Wortleitung angewendet wird.
17 ist ein Schaubild, das den Stromverlauf zwischen Quelle und Senke für verschiedene logische Zustände einer Speicherzelle gemäß einer Ausführungsform der Erfindung in Abhängigkeit von einer Spannung grafisch darstellt, die auf die Wortleitung angewendet wird.
18 ist ein Schaubild, das den Stromverlauf zwischen Quelle und Senke für verschiedene logische Zustände einer Speicherzelle gemäß einer Ausführungsform der Erfindung in Abhängigkeit von einer Spannung grafisch darstellt, die auf die Wortleitung angewendet wird.
19 zeigt schematisch einen Halbleiterspeicher gemäß einer Ausführungsform der Erfindung.
20 zeigt eine Querschnittsansicht entlang einer ersten Ebene des Halbleiterspeichers aus 19.
Beschreibung der bevorzugten Ausführungsformen
1 stellt eine Querschnittsansicht entlang einer ersten Ebene (Ebene x-z) einer Speicherzelle 21 gemäß einer Ausführungsform der Erfindung dar. Ein erster Dotierungsbereich 6 und ein zweiter Dotierungsbereich 7 sind in einem Substrat 1 angeordnet, vorzugsweise in einem p-artigen Substrat, wobei der erste Dotierungsbereich 6 und der zweite Dotierungsbereich 7 durch einen Kanalbereich 22 getrennt sind. Der erste 6 und der zweite Dotierungsbereich 7 können durch Implantieren eines n-artigen Dotierstoffes wie Arsin oder Phosphor in das Substrat 1 gebildet werden. Ein ladungsträgerspeichernder Schichtstapel 2 ist auf dem Substrat 1, auf dem Kanalbereich 22, auf einem Abschnitt des ersten Dotierungsbereichs 6 und auf einem Abschnitt des zweiten Dotierungsbereichs 7 angeordnet. Der ladungsträgerspeichernde Schichtstapel 2 kann Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid oder ein anderes Material umfassen, das eine dielektrische Konstante von mindestens 3,9 aufweist. Der ladungsträgerspeichernde Schichtstapel 2 kann mehrere dielektrische Schichten aufweisen. In einer Ausführungsform weist der ladungsträgerspeichernde Schichtstapel eine erste 8, eine zweite 9 und eine dritte 10 dielektrische Schicht auf. Die erste 8 und die dritte 10 dielektrische Schicht können jeweils Siliziumoxid oder Hafniumoxid umfassen. Alternativ können die erste 8 und die dritte 10 dielektrische Schicht ein anderes Material umfassen, das eine dielektrische Konstante von mindestens 3,9 aufweist. Die zweite dielektrische Schicht 9 kann ein Material umfassen, das ausgewählt ist aus der Gruppe bestehend aus Siliziumnitrid, Hafniumoxid und Aluminiumoxid. Alternativ kann die zweite dielektrische Schicht 9 ein anderes Material umfassen, das eine dielektrische Konstante von mindestens 3,9 aufweist.
Die erste dielektrische Schicht 8 ist auf dem Substrat 1 angeordnet, die zweite dielektrische Schicht 9 ist auf der ersten dielektrischen Schicht 8 angeordnet und die dritte dielektrische Schicht 10 ist auf der zweiten dielektrischen Schicht 9 angeordnet. Die erste dielektrische Schicht 8 kann eine Schichtdicke von 5 nm aufweisen, die zweite dielektrische Schicht 9 kann eine Schichtdicke von 5 nm aufweisen und die dritte dielektrische Schicht 10 kann eine Schichtdicke von 6 nm aufweisen. Auf dem ladungsträgerspeichernden Schichtstapel 2 ist eine leitfähige Schicht 3 angeordnet, wobei die leitfähige Schicht 3 elektrisch schwebend ist. Die leitfähige Schicht 3, die dotiertes Polysilizium umfassen kann, ist mit keiner Leitung verbunden und kann als Ladungsspeicher benutzt werden. Die leitfähige Schicht 3 kann ein p-dotiertes Polysilizium oder ein n-dotiertes Polysilizium umfassen. Alternativ kann die leitfähige Schicht 3 ein Metall umfassen, das ausgewählt ist aus der Gruppe Ni, Pd, Pt, La, Os, Nb, Rh, Re, Ru, Sn, Ta, Ti, V, W, Y und Zr. Eine dielektrische Schicht 4 ist auf der leitfähigen Schicht 3 angeordnet. Die dielektrische Schicht 4 kann Siliziumoxid, Siliziumnitrid, Hafniumoxid oder Aluminiumoxid umfassen. Alternativ kann die dielektrische Schicht 4 ein anderes Material umfassen, das eine dielektrische Konstante von mindestens 3,9 aufweist. Die dielektrische Schicht 4 kann mehrere dielektrische Schichten umfassen. In einer Ausführungsform umfasst die dielektrische Schicht 4 eine erste 11, eine zweite 12 und eine dritte 13 dielektrische Schicht. Jede der ersten 11, der zweiten 12 und der dritten 13 dielektrischen Schichten der dielektrischen Schicht 4 kann aus einem Material gebildet werden, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid oder einem anderen Material, das eine dielektrische Konstante von mindestens 3,9 aufweist.
Die erste dielektrische Schicht 11 der dielektrischen Schicht 4 ist auf der leitfähigen Schicht 3 angeordnet, die zweite dielektrische Schicht 12 der dielektrischen Schicht 4 ist auf der ersten dielektrischen Schicht 11 angeordnet und die dritte dielektrische Schicht 13 ist auf der zweiten dielektrischen Schicht 12 angeordnet. Die erste dielektrische Schicht 11 der dielektrischen Schicht 4 kann eine Schichtdicke von 4 nm aufweisen, die zweite dielektrische Schicht 12 der dielektrischen Schicht 4 kann eine Schichtdicke von 5 nm aufweisen und die dritte dielektrische Schicht 13 der dielektri schen Schicht 4 kann eine Schichtdicke von 5 nm aufweisen. Eine Wortleitung 5 ist auf der dielektrischen Schicht 4 angeordnet. Die Wortleitung 5 kann ein p-dotiertes Polysilizium oder ein n-dotiertes Polysilizium umfassen. Alternativ kann die Wortleitung 5 ein Metall umfassen, wobei das Metall ausgewählt ist aus der Gruppe bestehend aus Al, Co, Cr, Fe, In, Ir, Hf, Mg, Mo, Mn, Ni, Pd, Pt, La, Os, Nb, Rh, Re, Ru, Sn, Ta, Ti, V, W, Y und Zr.
Bei Betrieb der Speicherzelle 21 weist die Wortleitung 5 die Funktionalität eines Steuer-Gates auf, wobei der erste Dotierungsbereich 6 und der zweite Dotierungsbereich 7 beide jeweils die Funktionalität einer Quelle und einer Senke eines Transistors aufweisen können. Die leitfähige Schicht 3, die elektrisch schwebend ist, kann die Funktionalität eines Floating Gates aufweisen.
Bei herkömmlichem Betrieb wird ein Spannungspotenzial zwischen dem ersten Dotierungsbereich 6 und dem zweiten Dotierungsbereich 7 angelegt. Dann wird ein Spannungspotenzial an die Wortleitung 5 angelegt. Sobald das Spannungspotenzial, das an die Wortleitung 5 angelegt ist, eine charakteristische Schwellenspannung V_t übersteigt, bildet sich ein leitfähiger Kanal zwischen dem ersten Dotierungsbereich 6 und dem zweiten Dotierungsbereich 7 und ein Stromsignal kann ermittelt werden. Der Wert der charakteristischen Schwellenspannung V_t wird durch Ladungen beeinflusst, die sich zwischen der Wortleitung 5 und dem Kanal befinden. Zum Beispiel wird die Schwellenspannung V_t zu einem niedrigeren Spannungspegel verschoben, wenn sich eine Ladung zwischen dem Kanal und der Wortleitung 5 befindet. Der Unterschied zwischen den Pegeln der Schwellenspannungen zwischen einem Zustand, in dem sich eine Ladung zwischen dem Kanal und der Wortleitung 5 befin det, und einem Zustand, in dem sich keine Ladung zwischen dem Kanal und der Wortleitung 5 befindet, wird als Schwellenspannungsverschiebung bezeichnet. Aus diesem Grund kann das Einbringen ortsgebundener Ladungen zwischen der Wortleitung 5 und dem Kanal benutzt werden, um binäre Informationen in der Speicherzelle zu speichern, wobei unterschiedliche Schwellenspannungspegel unterschiedlichen binären Werten zugeordnet werden können.
Die Speicherzelle ist dazu fähig, mindestens zwei Informationsbits zu speichern, ein erstes Bit in einem ersten Ladungsspeicherbereich 20, der in dem ladungsträgerspeichernden Schichtstapel 2 in der Nähe des zweiten Dotierungsbereichs 7 angeordnet ist, und ein zweites Bit in einem zweiten Ladungsspeicherbereich 19, der in dem ladungsträgerspeichernden Schichtstapel in der Nähe des ersten Dotierungsbereichs 6 angeordnet ist.
Die Einfügung der leitfähigen Schicht 3 gemäß der vorliegenden Erfindung ermöglicht die Verringerung der effektiven Oxiddicke EOT des ladungsträgerspeichernden Schichtstapels 2 auf ein Niveau, das geringer ist als das eines herkömmlichen NROMs für die gleiche Schwellenspannungsverschiebung. Der Grund hierfür steht mit der Tatsache in Zusammenhang, dass die gesamte Schwellenspannungsverschiebung in zwei Teile unterteilt wird: ein Teil, der aus der kapazitiven Kopplung der gespeicherten Ladung an die leitfähige Schicht entsteht, und ein Teil, der aus der kapazitiven Kopplung der leitfähigen Schicht an die Wortleitung entsteht. Da außerdem eine geringe effektive Oxiddicke EOT des ladungsträgerspeichernden Schichtstapels, in dem die Ladung gespeichert wird, für die Transistoreigenschaften von Nutzen ist, weist die Struktur des Floating Gates wahrschein lich bessere Skalierungseigenschaften auf als eine herkömmliche NROM-Vorrichtung für eine gegebene Schwellenspannungsverschiebung. Der physikalische Grund für die bessere Elektrostatik der NROM-Vorrichtung mit Floating Gate steht mit der Tatsache in Zusammenhang, dass, je geringer die Kapazität einer leitfähigen Schicht (Wortleitung 5 oder leitfähige Schicht 3) in Bezug auf den Kanal ist, desto besser ist die Abschirmung der elektrischen Felder zwischen Quelle und Senke. Mit anderen Worten werden die Effekte einer kurzen Kanallänge am besten in Vorrichtungen abgeschirmt, in denen die leitfähige Schicht in der Nähe des Kanals angeordnet ist. Dementsprechend können Speicherzellen realisiert werden, die eine kleinere kleinste Strukturgröße F aufweisen als herkömmliche NROMs.
In einer Näherung nullter Ordnung ist die Schwellenspannungsverschiebung δV_t gegeben durch: δVt = δVtCL-Kanal/y,wobei δV_tCL-Kanal die effektive Verschiebung des Schwellenspannungspotenzials ist, das zwischen der leitfähigen Schicht 3 und den Kanal angelegt wird, und
wobei der Faktor der kapazitiven Kopplung definiert ist durch: y = CCL-WL/Ctot wobei C_tot die Gesamtkapazität der leitfähigen Schicht 3 bezüglich der Umgebung ist, und
C_CL-WL die Kapazität der leitfähigen Schicht 3 bezüglich der Wortleitung 5 ist.
Dementsprechend erhöht ein kapazitiver Kopplungsfaktor kleiner als 1 die Schwellenspannungsverschiebung δV_t.
In einer Ausführungsform der Erfindung ist die erste dielektrische Schicht 8 des ladungsträgerspeichernden Schichtstapels 2 eine Oxidschicht, die eine Schichtdicke von 6 nm aufweist, die zweite dielektrische Schicht 9 des ladungsträgerspeichernden Schichtstapels ist eine Nitridschicht, die eine Schichtdicke von 5 nm aufweist, und die dritte dielektrische Schicht 10 des ladungsträgerspeichernden Schichtstapels ist eine Oxidschicht, die eine Schichtdicke von 5 nm aufweist. Dies führt zu einer effektiven Oxiddicke EOT des ladungsträgerspeichernden Schichtstapels von 13 nm und zu einem kapazitiven Kopplungsfaktor von 0,5. Folglich verdoppelt sich die Schwellenspannungsverschiebung im Vergleich zur Schwellenspannungsverschiebung herkömmlicher NROMs, die einen ladungsträgerspeichernden Schichtstapel mit einer effektiven Oxiddicke EOT von 13 nm aufweisen.
Ein logischer Zustand ”1” kann durch Anlegen einer Programmierspannung an den zweiten Dotierungsbereich 7 und die Wortleitung 5 und durch Erden des ersten Dotierungsbereichs 6 in das erste Bit programmiert werden. Dabei werden heiße Elektronen aus dem Kanal in den ersten Ladungsspeicherbereich 20 injiziert. Die Elektronen werden in dem ersten Ladungsspeicherbereich 20 gespeichert. Die gespeicherten Elektronen erzeugen eine elektrische Barriere, die eine Veränderung der charakteristischen Schwellenspannung der Speicherzelle hervorruft. Das Spannungspotenzial, das zum Programmieren des ersten Bits an die Wortleitung angelegt wird, kann 12 V betragen, und das Spannungspotenzial, das an den zweiten Dotierungsbereich 7 angelegt wird, kann 5 V betragen.
Der logische Zustand ”1” des ersten Bits kann durch Anlegen von Löschspannungen an den zweiten Dotierungsbereich 7 und die Wortleitung 5 gelöscht werden. Dabei werden heiße Löcher in den ersten Ladungsspeicherbereich 20 injiziert und ein Zustand ”0” des ersten Bits geschaffen. Das Spannungspotenzial, das an den zweiten Dotierungsbereich 7 angelegt wird, kann 5 V betragen und das Spannungspotenzial, das an die Wortleitung 5 angelegt wird, kann –5 V betragen.
Ein Lesevorgang zum Bestimmen, ob das erste Bit programmiert oder gelöscht ist, kann das Anlegen einer Lesespannung an den ersten Dotierungsbereich 6, das Erden des zweiten Dotierungsbereichs 7, das schrittweise Erhöhen eines Spannungspotenzials, das an die Wortleitung 5 angelegt wird, und das Abtasten eines Stroms zwischen dem zweiten Dotierungsbereich 7 und dem ersten Dotierungsbereich 6 aufweisen. Von dem Spannungspegel, bei dem der Strom einen Schwellenstrom I_t erreicht, kann bestimmt werden, ob das erste Bit programmiert oder gelöscht ist. Wenn das erste Bit gelöscht ist, muss ein Spannungspotenzial, das gleich oder höher als eine Schwellenspannung V_t1 ist, an die Wortleitung 5 angelegt werden, um einen Strom abzutasten, der gleich oder höher als der Schwellenstrom I_t ist. Wenn das erste Bit programmiert wird, muss ein Spannungspotenzial, das gleich oder höher als eine Schwellenspannung V_t2 ist, an die Wortleitung angelegt werden, um einen Strom abzutasten, der gleich oder höher als der Schwellenstrom I_t ist, wobei V_t2 höher als V_t1 ist. Der Unterschied zwischen V_t2 und V_t1 definiert die Schwellenspannungsverschiebung.
Das Programmieren, Löschen und Lesen des zweiten Bits der Speicherzelle wird entsprechend dem Programmieren, Löschen und Lesen des ersten Bits der Speicherzelle ausgeführt, wobei der zweite Dotierungsbereich 7 die Funktionalität des ersten Dotierungsbereichs 6 aufweist und wobei der erste Dotierungsbereich 6 die Funktionalität des zweiten Dotierungsbereichs 7 aufweist.
Die Speicherzelle 21 kann ebenfalls betriebsfähig sein, um vielfache Bits in einem der ersten 20 und zweiten 19 Ladungsspeicherbereiche durch Steuern der Ladungsmenge zu speichern, die während des Programmierens in die Ladungsspeicherbereiche injiziert wird. Unterschiedliche Ladungsmengen, die in einem der ersten 20 und zweiten 19 Ladungsspeicherbereiche gespeichert werden, bewirken unterschiedliche Pegel der Schwellenspannung. Folglich können durch Zuordnen jedes Pegels der Schwellenspannung zu einem Speicherzustand vielfache Bits in der Speicherzelle 21 gespeichert werden.
2 zeigt eine Querschnittsansicht der in 1 dargestellten Speicherzelle 21 entlang einer zweiten Ebene (Ebene y-z). Die Speicherzellen 21 eines Halbleiterspeichers sind entlang bevorzugter Richtungen (x- und y-Richtungen) periodisch auf dem Substrat angeordnet. Die Anordnung ist zum Beispiel in 12 dargestellt. Der ladungsträgerspeichernde Schichtstapel 2 ist auf dem Substrat 1 angeordnet und erstreckt sich seitlich über die Speicherzelle 21 hinaus. Die leitfähige Schicht 3 ist auf einem Abschnitt des ladungsträgerspeichernden Schichtstapels 2 angeordnet. Die dielektrische Schicht 4 ist auf der Oberseite und an den Seitenwänden 23 der leitfähigen Schicht 3 angeordnet. Ein Abschnitt der zweiten dielektrischen Schicht 12 der dielektrischen Schicht 4 ist auf einem Abschnitt der dritten dielektrischen Schicht 10 des ladungsträgerspeichernden Schichtstapels 2 angeordnet, wobei der Abschnitt der dritten dielektrischen Schicht 10 des ladungsträgerspeichernden Schichtstapels 2 zwischen den leitfähigen Schichten 3 zueinander benachbarter Speicherzellen 21 angeordnet wird. Die dielektrische Schicht 4 erstreckt sich in Aussparungen zwischen den leitfähigen Schichten 3 zueinander benachbarter Speicherzellen 21. Die Wortleitung 5 erstreckt sich in die Aussparungen zwischen den leitfähigen Schichten 3 zueinander benachbarter Speicherzellen und ist auf der dielektrischen Schicht 4 in den Aussparungen angeordnet. Der ladungsträgerspeichernde Schichtstapel 2 ist unter der Wortleitung 5 und unter den Aussparungen bereitgestellt und steht mit dem Substrat 1 und der dielektrischen Schicht 4 in Kontakt.
3 zeigt eine Querschnittsansicht eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung entlang einer ersten Ebene in einer Stufe des Herstellungsprozesses. Ein ladungsträgerspeichernder Schichtstapel 2, der eine erste dielektrische Schicht 8, eine zweite dielektrische Schicht 9 und eine dritte dielektrische Schicht 10 aufweist, ist auf einem Substrat 1 angeordnet. Die leitfähigen Schichten 3-1, 3-2 sind auf Abschnitten des ladungsträgerspeichernden Schichtstapels 2 angeordnet, wobei sich die leitfähigen Schichten 3-1, 3-2 entlang einer ersten Richtung erstrecken. Die leitfähigen Schichten 3-1, 3-2 können durch Abscheiden von Polysilizium auf dem ladungsträgersspeichernden Schichtstapel 2 und durch Strukturieren des Polysiliziums durch herkömmliche Lithographie- und Ätzprozesse gebildet werden, so dass die leitfähigen Schichten 3-1, 3-2 gebildet werden, die sich entlang einer ersten Richtung erstrecken.
4 stellt eine Draufsicht des Halbleiterspeichers in der Stufe des Herstellungsprozesses dar, die in 3 dargestellt ist. Die leitfähigen Schichten 3-1, 3-2 sind auf Bereichen der dritten dielektrischen Schicht 10 des ladungsträgerspeichernden Schichtstapels 2 derart angeordnet, dass Abschnitte der dritten dielektrischen Schicht 10, die sich entlang der ersten Richtung erstrecken, nicht durch die leitfähigen Schichten 3-1, 3-2 bedeckt sind.
5 stellt eine Querschnittsansicht des Halbleiterspeichers aus 3 in einer anderen Stufe des Herstellungsprozesses entlang der ersten Ebene dar. Im Vergleich zu 3 ist ein dotiertes Gebiet 6, 7, 15 in dem Substrat 1 in Gebieten angeordnet, die nicht durch die leitfähigen Schichten 3-1, 3-2 bedeckt sind. Das dotierte Gebiet 6, 7, 15 wird durch Dotieren des Substrats 1 mit n-artigen Dotierstoffen wie Arsen oder Phosphor durch eine Implantationstechnik gebildet, wobei die Dotierstoffe daran gehindert werden, in das Substrat 1 in Bereiche einzudringen, die von den leitfähigen Schichten 3-1, 3-2 bedeckt sind, so dass die leitfähigen Schichten 3-1 und 3-2 während des Implantationsprozesses die Funktion einer Maske haben. Das dotierte Gebiet 6, 7, 15 weist einen ersten Dotierungsbereich 6 einer Speicherzelle 21 und die erste Leitung 15-1 auf. Die erste Leitung 15-1 ist in dem Substrat 1 angeordnet und ist eine erste eingebettete Bitleitung des Halbleiterspeichers. Außerdem kann die dotierte Fläche 6, 7, 15 den zweiten Dotierungsbereich 7 und die zweite Leitung 15-2, 16-2 einer weiteren Speicherzelle 21 aufweisen. Eine dielektrische Schicht 4 ist auf der oberen Oberfläche und an den Seitenwänden der leitfähigen Schichten 3-1 und 3-2 angeordnet. Die dielektrische Schicht 4 kann durch eine thermische Oxidation gebildet werden, wodurch die Flächen der leitfähigen Schichten 3-1 und 3-2 oxidiert werden.
6 zeigt eine Querschnittsansicht des Halbleiterspeichers aus 5 entlang der ersten Ebene in einem anderen Schritt des Herstellungsprozesses. Im Vergleich zu 5 ist eine Wortleitung 5 auf der oberen Oberfläche und an den Seitenwänden der dielektrischen Schicht 4 und auf Abschnitten des ladungsträgerspeichernden Schichtstapels 2 angeordnet. Die Wortleitung 5 kann durch Abscheidung von Polysilizium auf freiliegenden Abschnitten des ladungsträgerspeichernden Schichtstapels 2, auf der oberen Oberfläche und an den Seitenwänden der dielektrischen Schicht 4 und nachfolgend durch Ätzen von Abschnitten des Polysiliziums, Abschnitten der dielektrischen Schicht 4 und Abschnitten der leitfähigen Schichten 3-1, 3-2 entlang einer zweiten Richtung, die nicht die erste Richtung ist, gebildet werden, so dass die Wortleitung 5 gebildet wird.
7 zeigt eine Draufsicht des Halbleiterspeichers in der Stufe des Herstellungsprozesses, die in 6 dargestellt ist. Abschnitte der dritten dielektrischen Schicht 10 des ladungsträgerspeichernden Schichtstapels sind freigelegt, wobei sich die freiliegenden Abschnitte entlang der zweiten Richtung erstrecken. Das gestrichelte Rechteck zeigt schematisch die Fläche an, die von einer Speicherzelle 21 eingenommen wird. Die Wortleitungen 5-1 und 5-2 erstrecken sich entlang der zweiten Richtung.
8 zeigt schematisch die Anordnung der Speicherzelle 21 aus 7 bezüglich der ersten Leitung 15-1 und der zweiten Leitung 15-2. Die erste Leitung 15-1 und die zweite Leitung 15-2 sind in dem Substrat eingebettet und sind jeweils eine erste Bitleitung und eine zweite Bitleitung des Halbleiterspeichers. In dieser Ausführungsform ist der erste Dotierungsbereich 6 der Speicherzelle 21 ein Abschnitt der ersten Leitung 15-1 und der zweite Dotierungsbereich 7 der Speicherzelle 21 ist ein Abschnitt der zweiten Leitung 15-2. Dementsprechend weist die erste Leitung 15-1 den ersten Dotierungsbereich 6 auf und die zweite Leitung 15-2 weist den zweiten Dotierungsbereich 7 auf.
9 stellt eine Querschnittsansicht einer Speicherzelle 21 gemäß einer anderen Ausführungsform der Erfindung entlang einer ersten Ebene (Ebene x-z) dar. Im Gegensatz zu der Ausführungsform aus 1 ist die zweite dielektrische Schicht 9 des ladungsträgerspeichernden Schichtstapels 3 derart ausgebildet, dass die zweite dielektrische Schicht 9 einen ersten Teilbereich 24, der in der Nähe des ersten Dotierungsbereichs 6 angeordnet wird, und einen zweiten Teilbereich 25 aufweist, der in der Nähe des zweiten Dotierungsbereichs 7 angeordnet ist. Ein Abschnitt der dritten dielektrischen Schicht 10 des ladungsträgerspeichernden Schichtstapels 2 ist in einer Aussparung angeordnet, die zwischen dem ersten Teilbereich 24 und dem zweiten Teilbereich 25 der zweiten dielektrischen Schicht 9 des ladungsträgerspeichernden Schichtstapels 2 ausgebildet ist.
In 10 ist eine Querschnittsansicht entlang einer ersten Ebene (Ebene x-z) einer Speicherzelle gemäß einer anderen Ausführungsform der vorliegenden Erfindung dargestellt. Im Vergleich zu der in 1 dargestellten Ausführungsform ist die zweite dielektrische Schicht 12 der dielektrischen Schicht 4 dünner. Die zweite dielektrische Schicht 12 der dielektrischen Schicht 4 kann eine Schichtdicke von weniger als 2 nm, vorzugsweise von 1 nm aufweisen.
11 stellt eine Querschnittsansicht entlang einer zweiten Ebene (Ebene y-z) der Speicherzelle 21 aus 10 dar. Im Unterschied zu der Speicherzelle 21 aus 2 sind Isolationsgräben 14, die mit einer Grabenisolationsfüllung gefüllt sind, in dem ladungsträgerspeichernden Schichtstapel 2 und in dem Substrat 1 angeordnet. Die Grabenisolationsfüllung kann Siliziumoxid umfassen. Die Gräben 14 trennen Kanalbereiche 22 zueinander benachbarter Speicherzellen 21. Die dielektrische Schicht 4 ist auf der oberen Oberfläche und an den Seitenwänden 23 der leitfähigen Schicht 3 und auf der Grabenisolationsfüllung angeordnet. Die leitfähige Schicht 3 ist elektrisch schwebend angeordnet. Die dielektrische Schicht 4 erstreckt sich in Aussparungen zwischen den leitfähigen Schichten 3 zueinander benachbarter Speicherzellen 22. Die Wortleitung 5 erstreckt sich in die Aussparungen und ist auf der dielektrischen Schicht 4 in den Aussparungen angeordnet. Die dielektrische Schicht 4 wird in den Aussparungen zwischen den Grabenisolationsfüllungen und der Wortleitung 5 bereitgestellt und steht mit der Wortleitung 5 und der Grabenisolationsfüllung in Kontakt. Ein Abschnitt der ersten dielektrischen Schicht 11 der dielektrischen Schicht 4, der auf der oberen Oberfläche der leitfähigen Schicht 3 angeordnet ist, weist eine größere Schichtdicke auf, als weitere Abschnitte der ersten dielektrischen Schicht 11, die an den Seitenwänden 23 der leitfähigen Schicht 3 angeordnet sind. Der Abschnitt der ersten dielektrischen Schicht 11 der dielektrischen Schicht 4, der auf der oberen Oberfläche der leitfähigen Schicht 3 angeordnet ist, ist vorzugsweise ein thermisches Oxid. Die weiteren Abschnitte der ersten dielektrischen Schicht 11 der dielektrischen Schicht 4, die an den Seitenwänden 23 der leitfähigen Schicht 3 angeordnet sind, sind vorzugsweise natürliche Oxidschichten. Vorzugsweise weisen die Abschnitte der ersten dielektrischen Schicht 11, die an den Seitenwänden 23 der leitfähigen Schicht 3 angeordnet sind, eine Schichtdicke von 1 nm auf, und der Abschnitt der ersten dielektrischen Schicht 11, der auf der oberen Oberfläche der leitfähigen Schicht 3 angeordnet ist, weist eine Schichtdicke von 15 nm auf.
Neben der Funktionalität des Speicherns eines ersten Bits in dem ersten Ladungsspeicherbereich 20 und eines zweiten Bits in dem zweiten Ladungsspeicherbereich 19 ist die Speicherzelle, die das oben beschriebene Layout aufweist, dazu fähig, mindestens ein drittes Bit in der elektrisch schwebenden leitfähigen Schicht 3 ohne Störung des Zustands des ersten und des zweiten Bits zu speichern. Außerdem stört das Programmieren, Lesen und Löschen des ersten und des zweiten Bits den Zustand des dritten Bits nicht.
Das Programmieren eines Zustands ”1” des dritten Bits wird durch Anlegen einer Spannung zur Programmierung der leitfähigen Schicht an die Wortleitung 5 bewirkt, wodurch Fowler-Nordheim-Tunneln von Elektronen aus der Wortleitung 5 in die leitfähige Schicht 3 bewirkt wird. Die Spannung zur Programmierung der leitfähigen Schicht, die an die Wortleitung 5 angelegt wird, kann 16 V betragen. Aufgrund der unterschiedlichen Dimensionen der ersten dielektrischen Schicht 11 der dielektrischen Schicht 4, die an den Seitenwänden 23 und auf der oberen Oberfläche der elektrisch schwebenden leitfähigen Schicht 3 angeordnet ist, tunneln Elektronen vorzugsweise aus der Wortleitung 5 in die leitfähige Schicht 3 durch den Abschnitt der dielektrischen Schicht 4, der an den Seitenwänden 23 der leitfähigen Schicht 3 angeordnet ist. Der auf der oberen Oberfläche der leitfähigen Schicht 3 angeordnete Abschnitt der ersten dielektrischen Schicht 11 verringert den Anteil der vertikalen Komponente des elektrischen Feldes, das während des Programmierens, Lesens oder Löschens des dritten Bits angelegt wird. Aus diesem Grund ist der Anteil des effektiven elektrischen Feldes zwischen der leitfähigen Schicht 3 und dem Kanal während des Programmierens oder Löschens des dritten Bits zu gering, um die Injektion von Ladungen aus dem Kanal in den ladungsträgerspeichernden Schichtstapel 2 zu bewirken, und das dritte Bit kann programmiert, gelesen oder gelöscht werden, ohne den Zustand des ersten Bits oder des zweiten Bits zu stören.
Das Löschen des Zustands ”1” des dritten Bits wird durch Anlegen einer ersten Spannung zur Löschung der leitfähigen Schicht an das Substrat 1 bewirkt, wodurch Fowler-Nordheim-Tunneln der Elektronen aus der leitfähigen Schicht 3 in die Wortleitung 5 bewirkt wird. Die erste Spannung zur Löschung der leitfähigen Schicht, die an das Substrat 1 angelegt wird, kann 16 V betragen. Alternativ kann eine zweite Spannung zur Löschung der leitfähigen Schicht an die Wortleitung angelegt werden, wodurch Fowler-Nordheim-Tunneln der Elektronen aus der leitfähigen Schicht 3 in die Wortleitung 5 bewirkt wird. Die zweite Spannung zur Löschung der leitfähigen Schicht, die an die Wortleitung 5 angelegt wird, kann –16 V betragen.
12 zeigt schematisch ein Verdrahtungslayout eines Halbleiterspeichers gemäß einer Ausführungsform der Erfindung, in dem benachbarte Speicherzellen 21-1 und 21-2 eine gemeinsame Leitung 15-2 teilen. Die erste Speicherzelle 21-1 ist mit einer ersten Leitung 15-1 und mit einer zweiten Leitung 15-2 verbunden, wobei sich die erste 15-1 und die zweite 15-2 Leitung entlang einer ersten Richtung (y-Richtung) erstrecken. Die erste 15-1 und die zweite Leitung 15-2 sind jeweils eine erste und eine zweite Bitleitung des Halbleiterspeichers. Au ßerdem ist die Speicherzelle 21-1 mit einer Wortleitung 5-1 verbunden, die sich entlang einer zweiten Richtung (x-Richtung) erstreckt, die sich von der ersten Richtung unterscheidet. Eine zweite Speicherzelle 21-2 ist mit der gleichen Wortleitung 5-1 wie die erste Speicherzelle 21-1 und mit der gleichen zweiten Leitung 15-2 wie die erste Speicherzelle 21-1 verbunden. Außerdem ist die zweite Speicherzelle 21-2 mit der dritten Leitung 15-3 verbunden, die sich entlang der ersten Richtung erstreckt, wobei die dritte Leitung 15-3 eine dritte Bitleitung des Halbleiterspeichers sein kann.
13 zeigt schematisch die Verbindung einer ersten eingebetteten Bitleitung eines Halbleiterspeichers mit einer ersten Metallleitung gemäß einer Ausführungsform der Erfindung. Eine erste Leitung 15-1 erstreckt sich entlang einer ersten Richtung (y-Richtung). Die erste Leitung 15-1 ist eine Bitleitung und ist in einem Substrat 1 (in 13 nicht dargestellt) eingebettet, wie in 8 dargestellt ist. Die Wortleitungen 5-1, 5-2, 5-3, 5-4, 5-5 erstrecken sich entlang einer zweiten Richtung. Eine erste Metallleitung 26-1, die einen geringeren elektrischen Widerstand als die erste Leitung 15-1 aufweisen kann, erstreckt sich entlang der ersten Richtung und ist in einem Abstand von einer oberen Oberfläche des Substrats 1 (in 13 nicht dargestellt) angeordnet. Die erste Leitung 15-1 und die erste Metallleitung 26-1 sind durch leitfähige Zapfen 27-1, 27-2 verbunden. Zwischen den benachbarten leitfähigen Zapfen 27-1, 27-2 sind vier Wortleitungen 5-1, 5-2, 5-3 und 5-4 angeordnet. Alternativ können mehr als vier oder weniger als vier Wortleitungen 5 zwischen den benachbarten leitfähigen Zapfen 27-1, 27-2 angeordnet sein. Vorzugsweise sind sechzehn Wortleitungen 5 zwischen den benachbarten leitfähigen Zapfen 27-1, 27-2 angeordnet. Diese Anordnung bewirkt, dass ein im Vergleich kleinerer Abschnitt des Substrats 1 benutzt wird, um die Bereiche von Quelle und Senke der Speicherzelle. einer Halbleitervorrichtung zu kontaktieren, als bei einer herkömmlichen Anordnung, in der jeder Bereich von Quelle und Senke jeder Speicherzelle durch einzelne Zapfen mit Leitungen über dem Substrat verbunden wird.
14 stellt schematisch die Verbindung einer zweiten eingebetteten Bitleitung des Halbleiterspeichers, wie in 13 dargestellt, mit einer zweiten Metallleitung gemäß einer Ausführungsform der Erfindung dar. Eine zweite Leitung 15-2 erstreckt sich entlang einer ersten Richtung (y-Richtung). Die zweite Leitung 15-2 ist eine zweite Bitleitung und ist in dem Substrat 1 (in 14 nicht dargestellt) eingebettet. Die Wortleitungen 5-1, 5-2, 5-3, 5-4, 5-5 erstrecken sich entlang einer zweiten Richtung. Eine zweite Metallleitung 26-2, die einen geringeren elektrischen Widerstand aufweisen kann als die zweite Leitung 15-2, erstreckt sich entlang der ersten Richtung und ist über einer oberen Oberfläche des Substrats 1 (in 13 nicht dargestellt) angeordnet. Die zweite Zeitung 15-2 und die zweite Metallleitung 26-2 sind durch leitfähige Zapfen 27-3 und 27-4 verbunden. Zwischen den benachbarten leitfähigen Zapfen 27-3 und 27-4 sind vier Wortleitungen 5-1, 5-2, 5-3 und 5-4 angeordnet. Alternativ können mehr als vier oder weniger als vier Wortleitungen 5 zwischen den benachbarten Zapfen 27-3 und 27-4 angeordnet sein. Vorzugsweise sind sechzehn Wortleitungen 5 zwischen den leitfähigen Zapfen 27-3 und 27-4 angeordnet. Diese Anordnung bewirkt, dass ein im Vergleich kleinerer Abschnitt des Substrats benutzt wird, um Bereiche von Quelle und Senke der Speicherzelle einer Halbleitervorrichtung zu kontaktieren als der einer herkömmlichen Anordnung, in der jeder Bereich von Quelle und Senke jeder Speicherzelle durch einzelne Stecker mit Leitungen verbunden ist, die über dem Substrat angeordnet sind.
15 stellt ein Verdrahtungslayout eines Halbleiterspeichers gemäß einer Ausführungsform der vorliegenden Erfindung dar. Eine erste Speicherzelle 21-1 ist mit einer ersten Leitung 15-1 und einer zweiten Leitung 16-1 verbunden, wobei sich die erste Leitung 15-1 und die zweite Leitung 16-1 entlang einer ersten Richtung erstrecken. Außerdem ist die Speicherzelle 21-1 mit einer Wortleitung 5-1 verbunden, die sich entlang einer zweiten Richtung erstreckt, die sich von der ersten Richtung unterscheidet. Eine zweite Speicherzelle 21-3 ist mit der gleichen Wortleitung 5-1 verbunden wie die erste Speicherzelle 21-1. Darüber hinaus ist die zweite Speicherzelle 21-3 mit einer dritten Leitung 15-2 und mit einer vierten Leitung 16-2 verbunden, wobei sich die dritte Leitung 15-2 und die vierte Leitung 16-2 entlang der ersten Richtung erstrecken. Die erste 15-1, zweite 16-1, dritte 15-2 und vierte 16-2 Leitung können jeweils erste, zweite, dritte und vierte Bitleitungen des Halbleiterspeichers sein.
16 ist ein Schaubild, das den Logarithmus von Stromsignalen lnI zwischen dem zweiten Dotierungsbereich 7 und dem ersten Dotierungsbereich 6 einer Speicherzelle, die dazu fähig ist, ein erstes Bit in dem ersten Ladungsspeicherbereich 20 gemäß einer Ausführungsform der Erfindung zu speichern, gegen eine an die Wortleitung 5 angelegte Spannung V_g grafisch darstellt. Die als ”gelöscht” gekennzeichnete Kurve bezieht sich auf einen Zustand der Speicherzelle, in dem das erste Bit gelöscht ist. Die als ”programmiert” gekennzeichnete Kurve bezieht sich auf einen Zustand der Speicherzelle, in dem das erste Bit programmiert ist. Wie dargestellt, ist der Logarithmus des abgetasteten Stroms in dem gelöschten Zustand höher als der Logarithmus des Schwellenstroms I_t, wenn ein Spannungspotenzial an die Wortleitung 5 angelegt wird, das höher als V_t1 ist. In dem programmierten Zustand ist der Logarithmus des abgetasteten Stroms jedoch niedriger als der Schwellenstrom I_t, wenn V_t1 an die Wortleitung 5 angelegt wird. Der Logarithmus des abgetasteten Stroms übertrifft den Logarithmus des Schwellenstroms I_t, wenn ein Spannungspotenzial an die Wortleitung 5 angelegt wird, das höher als V_t2 ist. Auf diese Weise kann durch Anlegen einer Spannung, die einen Wert zwischen V_t1 und V_t2 aufweist, an die Wortleitung und durch Abtasten des Stroms zwischen dem zweiten Dotierungsbereich 7 und dem ersten Dotierungsbereich 6 und nachfolgend durch Bestimmen, ob der Strom höher oder niedriger ist als der Schwellenstrom, bestimmt werden, ob das erste Bit gespeichert oder gelöscht ist.
17 ist ein Schaubild, das den Logarithmus von Stromsignalen lnI zwischen dem zweiten Dotierungsbereich 7 und dem ersten Dotierungsbereich 6 einer Speicherzelle, die dazu fähig ist, ein erstes Bit in der leitfähigen Schicht 3 gemäß einer Ausführungsform der Erfindung zu speichern, gegen eine Spannung V_g, die an die Wortleitung 5 angelegt wird, grafisch darstellt. Die als ”programmiert” gekennzeichnete Kurve bezieht sich auf einen Zustand der Speicherzelle, in dem das Bit in der leitfähigen Schicht 3 programmiert ist. Die als ”gelöscht” gekennzeichnete Kurve bezieht sich auf einen Zustand der Speicherzelle, in dem das Bit in der leitfähigen Schicht 3 gelöscht ist. Der Schwellenstrom der Speicherzelle ist gleich V_t1, wenn das Bit in der leitfähigen Schicht 3 programmiert ist, und der Schwellenstrom der Speicherzelle ist gleich V_t2, wenn das Bit in der leitfähigen Schicht 3 gelöscht ist. Auf diese Weise kann der Zustand des Bits in der leitfähigen Schicht 3 durch Anlegen eines Spannungspotenzi als, das einen Wert zwischen Vt1 und Vt2 aufweist, an die Wortleitung 5 und durch Abtasten des Stroms zwischen dem zweiten Dotierungsbereich 7 und dem ersten Dotierungsbereich 6 und nachfolgend durch Bestimmen, ob der Strom höher oder niedriger ist als der Schwellenstrom, bestimmt werden.

18 ist ein Schaubild, das den Logarithmus von Stromsignalen lnI zwischen dem zweiten Dotierungsbereich 7 und dem ersten Dotierungsbereich 6 einer Speicherzelle, die dazu fähig ist, ein erstes Bit in einem ersten Ladungsspeicherbereich 20 zu speichern, ein zweites Bit in dem zweiten Ladungsspeicherbereich 19 zu speichern und ein drittes Bit in einer elektrisch schwebenden leitfähigen Schicht 3 zu speichern, gegen eine Spannung V_g grafisch darstellt, die an die Wortleitung 5 angelegt wird. Wie dargestellt, können vier unterschiedliche Zustände der Speicherzelle unterschieden werden, die den Schwellenspannungen V_t1, V_t2, V_t3 und V_t4 entsprechen. Tabelle 1 stellt die Schwellenspannungen bezüglich der Zustände des ersten Bits in dem ersten Ladungsspeicherbereich 20 und die Zustände des dritten Bits in der elektrisch schwebenden leitfähigen Schicht 3 dar.

Bit in Ladungsspeicherbereich (erstes Bit)	Bit in elektrisch schwebender, leitfähiger Schicht (drittes Bit)	Schwellenspannung
Gelöscht	Programmiert	V_t1
Programmiert	Programmiert	V_t2
Gelöscht	Gelöscht	V_t3
Programmiert	Gelöscht	V_t4

Tabelle 1

Wenn der zweite Ladungsspeicherbereich 19 der Speicherzelle benutzt wird, um ein weiteres Informationsbit zu speichern, existieren acht unterscheidbare Zustände der Speicherzelle, die acht unterschiedlichen Schwellenspannungen entsprechen. Dementsprechend weist die Speicherzelle die Fähigkeit auf, drei Informationsbits zu speichern.
19 stellt schematisch einen Halbleiterspeicher gemäß einer Ausführungsform der Erfindung dar. Die ersten Leitungen 15-1, 15-2 erstrecken sich entlang einer ersten Richtung und sind in einer ersten Verdrahtungsschicht in einem Abstand von einem Substrat 1 (in 19 nicht dargestellt) angeordnet. Leitfähige Zapfen 18-1, 18-2 sind mit den ersten Leitungen 15-1, 15-2 verbunden. Die leitfähigen Zapfen 18-1, 18-2 sind außerdem mit ersten Dotierungsbereichen 6 verbunden, die in dem Substrat 1 (in 17 nicht dargestellt) angeordnet sind, wodurch eine leitfähige Verbindung zwischen den ersten Leitungen 15-1, 15-2 und den ersten Dotierungsbereichen 6, die in dem Substrat angeordnet sind, hergestellt wird.
Zweite Leitungen 16-1, 16-2 erstrecken sich entlang der ersten Richtung in einer zweiten Verdrahtungsschicht des Halbleiterspeichers, wobei die zweite Verdrahtungsschicht zwischen der ersten Verdrahtungsschicht und dem Substrat 1 (in 19 nicht dargestellt) angeordnet sind. Leitfähige Zapfen 17 sind mit den zweiten Leitungen 16-1, 16-2 verbunden. Die leitfähigen Zapfen 17 sind auch mit den ersten in dem Substrat 1 angeordneten Dotierungsbereichen 6 (in 17 nicht dargestellt) verbunden, wodurch eine leitfähige Verbindung zwischen den zweiten Leitungen 16-1, 16-2 und den ersten Dotierungsbereichen 6 hergestellt wird.
Die Wortleitungen 5-1, 5-2 erstrecken sich entlang einer zweiten Richtung. Die Wortleitungen 5-1, 5-2 sind mit dielektrischen Schichten 4 von Speicherzellen 21 (in 17 nicht dargestellt) verbunden.
20 stellt eine Querschnittsansicht entlang AB des Halbleiterspeichers aus 19 dar. Der zweite Dotierungsbereich 7-1, der in dem Substrat 1 angeordnet ist, ist mit der zweiten Leitung 16-1 durch den leitfähigen Zapfen 17-1 verbunden, wobei die zweite Leitung 16-1 in der zweiten Verdrahtungsschicht über der oberen Oberfläche des Substrats 1 angeordnet wird. Die erste Leitung 15-1 ist in einer Verdrahtungsschicht angeordnet, die über der Schicht angeordnet ist, in der die erste Leitung 16-1 angeordnet ist.

1: Substrat
2: Ladungsträgerspeichernder Schichtstapel
3: Leitfähige Schicht
4: Dielektrische Schicht
5: Wortleitung
6: Erster Dotierungsbereich
7: Zweiter Dotierungsbereich
8: Erste dielektrische Schicht des ladungsträgerspeichernden Schichtstapels
9: Zweite dielektrische Schicht des ladungsträgerspeichernden Schichtstapels
10: Dritte dielektrische Schicht des ladungsträgerspeichernden Schichtstapels
11: Erste dielektrische Schicht der dielektrischen Schicht
12: Zweite dielektrische Schicht der dielektrischen Schicht
13: Dritte dielektrische Schicht der dielektrischen Schicht
14: Isolationsgraben
15: Leitung
16: Leitung
17: Leitfähiger Zapfen
18: Leitfähiger Zapfen
19: Zweiter Ladungsspeicherbereich
20: Erster Ladungsspeicherbereich
21: Speicherzelle
22: Kanalbereich
23: Seitenwand der leitfähigen Schicht
24: Erster Teilbereich der zweiten dielektrischen Schicht des ladungsträgerspeichernden Schichtstapels
25: Zweiter Teilbereich der zweiten dielektrischen Schicht des ladungsträgerspeichernden Schichtstapels
26: Metallleitung
27: Leitfähiger Zapfen

Claims

Halbleiterspeicher, der eine Vielzahl von Speicherzellen (21-1, 21-2) aufweist, wobei der Halbleiterspeicher ein Substrat (1), mindestens eine Wortleitung (5-1) und eine erste (15-1) und eine zweite Leitung (16-1) aufweist, wobei jede Speicherzelle der Vielzahl von Speicherzellen (21-1) umfasst: einen ersten Dotierungsbereich (6), der in dem Substrat (1) angeordnet ist; einen zweiten Dotierungsbereich (7), der in dem Substrat (1) angeordnet ist; einen Kanalbereich (22), der in dem Substrat (1) zwischen dem ersten Dotierungsbereich (6) und dem zweiten Dotierungsbereich (7) angeordnet ist; einen ladungsträgerspeichernden Schichtstapel (2), der auf dem Substrat (1) angeordnet ist, wobei der ladungsträgerspeichernde Schichtstapel (2) den Kanalbereich (22), einen Abschnitt des ersten Dotierungsbereichs (6) und einen Abschnitt des zweiten Dotierungsbereichs (7) bedeckt; eine strukturierte, leitfähige Schicht (3), die auf dem ladungsträgerspeichernden Schichtstapel (2) angeordnet ist, wobei die leitfähige Schicht (3) elektrisch schwebend ist; eine dielektrische Schicht (4), die auf einer oberen Oberfläche der leitfähigen Schicht (3) und an Seitenwänden (23) der leitfähigen Schicht (3) angeordnet ist; wobei sich die erste Leitung (15-1) entlang einer ersten Richtung erstreckt und mit dem ersten Dotierungsbereich (6) verbunden ist, und wobei sich die mindestens eine Wortleitung (5-1) entlang einer zweiten Richtung erstreckt und auf der dielektrischen Schicht (4) angeordnet ist, dadurch gekennzeichnet, dass sich die zweite Leitung (16-1) entlang der ersten Richtung erstreckt und mit dem zweiten Dotierungsbereich (7) verbunden ist; und in jeder Speicherzelle mindestens zwei Informationsbits mittels eines ersten und eines zweiten Ladungsspeicherbereiches (19, 20) und einer elektrisch schwebenden leitfähigen Schicht (3) gespeichert sind.
Halbleiterspeicher nach Anspruch 1, wobei der ladungsträgerspeichernde Schichtstapel (2) als eine kontinuierliche Schicht ausgebildet ist, die sich seitlich über die Speicherzelle (21-1) hinaus erstreckt, wobei die leitfähige Schicht (3) auf einem Abschnitt des ladungsträgerspeichernden Schichtstapels (2) angeordnet ist, wobei der Abschnitt des ladungsträgerspeichernden Schichtstapels (2) den Kanalbereich (22) und den Abschnitt des ersten Dotierungsbereichs (6) und den Abschnitt des ersten Dotierungsbereichs (7) bedeckt, wobei die dielektrische Schicht (4) auf der oberen Oberfläche und an den Seitenwänden (23) der leitfähigen Schicht (3) und auf anderen Abschnitten des ladungsträgerspeichernden Schichtstapels (3) angeordnet ist, wobei die anderen Abschnitte zwischen den leitfähigen Schichten (3) zueinander benachbarter Speicherzellen (21-1) positioniert sind.
Halbleiterspeicher nach Anspruch 2, wobei sich die dielektrische Schicht (4) in Aussparungen zwischen den leitfähigen Schichten (3) der zueinander benachbarten Speicherzellen (21-1) erstreckt.
Halbleiterspeicher nach Anspruch 3, wobei sich die Wortleitung (5-1) in die Aussparungen erstreckt und die dielektrische Schicht (4) in den Aussparungen bedeckt.
Halbleiterspeicher nach Anspruch 4, wobei der ladungsträgerspeichernde Schichtstapel (2) zwischen der Wortleitung (5-1) und dem Substrat (1) bereitgestellt ist und wobei der ladungsträgerspeichernde Schichtstapel (2) mit dem Substrat (1) und der leitfähigen Schicht (3) und mit Abschnitten der dielektrischen Schicht (4), die zwischen den leitfähigen Schichten (3) der zueinander benachbarten Speicherzellen (21-1) angeordnet sind, in Kontakt steht.
Halbleiterspeicher nach Anspruch 1, wobei die leitfähige Schicht (3) ein n-dotiertes Polysilizium, ein p-dotiertes Polysilizium oder ein Metall umfasst.
Halbleiterspeicher nach Anspruch 6, wobei das Metall mindestens ein Metall aus der Gruppe aus Al, Co, Cr, Fe, In, Ir, Hf, Mg, Mo, Mn, Ni, Pd, Pt, La, Os, Nb, Rh, Re, Ru, Sn, Ta, Ti, V, W, Y und Zr umfasst.
Halbleiterspeicher nach Anspruch 1, wobei die Wortleitung (5-1) ein n-dotiertes Polysilizium, ein p-dotiertes Polysilizium oder ein Metall umfasst.
Halbleiterspeicher nach Anspruch 8, wobei das Metall mindestens ein Metall aus der Gruppe aus Al, Co, Cr, Fe, In, Ir, Hf, Mg, Mo, Mn; Ni, Pd, Pt, La, Os, Nb, Rh, Re, Ru, Sn, Ta, Ti, V, W, Y und Zr umfasst.
Halbleiterspeicher nach Anspruch 1, wobei der ladungsträgerspeichernde Schichtstapel (2) ein Material umfasst, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat.
Halbleiterspeicher nach Anspruch 1, wobei der ladungsträgerspeichernde Schichtstapel (2) ein Material umfasst, das eine dielektrische Konstante von mindestens 3,9 aufweist.
Halbleiterspeicher nach Anspruch 1, wobei der ladungsträgerspeichernde Schichtstapel (2) eine erste dielektrische Schicht (8) aufweist, die auf dem Substrat (1) angeordnet ist, eine zweite dielektrische Schicht (9), die auf der ersten dielektrischen Schicht (8) angeordnet ist, und eine dritte dielektrische Schicht (10), die auf der zweiten dielektrischen Schicht (9) angeordnet ist.
Halbleiterspeicher nach Anspruch 12, wobei die erste (8) und die dritte dielektrische Schicht (10) des ladungsträgerspeichernden Schichtstapels (2) jeweils ein Material umfassen, das ausgewählt ist aus der Gruppe aus Siliziumoxid und Hafniumsilikat, und wobei die zweite dielektrische Schicht (9) des ladungsträgerspeichernden Schichtstapels (2) ein Material umfasst, das ausgewählt ist aus der Gruppe aus Siliziumnitrid, Hafniumoxid und Aluminiumoxid.
Halbleiterspeicher nach Anspruch 12, wobei die erste (8), die zweite (9) und die dritte dielektrische Schicht (10) des ladungsträgerspeichernden Schichtstapels (2) jeweils ein Material umfassen, das eine dielektrische Konstante von mindestens 3,9 aufweist.
Halbleiterspeicher nach einem der Ansprüche 13 oder 14, wobei die erste dielektrische Schicht (8) des ladungsträgerspeichernden Schichtstapels (2) eine Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm aufweist.
Halbleiterspeicher nach Anspruch 15, wobei die zweite dielektrische Schicht (9) des ladungsträgerspeichernden Schichtstapels (2) eine Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm aufweist.
Halbleiterspeicher nach Anspruch 16, wobei die dritte dielektrische Schicht (10) des ladungsträgerspeichernden Schichtstapels (2) eine Schichtdicke zwischen 5 nm und 7 nm, vorzugsweise von 6 nm aufweist.
Halbleiterspeicher nach einem der Ansprüche 1, 5 oder 12, wobei die dielektrische Schicht (4) ein Material umfasst, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat.
Halbleiterspeicher nach einem der Ansprüche 1, 5 oder 12, wobei die dielektrische Schicht (4) ein Material umfasst, das eine dielektrische Konstante von mindestens 3,9 aufweist.
Halbleiterspeicher nach einem der Ansprüche 12 oder 17, der ferner Gräben (14) aufweist, die mit Grabenisolationsfüllungen gefüllt sind, wobei die Gräben (14) in dem Substrat (1) angeordnet sind und den ladungsträgerspeichernden Schichtstapel (2) seitlich begrenzen, und wobei die Gräben (14) Kanalbereiche (22) der Speicherzellen (21) trennen.
Halbleiterspeicher nach Anspruch 20, wobei die dielektrische Schicht (4) auf der oberen Oberfläche und an den Seitenwänden (23) der leitfähigen Schicht (3) und auf den Grabenisolationsfüllungen angeordnet ist.
Halbleiterspeicher nach Anspruch 21, wobei sich die dielektrische Schicht (4) in Aussparungen zwischen den leitfähigen Schichten (3) und den zueinander benachbarten Speicherzellen (21-1) erstreckt.
Halbleiterspeicher nach Anspruch 22, wobei sich die Wortleitung (5-1) in die Aussparungen erstreckt und auf der dielektrischen Schicht (4) in den Aussparungen angeordnet ist.
Halbleiterspeicher nach Anspruch 23, wobei die dielektrische Schicht (4) zwischen der Wortleitung (5-1) und den Grabenisolationsfüllungen bereitgestellt ist und wobei die dielektrische Schicht (4) mit der Wortleitung (5-1) und den Grabenisolationsfüllungen und der leitfähigen Schicht (3) in Kontakt steht.
Halbleiterspeicher nach Anspruch 24, wobei die dielektrische Schicht (4) einen Abschnitt, der auf der oberen Oberfläche der leitfähigen Schicht (3) angeordnet ist, und weitere Abschnitte, die an den Seitenwänden (23) der leitfähigen Schicht (3) angeordnet sind, aufweist, wobei der Abschnitt auf der oberen Oberfläche der leitfähigen Schicht (3) eine größere Schichtdicke aufweist als die weiteren Abschnitte, die an den Seitenwänden (23) der leitfähigen Schicht (3) angeordnet sind.
Halbleiterspeicher nach Anspruch 25, wobei der Abschnitt, der auf der oberen Oberfläche der leitfähigen Schicht (3) angeordnet ist, eine mindestens zehn Mal größere Schichtdicke aufweist als die weiteren Abschnitte, die an den Seitenwänden (23) der leitfähigen Schicht (3) angeordnet sind.
Halbleiterspeicher nach Anspruch 25, wobei der Abschnitt der dielektrischen Schicht (4), der auf der oberen Oberfläche der leitfähigen Schicht (3) angeordnet ist, eine thermische Oxidschicht aufweist.
Halbleiterspeicher nach Anspruch 25, wobei die weiteren Abschnitte der dielektrischen Schicht (4), die an den Seitenwänden (23) der leitfähigen Schicht (3) angeordnet sind, eine natürliche Oxidschicht aufweisen.
Halbleiterspeicher nach einem der Ansprüche 1, 5, 12, 17 oder 24, wobei die dielektrische Schicht (4) eine erste dielektrische Schicht (11), die mit der leitfähigen Schicht (3) in Kontakt steht, eine zweite dielektrische Schicht (12), die auf der ersten dielektrischen Schicht (11) der dielektrischen Schicht (4) angeordnet ist, und eine dritte dielektrische Schicht (13) aufweist, die auf der zweiten dielektrischen Schicht (12) der dielektrischen Schicht (4) angeordnet ist.
Halbleiterspeicher nach Anspruch 29, wobei die erste (11), die zweite (12) und die dritte dielektrische Schicht (13) der dielektrischen Schicht (4) jeweils ein Material umfassen, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat.
Halbleiterspeicher nach Anspruch 29, wobei die erste (11), die zweite (12) und die dritte dielektrische Schicht (13) der dielektrischen Schicht (4) jeweils ein Material umfassen, das eine dielektrische Konstante von mindestens 3,9 aufweist.
Halbleiterspeicher nach Anspruch 29, wobei die erste dielektrische Schicht (11) der dielektrischen Schicht (4) eine Schichtdicke zwischen 3 nm und 5 nm, vorzugsweise von 4 nm aufweist.
Halbleiterspeicher nach Anspruch 32, wobei die zweite dielektrische Schicht (12) der dielektrischen Schicht (4) eine Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm aufweist.
Halbleiterspeicher nach Anspruch 33, wobei die dritte dielektrische Schicht (13) der dielektrischen Schicht (4) eine Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm aufweist.
Halbleiterspeicher nach Anspruch 29, wobei die erste dielektrische Schicht (11) einen Abschnitt aufweist, der auf der oberen Oberfläche der leitfähigen Schicht (3) angeordnet ist, und weitere Abschnitte, die an den Seitenwänden (23) der leitfähigen Schicht (3) angeordnet sind, wobei der Abschnitt, der auf der oberen Oberfläche der leitfähigen Schicht (3) angeordnet ist, eine größere Schichtdicke aufweist als die weiteren Abschnitte, die an den Seitenwänden (23) der leitfähigen Schicht (3) angeordnet sind.
Halbleiterspeicher nach Anspruch 35, wobei der Abschnitt der ersten dielektrischen Schicht (11), der auf der oberen Oberfläche der leitfähigen Schicht (3) angeordnet ist, eine thermische Oxidschicht aufweist.
Halbleiterspeicher nach Anspruch 36, wobei die weiteren Abschnitte der ersten dielektrischen Schicht (11), die an den Seitenwänden (23) der leitfähigen Schicht (3) angeordnet sind, natürliche Oxidschichten sind.
Halbleiterspeicher nach Anspruch 37, wobei der Abschnitt der ersten dielektrischen Schicht (11), der auf der oberen Oberfläche der leitfähigen Schicht (3) angeordnet ist, eine mindestens zehn Mal größere Schichtdicke aufweist als die weiteren Abschnitte der ersten dielektrischen Schicht (11), die an den Seitenwänden (23) der leitfähigen Schicht (3) angeordnet sind.
Halbleiterspeicher nach Anspruch 38, wobei die weiteren Abschnitte der ersten dielektrischen Schicht (11), die an den Seitenwänden (23) der leitfähigen Schicht (3) angeordnet sind, eine Schichtdicke von unter 2 nm, vorzugsweise von 1 nm aufweisen.
Halbleiterspeicher nach Anspruch 39, wobei die zweite dielektrische Schicht (12) eine Schichtdicke von unter 2 nm, vorzugsweise von 1 nm aufweist.
Halbleiterspeicher nach Anspruch 12, wobei die zweite dielektrische Schicht (9) des ladungsträgerspeichernden Schichtstapels (2) einen ersten Teilbereich (24) und einen zweiten Teilbereich (25) aufweist, und wobei ein Abschnitt der dritten dielektrischen Schicht (10) zwischen dem ersten Teilbereich (24) und dem zweiten Teilbereich (25) der zweiten dielektrischen Schicht (9) angeordnet ist.
Halbleiterspeicher nach einem der Ansprüche 1 bis 14 und 30 bis 34, wobei die erste Leitung (15-1) ein linienförmiges erstes Dotierungsgebiet in dem Substrat (1) ist, wobei sich das erste Dotierungsgebiet entlang einer ersten Richtung erstreckt und den ersten Dotierungsbereich (6) aufweist, und wobei die zweite Leitung (16-1) ein linienförmiges zweites Dotierungsgebiet in dem Substrat (1) ist, wobei sich das zweite Dotierungsgebiet entlang der ersten Richtung erstreckt und den zweiten Dotierungsbereich (7) aufweist.
Halbleiterspeicher nach Anspruch 42, der ferner umfasst: eine erste (26-1) und eine zweite Metallleitung (26-2), wobei sich die erste (26-1) und die zweite Metallleitung (26-2) entlang der ersten Richtung erstrecken und von einer oberen Oberfläche des Substrats (1) beabstandet angeordnet sind; mindestens vier leitfähige Zapfen (27), wobei ein erster leitfähiger Zapfen (27-1) die erste Leitung (15-1) mit der ersten Metallleitung (26-1) verbindet; einen zweiten leitfähigen Zapfen (27-2), der die erste Leitung (15-1) mit der ersten Metallleitung (26-1) verbindet; mindestens drei Wortleitungen (5-1, 5-2, 5-3), die zwischen dem ersten (27-1) und dem zweiten leitfähigen Zapfen (27-2) angeordnet sind; einen dritten leitfähigen Zapfen (27-3), der die zweite Leitung (16-1) mit der zweiten Metallleitung (26-2) verbindet; einen vierten leitfähigen Zapfen (27-4), der die zweite Leitung (16-1) mit der zweiten Metallleitung (26-2) verbindet; mindestens drei Wortleitungen (5-1, 5-2, 5-3), die zwischen dem dritten (27-3) und dem vierten leitfähigen Zapfen (27-4) angeordnet sind.
Halbleiterspeicher nach Anspruch 43, der ferner eine weitere Speicherzelle (21-2) umfasst, die mit der zweiten Leitung (16-1), der Wortleitung (5-1) und einer dritten Leitung (15-3) verbunden ist, wobei sich die dritte Leitung (15-3) entlang der zweiten Richtung erstreckt.
Halbleiterspeicher nach einem der Ansprüche 24, 25, 26, 27, 28, 35, 36, 37, 38, 39 oder 40, der ferner eine erste Verdrahtungsschicht und eine zweite Verdrahtungsschicht aufweist, wobei die erste Verdrahtungsschicht von der oberen Oberfläche des Substrats (1) beabstandet angeordnet ist; wobei die zweite Verdrahtungsschicht zwischen der ersten Verdrahtungsschicht und der oberen Fläche des Substrats (1) angeordnet isst; wobei die erste Leitung (15-1) in der ersten Verdrahtungsschicht angeordnet ist und wobei die zweite Leitung (16-1) Inder zweiten Verdrahtungsschicht angeordnet ist.
Halbleiterspeicher nach Anspruch 45, der ferner einen ersten leitfähigen Zapfen (18-1) aufweist, wobei der erste leitfähige Zapfen (18-1) die erste Leitung (15-1) mit dem ersten Dotierungsbereich (6) verbindet.
Halbleiterspeicher nach Anspruch 46, der ferner einen zweiten leitfähigen Zapfen (17-1) aufweist, wobei der zweite leitfähige Zapfen (17-1) die zweite Leitung (16-1) mit dem zweiten Dotierungsbereich (7-1) verbindet.
Halbleiterspeicher nach Anspruch 47, der ferner eine weitere Speicherzelle (21-3), eine weitere dritte Leitung (15-2) und eine vierte Leitung (16-2) aufweist, wobei sich die weitere dritte Leitung (15-2) und die vierte Leitung (16-2) entlang der ersten Richtung erstrecken, wobei die weitere Speicherzelle (21-3) mit der Wortleitung (5-1) und mit der weiteren dritten (15-2) und vierten Leitung (16-2) verbunden ist.
Verfahren zur Bildung eines Halbleiterspeichers, wobei das Verfahren umfasst: Bereitstellen eines Substrats (1); Bilden mindestens einer Speicherzelle (21-1), wobei das Bilden der mindestens einen Speicherzelle (21-1) umfasst: Bilden eines ersten Dotierungsbereichs (6) und Bilden eines zweiten Dotierungsbereichs (7) in dem Substrat (1), wobei der erste (6) und der zweite Dotierungsbereich (7) durch einen Kanalbereich (22) voneinander getrennt sind; Bilden eines ladungsträgerspeichernden Schichtstapels (2) auf dem Substrat (1), wobei der ladungsträgerspeichernde Schichtstapel (2) mindestens einen Abschnitt des ersten Dotierungsbereichs (6), mindestens einen Abschnitt des zweiten Dotierungsbereichs (6) und mindestens einen Abschnitt des Kanalbereichs (22) bedeckt; Bilden einer strukturierten leitfähigen Schicht (3) auf dem ladungsträgerspeichernden Schichtstapel (2); Bilden einer dielektrischen Schicht (4) auf einer oberen Oberfläche der leitfähigen Schicht (3) und an Seitenwänden (23) der leitfähigen Schicht (3); Bilden einer ersten Leitung (15-1), die mit dem ersten Dotierungsbereich (6) verbunden wird, und Bilden einer Wortleitung (5-1) entlang einer zweiten Richtung, wobei ein Abschnitt der Wortleitung (5-1) auf der dielektrischen Schicht (4) angeordnet wird dadurch gekennzeichnet, dass das durch Bilden einer zweiten Leitung (16-1) entlang der ersten Richtung, die zweite Leitung (16-1) mit dem zweiten Dotierungsbereich (7) verbunden wird; und in der Speicherzelle (21-1) mindestens zwei Informationsbits gespeichert werden mittels eines ersten und zweiten Ladungsspeicherbereiches (19, 20) und der elektrisch schwebenden leitfähigen Schicht (3).
Verfahren nach Anspruch 49, wobei das Bilden der dielektrischen Schicht (4) das Bilden der dielektrischen Schicht (4) auf Abschnitten des ladungsträgerspeichernden Schichtstapels (2) aufweist, wobei die Abschnitte zwischen den leitfähigen Schichten (3) zueinander benachbarter Speicherzellen (21-1) angeordnet sind.
Verfahren nach Anspruch 50, wobei das Bilden der dielektrischen Schicht (4) das Abscheiden der dielektrischen Schicht (4) in Aussparungen zwischen den leitfähigen Schichten (3) zueinander benachbarter Speicherzellen (21-1) aufweist.
Verfahren nach Anspruch 51, wobei eine Wortleitung (5-1) gebildet wird, die sich in die Aussparungen erstreckt und die dielektrische Schicht (4) in den Aussparungen bedeckt.
Verfahren nach Anspruch 49, wobei die leitfähige Schicht (3) ein n-dotiertes Polysilizium, ein p-dotiertes Polysilizium oder ein Metall umfasst.
Verfahren nach Anspruch 53, wobei das Metall ausgewählt ist aus der Gruppe aus Al, Co, Cr, Fe, In, Ir, Hf, Mg, Mo, Mn, Ni, Pd, Pt, La, Os, Nb, Rh, Re, Ru, Sn, Ta, Ti, V, W, Y und Zr.
Verfahren nach Anspruch 49, wobei die Wortleitung (5-1) ein n-dotiertes Polysilizium, ein p-dotiertes Polysilizium oder ein Metall umfasst.
Verfahren nach Anspruch 55, wobei das Metall ausgewählt ist aus der Gruppe aus Al, Co, Cr, Fe, In, Ir, Hf, Mg, Mo, Mn, Ni, Pd, Pt, La, Os, Nb, Rh, Re, Ru, Sn, Ta, Ti, V, W, Y und Zr.
Verfahren nach Anspruch 49, wobei der ladungsträgerspeichernde Schichtstapel (2) ein Material umfasst, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat.
Verfahren nach Anspruch 49, wobei ein ladungsträgerspeichernder Schichtstapel (2) gebildet wird, der ein Material umfasst, das eine dielektrische Konstante von mindestens 3,9 aufweist.
Verfahren nach Anspruch 49, wobei das Bilden des ladungsträgerspeichernden Schichtstapels (2) aufweist: Bilden einer ersten dielektrischen Schicht (8) auf dem Substrat (1), Bilden einer zweiten dielektrischen Schicht (9) auf der ersten dielektrischen Schicht (8) und Bilden einer dritten dielektrischen Schicht (10) auf der zweiten dielektrischen Schicht (9).
Verfahren nach Anspruch 59, wobei die erste (8) und die dritte dielektrische Schicht (10) jeweils ein Material umfassen, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid und Hafniumsilikat; und die zweite dielektrische Schicht (9) ein Material umfasst, das ausgewählt ist aus der Gruppe bestehend aus Siliziumnitrid, Hafniumoxid und Aluminiumoxid.
Verfahren nach Anspruch 59, wobei die erste (8), die zweite (9) und die dritte (10) dielektrische Schicht jeweils ein Material umfassen, das eine dielektrische Konstante von mindestens 3,9 aufweist.
Verfahren nach einem der Ansprüche 60 und 61, wobei das Bilden der ersten dielektrischen Schicht (8) des ladungsträgerspeichernden Schichtstapels (2) das Bilden der ersten dielektrischen Schicht (8) mit einer Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm aufweist.
Verfahren nach Anspruch 62, wobei das Bilden der zweiten dielektrischen Schicht (9) des ladungsträgerspeichernden Schichtstapels (2) das Bilden der zweiten dielektrischen Schicht (9) mit einer Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm aufweist.
Verfahren nach Anspruch 63, wobei das Bilden der dritten dielektrischen Schicht (10) des ladungsträgerspeichernden Schichtstapels (2) das Bilden der dritten dielektrischen Schicht (10) mit einer Schichtdicke zwischen 5 nm und 7 nm, vorzugsweise von 6 nm aufweist.
Verfahren nach einem der Ansprüche 49, 52 und 59, wobei das Bilden der dielektrischen Schicht (4) das Bilden der dielektrischen Schicht (4) mit einem Material aufweist, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat.
Verfahren nach einem der Ansprüche 49, 52 und 59, wobei das Bilden der dielektrischen Schicht (4) das Bilden der dielektrischen Schicht (4) mit einem Material aufweist, das eine dielektrische Konstante von mindestens 3,9 aufweist.
Verfahren nach einem der Ansprüche 59 und 64, das ferner das Bilden von Gräben (14) in dem Substrat (1) und dem ladungsträgerspeichernden Schichtstapel (2) zwischen den Kanalbereichen (22) der zueinander benachbarten Speicherzellen (21) und das Füllen der Gräben (14) mit einer Grabenisolationsfüllung aufweist.
Verfahren nach Anspruch 67, wobei das Bilden der dielektrischen Schicht (4) das Bilden der dielektrischen Schicht (4) auf der oberen Oberfläche und an den Seitenwänden (23) der leitfähigen Schicht (3) und auf den Grabenisolationsfüllungen aufweist.
Verfahren nach Anspruch 68, wobei das Bilden der dielektrischen Schicht (4) das Abscheiden der dielektrischen Schicht (4) in Aussparungen zwischen den leitfähigen Schichten (3) und den zueinander benachbarten Speicherzellen (21-1) aufweist.
Verfahren nach Anspruch 69, wobei eine Wortleitung (5-1) gebildet wird, die sich in die Aussparungen erstreckt und die dielektrische Schicht (4) in den Aussparungen bedeckt.
Verfahren nach Anspruch 70, wobei das Bilden der dielektrischen Schicht (4) das Bilden eines Abschnitts der dielektrischen Schicht (4) auf der oberen Oberfläche der leitfähigen Schicht (3) aufweist, wobei der Abschnitt eine erste Schichtdicke aufweist; und das Bilden weiterer Abschnitte der dielektrischen Schicht (4) an den Seitenwänden (23) der leitfähigen Schicht (3) aufweist, wobei die weiteren Abschnitte eine zweite Schichtdicke aufweisen; wobei die erste Schichtdicke größer ist als die zweite Schichtdicke.
Verfahren nach Anspruch 71, wobei die erste Schichtdicke mindestens zehn Mal größer ist als die zweite Schichtdicke.
Verfahren nach Anspruch 71, wobei der Abschnitt der dielektrischen Schicht (4) auf der oberen Oberfläche der leitfähigen Schicht (3) eine thermische Oxidschicht aufweist.
Verfahren nach Anspruch 71, wobei die weiteren Abschnitte der dielektrischen Schicht (4) an den Seitenwänden (23) der leitfähigen Schicht (3) natürliche Oxidschichten sind.
Verfahren nach einem der Ansprüche 49, 52, 59, 64 oder 70, wobei das Bilden der dielektrischen Schicht (4) das Bilden einer ersten dielektrischen Schicht (11) auf der leitfähigen Schicht (3), das Bilden einer zweiten dielektrischen Schicht (12) auf der ersten dielektrischen Schicht (11) und das Bilden einer dritten dielektrischen Schicht (13) auf der zweiten dielektrischen Schicht (12) aufweist.
Verfahren nach Anspruch 75, wobei die erste (11), die zweite (12) und die dritte (13) dielektrische Schicht der dielektrischen Schicht (4) jeweils ein Material umfassen, das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und Hafniumsilikat.
Verfahren nach Anspruch 75, wobei die erste (11), die zweite (12) und die dritte (13) dielektrische Schicht der dielektrischen Schicht (4) jeweils ein Material umfassen, das eine dielektrische Konstante von mindestens 3,9 aufweist.
Verfahren nach Anspruch 75, wobei das Bilden der ersten dielektrischen Schicht (11) der dielektrischen Schicht (4) das Bilden der ersten dielektrischen Schicht (11) mit einer Schichtdicke zwischen 3 nm und 5 nm, vorzugsweise von 4 nm, aufweist.
Verfahren nach Anspruch 78, wobei das Bilden der zweiten dielektrischen Schicht (12) der dielektrischen Schicht (4) das Bilden der zweiten dielektrischen Schicht (12) mit einer Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm, aufweist.
Verfahren nach Anspruch 79, wobei das Bilden der dritten dielektrischen Schicht (13) der dielektrischen Schicht (4) das Bilden der dritten dielektrischen Schicht (13) mit einer Schichtdicke zwischen 4 nm und 6 nm, vorzugsweise von 5 nm, aufweist.
Verfahren nach Anspruch 75, wobei das Bilden der ersten dielektrischen Schicht (11) der dielektrischen Schicht (4) auf der leitfähigen Schicht (3) aufweist: Bilden eines Abschnitts der ersten dielektrischen Schicht (11) auf der oberen Oberfläche der leitfähigen Schicht (3), wobei der Abschnitt eine erste Schichtdicke aufweist; Bilden weiterer Abschnitte der ersten dielektrischen Schicht (11) an den Seitenwänden (23) der leitfähigen Schicht (3), wobei die weiteren Abschnitte eine zweite Schichtdicke aufweisen; wobei die erste Schichtdicke größer ist als die zweite Schichtdicke.
Verfahren nach Anspruch 81, wobei der Abschnitt der ersten dielektrischen Schicht (11) auf der oberen Oberfläche der leitfähigen Schicht (3) eine thermische Oxidschicht aufweist.
Verfahren nach Anspruch 82, wobei die weiteren Abschnitte der ersten dielektrischen Schicht (11) an den Seitenwänden (23) der leitfähigen Schicht (3) natürliche Oxidschichten sind.
Verfahren nach Anspruch 83, wobei die erste Schichtdicke des Abschnitts der ersten dielektrischen Schicht (11) auf der oberen Oberfläche der leitfähigen Schicht (3) mindestens zehn Mal größer ist als die zweite Schichtdicke der Abschnitte der ersten dielektrischen Schicht (11) an den Seitenwänden der leitfähigen Schicht (3).
Verfahren nach Anspruch 84, wobei die weiteren Abschnitte der ersten dielektrischen Schicht (11) an den Seitenwänden (23) der leitfähigen Schicht (3) eine Schichtdicke unter 2 nm, vorzugsweise von 1 nm aufweist.
Verfahren nach Anspruch 85, wobei die zweite dielektrische Schicht (9) der dielektrischen Schicht (4) eine Schichtdicke unter 2 nm, vorzugsweise von 1 nm, aufweist.
Verfahren nach Anspruch 59, wobei das Bilden des ladungsträgerspeichernden Schichtstapels (2) das Bilden der zweiten dielektrischen Schicht (9) aufweist, um einen ersten Teilbereich (24) und einen zweiten Teilbereich (25) der zweiten dielektrischen Schicht (9) zu erhalten, und wobei das Bilden der dritten dielektrischen Schicht (10) des ladungsträgerspeichernden Schichtstapels (2) das Füllen einer Aussparung aufweist, die zwischen dem ersten Teilbereich (24) und dem zweiten Teilbereich (25) der zweiten dielektrischen Schicht (9) angeordnet ist.
Verfahren nach einem der Ansprüche 49 bis 61 und 76 bis 80, wobei das Bilden der ersten Leitung (15-1) das Dotieren eines ersten Gebiets in dem Substrat (1), wobei sich das erste Gebiet entlang einer ersten Richtung erstreckt, und das Bilden der zweiten Leitung (16-1) das Dotieren eines zweiten Gebiets in dem Substrat (1) aufweist, wobei sich das zweite Gebiet entlang der ersten Richtung erstreckt.
Verfahren nach Anspruch 88, wobei das Bilden der ersten Leitung (15-1) das Bilden des ersten Dotierungsbereichs (6) in dem Substrat (1) aufweist und wobei das Bilden der zweiten Leitung (16-1) das Bilden des zweiten Dotierungsbereichs (7) in dem Substrat (1) aufweist.
Verfahren nach Anspruch 89, das ferner aufweist: Bilden mehrerer Wortleitungen (5-1), die sich entlang der zweiten Richtung erstrecken; Bilden einer ersten (26-1) und einer zweiten Metallleitung (26-2) über einer oberen Oberfläche des Substrats (1), wobei sich die erste (26-1) und die zweite Metallleitung (26-2) entlang der ersten Richtung erstrecken; Bilden eines ersten leitfähigen Zapfens (27-1), wobei der erste leitfähige Zapfen (27-1) die erste Leitung (15-1) mit der ersten Metallleitung (26-1) verbindet; Bilden eines zweiten leitfähigen Zapfens (27-2), wobei der zweite leitfähige Zapfen (27-2) die erste Leitung (15-1) mit der ersten Metallleitung (26-1) verbindet; wobei mindestens drei Wortleitungen (5-1) zwischen dem ersten leitfähigen Zapfen (27-1) und dem zweiten leitfähigen Zapfen (27-2) angeordnet sind; Bilden eines dritten leitfähigen Zapfens (27-3), wobei der dritte leitfähige Zapfens (27-3) die zweite Leitung (16-1) mit der zweiten Metallleitung (26-2) verbindet; Bilden eines vierten leitfähigen Zapfens (27-4), wobei der vierte leitfähige Zapfen (27-4) die zweite Leitung (16-1) mit der zweiten Metallleitung (26-2) verbindet; wobei mindestens drei Wortleitungen zwischen dem dritten leitfähigen Zapfen (27-3) und dem vierten leitfähigen Zapfen (27-4) angeordnet sind.
Verfahren nach einem der Ansprüche 70 bis 74 und 81 bis 86, wobei die erste Leitung (15-1) in einer ersten Verdrahtungsschicht des Halbleiterspeichers gebildet wird, die über einer oberen Oberfläche des Substrats (1) angeordnet ist, und wobei die zweite Leitung (16-1) in einer zweiten Verdrahtungsschicht des Halbleiterspeichers gebildet wird, die zwischen der oberen Oberfläche des Substrats (1) und der ersten Verdrahtungsschicht angeordnet ist.
Verfahren nach Anspruch 91, das ferner aufweist: Bilden eines ersten leitfähigen Zapfens (18), wobei der erste leitfähige Zapfen (18) mit der ersten Leitung (15-1) und dem ersten Dotierungsbereich (6) verbunden wird; und Bilden eines zweiten leitfähigen Zapfens (17), wobei der zweite leitfähige Zapfen (17) mit der zweiten Leitung (16-1) und dem zweiten Dotierungsbereich (7) verbunden wird.
Verfahren nach Anspruch 88 oder 89, wobei das Bilden der ersten Leitung (15-1) und das Bilden der zweiten Leitung (16-1) aufweist: Entfernen eines Abschnitts der leitfähigen Schicht (3), so dass ein Bereich auf dem ladungsträgerspeichernden Schichtstapel (2) freigelegt wird, wobei sich der Bereich des ladungsträgerspeichernden Schichtstapels (2) entlang einer ersten Richtung erstreckt; Dotieren des Substrats (1), wobei die leitfähige Schicht (3) verhindert, dass Dotierstoffe in das Substrat (1) in Gebiete eindringen, die von der leitfähigen Schicht (3) bedeckt sind; wobei das Bilden der dielektrischen Schicht (4) das thermische Oxidieren einer Fläche der leitfähigen Schicht (3) aufweist; wobei das Bilden der Wortleitung (5-1) das Abscheiden einer Polysiliziumschicht auf dem freigelegten Bereich des ladungsträgerspeichernden Schichtstapels (2) und auf der dielektrischen Schicht (4) und das Ätzen der Polysili ziumschicht, der dielektrischen Schicht (4) und der leitfähigen Schicht (3) entlang einer zweiten Richtung aufweist.
Verfahren zum Betreiben eines Halbleiterspeichers nach einem der Ansprüche 1 bis 48, das aufweist: Bereitstellen eines Halbleiterspeichers nach einem der Ansprüche 1 bis 48, der mindestens eine Speicherzelle (21-1) aufweist; Betreiben der Speicherzelle (21-1) und Programmieren der Speicherzelle (21-1), wobei Programmieren aufweist: Programmieren eines ersten Bits, das aufweist: Anlegen einer ersten Programmierspannung an den zweiten Dotierungsbereich (7) und Anlegen einer zweiten Programmierspannung an die Wortleitung (5-1) und Erden des ersten Dotierungsbereichs (6), wodurch eine Injektion heißer Elektronen in einen ersten Ladungsspeicherbereich (20) des ladungsträgerspeichernden Schichtstapels (3) bewirkt wird, wobei der erste Ladungsspeicherbereich (20) in der Nähe des zweiten Dotierungsbereichs (7) angeordnet ist, und wodurch das erste Bit in dem ersten Ladungsspeicherbereich (20) programmiert wird; Programmieren eines zweiten Bits, das aufweist: Anlegen einer dritten Programmierspannung an den ersten Dotierungsbereich (6) und Anlegen einer vierten Programmierspannung an die Wortleitung (5-1) und Erden des zweiten Dotierungsbereichs (7), wodurch eine Injektion heißer Elektronen in einen zweiten Ladungsspeicherbereich (19) des ladungsträgerspeichernden Schichtstapels (3) bewirkt wird, wobei der zweite Ladungsspeicherbereich (19) in der Nähe des ersten Dotierungsbereichs (6) angeordnet ist, und wodurch das zweite Bit in dem zweiten Ladungsspeicherbereich (19) programmiert wird.
Verfahren zum Betreiben eines Halbleiterspeichers nach einem der Ansprüche 1 bis 48, das aufweist: Bereitstellen eines Halbleiterspeichers nach einem der Ansprüche 1 bis 48, der mindestens eine Speicherzelle (21-1) aufweist; Betreiben der Speicherzelle (21-1) und Programmieren der Speicherzelle (21-1), wobei Programmieren aufweist: Programmieren eines ersten Bits, das aufweist: Anlegen einer ersten Programmierspannung an den zweiten Dotierungsbereich (7) und Anlegen einer zweiten Programmierspannung an die Wortleitung (5-1) und Erden des ersten Dotierungsbereichs (6), wodurch eine Injektion heißer Elektronen in dem ersten Ladungsspeicherbereich (20) des ladungsträgerspeichernden Schichtstapels (3) bewirkt wird, wobei der erste Ladungsspeicherbereich (20) in der Nähe des zweiten Dotierungsbereichs (7) angeordnet ist, und wodurch das erste Bit in dem ersten Ladungsspeicherbereich (20) programmiert wird; Programmieren eines zweiten Bits, das aufweist: Anlegen einer dritten Programmierspannung an den ersten Dotierungsbereich (6) und Anlegen einer vierten Programmierspannung an die Wortleitung (5-1) und Erden des zweiten Dotierungsbereichs (7), wodurch eine Injektion heißer Elektronen in dem zweiten Ladungsspeicherbereich (19) des ladungsträgerspeichernden Schichtstapels (3) bewirkt wird, wobei der zweite Ladungsspeicherbereich (19) in der Nähe des ersten Dotierungsbereichs (6) angeordnet ist, und wodurch das zweite Bit in dem zweiten Ladungsspeicherbereich (19) programmiert wird.
Verfahren nach Anspruch 94, wobei das Betreiben des Halbleiterspeichers das Löschen des ersten Bits aufweist, wobei das Löschen des ersten Bits aufweist: Anlegen einer ersten Löschspannung an die Wortleitung (5-1) und Anlegen einer zweiten Löschspannung an den zweiten Dotierungsbereich (7), wodurch eine Injektion heißer Löcher in den ersten Ladungsspeicherbereich (20) bewirkt wird und wodurch das erste Bit gelöscht wird.
Verfahren nach Anspruch 95, wobei das Betreiben des Halbleiterspeichers das Löschen des zweiten Bits aufweist, wobei das Löschen des zweiten Bits aufweist: Anlegen einer dritten Löschspannung an die Wortleitung (5-1) und Anlegen einer vierten Löschspannung an den ersten Dotierungsbereich (6), wodurch eine Injektion heißer Löcher in den zweiten Ladungsspeicherbereich (19) bewirkt wird und wodurch das zweite Bit gelöscht wird.
Verfahren nach Anspruch 96, wobei das Betreiben des Halbleiterspeichers das Lesen der Speicherzelle (21-1) aufweist, wobei das Auslesen des ersten Bits der Speicherzelle (21-1) aufweist: Anlegen einer ersten Lesespannung an den ersten Dotierungsbereich (6) und Anlegen einer zweiten Lesespannung an die Wortleitung (5-1) und Erden des zweiten Dotierungsbereichs (7); nachfolgend Abtasten eines ersten Stroms zwischen dem zweiten Dotierungsbereich (7) und dem ersten Dotierungsbereich (6); Bestimmen, ob der erste Strom niedriger ist als ein erster Schwellenstrom; Ausgeben eines einem programmierten ersten Bit zugeordneten Signals, wenn der erste Strom niedriger ist als der erste Schwellenstrom; Ausgeben eines einem gelöschten ersten Bit zugeordneten Signals, wenn der erste Strom höher als der erste Schwellenstrom ist; das Auslesen des zweiten Bits der Speicherzelle (21-1) aufweist: Anlegen einer dritten Lesespannung an den zweiten Dotierungsbereich (7) und Anlegen einer vierten Lesespannung an die Wortleitung (5-1) und Erden des ersten Dotierungsbereichs (6); nachfolgend Abtasten eines zweiten Stroms zwischen dem ersten Dotierungsbereich (6) und dem zweiten Dotierungsbereich (7); Bestimmen, ob der zweite Strom niedriger ist als ein zweiter Schwellenstrom; Ausgeben eines einem programmierten zweiten Bit zugeordneten Signals, wenn der zweite Strom niedriger ist als der zweite Schwellenstrom; Ausgeben eines einem gelöschten zweiten Bit zugeordneten Signals, wenn der zweite Strom höher als der zweite Schwellenstrom ist.
Verfahren zum Betreiben eines Halbleiterspeichers nach einem der Ansprüche 1 bis 48, das aufweist: Bereitstellen eines Halbleiterspeichers nach einem der Ansprüche 1 bis 48, der mindestens eine Speicherzelle (21-1) aufweist; Betreiben der Speicherzelle (21-1) und Programmieren der Speicherzelle (21-1), wobei das Programmieren aufweist: Programmieren eines ersten Bits, das aufweist: Anlegen einer ersten Programmierspannung an den zweiten Dotierungsbereich (7) und Anlegen einer zweiten Programmierspannung an die Wortleitung (5-1) und Erden des ersten Dotierungsbereichs (6), wodurch Injektion heißer Löcher in einen ersten Ladungsspeicherbereich (20) des ladungsträgerspeichernden Schichtstapels (3) bewirkt wird, wobei der erste Ladungsspeicherbereich (20) in der Nähe des zweiten Dotierungsbereichs (7) angeordnet ist, und wodurch das erste Bit in dem ersten Ladungsspeicherbereich (20) programmiert wird; Programmieren eines zweiten Bits, das aufweist: Anlegen einer dritten Programmierspannung an den ersten Dotierungsbereich (6) und Anlegen einer vierten Programmierspannung an die Wortleitung (5-1) und Erden des zweiten Dotierungsbereichs (7), wodurch Injektion heißer Löcher in einen zweiten Ladungsspeicherbereich (19) des ladungsträgerspeichernden Schichtstapels (3) bewirkt wird, wobei der zweite Ladungsspeicherbereich (19) in der Nähe des ersten Dotierungsbereichs (6) angeordnet ist, und wodurch das zweite Bit in dem zweiten Ladungsspeicherbereich (19) programmiert wird.
Verfahren nach Anspruch 98, wobei das Betreiben der Speicherzelle (21-1) das Löschen des ersten Bits aufweist, wobei das Löschen des ersten Bits aufweist: Anlegen einer ersten Löschspannung an die Wortleitung (5-1), wodurch Fowler-Nordheim-Tunneln von Elektronen in den ersten Ladungsspeicherbereich (20) bewirkt wird und wodurch das erste Bit gelöscht wird.
Verfahren nach Anspruch 99, wobei das Betreiben der Speicherzelle (21-1) das Löschen des zweiten Bits aufweist, wobei das Löschen des zweiten Bits aufweist: Anlegen einer zweiten Löschspannung an die Wortleitung (5-1), wodurch Fowler-Nordheim-Tunneln von Elektronen in den zweiten Ladungsspeicherbereich (19) bewirkt wird und wodurch das zweite Bit gelöscht wird.
Verfahren nach Anspruch 100, wobei das Betreiben des Halbleiterspeichers das Lesen der Speicherzelle (21-1) aufweist, wobei das Lesen des ersten Bits aufweist: Anlegen einer ersten Lesespannung an den zweiten Dotierungsbereich (7) und Anlegen einer zweiten Lesespannung an die Wortleitung (5-1); nachfolgend Abtasten eines ersten Stroms zwischen dem ersten Dotierungsbereich (6) und dem zweiten Dotierungsbereich (7); Bestimmen, ob der erste Strom niedriger ist als ein erster Schwellenstrom; Ausgeben eines einem programmierten ersten Bit zugeordneten Signals, wenn der erste Strom niedriger ist als der erste Schwellenstrom; Ausgeben eines einem gelöschten ersten Bit zugeordneten Signals, wenn der erste Strom höher ist als der erste Schwellenstrom; und wobei das Lesen des zweiten Bits aufweist: Anlegen einer dritten Lesespannung an den ersten Dotierungsbereich (6) und Anlegen einer vierten Lesespannung an die Wortleitung (5-1); nachfolgend Abtasten eines zweiten Stroms zwischen dem zweiten Dotierungsbereich (7) und dem ersten Dotierungsbereich (6); Bestimmen, ob der zweite Strom niedriger ist als ein zweiter Schwellenstrom; Ausgeben eines einem programmierten zweiten Bit zugeordneten Signals, wenn der zweite Strom niedriger als der zweite Schwellenstrom ist; Ausgeben eines einem gelöschten zweiten Bit zugeordneten Signals, wenn der zweite Strom höher als der zweite Schwellenstrom ist.
Verfahren zum Betreiben eines Halbleiterspeichers nach einem der Ansprüche 20 bis 31, 35 bis 41 und 45 bis 49, das aufweist: Bereitstellen eines Halbleiterspeichers nach einem der Ansprüche 20 bis 31, 35 bis 41 und 45 bis 49, der mindestens eine Speicherzelle (21-1) aufweist; Betreiben der Speicherzelle (21-1) und Programmieren der Speicherzelle (21-1), wobei Programmieren aufweist: Programmieren eines ersten Bits, das aufweist: Anlegen einer ersten Spannung zur Programmierung des ladungsträgerspeichernden Schichtstapels (2) an den zweiten Dotierungsbereich (7) und Anlegen einer zweiten Spannung zur Programmierung des ladungsträgerspeichernden Schichtstapels (2) an die Wortleitung (5-1) und Erden des ersten Dotierungsbereichs (6), wodurch eine Injektion heißer Elektronen in einen ersten Ladungsspeicherbereich (20) des ladungsträgerspeichernden Schichtstapels (3) bewirkt wird, wobei der erste Ladungsspeicherbereich (19) in der Nähe des zweiten Dotierungsbereichs (7) angeordnet ist, und wodurch das erste Bit in dem ersten Ladungsspeicherbereich (20) programmiert wird; Programmieren eines zweiten Bits, das aufweist: Anlegen einer dritten Spannung zur Programmierung des ladungsträgerspeichernden Schichtstapels (2) an den ersten Dotierungsbereich (6) und Anlegen einer vierten Spannung zur Programmierung des ladungsträgerspeichernden Schichtstapels an die Wortleitung (5-1) und Erden des zweiten Dotierungsbereichs (7), wodurch eine Injektion heißer Elektronen in einen zweiten Ladungsspeicherbereich (19) des ladungsträgerspeichernden Schichtstapels (3) bewirkt wird, wo bei der zweite Ladungsspeicherbereich (19) in der Nähe des ersten Dotierungsbereichs (6) angeordnet ist, und wodurch das zweite Bit in dem zweiten Ladungsspeicherbereich (19) programmiert wird; Programmieren eines dritten Bits, das die Schritte aufweist: Anlegen einer Spannung zur Programmierung der leitfähigen Schicht (3) an die Wortleitung (5-1), wodurch Fowler-Nordheim-Tunneln von Elektronen aus der Wortleitung (5-1) in die leitfähige Schicht (3) bewirkt wird und wodurch das dritte Bit in der leitfähigen Schicht (3) programmiert wird.
Verfahren nach Anspruch 102, wobei das Betreiben des Halbleiterspeichers das Löschen des ersten Bits aufweist, wobei das Löschen des ersten Bits aufweist: Anlegen einer ersten Spannung zur Löschung des ladungsträgerspeichernden Schichtstapels (3) an die Wortleitung (5-1) und Anlegen einer zweiten Spannung zur Löschung des ladungsträgerspeichernden Schichtstapels (3) an den zweiten Dotierungsbereich (7), wodurch eine Injektion heißer Löcher in den ersten Ladungsspeicherbereich (20) bewirkt wird und wodurch das erste Bit gelöscht wird.
Verfahren nach Anspruch 103, wobei das Betreiben des Halbleiterspeichers das Löschen des zweiten Bits aufweist, wobei das Löschen des zweiten Bits aufweist: Anlegen einer dritten Spannung zur Löschung des ladungsträgerspeichernden Schichtstapels (3) an die Wortleitung (5-1) und einer vierten Spannung zur Löschung des ladungsträgerspeichernden Schichtstapels (3) an den ersten Dotierungsbereich (6), wodurch eine Injektion heißer Löcher in den zweiten Ladungsspeicherbereich (20) bewirkt wird und wodurch das zweite Bit gelöscht wird.
Verfahren nach Anspruch 104, wobei das Betreiben des Halbleiterspeichers das Löschen des dritten Bits aufweist.
Verfahren nach Anspruch 105, wobei das Löschen des dritten Bits das Anlegen einer ersten Spannung zur Löschung der leitfähigen Schicht an die Wortleitung (5-1) aufweist.
Verfahren nach Anspruch 106, wobei das Löschen des dritten Bits das Anlegen einer zweiten Spannung zur Löschung der leitfähigen Schicht an das Substrat (1) aufweist.
Verfahren nach Anspruch 107, wobei das Betreiben des Halbleiterspeichers das Lesen der Speicherzelle (21-1) aufweist, wobei das Lesen aufweist: Anlegen einer ersten Lesespannung an den ersten Dotierungsbereich (6) und Anlegen einer zweiten Lesespannung an die Wortleitung (5-1); und nachfolgend Abtasten eines ersten Stroms zwischen dem zweiten Dotierungsbereich (7) und dem ersten Dotierungsbereich (6); Anlegen einer dritten Lesespannung an den ersten Dotierungsbereich (6) und Anlegen einer vierten Lesespannung an die Wortleitung (5-1); und nachfolgend Abtasten eines zweiten Stroms zwischen dem zweiten Dotierungsbereich (7) und dem ersten Dotierungsbereich (6); Anlegen einer fünften Lesespannung an den ersten Dotierungsbereich (6) und Anlegen einer sechsten Lesespannung an die Wortleitung (5-1); und nachfolgend Abtasten eines dritten Stroms zwischen dem zweiten Dotierungsbereich (7) und dem ersten Dotierungsbereich (6); Anlegen einer siebten Lesespannung an den ersten Dotierungsbereich (6) und Anlegen einer achten Lesespannung an die Wortleitung (5-1); und nachfolgend Abtasten eines vierten Stroms zwischen dem zweiten Dotierungsbereich (7) und dem ersten Dotierungsbereich (6); Bestimmen, ob der erste Strom niedriger ist als ein erster Schwellenstrom; Bestimmen, ob der zweite Strom niedriger ist als ein zweiter Schwellenstrom; Bestimmen, ob der dritte Strom niedriger ist als ein dritter Schwellenstrom; Bestimmen, ob der vierte Strom niedriger ist als ein vierter Schwellenstrom; Ausgeben eines Signals, das anzeigt, dass das erste Bit gelöscht ist und dass das dritte Bit programmiert ist, wenn der erste Strom höher ist als der erste Schwellenstrom; Ausgeben eines Signals, das anzeigt, dass das erste Bit programmiert ist und dass das dritte Bit programmiert ist, wenn der zweite Strom höher ist als der zweite Schwellenstrom und wenn der erste Strom niedriger ist als der erste Schwellenstrom; Ausgeben eines Signals, das anzeigt, dass das erste Bit gelöscht ist und dass das dritte Bit gelöscht ist, wenn der zweite Strom niedriger ist als der zweite Schwellenstrom und wenn der dritte Strom höher ist als der dritte Schwellenstrom; Ausgeben eines Signals, das anzeigt, dass das erste Bit programmiert ist und dass das dritte Bit gelöscht ist, wenn der vierte Strom höher ist als der vierte Schwellenstrom und wenn der dritte Strom niedriger ist als der dritte Schwellenstrom.